特開 2015-37182 積層セラミックキャパシタの実装基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-37182(P2015-37182A)

(43)【公開日】2015年2月23日

(54)【発明の名称】積層セラミックキャパシタの実装基板

(51)【国際特許分類】

   H01G 2/06 20060101AFI20150127BHJP

   H01G 4/12 20060101ALI20150127BHJP

   H01G 4/30 20060101ALI20150127BHJP

【ＦＩ】

   H01G1/035 C

   H01G4/12 349

   H01G4/30 301E

【審査請求】有

【請求項の数】11

【出願形態】ＯＬ

【全頁数】16

(21)【出願番号】特願2013-269344(P2013-269344)

(22)【出願日】2013年12月26日

(31)【優先権主張番号】10-2013-0096726

(32)【優先日】2013年8月14日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】リー、ビョウン ファ

(72)【発明者】

【氏名】パーク、ヘウン キル

(72)【発明者】

【氏名】リー、ソーン ジュ

(72)【発明者】

【氏名】アーン、ヤン ギュ

(72)【発明者】

【氏名】パーク、サン ソー

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AD02

5E001AD04

5E082AB03

5E082PP09

(57)【要約】

【課題】本発明は、積層セラミックキャパシタの実装基板に関する。
【解決手段】本発明は、複数の誘電体層が積層されたセラミック本体、前記誘電体層を介して前記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含む活性層及び前記セラミック本体の両端面から下面の一部まで延長されるように形成された第１及び第２外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの前記第１及び第２外部電極が実装されるように第１及び第２電極パッドを有する基板と、を含み、前記第１及び第２電極パッドは、前記積層セラミックキャパシタの前記セラミック本体を基準に対角線に相対する位置に配置された積層セラミックキャパシタの実装基板を提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の誘電体層が積層されたセラミック本体、前記セラミック本体の両端面に交互に露出するように前記誘電体層を介して形成された複数の第１及び第２内部電極を含む活性層及び前記セラミック本体の両端面から下面の一部まで延長されるように形成された第１及び第２外部電極を含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの前記第１及び第２外部電極が実装されるように第１及び第２電極パッドを有する基板と、を含み、
前記第１及び第２電極パッドは、前記積層セラミックキャパシタの前記セラミック本体を基準に対角線に相対する位置に配置される、積層セラミックキャパシタの実装基板。

【請求項2】

前記積層セラミックキャパシタは、
前記活性層の上部に形成された上部カバー層と、
前記活性層の下部に形成され、前記上部カバー層に比べて厚い厚さを有する下部カバー層と、をさらに含む、請求項１に記載の積層セラミックキャパシタの実装基板。

【請求項3】

前記積層セラミックキャパシタは、
前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定するとき、
前記活性層の中心部が前記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項２に記載の積層セラミックキャパシタの実装基板。

【請求項4】

複数の誘電体層が積層されたセラミック本体、前記セラミック本体の両側面に交互に露出するように前記誘電体層を介して形成された複数の第１及び第２内部電極を含む活性層及び前記セラミック本体の両側面から下面の一部まで延長されるように形成された第１及び第２外部電極を含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの前記第１及び第２外部電極が実装されるように第１及び第２電極パッドを有する基板と、を含み、
前記第１及び第２電極パッドは、前記積層セラミックキャパシタの前記セラミック本体を基準に対角線に相対する位置に配置される、積層セラミックキャパシタの実装基板。

【請求項5】

前記積層セラミックキャパシタは、
前記第１及び第２外部電極が前記セラミック本体の両側面から両端面の一部まで延長されるように形成される、請求項４に記載の積層セラミックキャパシタの実装基板。

【請求項6】

前記積層セラミックキャパシタは、
前記第１及び第２外部電極が前記セラミック本体の長さ方向に沿ってそれぞれ離隔されるように形成される、請求項４または５に記載の積層セラミックキャパシタの実装基板。

【請求項7】

前記第１及び第２電極パッドは、前記セラミック本体の長さ方向に離隔されるように形成される、請求項４から６のいずれか１項に記載の積層セラミックキャパシタの実装基板。

【請求項8】

前記セラミック本体の長さ方向における前記第１及び第２電極パッド間の間隔をＤと規定するとき、前記Ｄは、５０μｍ≦Ｄ＜３００μｍの範囲を満たす、請求項７に記載の積層セラミックキャパシタの実装基板。

【請求項9】

前記セラミック本体の幅をＷ、前記セラミック本体の一側面に配置された第１電極パッドの先端から他側面に配置された第２電極パッドの先端までの距離をＳと規定するとき、前記ＷとＳの比率は、０．５８≦Ｗ／Ｓ≦１．００の範囲を満たす、請求項４から８のいずれか１項に記載の積層セラミックキャパシタの実装基板。

【請求項10】

前記積層セラミックキャパシタは、
前記活性層の上部に形成された上部カバー層と、
前記活性層の下部に形成され、前記上部カバー層に比べて厚い厚さを有する下部カバー層と、をさらに含む、請求項４から９のいずれか１項に記載の積層セラミックキャパシタの実装基板。

【請求項11】

前記積層セラミックキャパシタは、
前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣと規定するとき、
前記活性層の中心部が前記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項１０に記載の積層セラミックキャパシタの実装基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックキャパシタの実装基板に関する。

【背景技術】

【0002】

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の基板に装着されて電気を充填または放電させる役割をするチップ形態のコンデンサである。

【0003】

このような積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。

【0004】

上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性を有する内部電極と、が交互に積層された構造を有することができる。

【0005】

このとき、上記誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が生じて振動が発生する可能性がある。

【0006】

このような振動は、積層セラミックキャパシタの外部電極を通じて上記積層セラミックキャパシタが実装された基板に伝達され、上記基板全体が音響反射面となり、雑音となる振動音を発生させる。

【0007】

上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。

【0008】

下記特許文献１には、積層体の両側面に形成されて第１及び第２内部導体とそれぞれ電気的に連結された第１及び第２側面電極と、第１及び第２側面電極と接続され、積層体の少なくとも一主面において対角線に相対する位置に形成された第１及び第２主面電極と、を含む積層セラミックキャパシタが記載されているが、本発明の基板の第１及び第２電極パッドがセラミック本体を基準に対角線に相対するように配置された構造については開示されていない。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】韓国公開特許第２０１２−００２４４７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

当技術分野では、圧電現象による振動で発生する騒音を減少させることができる新たな方案が求められてきた。

【課題を解決するための手段】

【0011】

本発明の一側面は、複数の誘電体層が積層されたセラミック本体、上記誘電体層を介して上記セラミック本体の両端面に交互に露出するように形成された複数の第１及び第２内部電極を含む活性層及び上記セラミック本体の両端面から下面の一部まで延長されるように形成された第１及び第２外部電極を含む積層セラミックキャパシタと、上記積層セラミックキャパシタの上記第１及び第２外部電極が実装されるように第１及び第２電極パッドを有する基板と、を含み、上記第１及び第２電極パッドは、上記積層セラミックキャパシタの上記セラミック本体を基準に対角線に相対する位置に配置された積層セラミックキャパシタの実装基板を提供する。また、基板が２つの電極パッドのみを有し、積層セラミックキャパシタの第１及び第２外部電極は、第１及び第２電極パッドのみに実装されてもよい。

【0012】

本発明の他の側面は、複数の誘電体層が積層されたセラミック本体、上記誘電体層を介して上記セラミック本体の両側面に交互に露出するように形成された複数の第１及び第２内部電極を含む活性層及び上記セラミック本体の両側面から下面の一部まで延長されるように形成された第１及び第２外部電極を含む積層セラミックキャパシタと、上記積層セラミックキャパシタの上記第１及び第２外部電極が実装されるように第１及び第２電極パッドを有する基板と、を含み、上記第１及び第２電極パッドは、上記積層セラミックキャパシタの上記セラミック本体を基準に対角線に相対する位置に配置された積層セラミックキャパシタの実装基板を提供する。

【0013】

本発明の一実施形態において、上記第１及び第２電極パッドは、上記セラミック本体の長さ方向に離隔されるように形成されることができる。

【0014】

このとき、上記セラミック本体の長さ方向における上記第１及び第２電極パッド間の間隔をＤと規定するとき、上記Ｄは、５０μｍ≦Ｄ＜３００μｍの範囲を満たすことができる。

【0015】

本発明の一実施形態において、上記セラミック本体の幅をＷ、上記セラミック本体の一側面に配置された第１電極パッドの先端から他側面に配置された第２電極パッドの先端までの距離をＳと規定するとき、上記ＷとＳの比率は、０．５８≦Ｗ／Ｓ≦１．００の範囲を満たすことができる。

【0016】

本発明の一実施形態において、上記積層セラミックキャパシタは、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に形成され、上記上部カバー層に比べて厚い厚さを有する下部カバー層と、をさらに含むことができる。

【0017】

本発明の一実施形態において、上記積層セラミックキャパシタは、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣと規定するとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。

【0018】

本発明の一実施形態において、上記積層セラミックキャパシタは、上記第１及び第２外部電極が上記セラミック本体の両側面から両端面の一部まで延長されるように形成されることができる。

【0019】

本発明の一実施形態において、上記積層セラミックキャパシタは、上記第１及び第２外部電極が上記セラミック本体の長さ方向に沿ってそれぞれ離隔されるように形成されることができる。

【発明の効果】

【0020】

本発明の一実施形態によると、基板に用意された第１及び第２電極パッドを積層セラミックキャパシタのセラミック本体を基準に対角線に相対する位置に配置することにより、積層セラミックキャパシタに発生する振動を減少させることで、基板に伝達されて発生するアコースティックノイズを低減させることができる効果がある。

【図面の簡単な説明】

【0021】

【図1】本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。

【図2】図１の平面図である。

【図3】本発明の他の実施形態による積層セラミックキャパシタの実装基板を長さ方向に切断して示した断面図である。

【図4】本発明の他の実施形態による積層セラミックキャパシタの実装基板に含まれる構成要素の寸法関係を説明するために、図３の積層セラミックキャパシタの実装基板を長さ方向に切断して概略的に示した断面図である。

【図5】本発明のさらに他の実施形態による積層セラミックキャパシタの実装基板の平面図である。

【図6】本発明のさらに他の実施形態による積層セラミックキャパシタの実装基板の平面図である。

【発明を実施するための形態】

【0022】

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0023】

本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。

【0024】

また、本実施形態では、説明の便宜のために、図２においてセラミック本体の長さ方向に第１及び第２外部電極が形成される面を両端面、これと直交する面を両側面に設定する。なお、基板が配置された方向を下部、これと対向して積層セラミックキャパシタが位置する方向を上部に設定してともに説明する。

【0025】

積層セラミックキャパシタの実装基板

【0026】

図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１の平面図である。

【0027】

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００の実装基板２００は、セラミック本体１１０、複数の第１及び第２内部電極１２１、１２２を有する活性層１１５及びセラミック本体１１０の両端面から実装面である下面の一部まで延長されるように形成された第１及び第２外部電極１３１、１３２を含む積層セラミックキャパシタ１００と、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２が実装されるように上部に第１及び第２電極パッド２２１、２２２を有する基板２１０と、を含む。

【0028】

このとき、第１及び第２電極パッド２２１、２２２は、積層セラミックキャパシタ１００のセラミック本体１１０を基準に対角線に相対する位置に配置される。

【0029】

セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成することで形成されるが、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に示されるものに限定されない。

【0030】

また、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層１１１間の境界が走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化されていることができる。

【0031】

このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分である活性層１１５と、上下マージン部として活性層１１５の上下部にそれぞれ形成された上部及び下部カバー層１１２、１１３と、を含むことができる。

【0032】

活性層１１５は、誘電体層１１１を介して複数の第１及び第２内部電極１２１、１２２を繰り返し積層して形成されることができる。

【0033】

このとき、誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に応じて任意に変更することができ、焼成後の１層の厚さが０．０１〜１．００μｍになるように構成することが好ましいが、本発明はこれに限定されない。

【0034】

また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されない。

【0035】

上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同一の材質及び構成を有することができる。

【0036】

上部及び下部カバー層１１２、１１３は、単一または二つ以上の誘電体層を活性層１１５の上下面にそれぞれ厚さ方向に積層して形成することができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。

【0037】

第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極であり、誘電体層１１１に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層１１１の積層方向に沿って両端面に交互に露出するように形成されることができ、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。

【0038】

また、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面に交互に露出した部分によって第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。

【0039】

これにより、第１及び第２外部電極１３１、１３２に電圧が印加されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１００の静電容量は、活性層１１５において第１及び第２内部電極１２１、１２２が重畳する領域の面積と比例するようになる。

【0040】

このような第１及び第２内部電極１２１、１２２の厚さは、用途によって決定されることができる。例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲内にあるように決定することができるが、本発明はこれに限定されない。

【0041】

また、第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。

【0042】

なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。

【0043】

第１及び第２外部電極１３１、１３２は導電性金属を含む導電性ペーストによって形成されることができ、上記導電性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明はこれに限定されない。

【0044】

このとき、第１及び第２外部電極１３１、１３２は、セラミック本体１１０の下面のみならず、上面の一部まで延長されるように形成することで、セラミック本体を上下対称構造に形成して基板２１０への実装時に上下方向性を除去することができる。

【0045】

本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平実装される基板２１０と、基板２１０の上面にセラミック本体１１０を基準に対角線に相対する位置に配置された第１及び第２電極パッド２２１、２２２と、を含む。

【0046】

また、第１及び第２電極パッド２２１、２２２においてセラミック本体１１０の下面ではない外部に露出する部分のサイズを調節すると、はんだ２３０のサイズ及び高さが調節されて積層セラミックキャパシタ１００から基板２１０に伝達される振動を調節することができる。

【0047】

このとき、積層セラミックキャパシタ１００は、下部カバー層１１３がその下側に配置され、第１及び第２外部電極１３１、１３２の一部がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、はんだ２３０によって基板２１０と電気的に連結されることができる。

【0048】

このように積層セラミックキャパシタ１００が基板２１０に実装された状態において、電圧が印加されると、アコースティックノイズが発生する可能性がある。

【0049】

このとき、第１及び第２電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２を連結するはんだ２３０の量を決定する指標になり得る。また、このようなはんだ２３０の量によってアコースティックノイズのサイズが調節されることができる。

【0050】

一方、図３を参照すると、下部カバー層１１３は、上部カバー層１１２より誘電体層の積層数をさらに増やすことで、上部カバー層１１２に比べて厚い厚さを有するように形成されることができる。

【0051】

以下では、図３に示された本発明の他の実施形態による積層セラミックキャパシタに含まれる構成要素の寸法とアコースティックノイズとの関係について説明する。

【0052】

図４では、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。

【0053】

ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面から下面までの距離を意味し、活性層１１５の全体厚さは、活性層１１５の最上部に形成された第１内部電極１２１の上面から活性層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。

【0054】

また、下部カバー層１１３の厚さＢは、活性層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０の下面までの距離を意味する。

【0055】

積層セラミックキャパシタ１００の両端面に形成された第１及び第２外部電極１３１、１３２に異なる極性を有する電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１１０は厚さ方向に膨張及び収縮をするようになり、セラミック本体１１０の両端面は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向への膨張及び収縮とは逆に収縮及び膨張するようになる。

【0056】

ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２が形成された長さ方向の両端部で収縮及び膨張が大きく発生する部分で、この部分にはんだが接合される場合、セラミック本体１１０の長さ方向の両端部における収縮及び膨張挙動が上記はんだを通じて基板に殆ど伝達されるため、アコースティックノイズの発生が大きく増加する。

【0057】

これにより、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されて活性層１１５の中心部ＣＬ_Ａにおいて発生する変形率と下部カバー層１１３において発生する変形率との差異によってセラミック本体１１０の両端面に形成された変曲点（ＰＩ、ｐｏｉｎｔ ｏｆ ｉｎｆｌｅｃｔｉｏｎ）をセラミック本体１１０の厚さの中心部ＣＬ_Ｃ以下に形成させることができる。

【0058】

このとき、アコースティックノイズをさらに減少させるために、活性層１１５の中心部ＣＬ_Ａがセラミック本体１１０の中心部ＣＬ_Ｃから外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。

【0059】

本発明の他の実施形態の実施例及び比較例による積層セラミックキャパシタは、以下の通り製作された。

【0060】

まず、チタン酸バリウム（ＢａＴｉＯ_３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布及び乾燥し、１．８μｍの厚さを有するように製造された複数個のセラミックグリーンシートを用意する。

【0061】

次に、上記セラミックグリーンシート上にスクリーンを用いてニッケル内部電極用導電性ペーストを塗布することで、セラミックグリーンシートの両端面に交互に露出するように第１及び第２内部電極１２１、１２２を形成する。

【0062】

上記セラミックグリーンシートを約３７０層積層し、積層体を形成する。但し、第１及び第２内部電極１２１、１２２が形成されないセラミックグリーンシートを第１及び第２内部電極１２１、１２２が形成されたセラミックグリーンシートの上部より下部にさらに多く積層した。

【0063】

このように形成された積層体を約８５℃において約１，０００ｋｇｆ／ｃｍ^２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）した。

【0064】

次いで、圧着された積層体を個別のチップ状に切断した。上記切断されたチップを約２３０℃の大気雰囲気で約６０時間維持して脱バインダーを行った。

【0065】

その後、約１２００℃において第１及び第２内部電極１２１、１２２が酸化しないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０^−１１から１０^−１０ａｔｍの酸素分圧下の還元雰囲気で焼成してセラミック本体１１０を用意した。

【0066】

焼成後のセラミック本体１１０のサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）であった。次に、セラミック本体１１０の両端面に第１及び第２外部電極１３１、１３２をそれぞれ形成する工程を経て積層セラミックキャパシタ１００に製作した後、基板２１０の第１及び第２電極パッド２２１、２２２上に第１及び第２外部電極１３１、１３２を実装した。

【0067】

ここで、積層セラミックキャパシタ１００の製作公差は、長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲になるように設定し、これを満たすものに、実験を行ってアコースティックノイズを測定した。

【0068】

【表1】

ここで、＊は比較例、ＡＮはアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）である。

【0069】

上記表１のデータは、図４に示されているように、積層セラミックキャパシタ１００のセラミック本体１１０における幅方向（Ｗ）の中心部から長さ方向（Ｌ）及び厚さ方向（Ｔ）に切開した断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準にそれぞれの寸法を測定したものである。

【0070】

ここで、上記の通り、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。

【0071】

アコースティックノイズを測定するために、アコースティックノイズ測定用基板当たり１つのサンプル（積層セラミックキャパシタ）を、上下方向に区分して基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。

【0072】

また、ＤＣパワーサプライ（Ｐｏｗｅｒ ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ ｇｅｎｅｒａｔｏｒ）を用いて測定治具に装着されたサンプルの両端子にＤＣ電圧及び電圧変動を印加した。なお、アコースティックノイズは、上記基板の真上に設置されたマイクを用いて測定した。

【0073】

上記表１において、サンプル１から３は、下部カバー層１１３の厚さＢ及び上部カバー層１１２の厚さＤが殆ど類似したカバー対称構造を有する比較例であり、サンプル４から１３は、上部カバー層１１２の厚さＤが下部カバー層１１３の厚さＢより厚い構造を有する比較例である。

【0074】

また、サンプル１４、１５及び３５から３７は、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤより厚い構造を有する比較例であり、サンプル１６から３４は、本発明の実施形態による実施例である。

【0075】

ここで、（Ｂ＋Ｃ）／Ａ値が略１の場合は、活性層１１５の中心部がセラミック本体１１０の中心部から大きく外れないことを意味する。下部カバー層１１３の厚さＢ及び上部カバー層１１２の厚さＤが殆ど類似したカバー対称構造を有するサンプル１から３の（Ｂ＋Ｃ）／Ａ値は略１である。

【0076】

（Ｂ＋Ｃ）／Ａ値が１より大きいと、活性層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れたことを意味する。また、（Ｂ＋Ｃ）／Ａ値が１より小さいと、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れたことを意味する。

【0077】

上記表１を参照すると、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａは、１．０６３≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす実施例であるサンプル１６から３４において、アコースティックノイズが２０ｄＢ未満に著しく減少することが確認できる。

【0078】

また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１から１５は、活性層１１５の中心部がセラミック本体１１０の中心部から殆ど外れないか、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れた構造を有する。

【0079】

上記（Ｂ＋Ｃ）／Ａが１．０６３未満のサンプル１から１５は、アコースティックノイズが２３．１〜３２．５ｄＢであることから、本発明による実施例に比べてアコースティックノイズ減少効果がないことが分かる。

【0080】

また、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａが１．７４５を超過するサンプル３５から３７の場合は、目標容量に対する静電容量が低いことが原因で容量不良が発生した。

【0081】

上記表１において、容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」と示されるものは、目標容量値を１００％としたとき、目標容量に対する静電容量値が８０％未満の場合を意味する。

【0082】

変形例

【0083】

図５は本発明のさらに他の実施形態による積層セラミックキャパシタの実装基板の平面図である。

【0084】

図５を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシタ１００'は、複数の第１及び第２内部電極がセラミック本体１１０'の両側面に交互に露出するように形成される。

【0085】

また、第１及び第２外部電極１３１'、１３２'は、第１及び第２内部電極の露出部分と接触するようにセラミック本体１１０'の両側面から実装面である下面の一部まで延長されるように形成される。

【0086】

ここで、上述した一実施形態と同一の構造、即ち、基板２１０と第１及び第２電極パッド２２１、２２２の構成や配置された位置などについては、重複を避けるため、これに対する具体的な説明は省略する。

【0087】

本実施形態の積層セラミックキャパシタ１００'の実装基板２００は、セラミック本体１１０'の幅をＷ、セラミック本体１１０'の一側面に配置された第１電極パッド２２１の先端から他側面に配置された第２電極パッド２２２の先端までの距離をＳと規定するとき、上記ＷとＳの比率は、０．５８≦Ｗ／Ｓ≦１．００の範囲を満たすことができる。

【0088】

【表2】

【0089】

上記表２を参照すると、上記Ｗ／Ｓ値が０．５８未満のサンプル７及び上記Ｗ／Ｓ値が１．００を超過するサンプル１は、アコースティックノイズが３０ｄＢを超過することが分かる。

【0090】

即ち、基板に伝達される積層セラミックキャパシタ１００'の振動のサイズは、はんだ２３０の量に影響されるが、上記表２に示されているように、上記Ｗ／Ｓ値が過度に大きいもしくは小さいと、はんだ２３０の量も過度に少ないか多くなってアコースティックノイズが増加することが分かる。

【0091】

本実施形態の積層セラミックキャパシタ１００'の実装基板２００は、セラミック本体１１０'の長さ方向に第１電極パッド２２１及び第２電極パッド２２２間の間隔をＤと規定するとき、上記Ｄは、５０μｍ≦Ｄ＜３００μｍの範囲を満たすことができる。

【0092】

【表3】

【0093】

上記表３は、上記Ｄ値によるアコースティックノイズ及び実装不良率を示したものである。

【0094】

積層セラミックキャパシタ１００'の振動は、相対する第１及び第２外部電極１３１、１３２が基板２１０と接着されて伝達されるが、上記表３を参照すると、上記Ｄが５０μｍ以上の場合、このような積層セラミックキャパシタ１００'からの振動が基板２１０に伝達されるサイズが低下するようになるため、アコースティックノイズの減少効果を期待することができるようになる。

【0095】

また、本実施形態では、第１及び第２外部電極１３１、１３２が基板２１０に非対称的に実装されるため、上記Ｄが３００μｍ以上になると、実装不良が発生する可能性がある。

【0096】

図６は本発明のさらに他の実施形態による積層セラミックキャパシタの実装基板の平面図である。

【0097】

図６を参照すると、本発明のさらに他の実施形態による積層セラミックキャパシタ１００"は、第１及び第２外部電極１３１０、１３１１、１３２０、１３２１がセラミック本体１１０"の長さ方向に沿ってそれぞれ離隔されるように一対が分離されて形成されることができる。

【0098】

この場合、基板に実装される積層セラミックキャパシタの左右方向性を除去することができる。

【0099】

ここで、上述した一実施形態と同一の構造、即ち、基板２１０と第１及び第２電極パッド２２１、２２２の構成や配置された位置などについては、重複を避けるためこれに対する具体的な説明は省略する。

【0100】

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

【符号の説明】

【0101】

１００、１００'、１００" 積層セラミックキャパシタ
１１０、１１０'、１１０" セラミック本体
１１１ 誘電体層
１１２ 上部カバー層
１１３ 下部カバー層
１１５ 活性層
１２１、１２２ 第１及び第２内部電極
１３１、１３１'、１３１０、１３１１ 第１外部電極
１３２、１３２'、１３２０、１３２１ 第２外部電極
２００ 実装基板
２１０ 基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】