特開 2015-41757 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-41757(P2015-41757A)

(43)【公開日】2015年3月2日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 23/02 20060101AFI20150203BHJP

   H03F 3/60 20060101ALI20150203BHJP

【ＦＩ】

   H01L23/02 H

   H03F3/60

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

【全頁数】15

(21)【出願番号】特願2013-173916(P2013-173916)

(22)【出願日】2013年8月23日

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】井上 真吾

【テーマコード（参考）】

5J067

【Ｆターム（参考）】

5J067AA04

5J067CA75

5J067CA92

5J067FA16

5J067HA12

5J067HA29

5J067HA33

5J067KA29

5J067KS11

5J067KS28

5J067QA04

5J067QS03

5J067QS14

(57)【要約】

【課題】低コスト化および高効率が可能な半導体装置を提供すること。
【解決手段】キャビティ１５を有するステム１０と、ステム１０に設けられたリード２６および２８と、キャビティ１５内に搭載された半導体チップ１２と、キャビティ１５内に配置され、リード２６と半導体チップ１２との間、またはリード２８と半導体チップ１２との間に接続された整合回路と、キャビティ１５内を封止するリッド１８と、リッド１８に設けられ、リード２６または２８、および整合回路に接続され、インピーダンスの変換量が整合回路におけるインピーダンスの変換量よりも大きい外部整合回路と、を有する半導体装置。
【選択図】図１

【特許請求の範囲】

【請求項1】

キャビティを有するパッケージと、
前記パッケージに設けられた入力端子および出力端子と、
前記キャビティ内に搭載された半導体チップと、
前記キャビティ内に配置され、前記入力端子と前記半導体チップとの間、または前記出力端子と前記半導体チップとの間に接続された内部整合回路と、
前記キャビティ内を封止するリッドと、
前記リッドに設けられ、前記入力端子または前記出力端子、および前記内部整合回路に接続され、インピーダンスの変換量が前記内部整合回路におけるインピーダンスの変換量よりも大きい外部整合回路と、を有することを特徴とする半導体装置。

【請求項2】

前記内部整合回路にはキャパシタ素子が含まれ、その容量は、前記外部整合回路に含まれるキャパシタ素子の容量に比べて大きいことを特徴とする請求項１記載の半導体装置。

【請求項3】

前記リッドは誘電体からなり、前記外部整合回路は前記リッドの平面上に設けられたスタブを備えてなり、前記スタブは前記入力端子または前記出力端子と接続されてなることを特徴とする請求項１または２記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置に関する。

【背景技術】

【0002】

特許文献１には、基板内にＩＣチップを封止した発明が記載されている。このような高周波信号を処理する半導体装置において信号の損失を抑制するためには、入力側と出力側とでインピーダンスを整合することが求められる。また不要な高調波を抑制することも重要である。インピーダンス整合および高調波処理のためにキャパシタおよびインダクタなどの素子を含む整合回路を用いる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平８−９７３５３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

整合回路は半導体装置と共に例えばプリント基板に実装される。しかしプリント基板が大型化するためコストが高くなる。また整合回路が半導体素子から遠くなることでインピーダンスおよび高調波処理の条件が劣化し、効率が低下する。本発明は、低コスト化および高効率が可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0005】

キャビティを有するパッケージと、前記パッケージに設けられた入力端子および出力端子と、前記キャビティ内に搭載された半導体チップと、前記キャビティ内に配置され、前記入力端子と前記半導体チップとの間、または前記出力端子と前記半導体チップとの間に接続された内部整合回路と、前記キャビティ内を封止するリッドと、前記リッドに設けられ、前記入力端子または前記出力端子、および前記内部整合回路に接続され、インピーダンスの変換量が前記内部整合回路におけるインピーダンスの変換量よりも大きい外部整合回路と、を有する半導体装置である。

【0006】

上記構成において、前記内部整合回路にはキャパシタ素子が含まれ、その容量は、前記外部整合回路に含まれるキャパシタ素子の容量に比べて大きい構成とすることができる。

【0007】

上記構成において、前記リッドは誘電体からなり、前記外部整合回路は前記リッドの平面上に設けられたスタブを備えてなり、前記スタブは前記入力端子または前記出力端子と接続されてなる構成とすることができる。

【発明の効果】

【0008】

本発明によれば、低コスト化および高効率が可能な半導体装置を提供することができる。

【図面の簡単な説明】

【0009】

【図1】図１（ａ）は実施例１に係る半導体装置を例示する断面図である。図１（ｂ）はリッドの下面を例示する平面図である。図１（ｃ）はリッドの上面を例示する平面図である。

【図2】図２は半導体装置の等価回路を例示する回路図である。

【図3】図３（ａ）は比較例に係る半導体装置を例示する断面図である。図３（ｂ）はリッドの下面を例示する平面図である。図３（ｃ）はリッドの上面を例示する平面図である。

【図4】図４（ａ）は実施例２に係る半導体装置を例示する断面図である。図４（ｂ）はリッドの下面を例示する平面図である。図４（ｃ）はリッドの上面を例示する平面図である。

【図5】図５（ａ）は実施例３に係る半導体装置を例示する断面図である。図５（ｂ）はリッドの下面を例示する平面図である。図５（ｃ）はリッドの上面を例示する平面図である。

【図6】図６（ａ）は実施例４に係る半導体装置を例示する断面図である。図６（ｂ）はリッドの下面を例示する平面図である。図６（ｃ）は絶縁層の上面を例示する平面図である。

【図7】図７（ａ）は絶縁層の上面を例示する平面図である。図７（ｂ）はリッドの上面を例示する断面図である。

【図8】図８は半導体装置の等価回路を例示する回路図である。

【図9】図９（ａ）は実施例５に係る半導体装置を例示する断面図である。図９（ａ）は絶縁層の上面を例示する平面図である。図９（ｂ）はリッドの上面を例示する断面図である。

【図10】図１０（ａ）は実施例６に係る半導体装置を例示する断面図である。図１０（ｂ）はリッドの下面を例示する断面図である。図１０（ｃ）はリッドの上面を例示する断面図である。

【図11】図１１（ａ）は実施例７に係る半導体装置を例示する断面図である。図１１（ｂ）はリッドの下面を例示する断面図である。図１１（ｃ）はリッドの上面を例示する断面図である。

【図12】図１２（ａ）は実施例８に係る半導体装置を例示する断面図である。図１２（ｂ）はリッドの下面を例示する断面図である。図１２（ｃ）はリッドの上面を例示する断面図である。

【図13】図１３は半導体装置の等価回路を例示する回路図である。

【図14】図１４（ａ）は実施例９に係る半導体装置を例示する断面図である。図１４（ｂ）はリッドの上面を例示する断面図である。

【発明を実施するための形態】

【0010】

実施例について説明する。

【実施例1】

【0011】

実施例１はリッドに整合回路を設け、かつリッドにより気密封止を行う例である。図１（ａ）は実施例１に係る半導体装置１００を例示する断面図である。図１（ｂ）はリッド１８の下面を例示する平面図である。図１（ｃ）はリッド１８の上面を例示する平面図である。図１（ａ）は図１（ｂ）および図１（ｃ）の線Ａ−Ａに沿った断面を図示している。以降の断面図は、対応する平面図の図１（ｂ）および図１（ｃ）と同様の切り口に沿った断面を図示する。

【0012】

図１（ａ）に示すように、半導体装置１００はステム１０（パッケージ）、半導体チップ１２、整合回路１４および１６、並びにリッド１８を備える。ステム１０はベース部１１、フィードスルー２２〜２５を備える。フィードスルー２２はベース部１１の上面の一方の端に設けられ、フィードスルー２４はベース部１１の上面のフィードスルー２２と対向する位置に設けられている。フィードスルー２３はフィードスルー２２の上面に設けられ、フィードスルー２５はフィードスルー２３の上面に設けられている。半導体チップ１２、整合回路１４および１６はベース部１１の上面に搭載され、例えば導電性接着剤などによりベース部１１に固定されている。リッド１８はステム１０の上に設けられている。半導体チップ１２、整合回路１４および１６は、ステム１０およびリッド１８が形成するキャビティ１５の内部に封止される。整合回路１４および１６は例えばキャパシタなどを含む内部整合回路である。半導体チップ１２には高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）が形成されている。

【0013】

リード２６はフィードスルー２２に設けられ、フィードスルー２２上面の配線パターン２２ａと電気的に接続されている。リード２８はフィードスルー２４に設けられ、フィードスルー２４上面の配線パターン２４ａと電気的に接続されている。配線パターン２２ａは整合回路１４と、整合回路１４は半導体チップ１２のゲート（不図示）とワイヤ１３を介して電気的に接続されている。半導体チップ１２のドレイン（不図示）は整合回路１６と、整合回路１６は配線パターン２４ａとワイヤ１３を介して電気的に接続されている。

【0014】

フィードスルー２３の上面には接地パターン２３ｃおよび配線パターン２３ｄが設けられ、フィードスルー２３の内部にはビア配線２３ａおよび２３ｂが設けられている。配線パターン２３ｄはビア配線２３ａを介して配線パターン２２ａに接続されている。接地パターン２３ｃはビア配線２３ｂに接続されている。フィードスルー２５の上面には接地パターン２５ｃおよび配線パターン２５ｄが設けられている。フィードスルー２５の内部にはビア配線２５ａおよび２５ｂが設けられている。配線パターン２５ｄはビア配線２５ａを介して配線パターン２４ａに接続されている。接地パターン２５ｃはビア配線２５ｂに接続されている。

【0015】

図１（ａ）および図１（ｂ）に示すように、リッド１８の下面には接地パターン１８ａ、配線パターン１８ｂおよび１８ｃが設けられている。接地パターン１８ａは下面の外周部から中央にかけて設けられている。配線パターン１８ｂおよび１８ｃは接地パターン１８ａから離間している。配線パターン１８ｂは配線パターン２３ｄに、配線パターン１８ｃは配線パターン２５ｄにロウ材１７を介して接続されている。接地パターン１８ａは、リッド１８の外周部において、ロウ材１７を介して接地パターン２３ｃおよび２５ｃと接続されている。

【0016】

図１（ａ）および図１（ｃ）に示すように、リッド１８の上面には接地パターン１８ｅ（第２接地パターン）、配線パターン１８ｆおよび１８ｈが設けられている。接地パターン１８ｅは上面を囲み、配線パターン１８ｆおよび１８ｈは接地パターン１８ｅから離間している。配線パターン１８ｆは上面内に引きまわれたスタブであり、インダクタとして機能する。リッド１８には、リッド１８を厚さ方向（図１（ａ）の上下方向）に貫通する複数のビア配線１８ｇが設けられている。これにより接地パターン１８ｅのインピーダンスを下げることができる。接地パターン１８ａはビア配線１８ｇを介して接地パターン１８ｅに接続されている。配線パターン１８ｂはビア配線１８ｇを介して配線パターン１８ｈに接続されている。配線パターン１８ｃはビア配線１８ｇを介して配線パターン１８ｆに接続されている。図１（ｃ）に示すように、リッド１８の上面には半田２１を介して２つのチップ部品２０および２０ａが実装されている。チップ部品２０は接地パターン１８ｅおよび配線パターン１８ｈに接続されている。チップ部品２０ａは接地パターン１８ｅおよび配線パターン１８ｆに接続されている。

【0017】

ベース部１１は金属により形成され、例えば下から銅（Ｃｕ）、モリブデン（Ｍｏ）およびＣｕを積層した部材である。半導体チップ１２は例えば窒化物半導体を含む。半導体チップ１２のチャネル層は窒化ガリウム（ＧａＮ）、電子供給層は窒化アルミニウムガリウム（ＡｌＧａＮ）により形成されている。フィードスルー、およびリッド１８は例えばセラミックなどの誘電体により形成されている。配線パターン、接地パターン、およびビア配線は例えばＣｕまたは金（Ａｕ）などの金属により形成されている。ワイヤ１３は例えばＡｕなどの金属により形成されている。ロウ材１７は金および錫（Ａｕ−Ｓｎ）の合金、銀（Ａｇ）、または半田など金属を含むペーストである。

【0018】

図２は半導体装置１００の等価回路を例示する回路図である。図２に示すように、入力端子Ｉｎと出力端子Ｏｕｔとの間に、インダクタＬ１およびＬ２、ＨＥＭＴ１２ａ、インダクタＬ３が直列接続されている。入力端子ＩｎとインダクタＬ１との間に、キャパシタＣ１の一端及びインダクタＬ４の一端が接続されている。インダクタＬ４の他端にはゲートバイアス電圧Ｖ１が接続される。インダクタＬ１およびＬ２間にはキャパシタＣ２の一端が接続されている。ＨＥＭＴ１２ａのゲートはインダクタＬ２に接続され、ソースは接地されている。ドレインはインダクタＬ３の一端と接続されている。インダクタＬ３の他端と出力端子Ｏｕｔとの間にキャパシタＣ３、インダクタＬ５およびＬ６それぞれの一端が接続されている。インダクタＬ５の他端にはキャパシタＣ４の一端が接続されている。インダクタＬ６の他端にはドレインバイアス電圧Ｖ２が接続されている。キャパシタＣ１〜Ｃ４の他端は接地されている。入力端子Ｉｎに入力される高周波信号は、ＨＥＭＴ１２ａにより増幅され、出力端子Ｏｕｔから出力される。キャパシタＣ１の容量は例えば２０ｐＦであり、キャパシタＣ２の容量は例えば１００ｐＦである。

【0019】

図１（ａ）の半導体チップ１２にＨＥＭＴ１２ａが形成されている。リード２６は入力端子Ｉｎとして機能し、リード２８は出力端子Ｏｕｔとして機能する。キャパシタＣ１はチップ部品２０に対応する。インダクタＬ１は配線パターン２２ａ、および配線パターン２２ａと整合回路１４間のワイヤ１３により生成される。キャパシタＣ２は整合回路１４に対応する。インダクタＬ２は整合回路１４と半導体チップ１２との間のワイヤ１３により生成される。インダクタＬ３は半導体チップ１２と整合回路１６との間のワイヤ１３により生成される。キャパシタＣ３は整合回路１６に対応する。図１（ｃ）に点線で示すように、インダクタＬ５は配線パターン１８ｆおよびビア配線１８ｇなどにより生成される。キャパシタＣ４はチップ部品２０ａに対応する。

【0020】

実施例１によれば、リッド１８に設けられた配線パターン１８ｆ、チップ部品２０ａが整合回路（外部整合回路）として機能する。また、ビア配線１８ｇは周辺の配線パターンおよび接地パターンと電気的に結合する。またビア配線１８ｇ同士が電気的に結合することもある。こうした電気的結合により、ビア配線１８ｇがインダクタおよびキャパシタなどとして機能する。このようにリッド１８に整合回路が形成される。

【0021】

リッド１８に整合回路が形成されることで、半導体装置１００と、入力端子Ｉｎに接続される機器および出力端子Ｏｕｔに接続される機器との間においてインピーダンス整合が可能である。また整合回路により高調波の抑制も可能である。リッド１８が外部整合回路として機能するため、外部整合回路が小型化される。また、さらに別の整合回路を接続しなくてもよい。これにより、半導体装置１００を実装するプリント基板の小型化、および半導体装置１００を含む電子機器の低コスト化が可能である。整合回路１４および１６を小型化することができるため、半導体装置１００の小型化も可能である。リッド１８が半導体チップ１２の上に位置することにより、外部に整合回路を接続する場合より整合回路が半導体チップ１２に近くなる。これにより、高い効率を実現することができる。

【0022】

リッド１８をチタン酸バリウム（ＢａＴｉＯ_３）など誘電率の高い材料で形成することが好ましい。リッド１８の寄生容量が大きくなるため、リッド１８が整合回路として有効に機能する。またスタブである配線パターン１８ｆを引き回すことでインダクタＬ５のインダクタンスが高くなる。このためリッド１８に形成される外部整合回路によるインピーダンス変換量は、整合回路１４および１６それぞれによるインピーダンス変換量より大きくなる。なお、整合回路１４および１６に含まれるキャパシタ素子の容量は、リッド１８に形成される外部整合回路のキャパシタ素子の容量より大きい。

【0023】

図１（ａ）に示した接地パターン２３ｃおよび２５ｃは例えば一体であり、半導体チップ１２、整合回路１４および１６を囲む。ロウ材１７も半導体チップ１２、整合回路１４および１６を囲む。接地パターン１８ａがロウ材１７により接地パターン２３ｃおよび２５ｃと接続されることにより、半導体チップ１２、整合回路１４および１６を気密封止することができる。気密性を高めるため、ロウ材１７が半導体チップ１２、整合回路１４および１６を完全に囲むことが好ましい。

【0024】

比較例について説明する。図３（ａ）は比較例に係る半導体装置１００Ｒを例示する断面図である。図３（ｂ）はリッド１８の下面を例示する平面図である。図３（ｃ）はリッド１８の上面を例示する平面図である。

【0025】

図３（ａ）および図３（ｂ）に示すように、リッド１８の下面に接地パターン１８ａが設けられている。接地パターン１８ａはロウ材１７により接地パターン２３ｃおよび２５ｃに接続されている。リッド１８に接地パターン１８ａ以外の配線パターン、およびビア配線は設けられていない。また図３（ａ）および図３（ｃ）に示すようにチップ部品はリッド１８に搭載されていない。なおリッド１８に接地パターン１８ａを設けず、リッド１８をステム１０に樹脂などの絶縁性接着剤により固定することもある。

【0026】

比較例においてはリッド１８に整合回路が形成されておらず、またチップ部品も搭載されていないため、リッド１８によるインピーダンス整合および高調波処理は困難である。リード２６および２８に整合回路を接続することでインピーダンス整合および高調波処理は可能である。しかし半導体装置１００Ｒおよび整合回路を実装するプリント基板が大型化する。また半導体チップ１２から離れた位置に整合回路を設けるため、効率が低下する。

【実施例2】

【0027】

実施例２はリッド１８の側面に接地パターンを設けた例である。実施例１において説明した構成と同じ部分については説明を省略する。図４（ａ）は実施例２に係る半導体装置２００を例示する断面図である。図４（ｂ）はリッド１８の下面を例示する平面図である。図４（ｃ）はリッド１８の上面を例示する平面図である。

【0028】

図４（ａ）に示すようにリッド１８は逆Ｕ字形状を有する。フィードスルー２３および２５はリッド１８の外側に位置する。図４（ｂ）に示すように、接地パターン１８ａはリッド１８の外周より中央側に位置する。図４（ａ）および図４（ｃ）に示すように、リッド１８の上面に接地パターン１８ｉ（第４接地パターン）が設けられている。図４（ａ）に示すように接地パターン１８ｉはリッド１８の上面から側面にかけて連続的に設けられており、半導体チップ１２、整合回路１４および１６を囲む。接地パターン１８ｉはロウ材１７ａにより接地パターン２３ｃおよび２５ｃに接続されている。

【0029】

実施例２によれば、実施例１と同様に高い効率を実現することができ、かつ低コスト化も可能である。接地パターン１８ｉを接地パターン２３ｃおよび２５ｃに接続することにより半導体チップ１２、整合回路１４および１６を気密封止することができる。気密性を高めるために、接地パターン１８ｉは半導体チップ１２、整合回路１４および１６を完全に囲むことが好ましい。

【実施例3】

【0030】

実施例３はリッド１８が樹脂により形成されている例である。図５（ａ）は実施例３に係る半導体装置３００を例示する断面図である。図５（ｂ）はリッド１８の下面を例示する平面図である。図５（ｃ）はリッド１８の上面を例示する平面図である。

【0031】

図５（ａ）および図５（ｂ）に示すように、接地パターン１８ａはリッド１８の外周より中央側に位置する。図５（ａ）および図５（ｃ）に示すように、接地パターン１８ｅはリッド１８の外周より中央側に位置する。図５（ａ）に示すように、リッド１８は接着剤１９によりステム１０に接着されている。接着剤１９は例えば樹脂などの絶縁体により形成され、ロウ材１７より外側に位置する。接着剤１９は図５（ｂ）の接地パターン１８ａを囲むように設けられる。つまり接着剤１９は半導体チップ１２、整合回路１４および１６を囲む。リッド１８は例えばガラスエポキシ樹脂、またはテフロン（登録商標）などの樹脂により形成されている。実施例３によれば、実施例１と同様に高い効率を実現することができ、かつ低コスト化も可能である。

【実施例4】

【0032】

実施例４は多層基板をリッド１８として用いる例である。図６（ａ）は実施例４に係る半導体装置４００を例示する断面図である。図６（ａ）に示すように、リッド１８は複数の絶縁層３０、３２および３４が積層された多層基板である。図６（ｂ）はリッド１８の下面を例示する平面図である。図６（ｃ）は絶縁層３０の上面を例示する平面図である。図７（ａ）は絶縁層３２の上面を例示する平面図である。図７（ｂ）はリッド１８の上面を例示する断面図である。

【0033】

図６（ｂ）に示すように、リッド１８の下面（絶縁層３０の下面）に接地パターン１８ａ、配線パターン１８ｂおよび１８ｃが設けられている。図６（ｃ）に示すように、絶縁層３０および３２の間に、接地パターン１８ｌ（第２接地パターン）、配線パターン１８ｊおよび１８ｋが設けられている。図７（ａ）に示すように、絶縁層３２および３４の間に、接地パターン１８ｍ（第２接地パターン）、配線パターン１８ｎおよび１８ｏが設けられている。図７（ｂ）に示すように、リッド１８の上面（絶縁層３４の上面）に、接地パターン１８ｅ、配線パターン１８ｆ、１８ｈおよび１８ｐが設けられている。リッド１８の上面には３つのチップ部品２０、２０ａおよび２０ｂが実装されている。チップ部品２０ａは接地パターン１８ｅおよび配線パターン１８ｐに接続されている。チップ部品２０ｂは接地パターン１８ｅおよび配線パターン１８ｆに接続されている。ビア配線１８ｇは絶縁層を貫通する。配線パターン１８ｂ、１８ｋ、１８ｎおよび１８ｈは、ビア配線１８ｇを介して接続されている。配線パターン１８ｃ、１８ｊ、１８ｏ、１８ｆおよび１８ｐは、ビア配線１８ｇを介して接続されている。

【0034】

図８は半導体装置４００の等価回路を例示する回路図である。図８に示すように、インダクタＬ３の他端と出力端子Ｏｕｔとの間にキャパシタＣ３およびＣ５、インダクタＬ５およびＬ６それぞれの一端が接続されている。キャパシタＣ５の他端は接地されている。インダクタＬ５は配線パターン１８ｊおよびビア配線１８ｇにより生成される。キャパシタＣ５はチップ部品２０ｂに対応する。

【0035】

実施例４によれば、実施例１と同様に高い効率を実現することができ、かつ低コスト化が可能である。リッド１８の絶縁層３０、３２および３４は配線パターンおよび接地パターンにより上下から挟まれるため、リッド１８はキャパシタとして機能する。スタブである配線パターン１８ｊの上下に接地パターン１８ａおよび１８ｍが設けられるため、リッド１８の実効誘電率が高くなる。実効誘電率を高くすることで、リッド１８の容量を高めることができ、配線パターン１８ｊを短くし、かつ外部整合回路、整合回路１４および１６の小型化も可能である。絶縁層３０、３２および３４は例えばガラスエポキシ樹脂などにより形成することができ、高誘電体により形成することが好ましい。リッド１８の容量を高くするためである。

【実施例5】

【0036】

実施例５はリッド１８が多層基板である別の例である。図９（ａ）は実施例５に係る半導体装置５００を例示する断面図である。図９（ａ）は絶縁層３２の上面を例示する平面図である。図９（ｂ）はリッド１８の上面を例示する断面図である。リッド１８の下面は図６（ｂ）に示した構成であり、絶縁層３０の上面は図６（ｃ）に示した構成である。

【0037】

図９（ａ）に示すように、リッド１８の内部にチップ部品２０および２０ｂが設けられている。さらに図９（ｂ）に示すようにチップ部品２０ａもリッド１８内部に設けられている。チップ部品２０は接地パターン１８ｍおよび配線パターン１８ｎに接続されている。チップ部品２０ａは接地パターン１８ｍおよび配線パターン１８ｑに接続されている。チップ部品２０ｂは接地パターン１８ｍおよび配線パターン１８ｏに接続されている。図９（ｃ）に示すようにリッド１８の上面にチップ部品は設けられていない。

【0038】

実施例５によれば、実施例１と同様に高い効率を実現することができ、かつ低コスト化が可能である。チップ部品をリッド１８に内蔵するため、半導体装置５００の低背化が可能である。

【実施例6】

【0039】

実施例６はリッド１８に高周波信号用の配線パターンを設けた例である。図１０（ａ）は実施例６に係る半導体装置６００を例示する断面図である。図１０（ｂ）はリッド１８の下面を例示する断面図である。図１０（ｃ）はリッド１８の上面を例示する断面図である。図１０（ａ）に示すように、フィードスルー２２の上面に配線パターン２２ａおよび２２ｂが設けられている。フィードスルー２３の上面に２つの配線パターン２３ｄおよび２３ｅ、並びに接地パターン２３ｃが設けられている。

【0040】

図１０（ａ）および図１０（ｂ）に示すように、リッド１８の下面に、接地パターン１８ａ、配線パターン１８ｂ１、１８ｂ２および１８ｃが設けられている。図１０（ａ）および図１０（ｃ）に示すように、リッド１８の上面に、配線パターン１８ｆおよび１８ｈ、並びに接地パターン１８ｅが設けられている。配線パターン１８ｆおよび１８ｈはリッド１８の上面内に引きまわれている。

【0041】

図１０（ａ）に示すように、配線パターン２２ｂはビア配線２３ａを介して配線パターン２３ｅに接続されている。配線パターン２３ｅはロウ材１７、配線パターン１８ｂ１およびビア配線１８ｇを介して配線パターン１８ｈの一端に接続されている。配線パターン２２ａはビア配線２３ａを介して配線パターン２３ｄに接続されている。配線パターン２３ｄはロウ材１７、配線パターン１８ｂ２およびビア配線１８ｇを介して配線パターン１８ｈの他端に接続されている。

【0042】

リード２６に入力された高周波信号は配線パターン２２ｂから配線パターン１８ｈに向けて流れ、さらに配線パターン１８ｈから配線パターン２２ａに流れる。高周波信号は配線パターン２２ａから整合回路１４、半導体チップ１２および整合回路１６を経てリード２８から出力される。

【0043】

実施例６によれば、高周波信号はリッド１８の配線パターン１８ｈに流れた後、半導体チップ１２に入力される。高周波信号は配線パターン１８ｈにより遅延する。配線パターン１８ｈの長さを調節することで、高周波信号の位相を変化させることができる。また実施例１と同様に、高い効率を実現することができ、かつ低コスト化が可能である。

【実施例7】

【0044】

実施例７はリッド１８にリード２６および２８を設けた例である。図１１（ａ）は実施例７に係る半導体装置７００を例示する断面図である。図１１（ｂ）はリッド１８の下面を例示する断面図である。図１１（ｃ）はリッド１８の上面を例示する断面図である。

【0045】

図１１（ａ）および図１１（ｃ）に示すように、リッド１８の上面にリード２６および２８が設けられている。リード２６は配線パターン１８ｈに接続され、リード２８は配線パターン１８ｆに接続されている。リッド１８の下面に設けられた配線パターン１８ｂは配線パターン１８ｈおよび２２ａに接続されている。配線パターン１８ｃは配線パターン１８ｆおよび２４ａに接続されている。

【0046】

実施例７によれば、リード２６および２８と、リッド１８の上面とがほぼ同一の高さとなる。このため、リード２６および２８に接続される外部のプリント基板の上面と、リッド１８の上面とがほぼ同じ高さとなる。従って、例えばチップ部品をプリント基板に実装する工程と同じ工程で、半導体装置７００をプリント基板に実装することができる。製造工程が簡略化されるため、半導体装置７００を含む電子装置の低コスト化が可能である。リードの本数を増やすことで端子数を増やすことができる。端子数を増やしてもステム１０を変更しなくてよいため、低コスト化が可能である。実施例１と同様に、高い効率を実現することができる。

【実施例8】

【0047】

実施例８はステム１０およびリッド１８にリードを設けた例である。図１２（ａ）は実施例８に係る半導体装置８００を例示する断面図である。図１２（ｂ）はリッド１８の下面を例示する断面図である。図１２（ｃ）はリッド１８の上面を例示する断面図である。

【0048】

図１２（ｃ）に示すように、リッド１８の上面に４つのリード４０、４２、４４および４６が設けられ、チップ部品２０ａ、および２０ｃ〜２０ｆが実装されている。リード４０は配線パターン１８ｒに接続され、リード４２は配線パターン１８ｆに接続されている。リード４４は配線パターン１８ｓに接続され、リード４６は配線パターン１８ｔに接続されている。チップ部品２０ａは接地パターン１８ｅ１および配線パターン１８ｆに接続されている。チップ部品２０ｃは配線パターン１８ｈおよび１８ｒに接続されている。チップ部品２０ｄは配線パターン１８ｓおよび接地パターン１８ｅ２に接続されている。チップ部品２０ｅは配線パターン１８ｔおよび接地パターン１８ｅ２に接続されている。チップ部品２０ｆは配線パターン１８ｆおよび１８ｔに接続されている。図１２（ａ）に示す配線パターン１８ｂは配線パターン１８ｈに、配線パターン１８ｃは配線パターン１８ｆに、それぞれビア配線１８ｇを介して接続されている。接地パターン１８ａは接地パターン１８ｅ１および１８ｅ２に接続されている。

【0049】

図１３は半導体装置８００の等価回路を例示する回路図である。図１３に示すように、入力端子ＩｎとインダクタＬ１との間に抵抗Ｒ１の一端が接続されている。抵抗Ｒ１の他端にインダクタＬ７が接続され、インダクタＬ７の他端にゲートバイアス電圧Ｖ１が接続されている。インダクタＬ３と出力端子Ｏｕｔとの間に抵抗Ｒ２の一端が接続されている。抵抗Ｒ２の他端に端子Ｔ１およびキャパシタＣ６の一端が接続されている。キャパシタＣ６の他端は接地されている。

【0050】

ゲートバイアス電圧Ｖ１は図１２（ｃ）に示したリード４０を通じて印加される。インダクタＬ７は配線パターン１８ｒにより生成される。抵抗Ｒ１はチップ部品２０ｃに対応する。ドレインバイアス電圧Ｖ２はリード４２を通じて印加される。端子Ｔ１はリード４６に対応し、ドレイン電圧を監視するための端子である。キャパシタＣ６はチップ部品２０ｅに対応する。抵抗Ｒ２はチップ部品２０ｆに対応する。インダクタＬ５およびＬ６は配線パターン１８ｆおよびビア配線１８ｇにより生成される。キャパシタＣ４はチップ部品２０ａに対応する。チップ部品２０ｄは例えばサーミスタである。リード４４を通じて半導体装置８００の温度を監視することができる。

【0051】

実施例８によれば、半導体装置８００の外部にサーミスタを設ける場合より、半導体チップ１２の近くにサーミスタ（チップ部品２０ｄ）が配置されることで、温度の正確なモニタリングが可能となる。リッド１８のリードをＤＣ信号のための端子とすることができる。半導体装置の外部に端子を設けなくてよいため、半導体装置８００を含む電子機器の小型化が可能である。また実施例１と同様に、高い効率を実現することができ、かつ低コスト化が可能である。図１２（ａ）のように、リード４０および４２の高さをリード２６および２８と同程度の高さとすることが好ましい。半導体装置８００の実装が容易になる。リード４４および４６もリード４０および４２と同様の形状とすることが好ましい。

【実施例9】

【0052】

実施例９はステム１０およびリッド１８にリードを設けた別の例である。図１４（ａ）は実施例９に係る半導体装置９００を例示する断面図である。図１４（ｂ）はリッド１８の上面を例示する断面図である。リッド１８の下面は図１２（ｂ）に示した構成である。

【0053】

図１４（ｂ）に示すように、リッド１８の上面に４つのリード４０、４２、４４および４６が設けられ、４つのチップ部品２０ｇ〜２０ｊが実装されている。チップ部品２０ｇは接地パターン１８ｅ１および配線パターン１８ｒに接続され、チップ部品２０ｈは接地パターン１８ｅ１および配線パターン１８ｆ２に接続されている。チップ部品２０ｉは配線パターン１８ｈおよび１８ｒに接続されている。チップ部品２０ｊは配線パターン１８ｆ１および１８ｆ２に接続されている。リード４２は配線パターン１８ｆ２に接続されている。

【0054】

リード４０、４２、４４および４６は図１４（ａ）に示すようにリードフォーミングされている。ゲートバイアス電圧Ｖ１はリード４０を通じて印加され、ドレインバイアス電圧Ｖ２はリード４２を通じて印加される。チップ部品２０ｇおよび２０ｈはバイパスキャパシタである。チップ部品２０ｉおよび２０ｊはチョークインダクタである。

【0055】

実施例９によれば、半導体装置の外部にバイパスキャパシタおよびバイパスインダクタを設ける場合より、半導体チップ１２の近くにバイパスキャパシタおよびバイパスインダクタを設けることができる。高いバイパス効果を得ることができるため、ノイズ除去の効果、およびドレインバイアス電流の供給能力を高めることができる。また実施例１と同様に、高い効率を実現することができ、かつ低コスト化が可能である。

【0056】

リッド１８には整合回路以外の回路を形成することもできる。リッド１８に温度補償回路を形成することで、温度変化による半導体装置の特性の変動を抑制することができる。リッド１８に電流ドリフト補償回路を形成することで、半導体チップ１２に流れる電流を一定に近づけることができる。リッド１８にディレイラインおよびコンバイナなどを設けることでドハティアンプを形成してもよい。リッド１８に電源ＩＣを設けてもよい。電源ＩＣから半導体チップにゲートバイアス電圧およびドレインバイアス電圧を印加することができる。リッド１８に半導体装置に関する情報を記憶したメモリを搭載してもよい。メモリから半導体装置の仕様などを読み込むことができる。

【0057】

実施例１〜９では、図２に示すようにＨＥＭＴ１２ａと出力端子Ｏｕｔとの間にインダクタＬ５およびキャパシタＣ４を含む整合回路が形成される。例えば図１（ａ）のように半導体チップ１２とリード２８との間に配線パターン１８ｆおよびチップ部品２０ａが接続されることで、ＨＥＭＴ１２ａ〜Ｏｕｔ間の整合回路が形成される。半導体チップ１２とリード２６との間に配線パターン１８ｆおよびチップ部品２０ａを接続することにより、入力端子ＩｎとＨＥＭＴ１２ａとの間に整合回路を形成してもよい。半導体チップ１２とリード２６との間、および半導体チップ１２とリード２８との間に整合回路を形成してもよい。ＨＥＭＴのゲート電極を入力電極、ドレインを出力電極としたが、ゲート電極、ソース電極およびドレイン電極のいずれを入力電極または出力電極としてもよい。半導体チップ１２は例えば窒化物半導体以外にガリウム砒素（ＧａＡｓ）など砒素系半導体を含んでもよい。ＨＥＭＴ以外のトランジスタを設けてもよい。

【0058】

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0059】

１０ ステム
１２ 半導体チップ
１５ キャビティ
１８ リッド
１８ａ、１８ｅ、１８ｉ、１８ｌ、１８ｍ、２３ｃ、２５ｃ 接地パターン
１８ｂ〜１８ｄ、１８ｆ、１８ｈ、１８ｎ〜１８ｔ、１８ｂ１、
１８ｂ２、１８ｆ１、１８ｆ２ 配線パターン
１８ｇ ビア配線
２０、２０ａ〜２０ｊ チップ部品
２６、２８、４０、４２、４４、４６ リード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】