特開 2015-41997 増幅回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-41997(P2015-41997A)

(43)【公開日】2015年3月2日

(54)【発明の名称】増幅回路

(51)【国際特許分類】

   H03F 3/24 20060101AFI20150203BHJP

   H03F 1/32 20060101ALI20150203BHJP

   H03F 3/34 20060101ALI20150203BHJP

【ＦＩ】

   H03F3/24

   H03F1/32

   H03F3/34 A

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

【全頁数】13

(21)【出願番号】特願2013-173859(P2013-173859)

(22)【出願日】2013年8月23日

(71)【出願人】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】井上 真吾

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA41

5J500AA58

5J500AA62

5J500AA63

5J500AC12

5J500AC22

5J500AC23

5J500AC26

5J500AF10

5J500AF18

5J500AH09

5J500AH19

5J500AH24

5J500AH29

5J500AH33

5J500AK01

5J500AK11

5J500AK12

5J500AK28

5J500AK49

5J500AM20

5J500AM23

5J500AQ02

5J500AS14

5J500AT06

5J500NG01

5J500NH21

5J500NN06

5J500NN15

(57)【要約】

【課題】ドレインアイドル電流のドリフトが発生した場合にゲートバイアス電圧への高速なフィードバックが可能であり、かつゲートバイアス電圧への雑音の重畳を抑制すること。
【解決手段】高周波信号がゲート端子に入力されるＦＥＴ１０を含むパワーアンプ１１と、前記ＦＥＴのドレインアイドル電流を検出し、前記ドレインアイドル電流に応じた第１電圧を出力する検出部１２と、前記第１電圧とは独立して固定値の第２電圧を生成する生成部１６と、前記第１電圧と前記第２電圧とのうち高い一方を出力電圧として前記ＦＥＴのゲート端子にバイアス電圧を出力する出力部１４と、を具備する増幅回路。
【選択図】図２

【特許請求の範囲】

【請求項1】

高周波信号がゲート端子に入力されるＦＥＴを含むパワーアンプと、
前記ＦＥＴのドレインアイドル電流を検出し、前記ドレインアイドル電流に応じた第１電圧を出力する検出部と、
前記第１電圧とは独立して固定値の第２電圧を生成する生成部と、
前記第１電圧と前記第２電圧とのうち高い一方を出力電圧として前記ＦＥＴのゲート端子にバイアス電圧を出力する出力部と、
を具備することを特徴とする増幅回路。

【請求項2】

前記出力部は、
前記出力電圧を出力する出力ノードと、
前記第１電圧を前記出力ノードに出力する第１出力回路と、
前記第２電圧を前記出力ノードに出力する第２出力回路と、
を備えることを特徴とする請求項１記載の増幅回路。

【請求項3】

一端が前記出力ノードに他端が前記第２電圧の電源に接続された抵抗を具備し、
前記第１出力回路は、前記第１電圧が前記出力電圧より高いとき前記抵抗の抵抗値より低い出力インピーダンスとなり、前記出力電圧が前記第１電圧より高いとき前記抵抗値より高い出力インピーダンスとなり、
前記第２出力回路は、前記第２電圧が前記出力電圧より高いとき前記抵抗値より低い出力インピーダンスとなり、前記出力電圧が前記第２電圧より高いとき前記抵抗値より高い出力インピーダンスとなることを特徴とする請求項２記載の増幅回路。

【請求項4】

一端が前記出力ノードに他端が前記第２電圧の電源に接続された抵抗を具備し、
前記第１出力回路は、正入力端子に前記第１電圧が入力し、出力端子が第１ダイオードを順方向に介し負入力端子および前記出力部の出力端子に接続された第１差動増幅回路を備え、
前記第２出力回路は、正入力端子に前記第２電圧が入力し、出力端子が第２ダイオードを順方向に介し負入力端子および前記出力部の出力端子に接続された第２差動増幅回路を備えることを特徴とする請求項２記載の増幅回路。

【請求項5】

前記出力部の出力端子と基準電位との間に接続された第１キャパシタを具備し、
前記生成部は、前記出力部の出力端子と基準電位との間に接続された前記第１キャパシタよりキャパシタンスの大きい第２キャパシタを備えることを特徴とする請求項１から４のいずれか一項記載の増幅回路。

【請求項6】

前記ドレインアイドル電流は、メインアンプとピークアンプを備えたドハティ増幅回路のうち、前記メインアンプに含まれるＦＥＴのドレインアイドル電流であり、前記出力電圧は、前記メインアンプに含まれるＦＥＴのゲートバイアス電圧であることを特徴とする請求項１から５のいずれか一項記載の増幅回路。

【請求項7】

前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備することを特徴とする請求項１から５のいずれか一項記載の増幅回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、増幅回路に関し、例えば、ドレインアイドル電流に応じゲートバイアス電圧を制御する増幅回路に関する。

【背景技術】

【0002】

近年の携帯電話用基地局等においては、高出力かつ高効率な高周波増幅回路が求められている。シリコンまたはＧａＡｓを用いた増幅回路に代わりＧａＮ等の窒化物半導体ＦＥＴ（Field Effect Transistor）を用いた高周波増幅回路が用いられはじめている。窒化物半導体を用いた増幅回路は、高電圧動作、高電流密度動作が可能であり、高熱伝導性の基板を選択することもできる。このように、窒化物半導体を用いた増幅回路は、高出力高周波増幅回路として優れている。

【0003】

いっぽう、とりわけ窒化物半導体を用いた増幅回路においては、ドレインアイドル電流が、例えば大電力を入力するストレスにより変動することが知られている。ここで、ドレインアイドル電流とは、ゲート端子に高周波信号を入力しない状態でドレインに流れる電流を指す。この現象はドレインアイドル電流のドリフトと呼ばれている。ドレインアイドル電流のドリフトが発生すると、利得低下および／または歪み特性の劣化が生じることが知られている。特許文献１には、窒化物半導体を用いた増幅回路において、ドレインアイドル電流のドリフトが生じた場合に、ゲートバイアス電圧を制御することにより利得の低下または歪み特性の劣化を抑制する技術が記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１３−９２００号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、ドレインアイドル電流のドリフト（以下ドレイン電流ドリフトともいう）が生じた場合に、ゲートバイアス電圧を制御する制御回路において雑音が発生する。ゲートバイアス電圧に雑音が重畳すると、歪み特性を劣化させる可能性がある。一方で、雑音を除去するためにノイズカットキャパシタを用いると、ゲートバイアス電圧への高速なフィードバックができなくなる。

【0006】

本発明は、上記課題に鑑みなされたものであり、ドレインアイドル電流のドリフトが発生した場合にゲートバイアス電圧への高速なフィードバックが可能であり、かつゲートバイアス電圧への雑音の重畳を抑制することを目的とする。

【課題を解決するための手段】

【0007】

本発明は、高周波信号がゲート端子に入力されるＦＥＴを含むパワーアンプと、前記ＦＥＴのドレインアイドル電流を検出し、前記ドレインアイドル電流に応じた第１電圧を出力する検出部と、前記第１電圧とは独立して固定値の第２電圧を生成する生成部と、前記第１電圧と前記第２電圧とのうち高い一方を出力電圧として前記ＦＥＴのゲート端子にバイアス電圧を出力する出力部と、を具備することを特徴とする増幅回路である。

【0008】

上記構成において、前記出力部は、前記出力電圧を出力する出力ノードと、前記第１電圧を前記出力ノードに出力する第１出力回路と、前記第２電圧を前記出力ノードに出力する第２出力回路と、を備える構成とすることができる。

【0009】

上記構成において、一端が前記出力ノードに他端が前記第２電圧の電源に接続された抵抗を具備し、前記第１出力回路は、前記第１電圧が前記出力電圧より高いとき前記抵抗の抵抗値より低い出力インピーダンスとなり、前記出力電圧が前記第１電圧より高いとき前記抵抗値より高い出力インピーダンスとなり、前記第２出力回路は、前記第２電圧が前記出力電圧より高いとき前記抵抗値より低い出力インピーダンスとなり、前記出力電圧が前記第２電圧より高いとき前記抵抗値より高い出力インピーダンスとなる構成とすることができる。

【0010】

上記構成において、一端が前記出力ノードに他端が前記第２電圧の電源に接続された抵抗を具備し、前記第１出力回路は、正入力端子に前記第１電圧が入力し、出力端子が第１ダイオードを順方向に介し負入力端子および前記出力部の出力端子に接続された第１差動増幅回路を備え、前記第２出力回路は、正入力端子に前記第２電圧が入力し、出力端子が第２ダイオードを順方向に介し負入力端子および前記出力部の出力端子に接続された第２差動増幅回路を備える構成とすることができる。

【0011】

上記構成において、前記ドレインアイドル電流は、ドハティ増幅回路のメインアンプに含まれるＦＥＴのドレインアイドル電流であり、前記出力電圧は、前記メインアンプに含まれるＦＥＴのゲートバイアス電圧である構成とすることができる。

【0012】

上記構成において前記ドレインアイドル電流は、メインアンプとピークアンプを備えたドハティ増幅回路のうち、前記メインアンプに含まれるＦＥＴのドレインアイドル電流であり、前記出力電圧は、前記メインアンプに含まれるＦＥＴのゲートバイアス電圧である構成とすることができる。

【0013】

上記構成において、前記パワーアンプのドレイン電圧を制御するエンベロープコントローラを具備する構成とすることができる。

【発明の効果】

【0014】

本発明によれば、ドレインアイドル電流のドリフトが発生した場合にゲートバイアス電圧への高速なフィードバックが可能であり、かつゲートバイアス電圧への雑音の重畳を抑制することができる。

【図面の簡単な説明】

【0015】

【図1】図１は、実施例１に用いられるＦＥＴの断面図である。

【図2】図２は、実施例１に係る増幅回路の回路図である。

【図3】図３は、比較例１に係る増幅回路の回路図である。

【図4】図４は、実施例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがない場合の例である。

【図5】図５は、実施例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。

【図6】図６は、比較例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。

【図7】図７は、実施例２に係る増幅回路の回路図である。

【図8】図８は、出力部の別の例である。

【図9】図９は、実施例３に係る増幅回路のブロック図である。

【図10】図１０は、実施例４に係る増幅回路のブロック図である。

【発明を実施するための形態】

【0016】

以下、図面を参照し、本発明の実施例について説明する。

【実施例1】

【0017】

図１は、実施例１に用いられるＦＥＴの断面図である。図１に示すように、基板４０に、バッファ層４２、電子走行層４４、電子供給層４６およびキャップ層４８が順次形成され窒化物半導体層５０を形成している。基板４０は、例えばＳｉＣ、サファイアまたはＳｉからなる基板である。バッファ層４２は、例えば膜厚が３００ｎｍのＡｌＮ層である。電子走行層４４は、例えば膜厚が１０００ｎｍのＧａＮ層である。電子供給層４６は、例えば膜厚が２０ｎｍのｎ型ＡｌＧａＮ層である。キャップ層４８は、例えば膜厚が５ｎｍのｎ型ＧａＮ層である。窒化物半導体層５０上にゲート電極５４、ソース電極５２およびドレイン電極５６が形成されている。ゲート電極５４は、窒化物半導体層５０の上面において、ソース電極５２とドレイン電極５６の間に配置されている。ソース電極５２およびドレイン電極５６は、例えば窒化物半導体層５０側からＴａ層およびＡｌ層から形成されている。ゲート電極５４は、例えば窒化物半導体層５０側からＮｉ層およびＡｕ層から形成されている。ゲート電極５４を覆うように、窒化物半導体層５０上に例えば窒化シリコン膜からなる絶縁膜５８が形成されている。窒化物半導体層５０は、上記各層に限られない。例えば、窒化物半導体層５０としてＩｎＧａＮ、ＡｌＩｎＧａＮ、またはＩｎＡｌＮなどを用いることもできる。

【0018】

例えば、図１に示した窒化物半導体層５０を用いたＦＥＴにおいては、基板４０と窒化物半導体層５０との異種の材料を接合している。このため、接合面または接合面の近傍の窒化物半導体層５０に深い電子トラップが形成される。この電子トラップが電子を捕獲または放出することにより、ドレイン電流ドリフトが生じる。深い電子トラップは、異種材料の接合に起因する空孔または不純物により形成されるものと考えられている。このように、ドレイン電流ドリフトは、窒化物半導体層５０を用いた半導体装置特有の現象である。なお、以下の実施例は、窒化物半導体層を用いた増幅回路に限られず、経時変化を有する増幅回路に適用できる。

【0019】

図２は、実施例１に係る増幅回路の回路図である。増幅回路１００は、パワーアンプ１１、検出部１２、出力部１４、生成部１６を主に備えている。パワーアンプ１１は、窒化物半導体からなるＦＥＴ１０を含む。ＦＥＴ１０のソース端子Ｓは接地されている。ゲート端子Ｇには入力端子Ｔｉｎから高周波信号が入力する。入力端子Ｔｉｎには、チョークインダクタＬ１を介し出力部１４からゲートバイアス電圧Ｖｇが印加される。終端用のキャパシタＣ１が、インダクタＬ１と出力部１４との間のノードと、グランドと、の間に接続されている。

【0020】

ＦＥＴ１０のドレイン端子Ｄは出力端子Ｔｏｕｔに増幅した高周波信号を出力する。出力端子Ｔｏｕｔには、チョークインダクタＬ２を介しドレインバイアス電圧ＶＤが印加される。雑音除去用のキャパシタＣ２が、インダクタＬ２とドレイン電源との間のノードと、グランドと、の間に接続されている。インダクタＬ２とドレイン電源との間には抵抗Ｒ１が直列に接続されている。

【0021】

検出部１２は、抵抗Ｒ１の両端の電位差からＦＥＴ１０のドレインアイドル電流をドレイン電流Ｉｄとして検出する。検出部１２は、基準電圧ＶＲを用い検出されたドレイン電流Ｉｄに応じた電圧Ｖａ（第１電圧）を生成し、出力部１４に電圧Ｖａを出力する。

【0022】

生成部１６は、電圧Ｖａとは独立して固定値の電圧ＶＲＥＦ（第２電圧）を生成する。生成部１６は、電源１７と雑音除去用のキャパシタＣ３を備えている。電源１７は、固定電圧ＶＲＥＦを生成する。キャパシタＣ３は、電源１７の出力とグランドとの間に接続されている。

【0023】

出力部１４は、入力された電圧Ｖａと電圧ＶＲＥＦとのうち高い一方を出力電圧としてＦＥＴ１０のゲート端子Ｇに出力する。出力電圧はＦＥＴ１０のゲートバイアス電圧Ｖｇとして出力される。

【0024】

実施例１との比較のため比較例１について説明する。図３は、比較例１に係る増幅回路の回路図である。図３に示すように、増幅回路１１０は、制御部３０および出力部３２を備えている。制御部３０は、検出されたドレイン電流Ｉｄが所定値より小さい場合は、ドレイン電流Ｉｄに応じた電圧Ｖｂを出力部３２に出力する。一方、検出されたドレイン電流Ｉｄが所定値以上の場合は、固定値の電圧ＶＲを電圧Ｖｂとして出力部３２に出力する。出力部３２は、制御部３０の出力電圧Ｖｂをゲートバイアス電圧Ｖｇとしてパワーアンプ１１のＦＥＴ１０のゲート端子Ｇに印加する。その他の構成は実施例１と同じであり説明を省略する。

【0025】

図４は、実施例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがない場合の例である。図４を参照して、ドレイン電流Ｉｄは、ドレインアイドル電流に対応する。閾値電圧ＶｔｈはＦＥＴ１０の閾値電圧である。電圧Ｖａ、電圧ＶＲＥＦおよびゲートバイアス電圧Ｖｇは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間ｔ０において、ドレイン電流Ｉｄ、閾値電圧Ｖｔｈ、電圧Ｖａ、電圧ＶＲＥＦおよびゲートバイアス電圧Ｖｇは、それぞれ例えば１５０ｍＡ、−２．５Ｖ、−２Ｖ、−２Ｖおよび−２Ｖである。

【0026】

時間ｔ１とｔ２との間に入力端子Ｔｉｎに大電力の高周波信号が入力される。時間ｔ１とｔ２との間においては、ドレイン電流の直流成分が大きくなるためドレイン電流Ｉｄが大きくなる。このため、検出部１２の出力電圧Ｖａは例えば−２．３Ｖとなる。ドレイン電流ドリフトが発生しないため、閾値電圧Ｖｔｈは−２．５Ｖで一定である。電圧ＶＲＥＦは固定値である−２Ｖである。ゲートバイアス電圧Ｖｇは−２Ｖである。時間ｔ２後にドレイン電流Ｉｄのドリフトが生じていないため、各値は時間ｔ０の値に戻る。

【0027】

図４において、大電力の信号が入力する時間ｔ１とｔ２との間において、ドレイン電流Ｉｄは大きくなる。このため、検出部１２の出力電圧Ｖａは、例えば−２Ｖから−２．３Ｖに変化する。しかしながら、出力部１４は、電圧Ｖａより電圧の高い電圧ＶＲＥＦをゲートバイアス電圧Ｖｇとして出力する。よって、大電力の信号が入力する時間ｔ１とｔ２との間において、ゲートバイアス電圧Ｖｇは変化しない。仮に、大電力の信号が入力する時間ｔ１とｔ２との間において、ゲートバイアス電圧Ｖｇが変化すると、増幅回路１００の最大出力電圧の低下、ゲインの低下、またはエラー率の劣化等を招いてしまう。実施例１によれば、時間ｔ１とｔ２との間において、ゲートバイアス電圧Ｖｇが変化しないことにより、増幅回路１００の出力電力の低下、ゲインの低下、またはエラー率の劣化等を抑制できる。

【0028】

図５は、実施例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。図５を参照して、ドレイン電流Ｉｄは、ドレインアイドル電流に対応する。電圧Ｖａ、電圧ＶＲＥＦおよびゲートバイアス電圧Ｖｇは、高周波信号に対し十分周波数の低い直流成分の電圧である。時間ｔ０からｔ２におけるドレイン電流Ｉｄ、閾値電圧Ｖｔｈ、電圧Ｖａ、電圧ＶＲＥＦおよびゲートバイアス電圧Ｖｇは、図４と同じである。時間ｔ２において大電力の高周波信号がオフする。時間ｔ２の後、ドレイン電流ドリフトのため閾値電圧Ｖｔｈが例えば−２．２Ｖとなり、その後徐々に−２．５Ｖに戻る。ドレイン電流Ｉｄが小さくなるため、検出部１２は、ドレイン電流Ｉｄの低下を検出し、出力電圧Ｖａとして例えば−１．７Ｖを出力する。出力部１４は、電圧Ｖａが電圧ＶＲＥＦより高いため、電圧Ｖａをゲートバイアス電圧Ｖｇとして出力する。これにより、ＦＥＴ１０のドレイン電流Ｉｄが大きくなるようにゲートバイアス電圧Ｖｇがフィードバックされ、ドレイン電流Ｉｄは変化しない。閾値電圧Ｖｔｈが例えば−２．２Ｖから徐々に−２．５Ｖに戻るに従い、電圧ＶａおよびＶｇは、例えば−１．７Ｖから徐々に−２Ｖに戻る。

【0029】

図６は、比較例１における時間に対するドレイン電流等を示す模式図であり、ドレイン電流ドリフトがある場合の例である。電圧Ｖｂは制御部３０の出力電圧、電圧Ｖｇは出力部３２の出力電圧である。制御部３０は、ドレイン電流Ｉｄが所定値より小さい場合は、ドレイン電流Ｉｄに応じた電圧Ｖｂを出力部３２に出力し、ドレイン電流Ｉｄが所定値以上の場合は、固定電圧として例えば−２Ｖを電圧Ｖｂとして出力する。よって、理想的には、図６のドレイン電流Ｉｄにおける実線のように、実施例１の図５と同様となることが好ましい。

【0030】

しかしながら、比較例１においては、制御部３０等で生じる雑音を除去するためキャパシタＣ１のキャパシタンスを大きくする。これにより、ゲートバイアス電圧Ｖｇが時間ｔ２後に破線のようにゆっくり立ち上がる。このため、ドレイン電流Ｉｄが破線のように時間ｔ２後に低下する。

【0031】

このように、比較例１では、キャパシタＣ１のキャパシタンスを大きくすると検出部１２および制御部３０等に起因した雑音を除去できる。例えば、キャパシタＣ１のキャパシタンスを数１０ｎＦから１μＦとする。例えば、キャパシタＣ１のキャパシタンスが１００ｎＦであり、出力部３２の出力抵抗が１００Ωのとき、出力部３２の出力の遅延時間は１０μ秒となる。これにより、時間ｔ２直後にドレイン電流Ｉｄが低下してしまう。よって、増幅回路１１０における利得の低下および／または歪み特性が劣化する。一方、キャパシタＣ１のキャパシタンスを小さくすると、ドレイン電流Ｉｄの低下を抑制できるが、ゲートバイアス電圧Ｖｇに雑音が重畳する。これにより、増幅回路１１０における歪み特性が劣化する。

【0032】

実施例１においては、キャパシタＣ１は、インダクタＬ１の終端用であり、高周波信号が１ＧＨｚ程度では、キャパシタＣ１のキャパシタンスは１０ｐＦから１００ｐＦである。生成部１６において低雑音の電圧ＶＲＥＦを生成する。例えばキャパシタＣ３のキャパシンタンスを大きくすることにより、電圧ＶＲＥＦの雑音を抑制できる。これにより、図４の時間ｔ０から時間ｔ２において、ゲートバイアス電圧Ｖｇに重畳される雑音を抑制できる。キャパシタＣ１のキャパシタンスを小さくすることにより、時間ｔ２以降において、検出部１２および出力部１４によるフィードバックを高速応答させることができる。例えば、キャパシタＣ１のキャパシタンスを１００ｐＦとすると、出力部１４の遅延時間を１０ｎ秒とすることができる。よって、時間ｔ２直後にドレイン電流Ｉｄが低下することを抑制できる。

【0033】

実施例１においても、時間ｔ２以降に検出部１２で生成される雑音は除去できない。しかしながら、検出部１２が生成した電圧Ｖａをゲートバイアス電圧Ｖｇとして出力するのはドレイン電流ドリフトが発生したときである。ドレイン電流ドリフトが発生している期間は全体期間に対し短く、全体期間のほとんどはドレイン電流ドリフトが発生していない。ドレイン電流ドリフトが発生していないときは、低雑音の電圧ＶＲＥＦがゲートバイアス電圧Ｖｇとなる。

【0034】

実施例１によれば、出力部１４が、検出部１２が出力した電圧Ｖａと固定値の電圧ＶＲＥＦのうち高い一方をゲートバイアス電圧Ｖｇとしてパワーアンプ１１のゲート端子Ｇにバイアス電圧を出力する。これにより、ドレイン電流ドリフトが発生した場合にゲートバイアス電圧Ｖｇへの高速なフィードバックが可能であり、かつゲートバイアス電圧Ｖｇへの雑音の重畳を抑制することが可能となる。

【0035】

また、キャパシタＣ１（第１キャパシタ）が出力部１４の出力端子とグランド（基準電位）との間に接続されている。キャパシタＣ３（第２キャパシタ）が生成部１６の出力端子とグランド（基準電位）との間に接続されている。キャパシタＣ３はキャパシタＣ１よりキャパシタンスの大きいことが好ましい。これにより、電圧ＶＲＥＦがゲートバイアス電圧Ｖｇとして供給されている間におけるゲートバイアス電圧Ｖｇに重畳される雑音を抑制できる。キャパシタＣ２はインダクタＬ２の終端用であり、キャパシタＣ１とＣ２とのキャパシタンスは同程度である。

【実施例2】

【0036】

図７は、実施例２に係る増幅回路の回路図である。図７に示すように、増幅回路１０２において、検出部１２は、差動増幅回路２８と抵抗Ｒ１１からＲ１４を備えている。抵抗Ｒ１１は、差動増幅回路２８の正入力端子と、抵抗Ｒ１とインダクタＬ２との間のノードとの間に接続されている。抵抗Ｒ１２は、差動増幅回路２８の負入力端子とドレイン電圧ＶＤとの間に接続されている。抵抗Ｒ１３は、差動増幅回路２８の出力端子と負入力端子との間に接続されている。抵抗Ｒ１４は、差動増幅回路２８の正入力端子と、抵抗Ｒ２とＲ３との間のノードと、の間に接続されている。抵抗Ｒ２とＲ３とは電圧ＶＲとグランドとの間に直接に接続されている。ドレイン電流Ｉｄが大きくなると出力電圧Ｖａは負側に変化し、ドレイン電流Ｉｄが小さくなると出力電圧Ｖａは正側に変化する。抵抗Ｒ２およびＲ３は、抵抗分割により差動増幅回路２８の正入力端子に出力する電圧を調整している。他の方法で電圧を調整してもよい。抵抗Ｒ１１〜Ｒ１４の抵抗値は例えば等しく設定されている。抵抗Ｒ１１〜Ｒ１４の抵抗値を異ならせることにより、差動増幅回路２２の増幅率等を変更することもできる。

【0037】

出力部１４は、出力回路２０および２４と、出力回路２０および２４の出力が共通に接続する出力ノードＮ１を備えている。出力回路２０は、差動増幅回路２２（第１差動増幅回路）およびダイオードＤ１（第１ダイオード）を有する。差動増幅回路２２の正入力端子には検出部１２の出力電圧Ｖａが入力する。差動増幅回路２２の出力端子にはダイオードＤ１のアノードが接続されている。差動増幅回路２２の負入力端子にはダイオードＤ１のカソードが接続されている。すなわち、差動増幅回路２２の出力端子はダイオードＤ１を順方向に介し負入力端子に入力する。

【0038】

出力回路２４は、差動増幅回路２６（第２差動増幅回路）およびダイオードＤ２（第２ダイオード）を有する。差動増幅回路２６の正入力端子には生成部１６の出力電圧ＶＲＥＦが入力する。差動増幅回路２６の出力端子にはダイオードＤ２のアノードが接続されている。差動増幅回路２６の負入力端子にはダイオードＤ２のカソードが接続されている。ダイオードＤ２のカソードは出力回路２４の出力をノードＮ１に出力する。すなわち、差動増幅回路２６の出力端子はダイオードＤ１を順方向に介し負入力端子に入力する。抵抗Ｒ４の一端はノードＮ１に、他端は電圧ＶＲＥＦより低い電圧Ｖｅの電源に接続されている。

【0039】

出力回路２０および２４はボルテージフォロア回路であるが、ダイオードＤ１およびＤ２がそれぞれ、出力回路２０および２４の出力方向が順方向となるように接続されている。これにより、出力回路２０および２４の出力電圧がノードＮ１の電圧より高いとき、出力回路２０および２４の出力インピーダンスＺ１は低い。出力回路２０および２４の出力電圧がノードＮ１の電圧より低いとき、出力回路２０および２４の出力インピーダンスＺ２は、ダイオードＤ１およびＤ２の逆方向となり高くなる。抵抗Ｒ４の抵抗値をＺ１より高くＺ２より低く設定する。これにより、ノードＮ１の電圧が電圧Ｖａより高いと出力回路１０は電流をノードＮ１に出力できない。ノードＮ１の電圧がＶＲＥＦより高いと出力回路２４は電流をノードＮ１に出力できない。よって、ノードＮ１は、電圧ＶａとＶＲＥＦのいずれか高い方の電圧となる。

【0040】

実施例２によれば、出力回路２０は、電圧ＶａがノードＮ１の電圧より高いとき抵抗Ｒ４の抵抗値より低い出力インピーダンスとなり、ノードＮ１の電圧が電圧Ｖａより高いとき、抵抗Ｒ４の抵抗値より高い出力インピーダンスとなる。また、出力回路２４は、電圧ＶＲＥＦがノードＮ１の電圧より高いとき抵抗Ｒ４の抵抗値より低い出力インピーダンスとなり、ノードＮ１の電圧が電圧ＶＲＥＦより高いとき、抵抗Ｒ４の抵抗値より高い出力インピーダンスとなる。これにより、出力部１４は、電圧ＶａとＶＲＥＦのうち高い電圧をノードＮ１に出力できる。

【0041】

図８は、出力部の別の例である。図８に示すように、出力回路２０はトランジスタ３６および３８、抵抗Ｒ５を有している。トランジスタ３６は、ｐｎｐ型バイポーラトランジスタであり、トランジスタ３８は、ｎｐｎ型バイポーラトランジスタである。トランジスタ３６のエミッタは抵抗Ｒ５を介し高電圧電源に接続される。ベースには電圧Ｖａが入力する。コレクタは低電圧電源に接続されている。トランジスタ３８のエミッタはノードＮ１に接続されている。ベースはトランジスタ３６のエミッタに接続されている。コレクタは高電圧電源に接続されている。トランジスタ３６はコレクタ接地接続されており、エミッタからの出力インピーダンスが低い。トランジスタ３８は、ベース−エミッタがノードＮ１の方向に順方向に接続されている。

【0042】

出力回路２４はトランジスタ３７および３９、抵抗Ｒ６を有している。トランジスタ３７および３９、抵抗Ｒ６は、それぞれ出力回路２０のトランジスタ３６および３８、抵抗Ｒ５と同様に接続されており、各機能も同じであり説明を省略する。このように、２つのトランジスタを用いることにより、出力回路２０および２４を形成することもできる。

【0043】

図８の出力回路２０は、電圧ＶａがノードＮ１の電圧より高いとき抵抗Ｒ４の抵抗値より低い出力インピーダンスとなり、ノードＮ１の電圧が電圧Ｖａより高いとき、抵抗Ｒ４の抵抗値より高い出力インピーダンスとなる。また、出力回路２４は、電圧ＶＲＥＦがノードＮ１の電圧より高いとき抵抗Ｒ４の抵抗値より低い出力インピーダンスとなり、ノードＮ１の電圧が電圧ＶＲＥＦより高いとき、抵抗Ｒ４の抵抗値より高い出力インピーダンスとなる。

【実施例3】

【0044】

実施例３は、実施例１または２に係る増幅回路をドハティ型増幅回路に適用する例である。図９は、実施例３に係る増幅回路のブロック図である。図９に示すように、増幅回路１０４は、メインアンプ６０、ピークアンプ６２、１／４波長位相線路６４および６６、並びに回路７０を備えるドハティ型増幅回路である。入力端子Ｔｉｎはメインアンプ６０の入力に電気的に接続され、かつ１／４波長位相線路６６を介しピークアンプ６２の入力に電気的に接続されている。出力端子Ｔｏｕｔは１／４波長位相線路６４を介しメインアンプ６０の出力に電気的に接続され、かつピークアンプ６２の出力に電気的に接続されている。メインアンプ６０は、例えばＡ級またはＡＢ級アンプであり、入力端子Ｔｉｎに入力した入力信号を常に増幅する。ピークアンプ６２は、例えばＣ級アンプであり、入力信号が所定電力以上の場合、入力信号を増幅する。よって、メインアンプ６０はドレインアイドル電流が流れているが、ピークアンプ６２はアイドル電流が流れていない。このため、ドレイン電流のドリフトが問題になるのは、主にメインアンプ６０である。

【0045】

回路７０は、実施例１の抵抗Ｒ１、検出部１２、出力部１４および生成部１６に対応する。回路７０の抵抗Ｒ１および検出部１２は、メインアンプ６０のドレイン電流を検出する。回路７０の出力部１４および生成部１６がメインアンプ６０のゲートバイアス電圧を制御する。これにより、ドハティ型増幅回路においてもドレイン電流ドリフトに起因したゲイン低下等を抑制することができる。

【実施例4】

【0046】

実施例４は、実施例１または２に係る増幅回路をエンベロープトラッキング方式増幅回路に適用する例である。図１０は、実施例４に係る増幅回路のブロック図である。図１０に示すように、増幅回路１０６において、入力端子Ｔｉｎはパワーアンプ７２の入力に電気的に接続されている。出力端子Ｔｏｕｔは、パワーアンプ７２の出力に電気的に接続されている。エンベロープコントローラ７４は、パワーアンプ７２のドレイン電圧を制御する。回路７０の抵抗Ｒ１および検出部１２は、パワーアンプ７２のドレイン電流を検出する。回路７０の出力部１４および生成部１６がパワーアンプ７２のゲートバイアス電圧を制御する。

【0047】

エンベロープトラッキング方式では、エンベロープコントローラ７４が変調信号のエンベロープ（変調信号波の振幅）に合わせてパワーアンプ７２のドレイン電圧を高速で制御する。ドレイン電圧を高電圧（例えば５０Ｖ）から低電圧（例えば１０Ｖ）に変化させた場合、高電圧のストレスにより、ドレイン電流のドリフトが発生し、低電圧時にバイアス点がシフトしてしまう。そこで、回路７０を用いることにより、低電圧時のドレイン電流ドリフトを補償し、バイアス点を一定に保つことができる。なお、検出部１２は、抵抗Ｒ１の両端の電位差を検知している。このため、ドレイン電圧の絶対値が変化しても、ドレイン電流の大小により検出部１２は実施例１または２と同様に動作することができる。

【0048】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0049】

１０ ＦＥＴ
１１ パワーアンプ
１２ 検出部
１４ 出力部
１６ 生成部
２０、２４ 出力回路
２２、２６ 差動増幅回路
６０ メインアンプ
６２ ピークアンプ
７０ 回路
７４ エンベロープコントローラ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】