特開 2015-61256 クロック生成回路及びクロック生成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-61256(P2015-61256A)

(43)【公開日】2015年3月30日

(54)【発明の名称】クロック生成回路及びクロック生成方法

(51)【国際特許分類】

   H03L 7/183 20060101AFI20150303BHJP

【ＦＩ】

   H03L7/18 B

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

【全頁数】24

(21)【出願番号】特願2013-195060(P2013-195060)

(22)【出願日】2013年9月20日

(71)【出願人】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】110001690

【氏名又は名称】特許業務法人Ｍ＆Ｓパートナーズ

(74)【代理人】

【識別番号】100109715

【弁理士】

【氏名又は名称】塩谷 英明

(74)【代理人】

【識別番号】100114753

【弁理士】

【氏名又は名称】宮崎 昭彦

(72)【発明者】

【氏名】池田 隆太

【テーマコード（参考）】

5J106

【Ｆターム（参考）】

5J106AA04

5J106CC01

5J106CC21

5J106CC41

5J106CC53

5J106DD08

5J106DD17

5J106FF08

5J106GG09

5J106GG20

5J106HH10

5J106KK24

5J106KK39

5J106PP03

5J106QQ06

5J106RR18

5J106RR20

(57)【要約】

【課題】クロック生成回路のＥＭＩを効果的に低減する。
【解決手段】本発明は、ＰＬＬ回路により生成されるクロック信号に対して所定の周波数変調を行う変調制御回路を備えるクロック生成回路である。ＰＬＬ回路は、基準信号を生成する第１発振回路と、該基準信号を第１分周比に従って分周する第１分周回路と、与えられる位相差に従って所定の周波数のクロック信号を生成する第２発振回路と、変調制御回路により制御される第２分周比に従って、該クロック信号の周波数を分周する第２分周回路と、第１及び第２分周回路により分周された信号どうしの位相差を検出する位相比較回路とを備える。第２発振回路は、該位相差に従ってクロック信号の周波数を可変制御するように構成される。そして、変調制御回路は、基準周波数を中心に低周波領域と高周波領域とでクロック信号のスペクトラム拡散幅が異なるように第２分周比を制御する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

所定の周波数のクロック信号を生成するＰＬＬ回路と、前記ＰＬＬ回路により生成されるクロック信号に対して所定の周波数変調を行う変調制御回路と、を備えるクロック生成回路であって、
前記ＰＬＬ回路は、
所定の基準周波数の基準信号を生成する第１の発振回路と、
前記第１の発振回路により生成された基準信号を第１の分周比に従って分周する第１の分周回路と、
前記所定の周波数のクロック信号を生成する第２の発振回路と、
前記変調制御回路により制御される第２の分周比に従って、前記第２の発振回路により生成されたクロック信号の周波数を分周する第２の分周回路と、
前記第１の分周回路により分周された信号の位相と前記第２の分周回路により分周された信号の位相とを比較して位相差を検出する位相比較回路と、を備え、
前記第２の発振回路は、前記位相比較回路により検出された位相差に従って前記クロック信号の周波数を可変制御するように構成され、
前記変調制御回路は、
前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第２の分周比を制御して、前記クロック信号に対して所定の周波数変調を行う、
クロック生成回路。

【請求項2】

前記変調制御回路は、
前記クロック信号に基づいてカウントすることにより得られるカウント値を出力するカウンタ回路と、
前記カウンタ回路により出力されるカウント値に基づいて、各変調区間における前記第２の分周比を制御する分周比制御回路と、を備える、
請求項１記載のクロック生成回路。

【請求項3】

前記分周比制御回路は、
前記カウンタ回路によるカウント値に従う制御信号に従って、前記第２の分周比を増加させるか減少させるかを決定する符号付与回路を含み、
第１の変調期間において、前記符号付与回路によって前記第２の分周比を増加させると決定される場合に、所定の分周変化量に調整量を加算した値に従って、前記第２の分周比を増加させていく一方、前記符号付与回路によって前記第２の分周比を減少させると決定される場合に、前記所定の分周変化量に前記調整量を加算した値に従って、前記第２の分周比を減少させていき、
第２の変調期間において、前記符号付与回路によって前記第２の分周比を減少させると決定される場合に、所定の分周変化量に従って、前記第２の分周比を減少させていく一方、前記符号付与回路によって前記第２の分周比を増加させると決定される場合に、前記所定の分周変化量に従って、前記第２の分周比を増加させていき、
前記第１の変調期間と前記第２の変調期間とを交互に繰り返すように制御する、
請求項２記載のクロック生成回路。

【請求項4】

前記カウンタ回路は、前記カウント値に基づいて、カウントアップ又はカウントダウンのいずれかを示す信号を出力し、
前記分周比制御回路は、
第１の変調期間において、前記カウントアップを示す信号である場合に、所定の分周変化量に調整量を加算した値に従って、前記第２の分周比を増加させていく一方、前記カウントダウンを示す信号である場合に、前記所定の分周変化量に前記調整量を加算した値に従って、前記第２の分周比を減少させていき、
第２の変調期間において、前記カウントダウンを示す信号である場合に、所定の分周変化量に従って、前記第２の分周比を減少させていく一方、前記カウントアップを示す信号である場合に、前記所定の分周変化量に従って、前記第２の分周比を増加させていき、
前記第１の変調期間と前記第２の変調期間とを交互に繰り返すように制御する、
請求項２記載のクロック生成回路。

【請求項5】

ＰＬＬ回路により生成される所定の周波数のクロック信号に対して所定の周波数変調を行うクロック生成回路におけるクロック生成方法であって、
第１の発振回路により所定の基準周波数の基準信号を生成することと、
第１の分周回路により前記生成された基準信号を第１の分周比に従って分周することと、
第２の発振回路により前記所定の周波数のクロック信号を生成することと、
前記変調制御回路により制御される第２の分周比に従って、前記第２の発振回路により生成されたクロック信号の周波数を分周することと、
位相検出回路により前記第１の分周回路により分周された信号の位相と前記第２の分周回路により分周された信号の位相とを比較して位相差を検出することと、を含み、
前記第２の発振回路により、前記検出された位相差に従って、前記クロック信号の周波数が可変制御され、
前記変調制御回路により、前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第２の分周比が制御され、前記クロック信号に対して所定の周波数変調が行われる、
クロック生成回路におけるクロック生成方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クロック信号生成技術に関し、特に、スペクトラム拡散機能を有するＰＬＬ（Phase Locked Loop）回路を含むクロック生成回路及びこれを用いたクロック生成方法に関する。

【背景技術】

【0002】

クロック生成回路は、マイクロプロセッサ等の論理回路を含む電子デバイスの動作に必要なクロック信号（以下、「クロック」という。）を生成する回路であり、典型的には、ＰＬＬ回路を含んで構成される。電子デバイスの高速化への要求に基づくクロック信号の高周波数化は、ＬＳＩ自体やその周辺回路、他の電子デバイス等に対して電磁妨害（ＥＭＩ：Electromagnetic Interference）の影響を与えることから、ＥＭＩを効果的に低減するＳＳＣＧ（Spread Spectrum Clock Generator）技術の重要性は高まっている。

【0003】

ＳＳＣＧ技術は、スペクトラム拡散機能を付加したクロック生成技術である。スペクトラム拡散機能を有するクロック生成回路としては、典型的には、ＰＬＬ回路を用いたアナログ方式、及び遅延回路を用いたデジタル方式が知られている。具体的には、ＳＳＣＧ技術は、電子デバイス等が放射するＥＭＩのエネルギーのスペクトルが特定の周波数帯域に集中しないように、クロックの周波数を変調し、これにより、ＥＭＩのエネルギーを所定の周波数帯域に分散し、そのピーク値を抑圧することができる。

【0004】

例えば、下記特許文献１は、発信器によって生成された基準周波数信号に対して、Ｈｅｒｓｈｅｙ−Ｋｉｓｓと呼ばれる形状の変調プロファイルを用いて周波数変調（スペクトラム拡散）を行うことにより、低減されたＥＭＩスペクトル成分を持つクロック信号を生成するクロック回路を開示する。

【0005】

このような変調プロファイルを用いる場合、Ｈｅｒｓｈｅｙ−Ｋｉｓｓを構成する特性テーブルをＲＯＭ等のメモリに格納する必要があるため、回路規模が大きくなる傾向にある。従って、回路規模の増大を避けるため、Ｈｅｒｓｈｅｙ−Ｋｉｓｓ変調プロファイルを用いる代わりに、三角波の変調プロファイルを用いてスペクトラム拡散を行うクロック生成回路も提案されている。

【0006】

例えば、下記特許文献２は、基準信号と出力発振信号を分周したフィードバック信号との位相差を検出して電圧制御発振器（ＶＣＯ）の発振周波数を制御するＰＬＬ回路を備え、出力発振信号の周波数を所定の周期で変調する機能を有するクロック生成回路を内蔵した半導体集積回路を開示する。具体的には、特許文献２では、基準信号を分周する分周回路又はフィードバックのため出力発振信号を分周する分周回路のいずれか一方の分周回路がカウンタ回路で構成され、出力発振信号の変調周期を変更するように、該カウンタ回路をカウント動作させるとともに、該カウンタ回路の出力に基づいて出力発振信号のスプレッド幅を変更させるようにフィードバック経路上の分周回路の分周比を変化させる論理回路が設けられている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平７−２３５８６２号公報

【特許文献2】特開２００６−２１１４７９号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

電子デバイスの製品化に当たっては、ＥＭＩノイズ試験において認証を受ける必要がある。ＥＭＩノイズ試験では、供試装置である電子デバイスから空間に放射されたＥＭＩの電界強度が測定され、そのピーク値が基準値以下であるか否かが判定される。電界強度は、一般に、信号の電圧振幅が同じである場合、周波数が高いほど大きくなる。例えば、ディファレンシャルモード（ノーマルモード）ノイズ及びコモンモードノイズの電界強度Ｅｄ及びＥｃは、それぞれ次のように近似される。

【数1】

【数2】

ただし、Ｋは定数、Ｉは電流、ｆは周波数、Ｓは電流ループ面積、Ｌは配線長、ｒはアンテナまでの距離、である。

【0009】

従って、スペクトラム拡散機能を有するクロック回路の出力信号の電圧（又は電力）の周波数スペクトルが基準周波数を中心にして対称形である場合、放射された電界強度のスペクトルは、低周波領域に比べて高周波領域の方が強くなる。即ち、図１２に示すように、電界強度スペクトルでは、スペクトラム拡散による高周波領域におけるエッジの低減量は、電圧スペクトルのそれに比べて小さくなり、低周波領域のエッジの低減量は、電圧スペクトルのそれに比べて大きくなってしまう。

【0010】

一方、電界強度スペクトルにおけるＥＭＩのピークを低減するために、ピーク周波数偏差を増加させることにより、即ち、スペクトラム拡散の周波数幅を拡げることにより対処することができると考えられる。しかしながら、上記従来のＳＳＣＧ技術では、対称形の変調プロファイルを用いていたため、周波数偏差は高調波領域も低周波領域も等しく増加されることとなる。従って、ＥＭＩノイズ試験における基準値に対して比較的余裕のある低周波領域においても必要以上に周波数偏差が増加していた。かかる周波数偏差の増加は、回路設計上、論理回路素子数の増加を招き、結果的に、ＬＳＩの回路規模の増大を招くという問題があった。

【0011】

そこで、本発明は、ＥＭＩをより効果的に低減することを可能にするスペクトラム拡散機能を有するクロック生成回路及びこれを用いたクロック生成方法を提供することを目的とする。

【0012】

より具体的には、本発明は、ＥＭＩノイズ試験における電界強度スペクトルの特性を考慮した、効果的なスペクトラム拡散のための新たな変調プロファイルを用いたクロック生成回路及びこれを用いたクロック生成方法を提供することを目的とする。

【0013】

また、本発明は、クロック生成回路を含む論理回路素子数の増大を抑制しつつ、ＥＭＩをより効果的に低減することを可能にしたクロック生成回路及びこれを用いたクロック生成方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

一の態様に従う本発明は、所定の周波数のクロック信号を生成するＰＬＬ回路と、前記ＰＬＬ回路により生成されるクロック信号に対して所定の周波数変調を行う変調制御回路と、を備えるクロック生成回路である。前記ＰＬＬ回路は、所定の基準周波数の基準信号を生成する第１の発振回路と、前記第１の発振回路により生成された基準信号を第１の分周比に従って分周する第１の分周回路と、前記所定の周波数のクロック信号を生成する第２の発振回路と、前記変調制御回路により制御される第２の分周比に従って、前記第２の発振回路により生成されたクロック信号の周波数を分周する第２の分周回路と、前記第１の分周回路により分周された信号の位相と前記第２の分周回路により分周された信号の位相とを比較して位相差を検出する位相比較回路と、を備える。また、前記第２の発振回路は、前記位相比較回路により検出された位相差に従って前記クロック信号の周波数を可変制御するように構成される。そして、前記変調制御回路は、前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第２の分周比を制御して、前記クロック信号に対して所定の周波数変調を行うように構成される。

【0015】

前記変調制御回路は、前記クロック信号に基づいてカウントすることにより得られるカウント値を出力するカウンタ回路と、前記カウンタ回路により出力されるカウント値に基づいて、各変調区間における前記第２の分周比を制御する分周比制御回路と、を備える。

【0016】

また、例えば、前記分周比制御回路は、前記カウンタ回路によるカウント値に従う制御信号に従って、前記第２の分周比を増加させるか減少させるかを決定する符号付与回路を含んで構成される。そして、前記分周比制御回路は、第１の変調期間において、前記符号付与回路によって前記第２の分周比を増加させると決定される場合に、所定の分周変化量に調整量を加算した値に従って、前記第２の分周比を増加させていく一方、前記符号付与回路によって前記第２の分周比を減少させると決定される場合に、前記所定の分周変化量に前記調整量を加算した値に従って、前記第２の分周比を減少させていき、第２の変調期間において、前記符号付与回路によって前記第２の分周比を減少させると決定される場合に、所定の分周変化量に従って、前記第２の分周比を減少させていく一方、前記符号付与回路によって前記第２の分周比を増加させると決定される場合に、前記所定の分周変化量に従って、前記第２の分周比を増加させていき、前記第１の変調期間と前記第２の変調期間とを交互に繰り返すように制御する。

【0017】

また、例えば、前記カウンタ回路は、前記カウント値に基づいて、カウントアップ又はカウントダウンのいずれかを示す信号を出力する。また、前記分周比制御回路は、第１の変調期間において、前記カウントアップを示す信号である場合に、所定の分周変化量に調整量を加算した値に従って、前記第２の分周比を増加させていく一方、前記カウントダウンを示す信号である場合に、前記所定の分周変化量に前記調整量を加算した値に従って、前記第２の分周比を減少させていき、第２の変調期間において、前記カウントダウンを示す信号である場合に、所定の分周変化量に従って、前記第２の分周比を減少させていく一方、前記カウントアップを示す信号である場合に、前記所定の分周変化量に従って、前記第２の分周比を増加させていき、前記第１の変調期間と前記第２の変調期間とを交互に繰り返すように制御する。

【0018】

別の態様に従う本発明は、ＰＬＬ回路により生成される所定の周波数のクロック信号に対して所定の周波数変調を行うクロック生成回路におけるクロック生成方法である。かかるクロック生成方法は、第１の発振回路により所定の基準周波数の基準信号を生成することと、第１の分周回路により前記生成された基準信号を第１の分周比に従って分周することと、第２の発振回路により前記所定の周波数のクロック信号を生成することと、前記変調制御回路により制御される第２の分周比に従って、前記第２の発振回路により生成されたクロック信号の周波数を分周することと、位相検出回路により前記第１の分周回路により分周された信号の位相と前記第２の分周回路により分周された信号の位相とを比較して位相差を検出することと、を含み、さらに、前記第２の発振回路により、前記検出された位相差に従って、前記クロック信号の周波数が可変制御される。そして、前記変調制御回路により、前記基準周波数を中心にした低周波領域と高周波領域とで前記クロック信号のスペクトラム拡散幅が異なるように前記第２の分周比が制御され、前記クロック信号に対して所定の周波数変調が行われる。

【発明の効果】

【0019】

本発明によれば、論理回路素子数の増加を招くことなく、ＥＭＩをより効果的に低減することができるクロック生成回路を提供することができるようになり、ひいては高速化への要求を満たしつつ、回路規模の増大を抑制したＬＳＩを提供することができるようになる。

【0020】

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

【図面の簡単な説明】

【0021】

【図1】本発明の一実施形態に係るクロック生成回路の構成の一例を示すブロックダイアグラムである。

【図2A】本発明の一実施形態に係るクロック生成回路の変調制御回路における加算タイミング調整回路の一例を示す図である。

【図2B】本発明の一実施形態に係るクロック生成回路の変調制御回路における加算タイミング調整回路の一例を示す図である。

【図3】本発明の一実施形態に係るクロック生成回路における変調制御処理を説明するためのフローチャートである。

【図4】本発明の一実施形態に係るクロック生成回路による変調プロファイルを説明するための図である。

【図5】本発明の一実施形態に係るクロック生成回路による分周比変化を説明するための図である。

【図6】本発明の一実施形態に係るクロック生成回路により変調されたクロック信号についてのスペクトラム拡散を説明するための図である。

【図7】本発明の一実施形態に係るクロック生成回路による変調プロファイルを説明するための図である。

【図8】本発明の一実施形態に係るクロック生成回路により変調されたクロック信号についてのスペクトラム拡散を説明するための図である。

【図9】本発明の一実施形態に係るクロック生成回路の構成の一例を示すブロックダイアグラムである。

【図10】本発明の一実施形態に係るクロック生成回路による変調プロファイルを説明するための図である。

【図11】本発明の一実施形態に係るクロック生成回路による変調プロファイルを説明するための図である。

【図12】あるクロック信号についての電圧及び電界強度のスペクトラム拡散を説明するための図である 。

【発明を実施するための形態】

【0022】

本発明は、基準周波数に対して高周波領域と低周波領域とで周波数偏差を非対称にした変調プロファイルを用いてスペクトル拡散を行うＳＳＣＧ技術を開示する。以下、本発明の実施の形態について、図面を参照しつつ説明する。

【0023】

（第１の実施形態）
本実施形態は、基準となる三角波の変調プロファイルにおいて、高周波領域に対する周波数偏差を増加させることで、高周波領域と低周波領域とで周波数偏差を非対称にした変調プロファイルを生成し、かかる変調プロファイルに基づいてスペクトラム拡散を行うクロック生成回路及び該スペクトル拡散を行うための方法である。

【0024】

図１は、本発明の一実施形態に係るクロック生成回路の構成の一例を示すブロックダイアグラムである。即ち、同図に示すように、クロック生成回路１００は、例えば、発振回路１１０、第１分周回路１２０、位相検出回路１３０、チャージポンプ１４０、ループフィルタ１５０、電圧制御発振回路（ＶＣＯ）１６０、第２分周回路１７０、及び変調制御回路１８０を含む。同図から明らかなように、クロック生成回路１００は、フィードバック制御を行うＰＬＬ回路を含んで構成される。

【0025】

発振回路１１０は、例えば水晶振動子等の振動子１１２を接続することによって構成される基準発振回路である。発振回路１１０は、振動子１１２に電圧を印加することによって該振動子１１２の固有振動数に応じた周波数を有する基準クロック信号を出力する。出力された基準クロック信号は、第１分周回路１２０に入力される。

【0026】

第１分周回路１２０は、発振回路１１０から入力される基準クロック信号の周波数を第１の分周比Ｒで分周する周波数分周回路である。分周比は、任意の値に設定することができる。第１分周回路１２０は、Ｒ分周した信号を位相検出回路１３０に出力する。

【0027】

位相検出回路１３０は、第１分周回路１２０から入力されるＲ分周した信号と、フィードバック制御により第２分周回路から入力される信号とを比較し、位相差（周波数差）を検出する回路である。位相検出回路１３０は、典型的には、入力される信号の立ち上がりエッジ同士の時間差を比較するが、これに限られるものではない。位相検出回路１３０は、検出した位相差をチャージポンプに出力する。

【0028】

チャージポンプ１４０は、位相検出回路１３０から入力される位相差に応じた電圧振幅値を有する信号を出力する回路である。また、ループフィルタ１５０は、フィードバック制御のためのフィルタ回路であり、チャージポンプ１４０から入力される信号を平滑化する。ループフィルタ１５０は、典型的には、ローパスフィルタが採用される。ループフィルタ１５０から出力される信号は、ＶＣＯ１６０に入力される。

【0029】

ＶＣＯ１６０は、入力される電圧値に応じて周波数を制御する発振回路である。即ち、ＶＣＯ１６０は、ループフィルタ１５０から入力される信号の電圧値に応じて、該信号の周波数を変化させる。例えば、ＶＣＯ１６０は、入力される電圧値が高くなれば、出力周波数も高くなるように設計される。ＶＣＯ１６０から出力される信号が、クロック生成回路１００が外部回路に提供するクロック信号ＣＫとなる。

【0030】

第２分周回路１７０は、ＶＣＯ１６０から出力されるクロック信号ＣＫの周波数を第２の分周比Ｎで分周する周波数分周回路である。後述するように、第２の分周比Ｎは、変調制御回路１８０によって可変制御される。第２分周回路１７０によってＮ分周された信号は、位相検出回路１３０にフィードバック信号として入力される。

【0031】

変調制御回路１８０は、クロック生成回路１００が出力するクロック信号ＣＫについて、フィードバック制御しながら、スペクトラム拡散を行うための回路である。つまり、変調制御回路１８０は、第２分周回路の分周比をダイナミックに調整することによって、クロック信号ＣＫに対する周波数変調を行う。変調制御回路１８０は、例えばＨｅｒｓｈｅｙ−Ｋｉｓｓ形の変調プロファイルを構成する特性テーブルを記憶したＲＯＭを含んで構成することができるが、本実施形態では、カウント値に基づいて所定の変化量を分周比Ｎに重畳することによって例えば三角波形状の変調プロファイルを再現し、スペクトル拡散を行うように構成されている。

【0032】

より具体的には、変調制御回路１８０は、同図に示すように、例えば、カウンタ回路１８１、加算タイミング調整回路１８２、分周変化量設定レジスタ１８３ａ及び１８３ｂ、第１スイッチ回路１８４、第１加算器１８５、符号付与回路１８６、第２スイッチ回路１８７、分周比保持レジスタ１８８、並びに第２加算器１８９を含んで構成される。図中明示していないが、例えば、加算タイミング調整回路１８２、分周変化量設定レジスタ１８３ａ及び１８３ｂ、第１スイッチ回路１８４、第１加算器１８５、符号付与回路１８６、第２スイッチ回路１８７、分周比保持レジスタ１８８、並びに第２加算器１８９からなる機能ブロックは、カウンタ回路１８１によるカウント値及び制御信号に基づいて第２分周回路１７０に対する分周比を制御する分周比制御回路を構成する。

【0033】

カウンタ回路１８１は、ＶＣＯ１６０から出力されるクロック信号ＣＫの周期（即ち、パルス）をカウントアップ／カウントダウンし、そのカウント値を加算タイミング調整回路１８２に出力する。また、カウンタ回路１８１は、２種類の制御信号、即ち、現在のカウント動作がカウントアップ動作であるかカウントダウン動作であるかを示すＵ／Ｄ信号を符号付与回路１８６に出力するとともに、現在の変調が高周波変調区間であるか低周波変調区間であるかを示すＨ／Ｌ信号を第１スイッチ回路１８４に出力する（図４参照）。変調区間は、カウント値を所定数（所定間隔）毎に区切ることによって決定される区間である。

【0034】

加算タイミング調整回路１８２は、予め決められた変調プロファイルの形状に基づいて、ＯＮ／ＯＦＦ制御信号を出力するタイミングを調整する回路である。本実施形態では、ＯＮ／ＯＦＦ制御信号を出力するタイミングは、加算タイミング調整回路１８２がカウンタ回路１８１によるカウント値をデコードした結果に依存し、変調プロファイルが例えば略三角波の形状となるよう、ＯＮ／ＯＦＦ制御信号が一定のタイミングで出力されるように設定されている。一例として、加算タイミング調整回路１８２は、カウント値が偶数のときのタイミングでＯＮを示す信号を出力し、奇数のときのタイミングでＯＦＦを示す信号を出力する。

【0035】

なお、複数の変調プロファイルの形状の中から一の形状を選択したり、変調周期を変更することができるように、例えば、図２Ａに示すように、複数の加算タイミング調整回路１８２（本例では、加算タイミング調整回路１８２ａ〜１８２ｃ）の中から、図示しない制御回路からのセレクタ信号ＳＥＬにより、特定の加算タイミング調整回路１８２が選択される構成が採用されても良い。或いは、図２Ｂに示すように、加算タイミング調整回路１８２は、デコード情報記憶部１８２１からデコード情報を読み込んで、該読み込んだデコード情報に従って動作するように構成されても良い。

【0036】

分周変化量設定レジスタ１８３ａは、分周変化量Δｎを記憶するレジスタであり、分周変化量設定レジスタ１８３ｂは、分周変化量Δｎに対する調整量ａ（ａは正の値）を記憶するレジスタである。

【0037】

第１スイッチ回路１８４は、カウンタ回路１８１によるによるＨ／Ｌ信号に従ってＯＮ動作又はＯＦＦ動作する。つまり、第１スイッチ回路１８４がＯＮ状態の場合、分周変化量設定レジスタ１８３ｂの値（即ち、調整量ａ）が、加算器１８５への入力となる。

【0038】

第１加算器１８５は、分周変化量設定レジスタ１８３ａに記憶された分周変化量Δｎに、分周変化量設定レジスタ１８３ｂからの入力を加算し、その結果を符号付与回路１８６に出力する。つまり、第１スイッチ回路１８４がＯＦＦ状態のとき、分周変化量設定レジスタ１８３ｂからの入力はゼロであるので、符号付与回路１８６へは分周変化量設定レジスタ１８３ａに記憶された分周変化量Δｎが出力される。一方、第１スイッチ回路１８４がＯＮ状態のとき、分周変化量設定レジスタ１８３ｂからの入力は調整量ａであるので、符号付与回路１８６へは分周変化量ΔＮ0＋調整量ａが出力される。上述したように、本実施形態では、調整量ａは、変調区間が高周波変調区間である場合に加算される。

【0039】

符号付与回路１８６は、カウンタ回路１８１によるＵ／Ｄ信号に従って、第１加算器１８５から出力される値に対して正の符号（“＋”）又は負の符号（“−”）の付与を行う。正負いずれかの符号が付与された値は、第２スイッチ回路１８７へ出力される。つまり、現カウント時点が、周波数が上昇する区間にあれば、符号付与回路１８６は、第１加算器１８５から出力される値に対して正の符号を付与し、逆に、現カウント時点が、周波数が下降する区間にあれば、符号付与回路１８６は、第１加算器１８５から出力される値に対して負の符号が付与されることになる。

【0040】

第２スイッチ回路１８７は、加算タイミング調整回路１８２によるＯＮ／ＯＦＦ信号に従ってＯＮ動作又はＯＦＦ動作する。つまり、第２スイッチ回路１８７がＯＮ状態の場合、符号付与回路１８６からの値が第２加算器１８９への入力となる。

【0041】

分周比保持レジスタ１８８は、後述の第２加算器１８９から第２分周回路１７０に供給された分周比ＮRef＋ΔＮiを記憶するレジスタである。記憶された分周比は次カウント動作においてＮRef＋ΔＮi-1 として、第２加算器１８９の入力値になる。なお、分周比保持レジスタ１８８の初期値は、ＮRefである。

【0042】

第２加算器１８９は、分周比保持レジスタ１８８に記憶された分周比ＮRef＋ΔＮi-1に、第２スイッチ回路１８７から入力される値を加算し、その結果を第２分周回路１７０に出力する。第２分周回路１７０は、第２加算器１８９から出力される加算結果に従って信号を分周する。また、第２加算器１８９から出力される値は、分周比保持レジスタ１８８にも出力され、分周比が一時的に保持される。

【0043】

なお、本実施形態では、ＶＣＯ１６０から出力されるクロック信号ＣＫを直接的にカウンタ回路１８１に入力する構成を採用しているが、これに限るものではない。例えば、第２分周回路１７０から出力されるフィードバック信号をカウンタ回路１８１に入力する構成を採用しても良い。

【0044】

図３は、本発明の一実施形態に係るクロック生成回路における変調制御処理を説明するためのフローチャートである。

【0045】

同図に示すように、まず、変調制御回路１８０のカウンタ回路１８１は、ＶＣＯ１６０から出力されるクロック信号ＣＫに基づいてカウントする。現在のカウント動作が高周波変調区間内にあるか否で分岐する（Ｓ３０１）。カウンタ回路１８１が、該カウント動作が高周波変調区間内である場合（Ｓ３０１のＹｅｓ）、“Ｈｉｇｈ”を示すＨ／Ｌ信号が出力され、第１スイッチ回路１８４はＯＮ状態となり、従って、第１加算器１８５は、分周変化量Δｎと調整量ａとを加算し、その加算値を符号付与回路１８６に出力する（Ｓ３０２）。これに対して、該カウント動作が高周波変調区間内にない場合に（Ｓ３０１のＮｏ）、カウンタ回路１８１は、“Ｌｏｗ”を示すＨ／Ｌ信号が出力され、第１加算器１８５は、分周変化量Δｎを符号付与回路１８６に出力する（Ｓ３０３）。

【0046】

また、カウンタ回路１８１は、現在のカウント動作がカウントアップ動作であるか否かで分岐する（Ｓ３０４）。カウンタ回路１８１が、現在のカウント動作がカウントアップ動作である場合（Ｓ３０４のＹｅｓ）、符号付与回路１８６に“ＵＰ”を示すＵ／Ｄ信号を出力し、従って、符号付与回路１８６は、第１加算器１８５の出力値に正の符号を付与し、これを第２スイッチ回路１８７に出力する（Ｓ３０５）。これに対して、現在のカウント動作がカウントダウンである場合に（Ｓ３０４のＮｏ）、カウンタ回路１８１は、符号付与回路１８６に“ＤＯＷＮ”を示すＵ／Ｄ信号を出力し、符号付与回路１８６は、第１加算器１８５の出力値に負の符号を付与し、これを第２スイッチ回路１８７に出力する（Ｓ３０６）。

【0047】

一方で、加算タイミング調整回路１８２は、カウンタ回路１８１によるカウント値に従って、ＯＮ／ＯＦＦ信号を第２スイッチ回路１８７に出力し、第２スイッチ回路１８７のＯＮ／ＯＦＦ制御を行っている（Ｓ３０７）。このとき、第２スイッチ回路１８７がＯＮ状態になっている場合（Ｓ３０８のＹｅｓ）、第２加算器１８９は、分周比保持レジスタ１８８に一時的に保持されている値ＮRef＋ΔＮi-1と符号付与回路１８６からの値＋ΔＮ0又は−ΔＮ0とを加算し、その加算値を分周比ＮRef+ΔＮiとして第２分周回路１７０に出力する（Ｓ３０９）。これに対して、第２スイッチ回路１８７がＯＦＦ状態になっている場合（Ｓ３０８のＮｏ）、第２加算器１８９は、分周比保持レジスタ１８８に一時的に保持されている値ＮRef＋ΔＮi-1を分周比ＮRef+ΔＮiとして第２分周回路１７０に出力する（Ｓ３１０）。

【0048】

分周比保持レジスタ１８８は、第２加算器１８９から出力された分周比ＮRef+ΔＮiを、次の加算演算に用いるため、一時的に保持するとともに（Ｓ３１１）、第２分周回路１７０は、第２加算器１８９から出力される分周比ＮRef+ΔＮiを用いて、クロック信号ＣＫを分周し、位相検出回路１２０に出力する（Ｓ３１２）。

【0049】

次に、本実施形態のクロック生成回路１００の動作例を説明する。

【0050】

即ち、クロック生成回路１００の発振回路１１０が基準クロック信号の出力を開始すると、フィードバック制御が開始されるとともに、ＶＣＯ１６０から出力されるクロック信号ＣＫに従って、カウンタ回路１８１がカウントを開始する。第１スイッチ回路１８４は、カウンタ回路１８１によるカウント値に基づく所定の変調区間毎に、ＯＮ／ＯＦＦ状態を切り替えて、分周変化量設定レジスタ１８３ａの分周変化量Δｎに分周変化量設定レジスタ１８３ｂの調整量ａを加算させるか否かを制御する。

【0051】

例えば、図４に示すように、カウンタ回路１８１によるカウント開始後のある時点を時刻Ｔ０とし、カウント値に応じた時刻Ｔｘを考える。第１スイッチ回路１８４は、時刻Ｔ０〜Ｔ２未満まで（即ち、高周波変調区間）はＯＮ状態になり、従って、第１加算器１８５は、分周変化量設定レジスタ１８３ａの分周変化量Δｎに分周変化量設定レジスタ１８３ｂの調整量ａを加算した値を出力し、また、時刻Ｔ２〜Ｔ４未満まで（即ち、低周波変調区間）は、スイッチ回路１８４はＯＦＦ状態となり、第１加算器１８５は、分周変化量設定レジスタ１８３ａの分周変化量Δｎをそのまま出力する。このように、スイッチ回路１８４は、時間２Ｔを経過する毎（即ち、変調区間毎）に、分周変化量設定レジスタ１８３ｂの値を第１加算器１８５に入力するか否かを切り替える。

【0052】

また、符号付与回路１８６は、カウンタ回路１８１のカウント動作に従い、分周変化量ΔＮ0の符号を決定する。即ち、符号付与回路１８６は、時刻Ｔ０〜Ｔ１未満の間（即ち、高周波変調区間かつカウントアップ区間）であれば、分周変化量ΔＮ0に正の符号を付与し、時刻Ｔ１〜Ｔ２未満の間（即ち、高周波変調区間かつカウントダウン区間）及び時刻Ｔ２〜Ｔ３の間（即ち、低周波変調区間かつカウントダウン区間）であれば、分周変化量ΔＮ0に負の符号を付与する。同様に、符号付与回路１８６は、時刻Ｔ３〜Ｔ４未満の間（即ち、低周波変調区間かつカウントアップ区間）であれば、分周変化量ΔＮ0に正の符号を付与する。

【0053】

さらに、第２スイッチ回路１８７は、加算タイミング調整回路１８２によるＯＮ／ＯＦＦ信号に従って、ＯＮ／ＯＦＦ制御され、第２加算器１８９に符号付与回路１８６からの値を断続的に出力する。第２加算器１８９は、分周比保持レジスタ１８８に保持された値ＮRef＋ΔＮi-1と、符号付与回路１８６からの値とを加算することにより、第２分周回路１７０に対する分周比を求める。即ち、図５に示すように、現在の変調が高周波変調区間に対応する場合、ΔＮ0の値は、Δｎ＋ａとなるため、低周波変調区間の場合に比べて、分周比の変化量は調整量ａの分だけ大きくなる。

【0054】

従って、時刻Ｔ０〜Ｔ１の間は、変調が高周波変調区間にあり、カウント値がカウントアップされるため、調整量ａの分だけ変化量が大きい分周変化量＋ΔＮ0に応じた正の傾きの変調プロファイルが得られ、続く、時刻Ｔ１〜Ｔ２の間は、変調が高周波変調区間にあり、カウント値がカウントダウンされるため、調整量ａの分だけ変化量が大きい分周変化量−ΔＮ0に応じた負の傾きの変調プロファイルが得られる。

【0055】

また、時刻Ｔ２〜Ｔ３の間は、変調が低周波変調区間であり、カウント値がカウントダウンされるため、調整量ａを加算しない分周変化量−ΔＮ0に応じた負の傾きの変調プロファイルが得られ、続く、時刻Ｔ３〜Ｔ４の間は、変調が低周波変調区間であり、カウント値がカウントアップされるため、調整量ａを加算しない分周変化量＋ΔＮ0に応じた正の傾きの変調プロファイルが得られる。

【0056】

以後、同様に、第１スイッチ回路１８４は、時間２Ｔ（即ち高周波と低周波の変調区間毎）に分周変化量ΔＮ0が変化するように動作する一方、符号付与回路１８６は、カウントアップ動作又はカウントダウン動作に従って、ΔＮ0に付与する符号を交互に切り替えて動作する。

【0057】

このように、本実施形態によれば、分周変化量Δｎに対する調整量ａを定義し、三角波変調プロファイルにおける高周波変調区間に対して、分周変化量Δｎに調整量ａを加算した値ΔＮ0を用いて分周比を決定しているので、例えば、図６に示すように、高周波領域と低周波領域とで周波数偏差が非対称の変調プロファイルを生成することができる。つまり、本実施形態では、調整量ａの分だけ、高周波領域に対する周波数偏差を増加させることで、高周波領域がより拡散される。従って、かかる変調プロファイルを用いることで、基準周波数を中心にして高周波領域の周波数をより拡散させることができる。これにより、電界強度スペクトルで見たときに、高周波領域の電界強度を有効に抑圧することができるようになる。

【0058】

（第２の実施形態）
本実施形態は、基準となる三角波の変調プロファイルにおいて、低周波数領域に対する周波数偏差を減少させることで、高周波領域と低周波領域とで周波数偏差を非対称にした変調プロファイルを生成し、かかる変調プロファイルに基づいてスペクトラム拡散を行うクロック生成回路及び該スペクトル拡散を行うための方法である。

【0059】

本実施形態のクロック生成回路１００は、図１に示したものと同じ構成とすることができ、かかる構成において、分周変化量設定レジスタ１８３ｂに記憶される調整量ａを負の値として定義するとともに、カウンタ回路１８１によるＨ／Ｌ信号による第１スイッチの動作を逆にすることにより、実現される。従って、本実施形態において生成される変調プロファイルは、図７に示すようなものになる。

【0060】

このように、本実施形態によれば、分周変化量Δｎに対する調整量ａを定義し、三角波変調プロファイルにおける低周波変調区間に対して、分周変化量Δｎに調整量ａを加算した値ΔＮ0を用いて分周比を決定しているので、例えば、図８に示すように、高周波領域と低周波領域とで周波数偏差が非対称の変調プロファイルを生成することができる。つまり、本実施形態では、調整量ａの分だけ、低周波領域に対する周波数偏差を減少させることで、低周波領域がより拡散が抑制される。従って、かかる変調プロファイルを用いることで、基準周波数を中心にして低周波領域の周波数の拡散を抑制させることができる。これにより、電界強度スペクトルで見たときに、電界強度のピーク値を超えることなく、周波数偏差を最小限に抑えることができるようになる。

【0061】

（他の実施形態）
上記の実施形態では、カウンタ回路１８１が正負のカウント値を持ち、該カウント値に従うＵ／Ｄ信号及びＨ／Ｌ信号に基づいて、第１スイッチ回路１８４及び符号付与回路１８６がそれぞれ制御される構成が開示されたが、本実施形態では、カウンタ回路１８１’は正のカウント値のみを持ち、符号付与回路１８６’がＵ／Ｄ信号及びＨ／Ｌ信号に基づいて符号を決定する構成が開示される。図９は、本発明の一実施形態に係るクロック生成回路の構成の一例を示すブロックダイアグラムである。即ち、同図は、図１に示した構成と比較して、カウンタ回路１８１’から出力されるＨ／Ｌ信号が符号付与回路１８６’にも入力される点で異なっている。このような構成により、加算タイミング調整回路１８２’や、カウンタ回路１８１’の構成をより小さくすることができ、従って、チップ面積の肥大を防止することができる。

【0062】

即ち、カウンタ回路１８１’は、カウント値に基づくそれぞれのタイミングで、Ｕ／Ｄ信号が示す値“Ｕｐ”及び“Ｄｏｗｎ”を交互に切り替えるとともに、Ｈ／Ｌ信号が示す値“Ｈｉｇｈ”及び“Ｌｏｗ”を交互に切り替える。

【0063】

また、符号付与回路１８６’は、カウンタ回路１８１によるＵ／Ｄ信号及びＨ／Ｌ信号に従って、第１加算器１８５から出力される値に対して正の符号（“＋”）又は負の符号（“−”）の付与を行う。より具体的には、符号付与回路１８６’は、Ｕ／Ｄ信号＝“Ｕｐ”で、かつＨ／Ｌ信号＝“Ｈｉｇｈ”の場合、及びＵ／Ｄ信号＝“Ｄｏｗｎ”で、かつＨ／Ｌ信号＝“Ｌｏｗ”の場合に、周波数は上昇しているとみなして、正の符号を付与する。これに対して、Ｕ／Ｄ信号＝“Ｄｏｗｎ”で、かつＨ／Ｌ信号＝“Ｈｉｇｈ”の場合、及びＵ／Ｄ信号＝“Ｕｐ”で、かつＨ／Ｌ信号＝“Ｌｏｗ”の場合に、符号付与回路１８６’は、周波数は下降しているとみなして、負の符号を付与する。

【0064】

以上のようにして、本実施形態のクロック生成回路が生成する変調プロファイルは、図１０のようになる。同図中、カウンタ値の変化を除き、図４に示したものと同じである。また、本実施形態に、第２の実施形態のクロック生成回路を適用した場合の変調プロファイルは、図１１のようになる。同図中、カウンタ値の変化を除き、図７に示したものと同じである。

【0065】

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

【0066】

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

【0067】

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を、適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

【産業上の利用可能性】

【0068】

本発明は、ＳＳＣＧ技術を用いたクロック生成回路に利用することができる。また、本発明は、かかるクロック生成回路を用いた、マイクロプロセッサ等の論理回路を含むあらゆる電子デバイスに利用することができる。

【符号の説明】

【0069】

１００…クロック生成回路
１１０…発振回路
１１２…振動子
１２０…第１分周回路
１３０…位相検出回路
１４０…チャージポンプ
１５０…ループフィルタ
１６０…電圧制御発振回路（ＶＣＯ）
１７０…第２分周回路
１８０…変調制御回路
１８１，１８１’…カウンタ回路
１８２，１８２’…加算タイミング調整回路
１８３ａ，１８３ｂ…分周変化量設定レジスタ
１８４…第１スイッチ回路
１８５…第１加算器
１８６，１８６’…符号付与回路
１８７…第２スイッチ回路
１８８…分周比保持レジスタ
１８９…第２加算器
１８２１…デコード情報記憶部

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】