特開 2015-70605 ダイプレクサ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-70605(P2015-70605A)

(43)【公開日】2015年4月13日

(54)【発明の名称】ダイプレクサ及びその製造方法

(51)【国際特許分類】

   H03H 7/46 20060101AFI20150317BHJP

   H04B 1/40 20150101ALI20150317BHJP

   H03H 7/03 20060101ALI20150317BHJP

【ＦＩ】

   H03H7/46 Z

   H04B1/40

   H03H7/03

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

【全頁数】11

(21)【出願番号】特願2014-86559(P2014-86559)

(22)【出願日】2014年4月18日

(31)【優先権主張番号】10-2013-0115636

(32)【優先日】2013年9月27日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】ジャン、セウン ゴー

(72)【発明者】

【氏名】キム、ソン ホン

(72)【発明者】

【氏名】リー、ヒュン ジュン

【テーマコード（参考）】

5J024

5K011

【Ｆターム（参考）】

5J024AA01

5J024CA02

5J024CA03

5J024CA04

5J024CA10

5J024EA01

5J024EA02

5K011DA27

5K011KA11

(57)【要約】

【課題】本発明は、ダイプレクサ及びその製造方法に関する。
【解決手段】本発明の一実施例によるダイプレクサは、第１周波数帯域で動作する第１経路及び第２周波数帯域で動作する第２経路を含むダイプレクサ回路部と、上記第１または第２経路の少なくとも一つに並列連結され、上記第１または第２経路に流れる静電気を回避経路に放出させる静電気保護回路部と、上記第１または第２経路の少なくとも一つに連結され、上記静電気保護回路部による性能低下を補償する補償回路部と、を含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１周波数帯域で動作する第１経路及び第２周波数帯域で動作する第２経路を含むダイプレクサ回路部と、
前記第１経路または前記第２経路の少なくとも一つに並列連結され、前記第１経路または前記第２経路に流れる静電気を回避経路に放出させる静電気保護回路部と、
前記第１経路または前記第２経路の少なくとも一つに連結され、前記静電気保護回路部による性能低下を補償する補償回路部と、を含むダイプレクサ。

【請求項2】

前記ダイプレクサ回路部は、前記第１経路及び前記第２経路に直列連結されるアンテナを含み、
前記静電気保護回路部は、前記アンテナを介して流入された前記静電気を所定の接地に放出させる、請求項１に記載のダイプレクサ。

【請求項3】

前記補償回路部は、前記静電気保護回路部が連結された前記第１経路または前記第２経路の少なくとも一つに並列連結される、請求項１または２に記載のダイプレクサ。

【請求項4】

前記補償回路部は、前記静電気保護回路部と並列共振回路を構成してフィルタリングを行う、請求項１から３の何れか１項に記載のダイプレクサ。

【請求項5】

前記静電気保護回路部は、一端は前記第１経路または前記第２経路の少なくとも一つに連結され、他端は接地に連結される少なくとも一つのインダクターを含む、請求項１から４の何れか１項に記載のダイプレクサ。

【請求項6】

前記補償回路部は、一端は前記静電気保護回路部が連結された第１経路または第２経路の少なくとも一つに連結され、他端は接地に連結される少なくとも一つのキャパシタを含む、請求項５に記載のダイプレクサ。

【請求項7】

前記静電気保護回路部のインダクターは、前記補償回路部のキャパシタとＬＣフィルターを構成する、請求項６に記載のダイプレクサ。

【請求項8】

前記補償回路部は、
一端は前記静電気保護回路部が連結された第１経路または第２経路の何れか一つに連結され、他端は接地に連結される第１キャパシタと、
前記静電気保護回路部が連結された第１経路または第２経路の何れか一つに直列連結される第２キャパシタと、を含む、請求項５から７の何れか１項に記載のダイプレクサ。

【請求項9】

第１周波数帯域で動作する第１経路及び第２周波数帯域で動作する第２経路を含むダイプレクサ回路を構成する段階と、
前記第１または前記第２経路の少なくとも一つに、少なくとも一つのインダクターを並列に連結する段階と、
前記少なくとも一つのインダクターが連結された経路に、少なくとも一つのキャパシタを直列または並列に連結する段階と、を含むダイプレクサの製造方法。

【請求項10】

前記少なくとも一つのインダクターを並列に連結する段階は、
一端は前記第１経路に連結され、他端は接地に連結される第１インダクターを追加する段階と、
一端は前記第２経路に連結され、他端は接地に連結される第２インダクターを追加する段階と、を含む、請求項９に記載のダイプレクサの製造方法。

【請求項11】

前記少なくとも一つのキャパシタを直列または並列に連結する段階は、
前記第１経路に並列連結される第１キャパシタを追加する段階を含み、
前記第１インダクター及び前記第１キャパシタは並列共振回路を構成する、請求項１０に記載のダイプレクサの製造方法。

【請求項12】

前記第１インダクター及び前記第１キャパシタは、前記第１周波数帯域に対する帯域通過フィルターとして動作する、請求項１１に記載のダイプレクサの製造方法。

【請求項13】

前記少なくとも一つのキャパシタを直列または並列に連結する段階は、
前記第１経路の出力端に並列連結される第２キャパシタをさらに追加する段階をさらに含み、
前記第２キャパシタは前記第１インダクターの負荷を整合する、請求項１１または１２に記載のダイプレクサの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ダイプレクサ及びその製造方法に関する。

【背景技術】

【0002】

無線通信技術及びインフラの発達により、様々な電子機器に無線通信装置が用いられている。

【0003】

特に、様々な通信方式を一つの機器に適用しようとする要求が高まっており、これに伴い、複数の周波数帯域で用いられるダイプレクサが様々な分野で用いられている。

【0004】

このような様々な分野でダイプレクサが用いられるにつれ、ダイプレクサの使用環境に対する様々な要求事項が発生している。その中でも重要な問題は、良好な静電気放電（ＥＳＤ；Ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）特性を有することである。

【0005】

しかし、従来は無線通信装置による静電気防止技術を適用するのが一般的で、ダイプレクサ自体が静電気を防止したり、それによる特性を改善する方式は適用されておらず、静電気により性能が低下するという限界があった。

【0006】

下記の特許文献１は、デュアルバンド通信端末のダイプレクサ回路に関するものであり、特許文献２はデュプレクサ回路に関するものである。しかし、このような特許文献は、上述の従来技術の問題点に対する解決方法を提示できていない。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】韓国公開特許公報第１０‐２００２‐００６０３４４号

【特許文献2】韓国公開特許公報第１０‐２００５‐００２３６４２号

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明は、上記の従来技術の問題点を解決するためのものであって、ダイプレクサ回路内に静電気防止のための静電気保護回路を追加し、追加された静電気保護回路により誘発され得る性能低下を補償することで、自主的に静電気を保護するだけでなく、ダイプレクサの性能を保障することができるダイプレクサ及びその製造方法を提供することをその目的とする。

【課題を解決するための手段】

【0009】

本発明の第１技術的な側面によると、ダイプレクサが提案される。上記ダイプレクサは、第１周波数帯域で動作する第１経路及び第２周波数帯域で動作する第２経路を含むダイプレクサ回路部と、上記第１または第２経路の少なくとも一つに並列連結され、上記第１または第２経路に流れる静電気を回避経路に放出させる静電気保護回路部と、上記第１または第２経路の少なくとも一つに連結され、上記静電気保護回路部による性能低下を補償する補償回路部と、を含む。

【0010】

本発明の一実施例において、上記ダイプレクサ回路部は、上記第１及び第２経路に直列連結されるアンテナを含み、上記静電気保護回路部は、上記アンテナを介して流入された上記静電気を所定の接地に放出させることができる。

【0011】

本発明の一実施例において、上記補償回路部は、上記静電気保護回路部が連結された上記第１または第２経路の少なくとも一つに並列連結されることができる。

【0012】

本発明の一実施例において、上記補償回路部は、上記静電気保護回路部と並列共振回路を構成してフィルタリングを行うことができる。

【0013】

本発明の一実施例において、上記静電気保護回路部は、一端は上記第１または第２経路の少なくとも一つに連結され、他端は接地に連結される少なくとも一つのインダクターを含むことができる。

【0014】

本発明の一実施例において、上記補償回路部は、一端は上記静電気保護回路部が連結された第１または第２経路の少なくとも一つに連結され、他端は接地に連結される少なくとも一つのキャパシタを含むことができる。

【0015】

本発明の一実施例において、上記静電気保護回路部のインダクターは、上記補償回路部のキャパシタとＬＣフィルターを構成することができる。

【0016】

本発明の一実施例において、上記補償回路部は、一端は上記静電気保護回路部が連結された第１または第２経路の何れか一つに連結され、他端は接地に連結される第１キャパシタと、上記静電気保護回路部が連結された第１または第２経路の何れか一つに直列連結される第２キャパシタと、を含むことができる。

【0017】

本発明の第２技術的な側面によると、ダイプレクサの製造方法が提案される。上記ダイプレクサの製造方法は、第１周波数帯域で動作する第１経路及び第２周波数帯域で動作する第２経路を含むダイプレクサ回路を構成する段階と、上記第１または第２経路の少なくとも一つに、少なくとも一つのインダクターを並列に連結する段階と、上記少なくとも一つのインダクターが連結された経路に、少なくとも一つのキャパシタを直列または並列に連結する段階と、を含む。

【0018】

本発明の一実施例において、上記少なくとも一つのインダクターを並列に連結する段階は、一端は上記第１経路に連結され、他端は接地に連結される第１インダクターを追加する段階と、一端は上記第２経路に連結され、他端は接地に連結される第２インダクターを追加する段階と、を含むことができる。

【0019】

本発明の一実施例において、上記少なくとも一つのキャパシタを直列または並列に連結する段階は、上記第１経路に並列連結される第１キャパシタを追加する段階を含み、上記第１インダクター及び上記第１キャパシタは並列共振回路を構成することができる。

【0020】

本発明の一実施例において、上記第１インダクター及び上記第１キャパシタは、上記第１周波数帯域に対する帯域通過フィルターとして動作することができる。

【0021】

本発明の一実施例において、上記少なくとも一つのキャパシタを直列または並列に連結する段階は、上記第１経路の出力端に並列連結される第２キャパシタをさらに追加する段階をさらに含み、上記第２キャパシタは上記第１インダクターの負荷を整合することができる。

【発明の効果】

【0022】

本発明の一実施形態によると、ダイプレクサ回路内に静電気防止のための静電気保護回路を追加し、追加された静電気保護回路により誘発され得る性能低下を補償することで、自主的に静電気を保護するだけでなく、ダイプレクサの性能を保障することができる効果がある。

【図面の簡単な説明】

【0023】

【図1】ダイプレクサ回路の一実施例を説明するための回路図である。

【図2】静電気防止が可能な本発明によるダイプレクサ回路の一実施例を説明するための回路図である。

【図3】静電気防止が可能な本発明によるダイプレクサ回路の他の実施例を説明するための回路図である。

【図4】静電気防止が可能な本発明によるダイプレクサ回路のさらに他の実施例を説明するための回路図である。

【図5】本発明によるダイプレクサの製造方法の一実施例を説明するためのフローチャートである。

【発明を実施するための形態】

【0024】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0025】

図１はダイプレクサ回路の一実施例を説明するための回路図である。

【0026】

図１は、静電気防止のための所定の回路構成が適用されていないダイプレクサ回路の一例を図示している。

【0027】

図１に図示されたダイプレクサ回路の一例は、アンテナ１３０と、第１経路１１０と、第２経路１２０と、を含むことができる。

【0028】

第１経路１１０は、アンテナ１３０に受信された信号が第１周波数帯域に該当する場合に動作し、第２経路１２０は、アンテナ１３０に受信された信号が第１周波数帯域に該当する場合に動作することができる。図示された回路において、第１周波数帯域は５Ｇ、第２周波数帯域は２Ｇである例を図示している。

【0029】

ここで、第１経路１１０において、キャパシタＣ４、Ｃ５、Ｃ６及びインダクターＬ４は、２Ｇ帯域に対する減衰（Ａｔｔｅｎｕａｔｉｏｎ）回路として動作し、インダクターＬ５及びキャパシタＣ７またはインダクターＬ６またはキャパシタＣ８は、５Ｇ帯域における第二高調波（２ｎｄ ｈａｒｍｏｎｉｃｓ）の減衰のための回路である。

【0030】

図１に図示されたダイプレクサ回路及び以下の図２〜図４に図示されたダイプレクサ回路の構成は例示的なものにすぎず、実際の具現に応じて多様に設計変更されることができる。したがって、本発明によるダイプレクサは、図２から図４に図示されたダイプレクサ回路の例によりその権利範囲が限定されないということが明らかである。

【0031】

以下、図２から図４を参照して、本発明によるダイプレクサ回路の様々な実施例について説明する。

【0032】

図２は静電気防止が可能な本発明によるダイプレクサ回路の一実施例を説明するための回路図である。

【0033】

図２において、ダイプレクサは、ダイプレクサ回路部と、静電気保護回路部と、補償回路部と、を含む。

【0034】

ダイプレクサ回路部は、図１で上述したように、第１周波数帯域で動作する第１経路と、第２周波数帯域で動作する第２経路と、を含む。また、ダイプレクサ回路部は、第１及び第２経路に直列連結されるアンテナを含む。

【0035】

静電気保護回路部２１０は、第１または第２経路の少なくとも一つに並列連結され、第１または第２経路に流れる静電気を回避経路に放出させる。例えば、静電気保護回路部２１０は、アンテナを介して流入された静電気を所定の接地に放出させることができる。図２では、静電気保護回路部２１０が５Ｇ帯域の経路に存在する例を図示している。

【0036】

本発明の一実施例において、静電気保護回路部２１０は、一端が第１または第２経路の少なくとも一つに連結され、他端は接地に連結される少なくとも一つのインダクターを含むことができる。図２を参照すると、インダクターＬ７が静電気保護回路部２１０を構成しており、インダクターＬ７の一端が５Ｇ帯域の経路に、他端が接地に連結されることが分かる。

【0037】

補償回路部２２０は、第１または第２経路の少なくとも一つに連結され、静電気保護回路部２１０による性能低下を補償することができる。図２を参照すると、静電気保護回路部２１０が存在する５Ｇ帯域の経路に補償回路部２２０が存在することが分かる。

【0038】

補償回路部２２０は、静電気保護回路部２１０が連結された第１または第２経路の少なくとも一つに並列連結されることができる。

【0039】

補償回路部２２０は、キャパシタＣ８及びＣ１０で構成されることができる。キャパシタＣ８は、静電気保護回路部２１０が連結された２Ｇ帯域の経路に直列連結されており、キャパシタＣ１０の一端は２Ｇ帯域の経路に連結され、他端は接地に連結されることができる。

【0040】

すなわち、静電気保護回路部２１０のインダクターＬ７が５Ｇ帯域の経路に追加される場合、高調波を除去するための共振部（Ｌ５とＣ７、Ｌ６とＣ９）の機能に誤差が発生し得るため、これを補償するために、キャパシタＣ８及びＣ１０を含む補償回路部２２０を追加することができる。

【0041】

キャパシタＣ１０は、インダクターＬ７と並列共振回路を構成して、挿入損失（ｉｎｓｅｒｔｉｏｎ ｌｏｓｓ）による性能劣化を補償することができる。また、キャパシタＣ８は、高調波を除去するための共振部（Ｌ５とＣ７、Ｌ６とＣ９）の結合性を補償して、高調波の除去が正常に行われるようにすることができる。

【0042】

図３は静電気防止が可能な本発明によるダイプレクサ回路の他の実施例を説明するための回路図である。

【0043】

図３の例では、２Ｇ帯域の経路に形成された静電気保護回路部３１０及び補償回路部３２０を図示している。

【0044】

静電気保護回路部３１０は、２Ｇ帯域の経路に流入される静電気を除去することができ、補償回路部３２０、３３０は、静電気保護回路部３１０による性能低下を補償することができる。

【0045】

静電気保護回路部３１０は、２Ｇ帯域の経路に並列連結されたインダクターＬ２で構成されることができる。また、補償回路部３２０、３３０は、２Ｇ帯域の経路に並列連結されたキャパシタＣ１及びＣ３で構成されることができる。インダクターＬ２、キャパシタＣ１及びＣ３の一端は２Ｇ帯域の経路に連結され、他端は接地と連結されることができる。

【0046】

静電気保護回路部３１０のインダクターＬ２が２Ｇ帯域の経路に連結される場合、２Ｇ帯域のうち低周波数帯域の損失が増加し得る。したがって、これを補償するために、キャパシタＣ１を追加することができる。追加されたキャパシタＣ１及びインダクターＬ２は並列共振回路を構成して、２Ｇ帯域の通過周波数に対して帯域通過フィルター（ｂａｎｄ ｐａｓｓ ｆｉｌｔｅｒ）として動作することができる。

【0047】

また、インダクターＬ２が２Ｇ帯域の経路に連結される場合、２Ｇ帯域の経路の出力が一定の整合値（例えば、５０ｏｈｍ）を外れる恐れがある。したがって、キャパシタＣ３を追加することで、２Ｇ帯域の経路の出力が一定の整合値（５０ｏｈｍ）を有するように補償することができる。

【0048】

図４は静電気防止が可能な本発明によるダイプレクサ回路のさらに他の実施例を説明するための回路図である。

【0049】

図４は、図２及び図３でそれぞれ説明した静電気保護回路部４１０、４３０及び補償回路部４２０、４４０、４５０がともに組み合わされた例を図示している。

【0050】

図５は本発明によるダイプレクサの製造方法の一実施例を説明するためのフローチャートである。

【0051】

図５で説明するダイプレクサの製造方法の一実施例は、図２から図４を参照して上述したダイプレクサの製造方法である。したがって、図２から図４を参照して上述した説明と同一またはそれに相応する内容については重複して説明しない。

【0052】

図５を参照すると、ダイプレクサの製造方法は、先ず、第１周波数帯域で動作する第１経路及び第２周波数帯域で動作する第２経路を含むダイプレクサ回路を構成する（Ｓ５１０）。

【0053】

次に、第１または第２経路の少なくとも一つに、少なくとも一つのインダクターを並列に連結して、静電気保護回路を形成することができる（Ｓ５２０）。

【0054】

また、少なくとも一つのインダクターが連結された経路に、少なくとも一つのキャパシタを直列または並列に連結して、補償回路を形成することができる（Ｓ５３０）。

【0055】

本発明の一実施例において、段階Ｓ５２０は、一端は第１経路に連結され、他端は接地に連結される第１インダクターを追加する段階と、一端は第２経路に連結され、他端は接地に連結される第２インダクターを追加する段階と、を含むことができる。

【0056】

本発明の一実施例において、段階Ｓ５３０は、上記第１経路に並列連結される第１キャパシタを追加する段階を含むことができる。ここで、第１インダクター及び第１キャパシタは並列共振回路を構成することができる。

【0057】

本発明の一実施例において、第１インダクター及び第１キャパシタは、第１周波数帯域に対する帯域通過フィルターとして動作することができる。

【0058】

本発明の一実施例において、段階Ｓ５３０は、第１経路の出力端に並列連結される第２キャパシタをさらに追加する段階をさらに含むことができる。ここで、第２キャパシタは第１インダクターの負荷を整合することができる。

【0059】

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0060】

１１０ 第１経路
１２０ 第２経路
１３０ アンテナ
２１０ 静電気保護回路部
２２０ 補償回路部
３１０ 静電気保護回路部
３２０、３３０ 補償回路部
４１０、４３０ 静電気保護回路部
４２０、４４０、４５０ 補償回路部

【図1】

【図2】

【図3】

【図4】

【図5】