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特開2015-82317複数のインターフェースポートを有するマルチ受信チップシステム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-82317(P2015-82317A)
(43)【公開日】2015年4月27日
(54)【発明の名称】複数のインターフェースポートを有するマルチ受信チップシステム
(51)【国際特許分類】
G06F 13/36 20060101AFI20150331BHJP
G06F 3/00 20060101ALI20150331BHJP
G06F 13/38 20060101ALI20150331BHJP
H04B 7/08 20060101ALI20150331BHJP
【ＦＩ】
G06F13/36 530Z
G06F3/00 P
G06F13/38 330C
H04B7/08 A
【審査請求】有
【請求項の数】13
【出願形態】ＯＬ
【全頁数】25
(21)【出願番号】特願2013-257799(P2013-257799)
(22)【出願日】2013年12月13日
(31)【優先権主張番号】10-2013-0126656
(32)【優先日】2013年10月23日
(33)【優先権主張国】KR
(71)【出願人】
【識別番号】513303968
【氏名又は名称】エフシーアイ インク
(74)【代理人】
【識別番号】110000659
【氏名又は名称】特許業務法人広江アソシエイツ特許事務所
(72)【発明者】
【氏名】ハワング チャング イク
(72)【発明者】
【氏名】チュン ユング イル
(72)【発明者】
【氏名】キム ベオム ジン
【テーマコード（参考）】
5B061
5B077
5K159
【Ｆターム（参考）】
5B061RR01
5B061SS01
5B077AA18
5B077BA09
5B077HH03
5K159CC03
5K159DD01
(57)【要約】
【課題】入出力（Ｉ／Ｏ）ピンを最少化するための技術及び多様なアプリケーションに対応しやすいシステム構造によってスレーブチップの使用個数によって増加するピンの数を減少させることができ、マスターチップとのインターフェース及び各スレーブチップ間のインターフェースも簡略化できるマルチチップシステムを提供する。【解決手段】ダイバーシティ信号を送受信するスレーブが二つ以上直列に連結され、前記各スレーブごとに複数のインターフェースポートを備えたダイバーシティ用インターフェースで通信するスレーブグループ；及び前記ダイバーシティ用インターフェースを用いて前記スレーブグループ内の前記各スレーブの入出力（Ｉ／Ｏ）状態を可変するように制御するマスター；を含むことを特徴とするマルチチップシステムを構成する。
【選択図】図６ａ
【特許請求の範囲】
【請求項1】
ダイバーシティ信号を送受信するスレーブが二つ以上直列に連結され、前記各スレーブごとに複数のインターフェースポートを備えたダイバーシティ用インターフェースで通信するスレーブグループ、及び
前記ダイバーシティ用インターフェースを用いて前記スレーブグループ内の前記各スレーブの入出力（Ｉ／Ｏ）状態を可変するように制御するマスター
を含むことを特徴とするマルチチップシステム。
前記ダイバーシティ用インターフェースを用いて前記スレーブグループ内の前記各スレーブの入出力（Ｉ／Ｏ）状態を可変するように制御するマスター
を含むことを特徴とするマルチチップシステム。
【請求項2】
前記ダイバーシティ用インターフェースは、
Ａマスターインターフェース及びＡスレーブインタフェースを含むＡインターフェースポート（ＩＮＴ＿Ａ）、及び
Ｂマスターインターフェース及びＢスレーブインターフェースを含むＢインターフェースポート（ＩＮＴ＿Ｂ）を含み、
前記Ａインターフェースポートは、前記マスターの制御命令に従って前記Ａマスターインターフェース又は前記Ａスレーブインターフェースに切り替え、前記Ｂインターフェースポートは、前記マスターの制御命令に従って前記Ｂマスターインターフェース又は前記Ｂスレーブインターフェースに切り替えることを特徴とする、請求項１に記載のマルチチップシステム。
Ａマスターインターフェース及びＡスレーブインタフェースを含むＡインターフェースポート（ＩＮＴ＿Ａ）、及び
Ｂマスターインターフェース及びＢスレーブインターフェースを含むＢインターフェースポート（ＩＮＴ＿Ｂ）を含み、
前記Ａインターフェースポートは、前記マスターの制御命令に従って前記Ａマスターインターフェース又は前記Ａスレーブインターフェースに切り替え、前記Ｂインターフェースポートは、前記マスターの制御命令に従って前記Ｂマスターインターフェース又は前記Ｂスレーブインターフェースに切り替えることを特徴とする、請求項１に記載のマルチチップシステム。
【請求項3】
前記Ａインターフェースポート（ＩＮＴ＿Ａ）及び前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、Ｉ２Ｃ（Ｉｎｔｅｒ―Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及びＳＤＩＯ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｉ／Ｏ）のうち少なくとも一つ以上のインターフェースをサポートすることを特徴とする、請求項２に記載のマルチチップシステム。
【請求項4】
前記マスターは、
前記ダイバーシティ用インターフェースに含まれたマスターインターフェース及びスレーブインターフェースのうちいずれか一つを選択し、前記マスターインターフェース又は前記スレーブインターフェースに切り替え、前記スレーブの入出力（Ｉ／Ｏ）ピンの数を最少化することを特徴とする、請求項１に記載のマルチチップシステム。
前記ダイバーシティ用インターフェースに含まれたマスターインターフェース及びスレーブインターフェースのうちいずれか一つを選択し、前記マスターインターフェース又は前記スレーブインターフェースに切り替え、前記スレーブの入出力（Ｉ／Ｏ）ピンの数を最少化することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項5】
前記マスターは、
前記ダイバーシティ用インターフェースを用いて前記各スレーブの動作モードに応じてマスターインターフェース及びスレーブインターフェースのうち一つで通信し、ダイバーシティ通信のために最大データ伝送速度（Ｍａｘ Ｄａｔａ Ｒａｔｅ）によってデータビット幅を可変的に選択することを特徴とする、請求項１に記載のマルチチップシステム。
前記ダイバーシティ用インターフェースを用いて前記各スレーブの動作モードに応じてマスターインターフェース及びスレーブインターフェースのうち一つで通信し、ダイバーシティ通信のために最大データ伝送速度（Ｍａｘ Ｄａｔａ Ｒａｔｅ）によってデータビット幅を可変的に選択することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項6】
前記マスターは、
リセット命令後、前記ダイバーシティ用インターフェースに含まれたＡインターフェースポート（ＩＮＴ＿Ａ）とＢインターフェースポート（ＩＮＴ＿Ｂ）を設定し、
前記Ａインターフェースポート（ＩＮＴ＿Ａ）をスレーブインターフェースに設定した後、前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）をマスターインターフェース又はスレーブインターフェースに設定し、
前記Ａインターフェースポート（ＩＮＴ＿Ａ）を用いて前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）のポート状態をスレーブインターフェース又はマスターインターフェースに設定することを特徴とする、請求項１に記載のマルチチップシステム。
リセット命令後、前記ダイバーシティ用インターフェースに含まれたＡインターフェースポート（ＩＮＴ＿Ａ）とＢインターフェースポート（ＩＮＴ＿Ｂ）を設定し、
前記Ａインターフェースポート（ＩＮＴ＿Ａ）をスレーブインターフェースに設定した後、前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）をマスターインターフェース又はスレーブインターフェースに設定し、
前記Ａインターフェースポート（ＩＮＴ＿Ａ）を用いて前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）のポート状態をスレーブインターフェース又はマスターインターフェースに設定することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項7】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を前記ダイバーシティ用インターフェースで示し、前記初期状態の設定が完了した後、前記２―ダイバーシティで運用される各スレーブ間のインターフェースタイプが変更される場合、
前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて第２のスレーブ（スレーブチップ１）にアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休（Ｉｄｌｅ）区間で既に設定された状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を前記ダイバーシティ用インターフェースで示し、前記初期状態の設定が完了した後、前記２―ダイバーシティで運用される各スレーブ間のインターフェースタイプが変更される場合、
前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて第２のスレーブ（スレーブチップ１）にアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休（Ｉｄｌｅ）区間で既に設定された状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項8】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、前記第２のスレーブ（スレーブチップ１）の内部レジスターにアクセスしようとするとき、前記第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用されるスレーブのうち前記第２のスレーブにアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、前記第２のスレーブ（スレーブチップ１）の内部レジスターにアクセスしようとするとき、前記第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用されるスレーブのうち前記第２のスレーブにアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
【請求項9】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項10】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、デュアルレシーバー機能を具現するために前記２―ダイバーシティで運用される二つのスレーブをそれぞれシングルモードで動作させることを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、デュアルレシーバー機能を具現するために前記２―ダイバーシティで運用される二つのスレーブをそれぞれシングルモードで動作させることを特徴とする、請求項１に記載のマルチチップシステム。
【請求項11】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、デュアルレシーバー状態で、前記第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、前記第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）で問題が発生したスレーブのＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）データの伝送を受け、前記第１のスレーブ（スレーブチップ０）の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、デュアルレシーバー状態で、前記第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、前記第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）で問題が発生したスレーブのＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）データの伝送を受け、前記第１のスレーブ（スレーブチップ０）の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項12】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を示し、前記初期状態の設定が完了した後、前記各スレーブ間のインターフェースタイプが変更される場合、
前記４―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）の第１のインターフェースポート（ＩＮＴ＿Ａ）を用いて残りのスレーブにアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休区間で既に設定した状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を示し、前記初期状態の設定が完了した後、前記各スレーブ間のインターフェースタイプが変更される場合、
前記４―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）の第１のインターフェースポート（ＩＮＴ＿Ａ）を用いて残りのスレーブにアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休区間で既に設定した状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項13】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブの内部レジスターにアクセスしようとするとき、前記第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブにアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブの内部レジスターにアクセスしようとするとき、前記第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブにアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
【請求項14】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項15】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、デュアルレシーバー機能を具現するために前記４―ダイバーシティで運用されるスレーブのうち三つのスレーブをダイバーシティモードで動作させ、残りの一つのスレーブをシングルモードで動作させることを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、デュアルレシーバー機能を具現するために前記４―ダイバーシティで運用されるスレーブのうち三つのスレーブをダイバーシティモードで動作させ、残りの一つのスレーブをシングルモードで動作させることを特徴とする、請求項１に記載のマルチチップシステム。
【請求項16】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、デュアルレシーバー状態で第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、
前記４―ダイバーシティで運用されるスレーブのうち第４のスレーブ（スレーブチップ３）のみをシングルモードで動作させ、第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）でＴＳデータを受信し、前記４―ダイバーシティで運用されるスレーブのうち前記第１のスレーブ（スレーブチップ０）ないし第３のスレーブ（スレーブチップ２）をダイバーシティモードで動作させ、前記第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、デュアルレシーバー状態で第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、
前記４―ダイバーシティで運用されるスレーブのうち第４のスレーブ（スレーブチップ３）のみをシングルモードで動作させ、第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）でＴＳデータを受信し、前記４―ダイバーシティで運用されるスレーブのうち前記第１のスレーブ（スレーブチップ０）ないし第３のスレーブ（スレーブチップ２）をダイバーシティモードで動作させ、前記第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項17】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）と第２のスレーブ（スレーブチップ１）との間でのダイバーシティのためのインターフェースポートを、第２のスレーブ（スレーブチップ１）にデータを伝送しない時間区間では第１のスレーブ（スレーブチップ０）のインターフェースポートに反転することによって逆方向にアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）と第２のスレーブ（スレーブチップ１）との間でのダイバーシティのためのインターフェースポートを、第２のスレーブ（スレーブチップ１）にデータを伝送しない時間区間では第１のスレーブ（スレーブチップ０）のインターフェースポートに反転することによって逆方向にアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施例は、マルチ受信チップシステムでの入出力（Ｉ／Ｏ）ピンの数を最少化したり、ピンマップを簡略化するための技術に関する。
【背景技術】
【0002】
以下で記述する内容は、単純に本実施例と関連する背景情報を提供するだけで、従来の技術を構成するものではないことを明らかにする。
【0003】
図１は、従来技術である４―ダイバーシティ（Ｄｉｖｅｒｓｉｔｙ）用途のマルチチップシステム１００を概略的に示したブロック構成図である。従来の４―ダイバーシティ（４つのアンテナを用いたダイバーシティ）用途のマルチチップシステム１００は、スレーブグループ１１０及びマスターチップ（例えば、アプリケーションプロセッサ）１２０を含む。スレーブグループ１１０は、スレーブチップ０ １１２、スレーブチップ１ １１４、スレーブチップ２ １１６及びスレーブチップ３ １１８を含む。スレーブグループ１１０に含まれる各スレーブ１１２ないし１１８間のダイバーシティインターフェースは、クロック、有効値（Ｖａｉｌｄ）、ビットデータからなるユーザー定義バス（Ｕｓｅｒ Ｄｅｆｉｎｅｄ Ｂｕｓ）で構成される。
【0004】
従来のマルチチップシステム１００は、同一の機能を行う二つ以上のスレーブチップ（スレーブチップ０ １１２ないしスレーブチップ３ １１８）と、二つ以上のスレーブチップを制御するマスターチップ１２０とを含む。各スレーブチップ（スレーブチップ０ １１２ないしスレーブチップ３ １１８）は、ダイバーシティのために互いに直列に連結される。例えば、各スレーブチップ（スレーブチップ０ １１２ないしスレーブチップ３ １１８）は、相互間の区別のために固定チップＩＤ（例えば、固定チップアイディー０ないし固定チップアイディー３）の識別用ピンを使用したり、直列に連結された各ピンが既に設定されたパターンデータを送受信し、各スレーブチップ（スレーブチップ０ １１２ないしスレーブチップ３ １１８）のＩＤを内部的に生成する。スレーブチップ０ １１２は、ダイバーシティ信号を最終的に結合した信号をチャンネル復号化器の出力としてマスターチップ１２０に伝達し、ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）データを出力する。
【0005】
このような従来のマルチチップシステム１００において、スレーブチップ（スレーブチップ０ １１２ないしスレーブチップ３ １１８）を区別するための技術について説明する。マスターチップ１２０においてスレーブグループ１１０に含まれた各スレーブを区別するために個別ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）を使用して各スレーブチップを区別したり、スレーブグループ１１０でチップＩＤ識別用ピンを使用する技術が存在する。また、スレーブグループ１１０でダイバーシティ経路として定められたパターンを送受信した後、チップＩＤを自動的に生成したり、スレーブグループ１１０で追加ＣＳを割り当てる方法でインターフェースポートを分離する技術が存在する。また、スレーブグループ１１０に含まれた各スレーブのポート制御を用いてチップＩＤを自動的に生成する技術が存在する。
【0006】
しかし、従来の技術では、多様なインターフェースモードをサポートしながらスレーブグループ１１０に含まれた各スレーブ間にダイバーシティデータを送受信しなければならない機能により、ピンの数が増加し、ピンマップが複雑になるという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【0007】
本実施例は、入出力（Ｉ／Ｏ）ピンを最少化するための技術及び多様なアプリケーションに対応しやすいシステム構造によってスレーブチップの使用個数によって増加するピンの数を減少させることができ、マスター（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）チップとのインターフェース及び各スレーブチップ間のインターフェースも簡略化できるマルチチップシステムを提供することを主な目的とする。
【課題を解決するための手段】
【0008】
本実施例の一側面によると、ダイバーシティ信号を送受信するスレーブが二つ以上直列に連結され、前記各スレーブごとに複数のインターフェースポートを備えたダイバーシティ用インターフェースで通信するスレーブグループ；及び前記ダイバーシティ用インターフェースを用いて前記スレーブグループ内の前記各スレーブの入出力（Ｉ／Ｏ）状態を可変するように制御するマスター；を含むことを特徴とするマルチチップシステムを提供する。
【0009】
ダイバーシティ用インターフェースは、Ａマスターインターフェース及びＡスレーブインタフェースを含むＡインターフェースポート（ＩＮＴ＿Ａ）；及びＢマスターインターフェース及びＢスレーブインターフェースを含むＢインターフェースポート（ＩＮＴ＿Ｂ）；を含み、前記Ａインターフェースポートは、前記マスターの制御命令に従って前記Ａマスターインターフェース又は前記Ａスレーブインターフェースに切り替え、前記Ｂインターフェースポートは、前記マスターの制御命令に従って前記Ｂマスターインターフェース又は前記Ｂスレーブインターフェースに切り替えることができる。
【0010】
Ａインターフェースポート（ＩＮＴ＿Ａ）及びＢインターフェースポート（ＩＮＴ＿Ｂ）は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、Ｉ２Ｃ（Ｉｎｔｅｒ―Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及びＳＤＩＯ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｉ／Ｏ）のうち少なくとも一つ以上のインターフェースをサポートすることができる。
【0011】
マルチチップシステムのマスターは、前記ダイバーシティ用インターフェースに含まれたマスターインターフェース及びスレーブインターフェースのうちいずれか一つを選択し、前記マスターインターフェース又は前記スレーブインターフェースに切り替え、前記スレーブの入出力（Ｉ／Ｏ）ピンの数を最少化することができる。
【0012】
マルチチップシステムのマスターは、前記ダイバーシティ用インターフェースを用いて前記各スレーブの動作モードに従ってマスターインターフェース及びスレーブインターフェースのうち一つで通信し、ダイバーシティ通信のために最大データ伝送速度（Ｍａｘ Ｄａｔａ Ｒａｔｅ）によってデータビット幅を可変的に選択することができる。
【0013】
マルチチップシステムのマスターは、リセット命令後、前記ダイバーシティ用インターフェースに含まれたＡインターフェースポート（ＩＮＴ＿Ａ）とＢインターフェースポート（ＩＮＴ＿Ｂ）を設定し、前記Ａインターフェースポート（ＩＮＴ＿Ａ）をスレーブインターフェースに設定した後、前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）をマスターインターフェース又はスレーブインターフェースに設定し、前記Ａインターフェースポート（ＩＮＴ＿Ａ）を用いて前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）のポート状態をスレーブインターフェース又はマスターインターフェースに設定することができる。
【0014】
マルチチップシステムのマスターは、前記スレーブグループが２―ダイバーシティ（２つのアンテナを用いたダイバーシティ）で運用される場合、ＲＦ又は基底帯域（Ｂａｓｅ ｂａｎｄ）の設定レジスター（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）のための初期状態を前記ダイバーシティ用インターフェースで示し、前記初期状態の設定が完了した後、前記２―ダイバーシティで運用されるスレーブ間のインターフェースタイプが変更される場合、前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて第２のスレーブ（スレーブチップ１）にアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休（Ｉｄｌｅ）区間で既に設定された状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することができる。
【0015】
マルチチップシステムのマスターは、前記スレーブグループが２―ダイバーシティで運用される場合、前記第２のスレーブ（スレーブチップ１）の内部レジスターにアクセスしようとするとき、前記第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用されるスレーブのうち前記第２のスレーブにアクセスすることができる。
【0016】
マルチチップシステムのマスターは、前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することができる。
【0017】
マルチチップシステムのマスターは、前記スレーブグループが２―ダイバーシティで運用される場合、デュアルレシーバー（Ｄｕａｌ Ｒｅｃｅｉｖｅｒ）機能を具現するために前記２―ダイバーシティで運用される二つのスレーブをそれぞれシングルモードで動作させることができる。
【0018】
マルチチップシステムのマスターは、前記スレーブグループが２―ダイバーシティで運用される場合、デュアルレシーバー状態で、前記第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量（Ｔｈｒｏｕｇｈｐｕｔ）に問題が発生したとき、前記第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）で問題が発生したスレーブのＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）データの伝送を受け、前記第１のスレーブ（スレーブチップ０）の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することができる。
【0019】
マルチチップシステムのマスターは、前記スレーブグループが４―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を示し、前記初期状態の設定が完了した後、前記スレーブ間のインターフェースタイプが変更されるとき、前記４―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）の第１のインターフェースポート（ＩＮＴ＿Ａ）を用いて残りのスレーブにアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休区間で既に設定した状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することができる。
【0020】
マルチチップシステムのマスターは、前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブの内部レジスターにアクセスしようとするとき、前記第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブにアクセスすることができる。
【0021】
マルチチップシステムのマスターは、前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いてそれぞれの前記４―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することができる。
【0022】
マルチチップシステムのマスターは、前記スレーブグループが４―ダイバーシティで運用される場合、デュアルレシーバー機能を具現するために前記４―ダイバーシティで運用されるスレーブのうち三つのスレーブをダイバーシティモードで動作させ、残り一つのスレーブをシングルモードで動作させることができる。
【0023】
マルチチップシステムのマスターは、前記スレーブグループが４―ダイバーシティで運用される場合、デュアルレシーバー状態で第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、前記４―ダイバーシティで運用されるスレーブのうち第４のスレーブ（スレーブチップ３）のみをシングルモードで動作させ、第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）でＴＳデータを受信し、前記４―ダイバーシティで運用されるスレーブのうち前記第１のスレーブ（スレーブチップ０）ないし第３のスレーブ（スレーブチップ２）をダイバーシティモードで動作させ、前記第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することができる。
【0024】
マルチチップシステムの前記マスターは、前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）と第２のスレーブ（スレーブチップ１）との間でのダイバーシティのためのインターフェースポートを、第２のスレーブ（スレーブチップ１）にデータを伝送しない時間区間では第１のスレーブ（スレーブチップ０）のインターフェースポートに反転することによって逆方向にアクセスすることができる。
【発明の効果】
【0025】
以上説明したように、本実施例によると、入出力（Ｉ／Ｏ）ピンを最少化するための技術及び多様なアプリケーションに対応しやすいシステム構造により、スレーブチップの使用個数によって増加するピンの数を減少させることができ、マスターチップとのインターフェース及び各スレーブチップ間のインターフェースも簡略化することができる。
【0026】
また、本実施例によると、各スレーブチップ間のダイバーシティ用インターフェースを、多様なデータビットをサポートするＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）バスなどで具現することによって、入出力（Ｉ／Ｏ）ピンの数を最少化し、マスターチップとのインターフェース及び各スレーブチップ間のインターフェースを単純化させることができる。また、ダイバーシティ環境でマスターがスレーブを区別するためのチップアイディーがなくても全てのスレーブチップにアクセスすることができる。また、マルチ受信チップシステムのダイバーシティモードでもデュアルレシーバー機能をサポートすることができる。
【図面の簡単な説明】
【0027】
【図1】従来技術の４―ダイバーシティ用途のマルチチップシステムを概略的に示したブロック構成図である。
【図2a】スタンダード入出力（Ｉ／Ｏ）ＳＰＩバスによる４―ワイヤＳＰＩバス構成を示した図である。
【図2b】スタンダード入出力（Ｉ／Ｏ）ＳＰＩバスによる４―ワイヤＳＰＩバス構成を示した図である。
【図3】シングル入出力（Ｉ／Ｏ）ＳＰＩバスによる３―ワイヤＳＰＩバス構成を示した図である。
【図4】ダブル入出力（Ｉ／Ｏ）ＳＰＩバスによる４―ワイヤＳＰＩバス構成を示した図である。
【図5】クアッド入出力（Ｉ／Ｏ）ＳＰＩバスによる６―ワイヤＳＰＩバス構成を示した図である。
【図6a】本実施例に係る複数のインターフェースポートを有するマルチチップシステムを概略的に示したブロック構成図である。
【図6b】本実施例に係る複数のインターフェースポートを有するマルチチップシステムを概略的に示したブロック構成図である。
【図7a】本実施例に係る２―ダイバーシティ運用時のインターフェースポートを示した図である。
【図7b】本実施例に係る２―ダイバーシティ運用時のインターフェースポートを示した図である。
【図7c】本実施例に係る２―ダイバーシティ運用時のインターフェースポートを示した図である。
【図7d】本実施例に係る２―ダイバーシティ運用時のインターフェースポートを示した図である。
【図7e】本実施例に係る２―ダイバーシティ運用時のインターフェースポートを示した図である。
【図8a】本実施例に係る４―ダイバーシティ運用時のインターフェースポートを示した図である。
【図8b】本実施例に係る４―ダイバーシティ運用時のインターフェースポートを示した図である。
【図8c】本実施例に係る４―ダイバーシティ運用時のインターフェースポートを示した図である。
【図8d】本実施例に係る４―ダイバーシティ運用時のインターフェースポートを示した図である。
【図8e】本実施例に係る４―ダイバーシティ運用時のインターフェースポートを示した図である。
【図9】本実施例に係る２―ダイバーシティ運用時のインターフェースポート反転を示した図である。
【図10】本実施例に係るＳＰＩとＴＳＩＦをサポートする２―ダイバーシティ及び４―ダイバーシティピンマップを示した図である。
【発明を実施するための形態】
【0028】
以下、本実施例を添付の図面を参照して詳細に説明する。
【0030】
図２ａ及び図２ｂは、４―ワイヤＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）バス構成を示した例示図である。図２ａは、各スレーブ２１２ないし２１８が固有のＳＰＩ＿ＣＳ（Ｃｈｉｐ Ｓｅｌｅｃｔ）を有する構成を示した例示図である。図２ｂは、チップＩＤで各スレーブ２１２ないし２１８を区別できる場合、ＳＰＩ＿ＣＳを各スレーブ２１２ないし２１８が共有する構成である。
【0031】
図２ａ及び図２ｂに示したスレーブグループ２１０は、ＳＰＩ＿ＣＬＫ（ＳＰＩ ＣＬＯＣＫ）、ＳＰＩ＿ＭＯＳＩ（Ｍａｓｔｅｒ Ｏｕｔ Ｓｌａｖｅ Ｉｎ）、ＳＰＩ＿ＭＩＳＯ（Ｍａｓｔｅｒ Ｉｎ Ｓｌａｖｅ Ｏｕｔ）、ＳＰＩ＿ＣＳの信号を用いる。ＳＰＩ＿ＣＬＫは、マスターチップ２２０が出力する同期用クロックをいう。ＳＰＩ＿ＣＬＫを基準にしてマスターチップ２２０とスレーブグループ２１０との間のデータ交換が進行される。ＳＰＩ＿ＭＯＳＩは、マスターチップ２２０の出力であって、スレーブグループ２１０に情報を送るためのラインである。その一方、ＳＰＩ＿ＭＩＳＯは、スレーブグループ２１０の出力であって、マスターチップ２２０がスレーブグループ２１０の情報を受け取るためのラインである。ＳＰＩ＿ＣＳは、マスターチップ２２０の出力であって、スレーブグループ２１０のうちいずれか一つのスレーブを選択するための信号である。
【0032】
図２ａ及び図２ｂに示したように、マスターチップ２２０とスレーブグループ２１０においては、ＳＰＩ＿ＭＯＳＩ同士が互いに連結され、ＳＰＩ＿ＭＩＳＯ同士が互いに連結される。ＳＰＩ＿ＣＳは、マスターチップ２２０がスレーブグループ２１０のうちいずれか一つのスレーブを選択するためのマスターチップ２２０の出力であって、スレーブグループ２１０のＳＰＩ＿ＣＳに連結される。スレーブグループ２１０は、ＳＰＩ＿ＣＳの入力が‘０'である間のみに活性化させることができる。
【0033】
以下、ＳＰＩ通信過程について説明する。通信を進行するために、マスターチップ２２０は、まず、ＳＰＩ＿ＣＳに‘０'を出力し、該当のスレーブを活性化させる。次に、マスターチップ２２０は、ＳＰＩ＿ＣＬＫに同期のためのクロックを出力するが、該当のクロックに合わせてＳＰＩ＿ＭＯＳＩにデータを一ビットずつ送り出す。これと同時に、マスターチップ２２０は、自分が出力するクロックに合わせてＳＰＩ＿ＭＩＳＯを一ビットずつ読み込む。すなわち、マスターチップ２２０は、自分の出力であるＳＰＩ＿ＣＬＫに合わせてＳＰＩ＿ＭＯＳＩにデータを送り出すと同時に、ＳＰＩ＿ＭＩＳＯではデータを受信する。このとき、ＳＰＩバスは、常に双方向通信を進行する。ＳＰＩ＿ＣＬＫに合わせてＳＰＩ＿ＭＰＳＩにデータを出力する間、ＳＰＩ＿ＭＩＳＯではデータが受信される。同様に、スレーブグループ２１０のデータを読み込むためにＳＰＩ＿ＣＬＫに合わせてＳＰＩ＿ＭＩＳＯで情報の入力を受ける間、ＳＰＩ＿ＭＯＳＩにはデータが出力される。
【0034】
図３は、ＳＰＩ＿ＭＯＳＩとＳＰＩ＿ＭＩＳＯラインを共有することによってハーフ―デュプレックストランザクション（Ｈａｌｆ―Ｄｕｐｌｅｘ Ｔｒａｎｓａｃｔｉｏｎ）である３―ワイヤＳＰＩバス構成の例示図で、このとき、データビットは１個である。図４は、ハーフ―デュプレックストランザクションである４―ワイヤＳＰＩバス構成の例示図で、このとき、データビットは２個である。図５は、ハーフ―デュプレックストランザクションである６―ワイヤＳＰＩバス構成の例示図で、このとき、データビットは４個である。
【0036】
本実施例に係る複数のインターフェースポートを有するマルチチップシステム６００は、スレーブグループ６１０及びマスターチップ６２０を含む。スレーブグループ６１０は、スレーブチップ０ ６１２、スレーブチップ１ ６１４、スレーブチップ２ ６１６及びスレーブチップ３ ６１８を含む。本実施例に係るマルチチップシステム６００に含まれた構成要素は、必ずしもこれに限定されるものではない。図６ａ及び図６ｂでは、本実施例に係るマルチチップシステム６００が４―ダイバーシティ環境であると仮定して説明する。
【0037】
以下、説明の便宜上、スレーブチップ０ ６１２を‘第１のスレーブ'と称し、スレーブチップ１ ６１４を‘第２のスレーブ'と称し、スレーブチップ２ ６１６を‘第３のスレーブ'と称し、スレーブチップ３ ６１８を‘第４のスレーブ'と称し、マスターチップ６２０を‘マスター'と称して説明する。
【0038】
スレーブグループ６１０とマスター６２０は、それぞれ備えられたチャンネル別受信アンテナを用いて送信機（送信装置）からアナログデータ（ビットストリーム）を受信するＲＦ処理部と、ビットストリームに高速フーリエ変換（ＦＦＴ：Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）を行った処理データを生成するＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）信号処理部と、処理データに対するチャンネル推定及びチャンネル補償を行った補償データを生成するチャンネル補償部と、補償データのデータ列の順序を一定単位（例えば、ブロックの列と行など）で再配列させたデインターリービングデータを生成するデインターリーバー（Ｄｅｉｎｔｅｒｌｅａｖｅｒ）と、互いに異なるダイバーシティ処理部と通信を行うダイバーシティ処理部と、デインターリービングデータを復調した結果である復調データを出力するデマッパーと、復調データのデータ列を復号化した復号化データを生成するチャンネル復号化部とを含むことができる。また、マルチチップシステム６００は、ＩＳＤＢ―Ｔ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ―Ｔｅｒｒｅｓｔｒｉａｌ）モバイル放送用受信装置に具現できるが、必ずしもこれに限定されることはない。
【0039】
本実施例に係るスレーブグループ６１０は、ダイバーシティ信号を送受信するスレーブ６１２ないし６１８が二つ以上直列に連結され、それぞれのスレーブ６１２ないし６１８ごとに複数のインターフェースポートを備えたダイバーシティ用インターフェースで通信する。
【0040】
本実施例に係るマスター６２０は、ダイバーシティ用インターフェースを用いてスレーブグループ６１０内の各スレーブ６１２ないし６１８の入出力（Ｉ／Ｏ）状態を可変するように制御する。
【0041】
以下では、ダイバーシティ用インターフェースについて説明する。ダイバーシティ用インターフェースは、Ａマスターインターフェース及びＡスレーブインタフェースを含むＡインターフェースポート（ＩＮＴ＿Ａ）を含む。また、ダイバーシティ用インターフェースは、Ｂマスターインターフェース及びＢスレーブインターフェースを含むＢインターフェースポート（ＩＮＴ＿Ｂ）を含む。Ａインターフェースポートは、マスター６２０の制御命令に従ってＡマスターインターフェース又はＡスレーブインターフェースに切り替える。Ｂインターフェースポートは、マスター６２０の制御命令に従ってＢマスターインターフェース又はＢスレーブインターフェースに切り替える。
【0042】
Ａインターフェースポート（ＩＮＴ＿Ａ）及びＢインターフェースポート（ＩＮＴ＿Ｂ）は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、Ｉ２Ｃ（Ｉｎｔｅｒ―Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及びＳＤＩＯ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｉ／Ｏ）のうち少なくとも一つ以上のインターフェースをサポートする。例えば、Ａインターフェースポート（ＩＮＴ＿Ａ）は、ＳＰＩをサポートするＡマスターインターフェース及びＡスレーブインターフェースを含むことができ、Ｉ２ＣをサポートするＡマスターインターフェース及びＡスレーブインターフェースを含むことができ、ＳＤＩＯをサポートするＡマスターインターフェース及びＡスレーブインターフェースを含むことができる。また、Ｂインターフェースポート（ＩＮＴ＿Ｂ）は、ＳＰＩをサポートするＢマスターインターフェース及びＢスレーブインターフェースを含むことができ、Ｉ２ＣをサポートするＢマスターインターフェース及びＢスレーブインターフェースを含むことができ、ＳＤＩＯをサポートするＢマスターインターフェース及びＢスレーブインターフェースを含むことができる。勿論、Ａインターフェースポート（ＩＮＴ＿Ａ）及びＢインターフェースポート（ＩＮＴ＿Ｂ）がサポートするインターフェースは、ＳＰＩ、Ｉ２Ｃ及びＳＤＩＯのうち少なくとも一つに限定されるものではなく、本実施例の属する技術分野の特性から逸脱しない範囲で多様に修正及び変形して適用可能であろう。
【0043】
以下では、図６ａ及び図６ｂを基準にしてスレーブグループ６１０に含まれたインターフェースポートについて説明する。ここで、マルチチップシステム６００が４―ダイバーシティ環境で運用されると仮定して説明する。
【0044】
第１のスレーブ６１２は、第１のＡインターフェースポート（ＩＮＴ＿Ａ）及び第１のＢインターフェースポート（ＩＮＴ＿Ｂ）を含む。第１のＡインターフェースポート（ＩＮＴ＿Ａ）は、‘第１のＡマスターインターフェース'及び‘第１のＡスレーブインタフェース'を含む。第１のＢインターフェースポート（ＩＮＴ＿Ｂ）は、‘第１のＢマスターインターフェース'及び‘第１のＢスレーブインタフェース'を含む。
【0045】
第２のスレーブ６１４は、第２のＡインターフェースポート（ＩＮＴ＿Ａ）及び第２のＢインターフェースポート（ＩＮＴ＿Ｂ）を含む。第２のＡインターフェースポート（ＩＮＴ＿Ａ）は、‘第２のＡマスターインターフェース'及び‘第２のＡスレーブインタフェース'を含む。第２のＢインターフェースポート（ＩＮＴ＿Ｂ）は、‘第２のＢマスターインターフェース'及び‘第２のＢスレーブインタフェース'を含む。
【0046】
第３のスレーブ６１６は、第３のＡインターフェースポート（ＩＮＴ＿Ａ）及び第３のＢインターフェースポート（ＩＮＴ＿Ｂ）を含む。第３のＡインターフェースポート（ＩＮＴ＿Ａ）は、‘第３のＡマスターインターフェース'及び‘第３のＡスレーブインタフェース'を含む。第３のＢインターフェースポート（ＩＮＴ＿Ｂ）は、‘第３のＢマスターインターフェース'及び‘第３のＢスレーブインタフェース'を含む。
【0047】
第４のスレーブ６１８は、第４のＡインターフェースポート（ＩＮＴ＿Ａ）及び第４のＢインターフェースポート（ＩＮＴ＿Ｂ）を含む。第４のＡインターフェースポート（ＩＮＴ＿Ａ）は、‘第４のＡマスターインターフェース'及び‘第４のＡスレーブインタフェース'を含む。第４のＢインターフェースポート（ＩＮＴ＿Ｂ）は、‘第４のＢマスターインターフェース'及び‘第４のＢスレーブインタフェース'を含む。
【0048】
マスター６２０は、ダイバーシティ用インターフェースに含まれたマスターインターフェース（Ａマスターインターフェース及びＢマスターインターフェース）及びスレーブインターフェース（Ａスレーブインターフェース及びＢスレーブインタフェース）のうちいずれか一つを選択する。マスター６２０は、ダイバーシティ用インターフェース内でマスターインターフェース（Ａマスターインターフェース及びＢマスターインターフェース）又はスレーブインターフェース（Ａスレーブインターフェース及びＢスレーブインタフェース）に切り替える。マスター６２０は、ダイバーシティ用インターフェースを用いてスレーブグループ６１０と通信するので、結果的にスレーブグループ６１０の入出力（Ｉ／Ｏ）ピンの数を最小化する。
【0049】
図６ａは、スレーブグループ６１０のインターフェースのためにＳＰＩ及びＩ２Ｃ（Ｉｎｔｅｒ―Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの周辺機器（Ｐｅｒｉｐｈｅｒａｌ）が２個ずつあるマルチチップシステムである。スレーブグループ６１０内の各スレーブ６１２ないし６１８間のＳＰＩ周辺機器は、動作モードに応じてＳＰＩマスターインターフェース又はＳＰＩスレーブインターフェースで動作し、ダイバーシティ機能を具現するための最大データ伝送速度（Ｍａｘ Ｄａｔａ Ｒａｔｅ）によってデータビット幅を可変的に選択できるＳＰＩバス構造を有する。
【0050】
すなわち、図６ａに示したように、マスター６２０は、ダイバーシティ用インターフェースを用いてそれぞれのスレーブ６１２ないし６１８の動作モードに応じてＡインターフェースポートをＡマスターインターフェース及びＡスレーブインターフェースのうち一つで通信させ、ＢインターフェースポートをＢマスターインターフェース及びＢスレーブインターフェースのうち一つで通信させる。マスター６２０は、ダイバーシティ通信のために最大データ伝送速度によってデータビット幅を可変的に選択する。
【0051】
図６ｂは、ハードウェアリセット後の各スレーブチップのＡインターフェースポート（ＩＮＴ＿Ａ）の状態とＢインターフェースポート（ＩＮＴ＿Ｂ）の状態を示す。Ａインターフェースポート（ＩＮＴ＿Ａ）の状態は、スレーブインターフェース（ＳＰＩ又はＩ２Ｃ）に設定することができ、Ｂインターフェースポート（ＩＮＴ＿Ｂ）は、マスターインターフェース又はスレーブインターフェースに設定することができ、Ａインターフェースポート（ＩＮＴ＿Ａ）を用いてＢインターフェースポート（ＩＮＴ＿Ｂ）状態をスレーブインターフェース又はマスターインターフェースに設定することができる。
【0052】
すなわち、図６ｂに示したように、マスター６２０は、リセット命令後、ダイバーシティ用インターフェースに含まれたＡインターフェースポート（ＩＮＴ＿Ａ）とＢインターフェースポート（ＩＮＴ＿Ｂ）を設定する。マスター６２０は、Ａインターフェースポート（ＩＮＴ＿Ａ）をＡスレーブインターフェースに設定した後、Ｂインターフェースポート（ＩＮＴ＿Ｂ）をＢマスターインターフェース又はＢスレーブインターフェースに設定する。マスター６２０は、Ａインターフェースポート（ＩＮＴ＿Ａ）を用いてＢインターフェースポート（ＩＮＴ＿Ｂ）のポート状態をＢスレーブインターフェース又はＢマスターインターフェースに設定する。
【0054】
図７ａは、ＲＦ及びベースバンドの設定レジスターのための初期状態を示す。初期状態の設定が完了した後、各スレーブチップ６１２ないし６１４間のＳＰＩインターフェースタイプ（マスターインターフェース又はスレーブインターフェース）を変更することによって図７ｂのような状態になる。すなわち、図７ａに示したように、マスター６２０は、スレーブグループ６１０が２―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態をダイバーシティ用インターフェースで示す。
【0055】
図７ｂは、ダイバーシティ結合が行われる２―ダイバーシティ動作状態を示す。２―ダイバーシティ動作状態では、マスター６２０が第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて第２のスレーブ６１４にアクセスできなくなるので、ダイバーシティ経路を時分割した遊休（Ｉｄｌｅ）区間で既に設定された各状態レジスター（インタラプトを含む）を第１のスレーブ６１２に伝送することができる。ただし、第２のスレーブ６１４でのＢＥＲ（Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）アップデートは、マスター６２０によるマニュアルモードではサポート不可であり、オートマチックモードのみで提供可能である。すなわち、図７ｂに示したように、マスター６２０は、初期状態の設定が完了した後、２―ダイバーシティで運用される各スレーブ間のインターフェースタイプが変更される場合、２―ダイバーシティで運用されるスレーブのうち第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて第１のスレーブ６１２にアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休区間で既に設定された状態レジスターを第１のスレーブ６１２に伝送する。
【0056】
図７ｃは、２―ダイバーシティ動作状況で第２のスレーブ（場合に応じては第１のスレーブ６１２まで）の内部レジスターにアクセスしようとする場合のアクセス方法を示したものである。第２のスレーブ６１４の第２のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて各スレーブ６１２ないし６１４にアクセスすることができる。また、第２のスレーブ６１４の第２のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて各スレーブ６１２ないし６１４にアクセスし、各スレーブ６１２ないし６１４間のＳＰＩインターフェースタイプを初期状態に変更することができる。すなわち、図７ｃに示したように、マスター６２０は、スレーブグループ６１０が２―ダイバーシティで運用される場合、第２のスレーブ６１４の内部レジスターにアクセスしようとするとき、第２のスレーブ６１４の第２のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて２―ダイバーシティで運用されるスレーブのうち第２のスレーブ６１４にアクセスする。マスター６２０は、スレーブグループ６１０が２―ダイバーシティで運用される場合、２―ダイバーシティで運用される各スレーブ（第１のスレーブ６１２及び第２のスレーブ６１４）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いてそれぞれの２―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更する。
【0057】
図７ｄは、２―ダイバーシティ運用状態で、デュアルレシーバー機能を具現する方法に関する。すなわち、二つのスレーブ６１２ないし６１４がそれぞれシングルモードで動作する。例えば、マスター６２０がデュアルレシーバーの各ＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）データを第１のスレーブ６１２のみで受け取る場合は、第２のスレーブ６１４と第１のスレーブ６１２との間での伝送データがＴＳデータになるように設定すると、第２のスレーブ６１４が伝送した各ＴＳデータは、内部バスを用いて第１のスレーブ６１２のＴＳバッファーに保存される。すなわち、図７ｄに示したように、マスター６２０は、スレーブグループ６１０が２―ダイバーシティで運用される場合、デュアルレシーバー機能を具現するために２―ダイバーシティで運用される二つのスレーブ（第１のスレーブ６１２及び第２のスレーブ６１４）をそれぞれシングルモードで動作させる。
【0058】
また、図７ｄにおいて、マスター６２０は、第２のスレーブ６１４の第２のＡインターフェースポート（ＩＮＴ＿Ａ）から第１のスレーブ６１２の第１のＢインターフェースポート（ＩＮＴ＿Ｂ）方向にシングルモードで動作した第２のスレーブ６１４のＴＳデータを第１のスレーブ６１２に伝送する。その後、マスター６２０は、各スレーブ（第１のスレーブ６１２及び第２のスレーブ６１４）のＴＳデータを受信する。
【0059】
図７ｅは、２―ダイバーシティ運用のデュアルレシーバー機能具現状態で、マスター６２０とのインターフェース処理量に問題がある場合などでは、マスター６２０が第２のスレーブ６１４の第２のＢインターフェースポート（ＩＮＴ＿Ｂ）で該当のチップのＴＳデータの伝送を受け、第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信する。すなわち、図７ｅに示したように、マスター６２０は、スレーブグループ６１０が２―ダイバーシティで運用される場合、デュアルレシーバー状態で、第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）とマスター６２０とのインターフェース処理量に問題が発生したとき、第２のスレーブ６１４の第２のＢインターフェースポート（ＩＮＴ＿Ｂ）で問題が発生したスレーブチップのＴＳデータの伝送を受け、第１のスレーブ６１２のＴＳデータは第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて受信する。
【0061】
図８ａは、ＲＦ及び基底帯域の設定レジスターのための初期状態を示す。初期状態の設定が完了した後、各スレーブチップ６１２ないし６１８間のＳＰＩインターフェースタイプ（マスターインターフェース又はスレーブインターフェース）を変更することによって図８ｂの状態になる。すなわち、図８ａに示したように、マスター６２０は、スレーブグループ６１０が４―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を示す。
【0062】
図８ｂは、ダイバーシティ結合が行われる４―ダイバーシティ動作状態を示す。４―ダイバーシティ動作状態では、マスター６２０が第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて残りのスレーブ６１４ないし６１８にアクセスできなくなるので、ダイバーシティ経路を時分割した遊休区間で既に設定された状態レジスター（インタラプトを含む）を第１のスレーブ６１２に伝送することができる。ただし、第２のスレーブ６１４、第３のスレーブ６１６及び第４のスレーブ６１８のＢＥＲアップデートは、マスター６２０によるマニュアルモードではサポート不可であり、オートマチックモードのみで提供可能である。すなわち、図８ｂに示したように、初期状態の設定が完了した後、各スレーブ間のインターフェースタイプが変更される場合、マスター６２０は、４―ダイバーシティで運用されるスレーブのうち第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて残りのスレーブチップにアクセスすることがが不可能になるので、ダイバーシティ経路を時分割した遊休区間で既に設定した状態レジスターを第１のスレーブ６１２に伝送する。
【0063】
図８ｃは、４―ダイバーシティ動作状況で第４のスレーブ６１８、第３のスレーブ６１６又は第２のスレーブ６１４（場合に応じては、第１のスレーブ６１２まで）の内部レジスターにアクセスしようとする場合のアクセス方法に関する。第４のスレーブ６１８の第４のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて各スレーブ６１２ないし６１６にアクセスすることができる。また、第４のスレーブ６１８の第４のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて各スレーブ６１２ないし６１８間のＳＰＩインターフェースタイプを初期状態に変更することができる。図８ｃに示したように、マスター６２０は、スレーブグループ６１０が４―ダイバーシティで運用される場合、４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブの内部レジスターにアクセスしようとするとき、第４のスレーブ６１８の第４のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブにアクセスする。マスター６２０は、スレーブグループ６１０が４―ダイバーシティで運用される場合、４―ダイバーシティで運用される各スレーブの第１ないし第４のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いてそれぞれの４―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更する。
【0064】
図８ｄは、４―ダイバーシティ運用状態で、デュアルレシーバー機能を具現する方法に関する。すなわち、三つのスレーブはダイバーシティモードで動作し、残りの一つのスレーブはシングルモードで動作する。例えば、マスター６２０がデュアルレシーバーの各ＴＳデータを第１のスレーブ６１２のみで受信する場合は、第２のスレーブ６１４と第１のスレーブ６１２との間での伝送データがＴＳデータになるように設定すればよく、第２のスレーブ６１４が伝送した各ＴＳデータは、内部バスを用いて第１のスレーブ６１２のＴＳバッファーに保存する。すなわち、図８ｄに示したように、マスター６２０は、スレーブグループ６１０が４―ダイバーシティで運用される場合、デュアルレシーバー機能を具現するために４―ダイバーシティで運用されるスレーブのうち三つのスレーブをダイバーシティモードで動作させ、残りの一つのスレーブをシングルモードで動作させる。
【0065】
図８ｅは、４―ダイバーシティ運用のデュアルレシーバー機能具現状態で、マスター６２０とのインターフェース処理量に問題がある場合、マスター６２０が第４のスレーブ６１８のみをシングルモードのみで動作させ、問題が発生したスレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）でＴＳデータを受信する。マスター６２０は、第１のスレーブ６１２、第２のスレーブ６１４及び第３のスレーブ６１６をダイバーシティモードで動作させ、第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータの伝送を受ける。すなわち、図８ｅに示したように、マスター６２０は、スレーブグループ６１０が４―ダイバーシティで運用される場合、デュアルレシーバー状態で、第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）とマスター６２０とのインターフェース処理量に問題が発生したとき、４―ダイバーシティで運用されるスレーブのうち第４のスレーブ６１８のみをシングルモードで動作させる。マスター６２０は、第４のスレーブ６１８の第４のＢインターフェースポート（ＩＮＴ＿Ｂ）でＴＳデータを受信する。マスター６２０は、４―ダイバーシティで運用されるスレーブのうち第１のスレーブ６１２ないし第３のスレーブ６１６はダイバーシティモードで動作させ、第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信する。
【0066】
図８ｅにおいて、第１のスレーブ６１２はシングルモードで動作し、第２のスレーブ６１４ないし第４のスレーブ６１８はダイバーシティモードで動作する。マスター６２０は、第２のスレーブ６１４の第２のＡインターフェースポート（ＩＮＴ＿Ａ）から第１のスレーブ６１２の第１のＢインターフェースポート（ＩＮＴ＿Ｂ）方向にダイバーシティモードで動作した第２のスレーブ６１４のＴＳデータを第１のスレーブ６１２に伝送する。その後、マスター６２０は、各スレーブ（第１のスレーブ６１２ないし第２のスレーブ６１４）のＴＳデータを受信する。
【0067】
図９は、本実施例に係る２―ダイバーシティ運用時のインターフェースポート反転を示した図である。
【0068】
図９は、２―ダイバーシティ動作状況で第１のスレーブ６１２と第２のスレーブ６１４との間でのダイバーシティのためのインターフェースポート状態を、第２のスレーブ６１４にデータを伝送しない時間区間では第１のスレーブ６１２のインターフェースポートに反転することによって逆方向アクセスが可能になることを示す例示図である。例えば、第２のスレーブ６１４から第１のスレーブ６１２に伝送するダイバーシティデータは、定められたタイミングパターンからなるので、該当の第１のスレーブ６１２及び第２のスレーブ６１４は、インターフェースバスの状態の遊休区間を知ることができ、インターフェースポートの制御が可能になる。
【0069】
第１のスレーブ６１２と第２のスレーブ６１４との間のインターフェースの遊休時間のみでマスター６２０が第１のスレーブ６１２の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて第２のスレーブ（６１４）にアクセスすることが可能であるので、マスター６２０の各命令を保存し、遊休時間区間で保存された各命令を行う機能が必要である。すなわち、図９に示したように、マスター６２０は、スレーブグループ６１０が２―ダイバーシティで運用される場合、２―ダイバーシティで運用されるスレーブのうち第１のスレーブ６１２と第２のスレーブ６１４との間でのダイバーシティのためのインターフェースポートを、第２のスレーブ６１４にデータを伝送しない時間区間では第１のスレーブ６１２のインターフェースポートに反転することによって逆方向にアクセスする。
【0070】
図１０は、本実施例に係るＳＰＩとＴＳＩＦをサポートする２―ダイバーシティ及び４―ダイバーシティピンマップを示した図である。
【0071】
図１０は、ＳＰＩとＴＳＩＦ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ Ｉｎｔｅｒｆａｃｅ）をサポートする２―ダイバーシティ又は４―ダイバーシティのピンマップであって、各スレーブチップ間のデータビットが４ビットであるクアッド入出力（Ｑｕａｄ Ｉ／Ｏ）ＳＰＩバスである場合の例示である。また、図１０に示したように、第１のスレーブ６１２ないし第４のスレーブ６１８のインターフェースが、インターフェースモード及びスレーブチップ位置とは関係なく同一に入出力（Ｉ／Ｏ）ピンにマッピングされることが分かる。
【0072】
以上の説明は、本実施例の技術思想を例示的に説明したものに過ぎなく、本実施例の属する技術分野で通常の知識を有する者であれば、本実施例の本質的な特性から逸脱しない範囲で多様な修正及び変形が可能であろう。したがって、本実施例は、本実施例の技術思想を限定するためのものではなく、説明するためのものであって、このような実施例によって本実施例の技術思想の範囲が限定されることはない。本実施例の保護範囲は、下記の特許請求の範囲によって解釈しなければならなく、それと同等な範囲内にある全ての技術思想は本実施例の権利範囲に含まれるものと解釈すべきであろう。
【符号の説明】
【0073】
６００：マルチチップシステム、６１０：スレーブグループ、６１２：スレーブチップ０、６１４：スレーブチップ１、６１６：スレーブチップ２、６１８：スレーブチップ３、６２０：マスターチップ
【図1】
【図2a】
【図2b】
【図3】
【図4】
【図5】
【図6a】
【図6b】
【図7a】
【図7b】
【図7c】
【図7d】
【図7e】
【図8a】
【図8b】
【図8c】
【図8d】
【図8e】
【図9】
【図10】
【手続補正書】
【提出日】2015年1月28日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
ダイバーシティ信号を送受信するスレーブが二つ以上直列に連結され、前記各スレーブごとに複数のインターフェースポートを備えたダイバーシティ用インターフェースで通信するスレーブグループ、及び
前記ダイバーシティ用インターフェースを用いて前記スレーブグループ内の前記各スレーブの入出力（Ｉ／Ｏ）状態を可変するように制御するマスターを含み、
前記ダイバーシティ用インターフェースは、
Ａマスターインターフェース及びＡスレーブインターフェースを含むＡインターフェースポート（ＩＮＴ＿Ａ）、及び
Ｂマスターインターフェース及びＢスレーブインターフェースを含むＢインターフェースポート（ＩＮＴ＿Ｂ）を含み、
前記Ａインターフェースポートは、前記マスターの制御命令に従って前記Ａマスターインターフェース又は前記Ａスレーブインターフェースに切り替え、前記Ｂインターフェースポートは、前記マスターの制御命令に従って前記Ｂマスターインターフェース又は前記Ｂスレーブインターフェースに切り替えることを特徴とするマルチチップシステム。
前記ダイバーシティ用インターフェースを用いて前記スレーブグループ内の前記各スレーブの入出力（Ｉ／Ｏ）状態を可変するように制御するマスターを含み、
前記ダイバーシティ用インターフェースは、
Ａマスターインターフェース及びＡスレーブインターフェースを含むＡインターフェースポート（ＩＮＴ＿Ａ）、及び
Ｂマスターインターフェース及びＢスレーブインターフェースを含むＢインターフェースポート（ＩＮＴ＿Ｂ）を含み、
前記Ａインターフェースポートは、前記マスターの制御命令に従って前記Ａマスターインターフェース又は前記Ａスレーブインターフェースに切り替え、前記Ｂインターフェースポートは、前記マスターの制御命令に従って前記Ｂマスターインターフェース又は前記Ｂスレーブインターフェースに切り替えることを特徴とするマルチチップシステム。
【請求項2】
前記Ａインターフェースポート（ＩＮＴ＿Ａ）及び前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）、Ｉ２Ｃ（Ｉｎｔｅｒ―Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及びＳＤＩＯ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ Ｉ／Ｏ）のうち少なくとも一つ以上のインターフェースをサポートすることを特徴とする、請求項１に記載のマルチチップシステム。
【請求項3】
前記マスターは、
前記ダイバーシティ用インターフェースを用いて前記各スレーブの動作モードに応じてマスターインターフェース及びスレーブインターフェースのうち一つで通信し、ダイバーシティ通信のために最大データ伝送速度（Ｍａｘ Ｄａｔａ Ｒａｔｅ）によってデータビット幅を可変的に選択することを特徴とする、請求項１に記載のマルチチップシステム。
前記ダイバーシティ用インターフェースを用いて前記各スレーブの動作モードに応じてマスターインターフェース及びスレーブインターフェースのうち一つで通信し、ダイバーシティ通信のために最大データ伝送速度（Ｍａｘ Ｄａｔａ Ｒａｔｅ）によってデータビット幅を可変的に選択することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項4】
前記マスターは、
リセット命令後、前記ダイバーシティ用インターフェースに含まれたＡインターフェースポート（ＩＮＴ＿Ａ）とＢインターフェースポート（ＩＮＴ＿Ｂ）を設定し、
前記Ａインターフェースポート（ＩＮＴ＿Ａ）をスレーブインターフェースに設定した後、前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）をマスターインターフェース又はスレーブインターフェースに設定し、
前記Ａインターフェースポート（ＩＮＴ＿Ａ）を用いて前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）のポート状態をスレーブインターフェース又はマスターインターフェースに設定することを特徴とする、請求項１に記載のマルチチップシステム。
リセット命令後、前記ダイバーシティ用インターフェースに含まれたＡインターフェースポート（ＩＮＴ＿Ａ）とＢインターフェースポート（ＩＮＴ＿Ｂ）を設定し、
前記Ａインターフェースポート（ＩＮＴ＿Ａ）をスレーブインターフェースに設定した後、前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）をマスターインターフェース又はスレーブインターフェースに設定し、
前記Ａインターフェースポート（ＩＮＴ＿Ａ）を用いて前記Ｂインターフェースポート（ＩＮＴ＿Ｂ）のポート状態をスレーブインターフェース又はマスターインターフェースに設定することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項5】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を前記ダイバーシティ用インターフェースで示し、前記初期状態の設定が完了した後、前記２―ダイバーシティで運用される各スレーブ間のインターフェースタイプが変更される場合、
前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて第２のスレーブ（スレーブチップ１）にアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休（Ｉｄｌｅ）区間で既に設定された状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を前記ダイバーシティ用インターフェースで示し、前記初期状態の設定が完了した後、前記２―ダイバーシティで運用される各スレーブ間のインターフェースタイプが変更される場合、
前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いて第２のスレーブ（スレーブチップ１）にアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休（Ｉｄｌｅ）区間で既に設定された状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項6】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、第２のスレーブ（スレーブチップ１）の内部レジスターにアクセスしようとするとき、前記第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用されるスレーブのうち前記第２のスレーブにアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、第２のスレーブ（スレーブチップ１）の内部レジスターにアクセスしようとするとき、前記第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用されるスレーブのうち前記第２のスレーブにアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
【請求項7】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記２―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項8】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、デュアルレシーバー状態で、第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）で問題が発生したスレーブのＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）データの伝送を受け、前記第１のスレーブ（スレーブチップ０）の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、デュアルレシーバー状態で、第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、第２のスレーブ（スレーブチップ１）のＢインターフェースポート（ＩＮＴ＿Ｂ）で問題が発生したスレーブのＴＳ（Ｔｒａｎｓｐｏｒｔ Ｓｔｒｅａｍ）データの伝送を受け、前記第１のスレーブ（スレーブチップ０）の第１のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項9】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を示し、前記初期状態の設定が完了した後、前記各スレーブ間のインターフェースタイプが変更される場合、
前記４―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）の第１のインターフェースポート（ＩＮＴ＿Ａ）を用いて残りのスレーブにアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休区間で既に設定した状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することを特徴とする、
請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、ＲＦ又は基底帯域の設定レジスターのための初期状態を示し、前記初期状態の設定が完了した後、前記各スレーブ間のインターフェースタイプが変更される場合、
前記４―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）の第１のインターフェースポート（ＩＮＴ＿Ａ）を用いて残りのスレーブにアクセスすることが不可能になるので、ダイバーシティ経路を時分割した遊休区間で既に設定した状態レジスターを前記第１のスレーブ（スレーブチップ０）に伝送することを特徴とする、
請求項１に記載のマルチチップシステム。
【請求項10】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブの内部レジスターにアクセスしようとするとき、第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブにアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブの内部レジスターにアクセスしようとするとき、第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用されるスレーブのうちいずれか一つのスレーブにアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
【請求項11】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、前記４―ダイバーシティで運用される各スレーブのＢインターフェースポート（ＩＮＴ＿Ｂ）を用いて前記４―ダイバーシティで運用される各スレーブのインターフェースタイプを初期状態に変更することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項12】
前記マスターは、
前記スレーブグループが４―ダイバーシティで運用される場合、デュアルレシーバー状態で第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、
前記４―ダイバーシティで運用されるスレーブのうち第４のスレーブ（スレーブチップ３）のみをシングルモードで動作させ、第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）でＴＳデータを受信し、前記４―ダイバーシティで運用されるスレーブのうち前記第１のスレーブ（スレーブチップ０）ないし第３のスレーブ（スレーブチップ２）をダイバーシティモードで動作させ、前記第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが４―ダイバーシティで運用される場合、デュアルレシーバー状態で第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）と前記マスターとのインターフェース処理量に問題が発生したとき、
前記４―ダイバーシティで運用されるスレーブのうち第４のスレーブ（スレーブチップ３）のみをシングルモードで動作させ、第４のスレーブ（スレーブチップ３）のＢインターフェースポート（ＩＮＴ＿Ｂ）でＴＳデータを受信し、前記４―ダイバーシティで運用されるスレーブのうち前記第１のスレーブ（スレーブチップ０）ないし第３のスレーブ（スレーブチップ２）をダイバーシティモードで動作させ、前記第１のスレーブ（スレーブチップ０）のＡインターフェースポート（ＩＮＴ＿Ａ）を用いてＴＳデータを受信することを特徴とする、請求項１に記載のマルチチップシステム。
【請求項13】
前記マスターは、
前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）と第２のスレーブ（スレーブチップ１）との間でのダイバーシティのためのインターフェースポートを、第２のスレーブ（スレーブチップ１）にデータを伝送しない時間区間では第１のスレーブ（スレーブチップ０）のインターフェースポートに反転することによって逆方向にアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。
前記スレーブグループが２―ダイバーシティで運用される場合、前記２―ダイバーシティで運用されるスレーブのうち第１のスレーブ（スレーブチップ０）と第２のスレーブ（スレーブチップ１）との間でのダイバーシティのためのインターフェースポートを、第２のスレーブ（スレーブチップ１）にデータを伝送しない時間区間では第１のスレーブ（スレーブチップ０）のインターフェースポートに反転することによって逆方向にアクセスすることを特徴とする、請求項１に記載のマルチチップシステム。