特開 2015-90983 メモリーセル及びメモリー素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-90983(P2015-90983A)

(43)【公開日】2015年5月11日

(54)【発明の名称】メモリーセル及びメモリー素子

(51)【国際特許分類】

   H01L 27/10 20060101AFI20150414BHJP

   G11C 17/14 20060101ALI20150414BHJP

【ＦＩ】

   H01L27/10 431

   H01L27/10 481

   G11C17/06 B

【審査請求】有

【請求項の数】14

【出願形態】ＯＬ

【全頁数】10

(21)【出願番号】特願2014-219954(P2014-219954)

(22)【出願日】2014年10月29日

(31)【優先権主張番号】13191675.1

(32)【優先日】2013年11月5日

(33)【優先権主張国】EP

(71)【出願人】

【識別番号】506425538

【氏名又は名称】ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド

(74)【代理人】

【識別番号】100064621

【弁理士】

【氏名又は名称】山川 政樹

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(72)【発明者】

【氏名】アルノー・カサグランデ

【テーマコード（参考）】

5B125

5F083

【Ｆターム（参考）】

5B125BA16

5B125CA06

5F083CR14

5F083GA09

5F083GA21

5F083LA10

(57)【要約】

【課題】 幾分単純でコンパクトで小型でコスト効率が良い一度のみプログラム可能なメモリーセル及びこれに対応するメモリー素子、及びこのようなメモリーセルに及びこのようなメモリーセルから少なくとも１ビットを記憶し読み出す方法を提供する。
【解決手段】 メモリー素子のメモリーセルであって、ｎ型ゲート及びｎ型ウェルを有するＭＯＳキャパシター（１４、１１４）と、及び前記ｎ型ゲートと前記ｎ型ウェルの間に恒久的な導電性の破過構造（２２）を生成するために、前記ｎ型ゲート及び前記ｎ型ウェルをまたがるように破過電圧（Ｖ_M）を一時的にかける第１のスイッチ（３０、１３０）とを有する。
【選択図】 図２

【特許請求の範囲】

【請求項1】

メモリー素子のメモリーセルであって、
ｎ型ゲート（１６）及びｎ型ウェル（１８）を有するＭＯＳキャパシター（１４、１１４）と、及び
前記ｎ型ゲート（１６）と前記ｎ型ウェル（１８）の間に恒久的な導電性の破過構造（２２）を生成するために、前記ｎ型ゲート（１６）及び前記ｎ型ウェル（１８）をまたがるように破過電圧（Ｖ_M）を一時的にかける第１のスイッチ（３０、１３０）と
を有することを特徴とするメモリーセル。

【請求項2】

前記ＭＯＳキャパシター（１４、１１４）に読み出し電圧（ＶＤＤ）をかける第２のスイッチ（３２、１３２）
をさらに有することを特徴とする請求項１に記載のメモリーセル。

【請求項3】

前記ＭＯＳキャパシター（１４、１１４）のｎ型ゲート（１６）に接続可能な読み出しユニット（４０、１４０）
をさらに有することを特徴とする請求項１又は２に記載のメモリーセル。

【請求項4】

前記第２のスイッチ（３２、１３２）は、前記ＭＯＳキャパシター（１４、１１４）を帯電させるために閉じることができる
ことを特徴とする請求項２又は３に記載のメモリーセル。

【請求項5】

前記読み出しユニット（４０、１４０）は、前記第２のスイッチ（３２、１３２）が開いてから所定の時間（Δｔ）後に、前記ＭＯＳキャパシター（１４、１１４）をサンプリングするように動作可能である
ことを特徴とする請求項４に記載のメモリーセル。

【請求項6】

前記第１のスイッチ（３０、１３０）が開いている時にのみ前記第２のスイッチ（３２、１３２）を閉じることができる
ことを特徴とする請求項１〜５のいずれかに記載のメモリーセル。

【請求項7】

前記第１のスイッチ（３０、１３０）は、カスコード型のスイッチを有する
ことを特徴とする請求項１〜６のいずれか記載のメモリーセル。

【請求項8】

第３のスイッチ（３６、１３６）と直列の抵抗（３４、１３４）をさらに有し、
前記抵抗（３４、１３４）及び前記第３のスイッチ（３６、１３６）の直列接続は、前記ＭＯＳキャパシター（１４、１１４）と並列に接続される
ことを特徴とする請求項１〜７のいずれかに記載のメモリーセル。

【請求項9】

前記第３のスイッチ（３６、１３６）は、前記第１のスイッチ（３０、１３０）につながれ、及び／又は
前記第３のスイッチ（３６、１３６）は、当該メモリーセルの書き込み動作時に閉じることができる
ことを特徴とする請求項８に記載のメモリーセル。

【請求項10】

前記ＭＯＳキャパシター（１４）は、薄層酸化物のキャパシターである
ことを特徴とする請求項１〜９のいずれかに記載のメモリーセル。

【請求項11】

当該メモリーセルは、一度のみプログラム可能である
ことを特徴とする請求項１〜１０のいずれかに記載のメモリーセル。

【請求項12】

請求項１〜１１のいずれかに記載のメモリーセル（１０、１００）を複数有することを特徴とするメモリー素子。

【請求項13】

請求項１〜１１のいずれかに記載のメモリーセルに少なくとも１ビットを記憶し読み出す方法であって、
当該ビットの記憶は、
ＭＯＳキャパシター（１４、１１４）のｎ型ゲート（１６）及びｎ型ウェル（１８）をまたがるように破過電圧（Ｖ_M）をかけるために、第１のスイッチ（３０）を閉じるステップを有する
ことを特徴とする方法。

【請求項14】

前記メモリーセル（１０、１００）からのビットの読み出しは、
前記ＭＯＳキャパシター（１４、１１４）を帯電させるために、前記ＭＯＳキャパシター（１４、１１４）に読み出し電圧（ＶＤＤ）をかけるステップと、
前記読み出し電圧（ＶＤＤ）から前記ＭＯＳキャパシター（１４、１１４）を切断するステップと、及び
前記ＭＯＳキャパシター（１４、１１４）が前記読み出し電圧（ＶＤＤ）から切断されてから所定の時間（Δｔ）後に、読み出しユニット（４０、１４０）によって前記ＭＯＳキャパシター（１４、１１４）をサンプリングするステップと
を有することを特徴とする請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリーセル及びメモリー素子の分野に関し、特に、一度のみプログラム可能（ワンタイムプログラマブル）な非揮発性メモリーに関する。本発明は、さらに、少なくとも１ビットをメモリーセルに又はメモリーセルから記憶し読み出す方法に関する。

【背景技術】

【0002】

従来技術では、一度のみプログラム可能なメモリーセルを提供する様々なアプローチが存在する。例として、米国特許US 6856540 B2が、列ビット線及び行ワード線の交差位置に位置するトランジスターで構成されるプログラム可能なメモリーセルを開示している。このトランジスターは、列ビット線でゲートが形成されており、そのソースが行ワード線に接続される。メモリーセルは、列ビット線と行ワード線の間に電圧電位をかけることによってプログラムされ、トランジスターのゲートの下の基材におけるプログラムされたｎ＋領域を作る。

【0003】

列ビット線及び行ワード線の交差位置で複数のトランジスターを配置することによって、数キロバイトの記憶容量を設けることができる。しかし、列と行の交差位置でのトランジスターの配置は、それぞれがアドレス方式を必要とし、これによって、それぞれがオーバーヘッドを発生させる。このことは、小型化されたメモリーセルの設計には不利となり得て、小さなメモリーには適していない。

【発明の概要】

【発明が解決しようとする課題】

【0004】

したがって、本発明は、幾分単純でコンパクトで小型でコスト効率が良い一度のみプログラム可能なメモリーセル及びこれに対応するメモリー素子を提供することを目的とする。さらに、本発明は、このようなメモリーセルに及びこのようなメモリーセルから少なくとも１ビットを記憶し読み出す方法を提供することを目的とする。さらに、メモリーセルは、記憶される情報の不揮発性及び恒久的な記憶装置を提供することができる。メモリーセルは幾分堅牢性が大きく、温度と湿度に関して極端な外部条件にも耐えることができる。

【課題を解決するための手段】

【0005】

第１の態様では、メモリー素子のメモリーセルが提供される。メモリーセルは、ｎ型ゲート及びｎ型ウェルを有するＭＯＳキャパシターを有する。また、メモリーセルは、ＭＯＳキャパシターのｎ型ゲートとｎ型ウェルの間に恒久的な導電性の破過（ブレイクスルー）構造を生成するために、ｎ型ゲート及びｎ型ウェルをまたがるように破過電圧（Ｖ_M）を一時的にかけるための第１のスイッチを有する。

【0006】

破過電圧は、通常、６Ｖよりも大きい範囲であり、８Ｖ程度又はさらに高い。破過電圧をかけられる場合には、ｎ型ゲート及びｎ型ウェルベースのＭＯＳキャパシターは、恒久的な導電性の破過構造を確立するために特に適している。所定の大きさの破過電圧がＭＯＳキャパシターにかけられる場合に、ＭＯＳキャパシターのｎ型ゲート及びｎ型ウェルの内部構造は、具体的かつ十分に明確な破過のふるまいを示す。ＭＯＳキャパシターに破過電圧をかけることによって、ｎ型ゲートとｎ型ウェルの間の金属酸化物において有限のエネルギーの蓄積をもたらす。

【0007】

このエネルギーの蓄積によって、ＭＯＳキャパシターの金属酸化物層又は金属酸化物構造において導電性の破過構造の形成をもたらす。すなわち、ＭＯＳキャパシターの金属酸化物構造は、ｎ型ゲートとｎ型ウェルの間の電気抵抗が減少するように、十分に明確な方法で損傷され又はさらに破壊される。ｎ型ゲート及びｎ型ウェルは、導電性の破過構造を介して電気的に接続され、ＭＯＳキャパシターはもはや実質的にロスがない電荷の記憶を提供することがもはやできない。

【0008】

第１のスイッチによって、ＭＯＳキャパシターのｎ型ゲートは、破過電圧供給源に電気的に接続可能であり、その一方で、ＭＯＳキャパシターのｎ型ウェルはアースに接続されている。したがって、第１のスイッチの閉じることによって、ｎ型ゲート及びｎ型ウェルをまたがるように破過電圧をかけることをもたらす。これによって、ＭＯＳキャパシターをまたがるように、恒久的な導電性の破過構造が生成され、形成される。

【0009】

その後、第１のスイッチが開かれると、すなわち、切断されると、ＭＯＳキャパシターの導電性の破過構造が残る。その後、ＭＯＳキャパシターの元々の機能のこのような特定の十分に明確な破壊を、読み出しユニットによってサンプリングすることができる。メモリーセルの記憶又は書き込み手続き時の第１のスイッチの構成に依存して、対応するＭＯＳキャパシターが、破壊されるか又は完全性を維持するかのどちらかになる。その後、読み込みプロセスでは、ＭＯＳキャパシターの可動性を検出又はサンプリングすることができる。これによって、情報ビットが表される。

【0010】

更なる一実施形態によれば、メモリーセルは、ＭＯＳキャパシターに読み出し電圧（ＶＤＤ）をかけるために第２のスイッチを有する。この読み出し電圧は、通常、破過電圧と比較して低い振幅を有する。読み出し電圧は、ＭＯＳキャパシターを帯電又は探査（プローブ）するようにはたらく。通常、第２のスイッチは、ＭＯＳキャパシターのＶＤＤ電圧供給源とｎ型ゲートの間に位置する。第２のスイッチを閉じると、対応する読み出し電圧を、ＭＯＳキャパシターに、特に、そのｎ型ゲートに供給する。

【0011】

更なる一実施形態によれば、メモリーセルは、さらに、ＭＯＳキャパシターのｎ型ゲートに接続可能な読み出しユニットを有する。通常、読み出しユニット及び第２のスイッチは、ＭＯＳキャパシターのｎ型ゲートに並列に接続される。この手法によって、読み出しユニットは、第２のスイッチの構成に関係なく、ＭＯＳキャパシターのｎ型ゲートに恒久的に接続されることができる。

【0012】

読み出しユニットによって、ＭＯＳキャパシターの電気的なふるまい、したがって、その可動性又は機能を、検出又は決定することができる。読み出しユニットは、通常、読み出しフリップフロップなどのような標準的な電子部品を有することができる。

【0013】

更なる一実施形態によれば、第２のスイッチを閉じて、読み出し電圧によってＭＯＳキャパシターを帯電させることできる。読み出し手続きを初期化するために、第２のスイッチが、通常、所定の時間の間閉じられる。その後、与えられた電荷がＭＯＳキャパシターに蓄え続けられるように、第２のスイッチは開くことがあり、開くことができる。

【0014】

更なる一実施形態によれば、読み出しユニットは、第２のスイッチが開いてから所定の時間Δｔの後にＭＯＳキャパシターをサンプリングするように動作可能である。通常、ＭＯＳキャパシターのサンプリングは、様々なステップによって行われる。第１のステップにおいて、第２のスイッチが閉じて、ＭＯＳキャパシターを帯電させる。その後、第２のスイッチが再び開かれる。その後、第２のスイッチが開かれた後、読み出しユニットが実際にＭＯＳキャパシターをサンプリング又は探査する前に、所定の時間が経過する。ＭＯＳキャパシターの読み出し電圧から切断することと、ＭＯＳキャパシターのサンプリングとの間に所定の時間を待つことによって、書き込み手続き時にＭＯＳキャパシターが破過電圧によって損傷される際に、帯電が放電することが可能になる。

【0015】

書き込み手続き時に特定のＭＯＳキャパシターに実際に破過電圧がかかると、ＭＯＳキャパシターは、所定の時間Δｔにわたって電荷を記憶することができなくなる。結果として、ＭＯＳキャパシターをサンプリングする場合、読み出しユニットは、書き込み手続き時に破過電圧をかけられていないＭＯＳキャパシターのサンプリングと比較して、対応する大きさの電荷を取り出すことができない。

【0016】

このようにして、幾分単純でコスト効率が良い読み出しユニットを実装することができる。これは、所定の時間Δｔにわたって読み出し電圧から切断された時に、ＭＯＳキャパシターが所定の大きさの電荷を有するかどうかを検出するためにまさに動作可能である。

【0017】

別の一実施形態によれば、第１のスイッチが開いている場合にのみ第２のスイッチを閉じることできる。この手法によって、読み込み手続きは、以前の書き込み手続きから正確に分離することができる。

【0018】

更なる一実施形態によれば、第１のスイッチはカスコード型のスイッチを有する。この手法によって、第１のスイッチは、比較的高いブレークスルー電圧をかけられても、動作可能に維持される。カスコード型のスイッチは２段又は複数段のスイッチであり、通常、一連のＭＯＳＦＥＴトランジスターによって実装される。第１のスイッチとしてカスコード型のスイッチを利用することによって、比較的高いブレークスルー電圧がかけられても、第１のスイッチは完全性を維持する。

【0019】

更なる一実施形態では、メモリーセルは、第３のスイッチと直列に抵抗を有する。この抵抗及び第３のスイッチの直列接続は、通常、ＭＯＳキャパシターと並列に接続する。抵抗によって、及び第３のスイッチによって、書き込み手続き時にかけられた比較的大きな破過電圧から読み出しユニットを保護することができる。通常、第３のスイッチは、一端がアースに接続され、他端が抵抗に接続される。

【0020】

第３のスイッチから遠い方の抵抗の反対の端は、通常、ＭＯＳキャパシターのｎ型ゲートにつながっている。このようにして、比較的高いブレークスルー電圧をかけることによって発生する電流が、抵抗を通り抜け、読み出しユニットを損傷せず、破壊しない。

【0021】

更なる一実施形態によれば、第３のスイッチは第１のスイッチにつながれる。このようにして、第３のスイッチ及び第１のスイッチは同一電位で動作可能とすることができる。また、第３のスイッチは、一般に、メモリーセルの書き込み動作時に、第１のスイッチが閉じているか否かとは独立に、閉じることできる。この手法によって、破過電圧がＭＯＳキャパシターにかけられるか否かにかかわらず、比較的高い破過電圧から読み出しユニットを保護することができる。

【0022】

まだ別の一実施形態では、ＭＯＳキャパシターは、薄層酸化物キャパシターである。通常、ＭＯＳキャパシターは、１８０ｎｍ技術で設計される。ＭＯＳキャパシターは、幾分薄く、小型で、コスト効率が高い構造を有する。また、メモリーセルは、一度のみプログラム可能（ワンタイムプログラマブル）なメモリーセルである。ＭＯＳキャパシターをまたがるように破過電圧をかけると、ＭＯＳキャパシターの内部構造が、不可逆的に、かつ、恒久的に変わる。最初の書き込み手続きの後、メモリーセルは、一又は連続する一連の読み出し手続きのみを行うように動作可能である。

【0023】

更なる一態様において、本発明は、さらに、上記のような複数のメモリーセルを有するメモリー素子に関する。メモリーセルはそれぞれ、前記少なくとも第１のスイッチを有し、これによって、メモリーセルはそれぞれ、個々が１ビット又は０ビットを記憶するように構成することができる。１ビットは、書き込み手続き時にＭＯＳキャパシターをまたがるように破過電圧を加えないことによって得られることができる。他方、０ビットは、第１のスイッチを閉じることによってＭＯＳキャパシターをまたがるように破過電圧を実際にかけることによって得ることができる。しかし、このような０ビットと１ビットの、損傷していないＭＯＳキャパシターと損傷していないＭＯＳキャパシターへの割り当ては、読み出しユニットの設定及び構成によって逆にすることができる。

【0024】

ｎメモリーセルの行の実装によって、ｎビットの情報を、一度のみプログラム可能なメモリーデバイスに記憶することができる。

【0025】

更なる態様によれば、本発明は、さらに、上記のようなメモリーセルに少なくとも１ビットを記憶し読み出す方法に関する。ビットの記憶は、対応するメモリーセルのＭＯＳキャパシターのｎ型ゲート及びｎ型ウェルをまたがるように破過電圧をかけるように第１のスイッチを閉じるステップを少なくとも有する。メモリーセルから以前に記憶されたビットを読み込むことは、本方法の別の一実施形態によって得ることができる。
読み込みについては、本方法は、
前記ＭＯＳキャパシターを帯電させるために、前記ＭＯＳキャパシターに読み出し電圧をかけるステップと、
前記読み出し電圧から前記ＭＯＳキャパシターを切断するステップと、及び
前記ＭＯＳキャパシターが前記読み出し電圧から切断されてから所定の時間後に、読み出しユニットによって前記ＭＯＳキャパシターをサンプリングするステップとを有する。

【0026】

このように、読み出し手続きは、ＭＯＳキャパシターの可動性を検出するようにはたらく。ＭＯＳキャパシターが変化してから所定の時間Δｔの経過後のＭＯＳキャパシターのサンプリングによって、このＭＯＳキャパシターが以前の書き込み手続き時に損傷されたか否かが明らかになる。

【0027】

なお、一般に、メモリーセルにおける少なくとも１ビットを記憶し読み出す方法は、メモリーセルに、そして、上記のようなメモリー素子に直接関係している。したがって、メモリーセル及びメモリー素子に関連して上で記したすべての特徴及び問題は、少なくとも１ビットをメモリーセルに又はメモリーセルから記憶し読み込む方法にも等しく適用することができ、逆も適用することができる。

【0028】

ｎ型ゲート及びｎ型ウェルベースのＭＯＳキャパシターを使用することによって、導電性の破過構造がその金属酸化物層に設けられた場合に、ＭＯＳキャパシターが十分に明確な導電性のふるまいを示すという特定の長所を有する。他の種類のＭＯＳキャパシターでは、寄生トランジスター又は寄生ダイオードの効果によって、ＭＯＳキャパシターにおいて、読み出し手続き時に正確で単純なＭＯＳキャパシターの読み出し及びサンプリングを妨害し減殺するような効果を発揮させることができる。

【0029】

また、ｎ型ゲート及びｎ型ウェルのＭＯＳキャパシターに基づくメモリーセルは、幾分堅牢であり安定している。第１のテストでは、８．８Ｖの破過電圧が２ミリ秒にわたってかけられ、これによって、ＭＯＳキャパシターをまたがる十分に明確な導電性の破過構造が確立された。１週間２５０℃の高温でメモリーセル又はＭＯＳキャパシターを保持することによっても、ＭＯＳキャパシターの導電性の破過構造及び電気的なふるまいにおいて、検出できる劣化をもたらさなかった。このようにして、幾分温度耐性があり、堅牢なメモリーセル及びこれに対応するメモリー素子を実装することができる。

【0030】

以下では、本発明の様々な実施形態を、図面を参照して説明する。

【図面の簡単な説明】

【0031】

【図1】本発明に係るメモリーセルにおいて使用されるＭＯＳキャパシターの内部構造を概略的に示す。

【図2】書き込み動作時に２ビットのメモリー素子を形成する２つのメモリーセルを示す。

【図3】読み出し手続きの第１のステップ時の図２のメモリー素子を示す。

【図4】読み出し手続きの第２ステップ時の図３のメモリー素子を示す。

【図5】メモリーセル又はメモリー素子の書き込み及び読み出し方法のフローチャートを示す。

【発明を実施するための形態】

【0032】

図２に示すメモリー素子１０は、２つのメモリーセル１２及び１１２を有する。図１において、メモリーセル１２をより詳細な図で示す。メモリーセル１２は、ｎ型ゲート１６とｎ型ウェル１８を特色として有するＭＯＳキャパシター１４を有する。ｎ型ウェル１８は、図１に示すアース（ＶＳＳ）に接続される。ＭＯＳキャパシター１４のｎ型ゲート１６は、電圧源１３に、そして、読み出しユニット４０に接続可能である。電圧源１３によって、破過電圧（Ｖ_M）を、ｎ型ゲート１６及びｎ型ウェル１８をまたがるようにかけることができる。破過電圧は、ｎ型ゲート１６とｎ型ウェル１８の間に位置する酸化物層２０を破壊するほどに高い電圧が選択される。

【0033】

結果として、恒久的な導電性の破過構造２２が、ｎ型ゲート１６とｎ型ウェル１８の間で形成され、これによって、ｎ型ゲート１６とｎ型ウェル１８の間で導電性の相互接続が設けられる。すなわち、ｎ型ゲート１６に破過電圧をかけることによって、十分に明確な方法でＭＯＳキャパシター１４が破壊される。

【0034】

ＭＯＳキャパシター１４のこの恒久的で、したがって不可逆的な改変は、その後で、読み出しユニット４０によってサンプリングされて、対応するメモリーセル１２に０ビット又は１ビットを割り当てることになる。

【0035】

図２では、２つのメモリーセル１２及び１１２を有するメモリー素子１０が示されている。２つのメモリーセル１２及び１１２は実質的に等しい。したがって、以下においては、メモリーセル１２の内部構造のみを、より詳しく説明する。メモリーセル１２は、ＭＯＳキャパシター１４を有し、これは、そのｎ型ウェル１８でアースに接続される。ＭＯＳキャパシター１４のｎ型ゲート１６は、スイッチ３０に接続され、これは次に、電圧供給源１３に接続される。

【0036】

第１のスイッチ３０に加えて、そしてこれと並列に、抵抗３４が設けられている。この抵抗３４は、第３のスイッチ３６を介してアースに接続される。第３のスイッチ３６と抵抗３４の間には、読み出しユニット４０に接続されるノードが位置する。この特定のノード３８は、さらに、第２のスイッチ３２に接続され、これによって、読み出し電圧（ＶＤＤ）をＭＯＳキャパシター１４のｎ型ゲート１６に供給することができる。

【0037】

図２に示すように、書き込み手続き時には、２つのメモリーセル１２及び１１２の第３のスイッチ３６及び１３６は閉じている。このようにして、第１のスイッチ１３０を閉じることによってＭＯＳキャパシター１１４に破過電圧をかけても、読み出しユニット１４０は影響を受けず、損傷されない。対応する電流が、抵抗１３４及び閉じたスイッチ１３６を介してアースに流れる。

【0038】

図２の２つのメモリーセル１２及び１１２を比較することによって、メモリーセル１１２の第１のスイッチ１３０のみが閉じていることが明らかになる。結果的に、メモリーセル１１２のＭＯＳキャパシター１１４のみが破過電圧（Ｖ_M）を供給され、これによって、対応するＭＯＳキャパシター１１４における上記導電性の破過構造２２が誘導される。破過電圧に影響されていないメモリーセル１２のＭＯＳキャパシター１４は、完全性を維持し、その一方で、ＭＯＳキャパシター１１４は十分に明確な制御された方法で破壊されている。

【0039】

図３には、メモリー素子１０の読み出し手続きの第１のステップを示した。図２の構成と比べて、第３のスイッチ３６及び１３６は開いている。このようにして、第２のスイッチ３２及び１３２を閉じて、ＭＯＳキャパシター１４及び１１４に読み出し電圧（ＶＤＤ）をかけることができる。したがって、この読み出しを行う第１のステップにおいて、ＭＯＳキャパシター１４及び１１４が帯電される。ＭＯＳキャパシター１１４が破壊され、ＭＯＳキャパシター１４のみが完全性を維持するので、対応するプローブ帯電がＭＯＳキャパシター１４においてのみ維持される。以前の書き込み手続き時に設けられた導電性の破過構造２２によって、ＭＯＳキャパシター１１４に供給された電荷が、そのｎ型ウェルを介して流れ出る。

【0040】

その後の読み出しを行う第２のステップでは、第２のスイッチ３２及び１３２は開いている。図４に示すように、この時に、３個のスイッチ３０、１３０、３２、１３２、３６、１３６はすべて開いている。結果として、読み出しユニット４０及び１４０のみが、対応するＭＯＳキャパシター１４及び１１４のｎ型ゲート１６に接続される。図４に示すように、キャパシターとして未だ機能するのはＭＯＳキャパシター１４のみであり、したがって、このキャパシター１４は以前に蓄えた電荷を未だ保持する。

【0041】

ＭＯＳキャパシター１４及び１１４の帯電状態を、読み出しユニット４０及び１４０によってサンプリングし測定することができる。結果として、メモリーセル１２の読み出しユニット４０によって、数「１」が表される。一方、メモリーセル１１２の読み出しユニット１４０は、破壊されたＭＯＳキャパシター１１４の所定の帯電レベルを検出することができない。結果として、読み出しユニット１４０は、読み出しユニット４０と比較して、異なる情報ビットを表す。

【0042】

本発明は、２つのメモリーセル１２及び１１２のみの実装に限定されるというようなことはまったくない。大規模な一連のメモリーセル１２及び１１２が行に配置されることを思い描くことができる。各メモリーセル１２及び１１２の様々なスイッチを個別に選択的に開いたり閉じるように動作可能な何らかの種類の制御装置によって、様々なスイッチ３０、３２、３６、１３０、１３２、１３６の活性化及び不活性化を制御することができる。

【0043】

図５のフローチャートでは、情報のビットの書き込み及び読み出しの様々なステップを示している。第１のステップ２００において、様々なメモリーセル１２及び１１２の選択された第１のスイッチ３０及び１３０が閉じているか又は開いているかの一方であり、第３のスイッチ３６、１３６は閉じている。ここで、第１のスイッチは書き込みスイッチとしてはたらく。その後、図２に示すように、ステップ２０２において、様々なＭＯＳキャパシター１４及び１１４のｎ型ゲート１６に、破過電圧がかけられる。次のステップ２０４において、メモリーセル１２、１１２の第１のスイッチ３０及び１３０がすべて開く。同時に又はその後で、第３のスイッチ３６及び１３６も開かれる。すなわち、切断される。その後のステップ２０６において、読み出しスイッチとしてはたらいている、すべてのメモリーセル１２、１１２の第２のスイッチ３２及び１３２が閉じる。これによって、その後のステップ２０８において、すべてのメモリーセル１２及び１１２のＭＯＳキャパシター１４及び１１４が帯電される。

【0044】

その後で、ステップ２１０において、すべてのメモリーセル１２及び１１２の第２のスイッチ３２及び１３２が再び開かれる。ステップ２１４においてすべてのメモリーセル１２及び１１２のＭＯＳキャパシター１４及び１１４が対応する読み出しユニット４０及び１４０によってサンプリングされる前に、ステップ２１２において、所定の時間Δｔが経過する。この時間Δｔは、例えば、約数マイクロ秒であり、この時間Δｔの間で、損傷したＭＯＳキャパシター１１４に供給された荷電が、消えたかもしれないし、飛び去ったかもしれない。プログラムされたものとプログラムされていないものとを電気的に識別することができ、したがって、損傷したＭＯＳキャパシター１４及び１１４と損傷していないＭＯＳキャパシター１４及び１１４とを電気的に識別することができる。

【図1】

【図2】

【図3】

【図4】

【図5】