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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2015-90983(P2015-90983A)
(43)【公開日】2015年5月11日
(54)【発明の名称】メモリーセル及びメモリー素子
(51)【国際特許分類】
   H01L 27/10 20060101AFI20150414BHJP
   G11C 17/14 20060101ALI20150414BHJP
【FI】
   H01L27/10 431
   H01L27/10 481
   G11C17/06 B
【審査請求】有
【請求項の数】14
【出願形態】OL
【全頁数】10
(21)【出願番号】特願2014-219954(P2014-219954)
(22)【出願日】2014年10月29日
(31)【優先権主張番号】13191675.1
(32)【優先日】2013年11月5日
(33)【優先権主張国】EP
(71)【出願人】
【識別番号】506425538
【氏名又は名称】ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(72)【発明者】
【氏名】アルノー・カサグランデ
【テーマコード(参考)】
5B125
5F083
【Fターム(参考)】
5B125BA16
5B125CA06
5F083CR14
5F083GA09
5F083GA21
5F083LA10
(57)【要約】
【課題】 幾分単純でコンパクトで小型でコスト効率が良い一度のみプログラム可能なメモリーセル及びこれに対応するメモリー素子、及びこのようなメモリーセルに及びこのようなメモリーセルから少なくとも1ビットを記憶し読み出す方法を提供する。
【解決手段】 メモリー素子のメモリーセルであって、n型ゲート及びn型ウェルを有するMOSキャパシター(14、114)と、及び前記n型ゲートと前記n型ウェルの間に恒久的な導電性の破過構造(22)を生成するために、前記n型ゲート及び前記n型ウェルをまたがるように破過電圧(VM)を一時的にかける第1のスイッチ(30、130)とを有する。
【選択図】 図2
【特許請求の範囲】
【請求項1】
メモリー素子のメモリーセルであって、
n型ゲート(16)及びn型ウェル(18)を有するMOSキャパシター(14、114)と、及び
前記n型ゲート(16)と前記n型ウェル(18)の間に恒久的な導電性の破過構造(22)を生成するために、前記n型ゲート(16)及び前記n型ウェル(18)をまたがるように破過電圧(VM)を一時的にかける第1のスイッチ(30、130)と
を有することを特徴とするメモリーセル。
【請求項2】
前記MOSキャパシター(14、114)に読み出し電圧(VDD)をかける第2のスイッチ(32、132)
をさらに有することを特徴とする請求項1に記載のメモリーセル。
【請求項3】
前記MOSキャパシター(14、114)のn型ゲート(16)に接続可能な読み出しユニット(40、140)
をさらに有することを特徴とする請求項1又は2に記載のメモリーセル。
【請求項4】
前記第2のスイッチ(32、132)は、前記MOSキャパシター(14、114)を帯電させるために閉じることができる
ことを特徴とする請求項2又は3に記載のメモリーセル。
【請求項5】
前記読み出しユニット(40、140)は、前記第2のスイッチ(32、132)が開いてから所定の時間(Δt)後に、前記MOSキャパシター(14、114)をサンプリングするように動作可能である
ことを特徴とする請求項4に記載のメモリーセル。
【請求項6】
前記第1のスイッチ(30、130)が開いている時にのみ前記第2のスイッチ(32、132)を閉じることができる
ことを特徴とする請求項1〜5のいずれかに記載のメモリーセル。
【請求項7】
前記第1のスイッチ(30、130)は、カスコード型のスイッチを有する
ことを特徴とする請求項1〜6のいずれか記載のメモリーセル。
【請求項8】
第3のスイッチ(36、136)と直列の抵抗(34、134)をさらに有し、
前記抵抗(34、134)及び前記第3のスイッチ(36、136)の直列接続は、前記MOSキャパシター(14、114)と並列に接続される
ことを特徴とする請求項1〜7のいずれかに記載のメモリーセル。
【請求項9】
前記第3のスイッチ(36、136)は、前記第1のスイッチ(30、130)につながれ、及び/又は
前記第3のスイッチ(36、136)は、当該メモリーセルの書き込み動作時に閉じることができる
ことを特徴とする請求項8に記載のメモリーセル。
【請求項10】
前記MOSキャパシター(14)は、薄層酸化物のキャパシターである
ことを特徴とする請求項1〜9のいずれかに記載のメモリーセル。
【請求項11】
当該メモリーセルは、一度のみプログラム可能である
ことを特徴とする請求項1〜10のいずれかに記載のメモリーセル。
【請求項12】
請求項1〜11のいずれかに記載のメモリーセル(10、100)を複数有することを特徴とするメモリー素子。
【請求項13】
請求項1〜11のいずれかに記載のメモリーセルに少なくとも1ビットを記憶し読み出す方法であって、
当該ビットの記憶は、
MOSキャパシター(14、114)のn型ゲート(16)及びn型ウェル(18)をまたがるように破過電圧(VM)をかけるために、第1のスイッチ(30)を閉じるステップを有する
ことを特徴とする方法。
【請求項14】
前記メモリーセル(10、100)からのビットの読み出しは、
前記MOSキャパシター(14、114)を帯電させるために、前記MOSキャパシター(14、114)に読み出し電圧(VDD)をかけるステップと、
前記読み出し電圧(VDD)から前記MOSキャパシター(14、114)を切断するステップと、及び
前記MOSキャパシター(14、114)が前記読み出し電圧(VDD)から切断されてから所定の時間(Δt)後に、読み出しユニット(40、140)によって前記MOSキャパシター(14、114)をサンプリングするステップと
を有することを特徴とする請求項13に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メモリーセル及びメモリー素子の分野に関し、特に、一度のみプログラム可能(ワンタイムプログラマブル)な非揮発性メモリーに関する。本発明は、さらに、少なくとも1ビットをメモリーセルに又はメモリーセルから記憶し読み出す方法に関する。
【背景技術】
【0002】
従来技術では、一度のみプログラム可能なメモリーセルを提供する様々なアプローチが存在する。例として、米国特許US 6856540 B2が、列ビット線及び行ワード線の交差位置に位置するトランジスターで構成されるプログラム可能なメモリーセルを開示している。このトランジスターは、列ビット線でゲートが形成されており、そのソースが行ワード線に接続される。メモリーセルは、列ビット線と行ワード線の間に電圧電位をかけることによってプログラムされ、トランジスターのゲートの下の基材におけるプログラムされたn+領域を作る。
【0003】
列ビット線及び行ワード線の交差位置で複数のトランジスターを配置することによって、数キロバイトの記憶容量を設けることができる。しかし、列と行の交差位置でのトランジスターの配置は、それぞれがアドレス方式を必要とし、これによって、それぞれがオーバーヘッドを発生させる。このことは、小型化されたメモリーセルの設計には不利となり得て、小さなメモリーには適していない。
【発明の概要】
【発明が解決しようとする課題】
【0004】
したがって、本発明は、幾分単純でコンパクトで小型でコスト効率が良い一度のみプログラム可能なメモリーセル及びこれに対応するメモリー素子を提供することを目的とする。さらに、本発明は、このようなメモリーセルに及びこのようなメモリーセルから少なくとも1ビットを記憶し読み出す方法を提供することを目的とする。さらに、メモリーセルは、記憶される情報の不揮発性及び恒久的な記憶装置を提供することができる。メモリーセルは幾分堅牢性が大きく、温度と湿度に関して極端な外部条件にも耐えることができる。
【課題を解決するための手段】
【0005】
第1の態様では、メモリー素子のメモリーセルが提供される。メモリーセルは、n型ゲート及びn型ウェルを有するMOSキャパシターを有する。また、メモリーセルは、MOSキャパシターのn型ゲートとn型ウェルの間に恒久的な導電性の破過(ブレイクスルー)構造を生成するために、n型ゲート及びn型ウェルをまたがるように破過電圧(VM)を一時的にかけるための第1のスイッチを有する。
【0006】
破過電圧は、通常、6Vよりも大きい範囲であり、8V程度又はさらに高い。破過電圧をかけられる場合には、n型ゲート及びn型ウェルベースのMOSキャパシターは、恒久的な導電性の破過構造を確立するために特に適している。所定の大きさの破過電圧がMOSキャパシターにかけられる場合に、MOSキャパシターのn型ゲート及びn型ウェルの内部構造は、具体的かつ十分に明確な破過のふるまいを示す。MOSキャパシターに破過電圧をかけることによって、n型ゲートとn型ウェルの間の金属酸化物において有限のエネルギーの蓄積をもたらす。
【0007】
このエネルギーの蓄積によって、MOSキャパシターの金属酸化物層又は金属酸化物構造において導電性の破過構造の形成をもたらす。すなわち、MOSキャパシターの金属酸化物構造は、n型ゲートとn型ウェルの間の電気抵抗が減少するように、十分に明確な方法で損傷され又はさらに破壊される。n型ゲート及びn型ウェルは、導電性の破過構造を介して電気的に接続され、MOSキャパシターはもはや実質的にロスがない電荷の記憶を提供することがもはやできない。
【0008】
第1のスイッチによって、MOSキャパシターのn型ゲートは、破過電圧供給源に電気的に接続可能であり、その一方で、MOSキャパシターのn型ウェルはアースに接続されている。したがって、第1のスイッチの閉じることによって、n型ゲート及びn型ウェルをまたがるように破過電圧をかけることをもたらす。これによって、MOSキャパシターをまたがるように、恒久的な導電性の破過構造が生成され、形成される。
【0009】
その後、第1のスイッチが開かれると、すなわち、切断されると、MOSキャパシターの導電性の破過構造が残る。その後、MOSキャパシターの元々の機能のこのような特定の十分に明確な破壊を、読み出しユニットによってサンプリングすることができる。メモリーセルの記憶又は書き込み手続き時の第1のスイッチの構成に依存して、対応するMOSキャパシターが、破壊されるか又は完全性を維持するかのどちらかになる。その後、読み込みプロセスでは、MOSキャパシターの可動性を検出又はサンプリングすることができる。これによって、情報ビットが表される。
【0010】
更なる一実施形態によれば、メモリーセルは、MOSキャパシターに読み出し電圧(VDD)をかけるために第2のスイッチを有する。この読み出し電圧は、通常、破過電圧と比較して低い振幅を有する。読み出し電圧は、MOSキャパシターを帯電又は探査(プローブ)するようにはたらく。通常、第2のスイッチは、MOSキャパシターのVDD電圧供給源とn型ゲートの間に位置する。第2のスイッチを閉じると、対応する読み出し電圧を、MOSキャパシターに、特に、そのn型ゲートに供給する。
【0011】
更なる一実施形態によれば、メモリーセルは、さらに、MOSキャパシターのn型ゲートに接続可能な読み出しユニットを有する。通常、読み出しユニット及び第2のスイッチは、MOSキャパシターのn型ゲートに並列に接続される。この手法によって、読み出しユニットは、第2のスイッチの構成に関係なく、MOSキャパシターのn型ゲートに恒久的に接続されることができる。
【0012】
読み出しユニットによって、MOSキャパシターの電気的なふるまい、したがって、その可動性又は機能を、検出又は決定することができる。読み出しユニットは、通常、読み出しフリップフロップなどのような標準的な電子部品を有することができる。
【0013】
更なる一実施形態によれば、第2のスイッチを閉じて、読み出し電圧によってMOSキャパシターを帯電させることできる。読み出し手続きを初期化するために、第2のスイッチが、通常、所定の時間の間閉じられる。その後、与えられた電荷がMOSキャパシターに蓄え続けられるように、第2のスイッチは開くことがあり、開くことができる。
【0014】
更なる一実施形態によれば、読み出しユニットは、第2のスイッチが開いてから所定の時間Δtの後にMOSキャパシターをサンプリングするように動作可能である。通常、MOSキャパシターのサンプリングは、様々なステップによって行われる。第1のステップにおいて、第2のスイッチが閉じて、MOSキャパシターを帯電させる。その後、第2のスイッチが再び開かれる。その後、第2のスイッチが開かれた後、読み出しユニットが実際にMOSキャパシターをサンプリング又は探査する前に、所定の時間が経過する。MOSキャパシターの読み出し電圧から切断することと、MOSキャパシターのサンプリングとの間に所定の時間を待つことによって、書き込み手続き時にMOSキャパシターが破過電圧によって損傷される際に、帯電が放電することが可能になる。
【0015】
書き込み手続き時に特定のMOSキャパシターに実際に破過電圧がかかると、MOSキャパシターは、所定の時間Δtにわたって電荷を記憶することができなくなる。結果として、MOSキャパシターをサンプリングする場合、読み出しユニットは、書き込み手続き時に破過電圧をかけられていないMOSキャパシターのサンプリングと比較して、対応する大きさの電荷を取り出すことができない。
【0016】
このようにして、幾分単純でコスト効率が良い読み出しユニットを実装することができる。これは、所定の時間Δtにわたって読み出し電圧から切断された時に、MOSキャパシターが所定の大きさの電荷を有するかどうかを検出するためにまさに動作可能である。
【0017】
別の一実施形態によれば、第1のスイッチが開いている場合にのみ第2のスイッチを閉じることできる。この手法によって、読み込み手続きは、以前の書き込み手続きから正確に分離することができる。
【0018】
更なる一実施形態によれば、第1のスイッチはカスコード型のスイッチを有する。この手法によって、第1のスイッチは、比較的高いブレークスルー電圧をかけられても、動作可能に維持される。カスコード型のスイッチは2段又は複数段のスイッチであり、通常、一連のMOSFETトランジスターによって実装される。第1のスイッチとしてカスコード型のスイッチを利用することによって、比較的高いブレークスルー電圧がかけられても、第1のスイッチは完全性を維持する。
【0019】
更なる一実施形態では、メモリーセルは、第3のスイッチと直列に抵抗を有する。この抵抗及び第3のスイッチの直列接続は、通常、MOSキャパシターと並列に接続する。抵抗によって、及び第3のスイッチによって、書き込み手続き時にかけられた比較的大きな破過電圧から読み出しユニットを保護することができる。通常、第3のスイッチは、一端がアースに接続され、他端が抵抗に接続される。
【0020】
第3のスイッチから遠い方の抵抗の反対の端は、通常、MOSキャパシターのn型ゲートにつながっている。このようにして、比較的高いブレークスルー電圧をかけることによって発生する電流が、抵抗を通り抜け、読み出しユニットを損傷せず、破壊しない。
【0021】
更なる一実施形態によれば、第3のスイッチは第1のスイッチにつながれる。このようにして、第3のスイッチ及び第1のスイッチは同一電位で動作可能とすることができる。また、第3のスイッチは、一般に、メモリーセルの書き込み動作時に、第1のスイッチが閉じているか否かとは独立に、閉じることできる。この手法によって、破過電圧がMOSキャパシターにかけられるか否かにかかわらず、比較的高い破過電圧から読み出しユニットを保護することができる。
【0022】
まだ別の一実施形態では、MOSキャパシターは、薄層酸化物キャパシターである。通常、MOSキャパシターは、180nm技術で設計される。MOSキャパシターは、幾分薄く、小型で、コスト効率が高い構造を有する。また、メモリーセルは、一度のみプログラム可能(ワンタイムプログラマブル)なメモリーセルである。MOSキャパシターをまたがるように破過電圧をかけると、MOSキャパシターの内部構造が、不可逆的に、かつ、恒久的に変わる。最初の書き込み手続きの後、メモリーセルは、一又は連続する一連の読み出し手続きのみを行うように動作可能である。
【0023】
更なる一態様において、本発明は、さらに、上記のような複数のメモリーセルを有するメモリー素子に関する。メモリーセルはそれぞれ、前記少なくとも第1のスイッチを有し、これによって、メモリーセルはそれぞれ、個々が1ビット又は0ビットを記憶するように構成することができる。1ビットは、書き込み手続き時にMOSキャパシターをまたがるように破過電圧を加えないことによって得られることができる。他方、0ビットは、第1のスイッチを閉じることによってMOSキャパシターをまたがるように破過電圧を実際にかけることによって得ることができる。しかし、このような0ビットと1ビットの、損傷していないMOSキャパシターと損傷していないMOSキャパシターへの割り当ては、読み出しユニットの設定及び構成によって逆にすることができる。
【0024】
nメモリーセルの行の実装によって、nビットの情報を、一度のみプログラム可能なメモリーデバイスに記憶することができる。
【0025】
更なる態様によれば、本発明は、さらに、上記のようなメモリーセルに少なくとも1ビットを記憶し読み出す方法に関する。ビットの記憶は、対応するメモリーセルのMOSキャパシターのn型ゲート及びn型ウェルをまたがるように破過電圧をかけるように第1のスイッチを閉じるステップを少なくとも有する。メモリーセルから以前に記憶されたビットを読み込むことは、本方法の別の一実施形態によって得ることができる。
読み込みについては、本方法は、
前記MOSキャパシターを帯電させるために、前記MOSキャパシターに読み出し電圧をかけるステップと、
前記読み出し電圧から前記MOSキャパシターを切断するステップと、及び
前記MOSキャパシターが前記読み出し電圧から切断されてから所定の時間後に、読み出しユニットによって前記MOSキャパシターをサンプリングするステップとを有する。
【0026】
このように、読み出し手続きは、MOSキャパシターの可動性を検出するようにはたらく。MOSキャパシターが変化してから所定の時間Δtの経過後のMOSキャパシターのサンプリングによって、このMOSキャパシターが以前の書き込み手続き時に損傷されたか否かが明らかになる。
【0027】
なお、一般に、メモリーセルにおける少なくとも1ビットを記憶し読み出す方法は、メモリーセルに、そして、上記のようなメモリー素子に直接関係している。したがって、メモリーセル及びメモリー素子に関連して上で記したすべての特徴及び問題は、少なくとも1ビットをメモリーセルに又はメモリーセルから記憶し読み込む方法にも等しく適用することができ、逆も適用することができる。
【0028】
n型ゲート及びn型ウェルベースのMOSキャパシターを使用することによって、導電性の破過構造がその金属酸化物層に設けられた場合に、MOSキャパシターが十分に明確な導電性のふるまいを示すという特定の長所を有する。他の種類のMOSキャパシターでは、寄生トランジスター又は寄生ダイオードの効果によって、MOSキャパシターにおいて、読み出し手続き時に正確で単純なMOSキャパシターの読み出し及びサンプリングを妨害し減殺するような効果を発揮させることができる。
【0029】
また、n型ゲート及びn型ウェルのMOSキャパシターに基づくメモリーセルは、幾分堅牢であり安定している。第1のテストでは、8.8Vの破過電圧が2ミリ秒にわたってかけられ、これによって、MOSキャパシターをまたがる十分に明確な導電性の破過構造が確立された。1週間250℃の高温でメモリーセル又はMOSキャパシターを保持することによっても、MOSキャパシターの導電性の破過構造及び電気的なふるまいにおいて、検出できる劣化をもたらさなかった。このようにして、幾分温度耐性があり、堅牢なメモリーセル及びこれに対応するメモリー素子を実装することができる。
【0030】
以下では、本発明の様々な実施形態を、図面を参照して説明する。
【図面の簡単な説明】
【0031】
図1】本発明に係るメモリーセルにおいて使用されるMOSキャパシターの内部構造を概略的に示す。
図2】書き込み動作時に2ビットのメモリー素子を形成する2つのメモリーセルを示す。
図3】読み出し手続きの第1のステップ時の図2のメモリー素子を示す。
図4】読み出し手続きの第2ステップ時の図3のメモリー素子を示す。
図5】メモリーセル又はメモリー素子の書き込み及び読み出し方法のフローチャートを示す。
【発明を実施するための形態】
【0032】
図2に示すメモリー素子10は、2つのメモリーセル12及び112を有する。図1において、メモリーセル12をより詳細な図で示す。メモリーセル12は、n型ゲート16とn型ウェル18を特色として有するMOSキャパシター14を有する。n型ウェル18は、図1に示すアース(VSS)に接続される。MOSキャパシター14のn型ゲート16は、電圧源13に、そして、読み出しユニット40に接続可能である。電圧源13によって、破過電圧(VM)を、n型ゲート16及びn型ウェル18をまたがるようにかけることができる。破過電圧は、n型ゲート16とn型ウェル18の間に位置する酸化物層20を破壊するほどに高い電圧が選択される。
【0033】
結果として、恒久的な導電性の破過構造22が、n型ゲート16とn型ウェル18の間で形成され、これによって、n型ゲート16とn型ウェル18の間で導電性の相互接続が設けられる。すなわち、n型ゲート16に破過電圧をかけることによって、十分に明確な方法でMOSキャパシター14が破壊される。
【0034】
MOSキャパシター14のこの恒久的で、したがって不可逆的な改変は、その後で、読み出しユニット40によってサンプリングされて、対応するメモリーセル12に0ビット又は1ビットを割り当てることになる。
【0035】
図2では、2つのメモリーセル12及び112を有するメモリー素子10が示されている。2つのメモリーセル12及び112は実質的に等しい。したがって、以下においては、メモリーセル12の内部構造のみを、より詳しく説明する。メモリーセル12は、MOSキャパシター14を有し、これは、そのn型ウェル18でアースに接続される。MOSキャパシター14のn型ゲート16は、スイッチ30に接続され、これは次に、電圧供給源13に接続される。
【0036】
第1のスイッチ30に加えて、そしてこれと並列に、抵抗34が設けられている。この抵抗34は、第3のスイッチ36を介してアースに接続される。第3のスイッチ36と抵抗34の間には、読み出しユニット40に接続されるノードが位置する。この特定のノード38は、さらに、第2のスイッチ32に接続され、これによって、読み出し電圧(VDD)をMOSキャパシター14のn型ゲート16に供給することができる。
【0037】
図2に示すように、書き込み手続き時には、2つのメモリーセル12及び112の第3のスイッチ36及び136は閉じている。このようにして、第1のスイッチ130を閉じることによってMOSキャパシター114に破過電圧をかけても、読み出しユニット140は影響を受けず、損傷されない。対応する電流が、抵抗134及び閉じたスイッチ136を介してアースに流れる。
【0038】
図2の2つのメモリーセル12及び112を比較することによって、メモリーセル112の第1のスイッチ130のみが閉じていることが明らかになる。結果的に、メモリーセル112のMOSキャパシター114のみが破過電圧(VM)を供給され、これによって、対応するMOSキャパシター114における上記導電性の破過構造22が誘導される。破過電圧に影響されていないメモリーセル12のMOSキャパシター14は、完全性を維持し、その一方で、MOSキャパシター114は十分に明確な制御された方法で破壊されている。
【0039】
図3には、メモリー素子10の読み出し手続きの第1のステップを示した。図2の構成と比べて、第3のスイッチ36及び136は開いている。このようにして、第2のスイッチ32及び132を閉じて、MOSキャパシター14及び114に読み出し電圧(VDD)をかけることができる。したがって、この読み出しを行う第1のステップにおいて、MOSキャパシター14及び114が帯電される。MOSキャパシター114が破壊され、MOSキャパシター14のみが完全性を維持するので、対応するプローブ帯電がMOSキャパシター14においてのみ維持される。以前の書き込み手続き時に設けられた導電性の破過構造22によって、MOSキャパシター114に供給された電荷が、そのn型ウェルを介して流れ出る。
【0040】
その後の読み出しを行う第2のステップでは、第2のスイッチ32及び132は開いている。図4に示すように、この時に、3個のスイッチ30、130、32、132、36、136はすべて開いている。結果として、読み出しユニット40及び140のみが、対応するMOSキャパシター14及び114のn型ゲート16に接続される。図4に示すように、キャパシターとして未だ機能するのはMOSキャパシター14のみであり、したがって、このキャパシター14は以前に蓄えた電荷を未だ保持する。
【0041】
MOSキャパシター14及び114の帯電状態を、読み出しユニット40及び140によってサンプリングし測定することができる。結果として、メモリーセル12の読み出しユニット40によって、数「1」が表される。一方、メモリーセル112の読み出しユニット140は、破壊されたMOSキャパシター114の所定の帯電レベルを検出することができない。結果として、読み出しユニット140は、読み出しユニット40と比較して、異なる情報ビットを表す。
【0042】
本発明は、2つのメモリーセル12及び112のみの実装に限定されるというようなことはまったくない。大規模な一連のメモリーセル12及び112が行に配置されることを思い描くことができる。各メモリーセル12及び112の様々なスイッチを個別に選択的に開いたり閉じるように動作可能な何らかの種類の制御装置によって、様々なスイッチ30、32、36、130、132、136の活性化及び不活性化を制御することができる。
【0043】
図5のフローチャートでは、情報のビットの書き込み及び読み出しの様々なステップを示している。第1のステップ200において、様々なメモリーセル12及び112の選択された第1のスイッチ30及び130が閉じているか又は開いているかの一方であり、第3のスイッチ36、136は閉じている。ここで、第1のスイッチは書き込みスイッチとしてはたらく。その後、図2に示すように、ステップ202において、様々なMOSキャパシター14及び114のn型ゲート16に、破過電圧がかけられる。次のステップ204において、メモリーセル12、112の第1のスイッチ30及び130がすべて開く。同時に又はその後で、第3のスイッチ36及び136も開かれる。すなわち、切断される。その後のステップ206において、読み出しスイッチとしてはたらいている、すべてのメモリーセル12、112の第2のスイッチ32及び132が閉じる。これによって、その後のステップ208において、すべてのメモリーセル12及び112のMOSキャパシター14及び114が帯電される。
【0044】
その後で、ステップ210において、すべてのメモリーセル12及び112の第2のスイッチ32及び132が再び開かれる。ステップ214においてすべてのメモリーセル12及び112のMOSキャパシター14及び114が対応する読み出しユニット40及び140によってサンプリングされる前に、ステップ212において、所定の時間Δtが経過する。この時間Δtは、例えば、約数マイクロ秒であり、この時間Δtの間で、損傷したMOSキャパシター114に供給された荷電が、消えたかもしれないし、飛び去ったかもしれない。プログラムされたものとプログラムされていないものとを電気的に識別することができ、したがって、損傷したMOSキャパシター14及び114と損傷していないMOSキャパシター14及び114とを電気的に識別することができる。
図1
図2
図3
図4
図5