特開 2015-91124 高線形特性を有する低雑音増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-91124(P2015-91124A)

(43)【公開日】2015年5月11日

(54)【発明の名称】高線形特性を有する低雑音増幅器

(51)【国際特許分類】

   H03F 1/32 20060101AFI20150414BHJP

   H03F 1/26 20060101ALI20150414BHJP

   H03F 3/18 20060101ALI20150414BHJP

   H03F 3/68 20060101ALI20150414BHJP

【ＦＩ】

   H03F1/32

   H03F1/26

   H03F3/18

   H03F3/68 B

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

【全頁数】20

(21)【出願番号】特願2014-78501(P2014-78501)

(22)【出願日】2014年4月7日

(31)【優先権主張番号】10-2013-0135010

(32)【優先日】2013年11月7日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】513303968

【氏名又は名称】エフシーアイ インク

(74)【代理人】

【識別番号】110000659

【氏名又は名称】特許業務法人広江アソシエイツ特許事務所

(72)【発明者】

【氏名】コ，ドンヒュン

(72)【発明者】

【氏名】ホワン，ミュンウーン

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA21

5J500AC22

5J500AC26

5J500AC27

5J500AC42

5J500AC96

5J500AF08

5J500AF15

5J500AH08

5J500AH10

5J500AH25

5J500AH30

5J500AH33

5J500AK12

5J500AK14

5J500AM04

5J500AS13

5J500LV07

5J500NG01

5J500NG02

5J500RU01

(57)【要約】      （修正有）

【課題】入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善する高線形特性を有する低雑音増幅器（ＬＮＡ）を提供する。
【解決手段】信号入力部１１０は、入力信号の単一入力を直流ブロッキングのためのキャパシタＣ１、Ｃ２を用いて同じ位相の信号をそれぞれ第１増幅器ｇｍ１の第１電流引込端（ソース）と第２増幅器ｇｍ２の第２電流引出端（ソース）に印加する。低雑音増幅器１００の信号入力部が第１増幅器及び第２増幅器に分けられて入力を受けることは、２次相互変調歪と雑音指数を改善するためである。信号入力部は、第１バイアス回路１１２及び第２バイアス回路１１４を備える。信号入力部の第１バイアス回路及び第２バイアス回路と一つの入力信号がそれぞれ接続される。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１バイアス回路及び第２バイアス回路を有し、前記第１バイアス回路及び前記第２バイアス回路と一つの入力信号がそれぞれ接続されて、前記一つの入力信号及び前記第１バイアス回路の接点において第１駆動信号を発生し、前記一つの入力信号及び前記第２バイアス回路の接点において第２駆動信号を発生する信号入力部と、
第１増幅器と、第２増幅器及び１以上の第３増幅器を有し、前記第１増幅器は前記第１駆動信号を印加されて増幅した第１出力信号を出力し、前記第２増幅器は前記第２駆動信号を印加されて増幅した第２出力信号を出力し、前記第１増幅器の電流引出端と前記第２増幅器の電流引込端が接続された接点に前記第１出力信号と前記第２出力信号の重合信号が出力され、前記第３増幅器は前記重合信号を印加されて増幅した第３出力信号を出力する低雑音増幅器（ＬＮＡ）コアと、
を備えることを特徴とする低雑音増幅器。

【請求項2】

前記第１増幅器は、
第１電流引込端と、第１入力端及び第１電流引出端を有し、前記第１電流引込端に前記第１駆動信号が印加されれば、前記第１駆動信号を増幅した前記第１出力信号を前記第１電流引出端に出力することを特徴とする請求項１に記載の低雑音増幅器。

【請求項3】

前記第２増幅器は、
第２電流引込端と、第２入力端及び第２電流引出端を有し、前記第１電流引出端と前記第２電流引込端が接続され、前記第２電流引出端に前記第２駆動信号が印加されれば、前記第２駆動信号を増幅した前記第２出力信号を前記第２電流引込端に出力することを特徴とする請求項２に記載の低雑音増幅器。

【請求項4】

前記第３増幅器は、
ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器として実現された場合に第３電流引込端と、第３入力端及び第３電流引出端を有し、前記第３電流引出端に前記重合信号を印加されて増幅した前記第３出力信号を前記第３電流引込端に出力することを特徴とする請求項３に記載の低雑音増幅器。

【請求項5】

第４入力端と、第４電流引込端及び第４電流引出端を有し、前記第４入力端と前記第３電流引込端が接続され、前記第４入力端に前記第３出力信号である第４入力信号が印加されれば、前記第４入力信号の位相が反転されて増幅された第４出力信号を前記第４電流引込端に出力することを特徴とする第４増幅器をさらに備え、
前記第４増幅器による差動出力を発生することを特徴とする請求項４に記載の低雑音増幅器。

【請求項6】

インダクタ（Ｌ_３）と可変キャパシタ（Ｃ_３）を有し、前記第３電流引込端と前記インダクタ（Ｌ_３）が接続され、前記インダクタ（Ｌ_３）と前記可変キャパシタ（Ｃ_３）は並列に接続されて負荷を発生する帯域通過フィルタ（ＢＰＦ）をさらに備えることを特徴とする請求項４に記載の低雑音増幅器。

【請求項7】

前記第３増幅器は複数の増幅器を有し、前記複数の増幅器のそれぞれごとに異なる帯域を支援することを特徴とする請求項４に記載の低雑音増幅器。

【請求項8】

前記第３増幅器は、
ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器として実現された場合に第３電流引込端と、第３入力端及び第３電流引出端を有し、前記第３電流引込端に前記重合信号を印加されて増幅した前記第３出力信号を前記第３電流引出端に出力することを特徴とする請求項３に記載の低雑音増幅器。

【請求項9】

第４入力端と、第４電流引込端及び第４電流引出端を有し、前記第４入力端と前記第３電流引出端が接続され、前記第４入力端に前記第３出力信号である第４入力信号が印加されれば、前記第４入力信号の位相が反転されて増幅された第４出力信号を前記第４電流引込端に出力する第４増幅器をさらに備え、
前記第４増幅器による差動出力を発生することを特徴とする請求項８に記載の低雑音増幅器。

【請求項10】

インダクタ（Ｌ_３）と可変キャパシタ（Ｃ_３）を有し、前記第３電流引出端と前記インダクタ（Ｌ_３）が接続され、前記インダクタ（Ｌ_３）と前記可変キャパシタ（Ｃ_３）は並列に接続されて負荷を発生する帯域通過フィルタ（ＢＰＦ）をさらに備えることを特徴とする請求項８に記載の低雑音増幅器。

【請求項11】

前記第３増幅器は複数の増幅器を有し、前記複数の増幅器のそれぞれごとに異なる帯域を支援することを特徴とする請求項８に記載の低雑音増幅器。

【請求項12】

前記第１増幅器と、前記第２増幅器及び第３増幅器は共通ゲート増幅器であって、前記第１入力端と、前記第２入力端及び前記第３入力端はグランドに接地されることを特徴とする請求項１に記載の低雑音増幅器。

【請求項13】

前記第１バイアス回路は、
第１インダクタ（Ｌ_１）及び第１キャパシタ（Ｃ_１）を有し、前記第１インダクタ（Ｌ_１）と直流をブロッキングするための前記第１キャパシタ（Ｃ_１）が並列に接続され、前記第１インダクタ（Ｌ_１）は電源電圧（Ｖ_ＤＤ）またはレギュレータ電圧（Ｖ_ｒｅｇ）に接続されることを特徴とする請求項１に記載の低雑音増幅器。

【請求項14】

前記第２バイアス回路は、
第２インダクタ（Ｌ_２）及び第２キャパシタ（Ｃ_２）を有し、前記第２インダクタ（Ｌ_２）と直流をブロッキングするための前記第２キャパシタ（Ｃ_２）が並列に接続され、前記第２インダクタ（Ｌ_２）はグランド（ＧＮＤ）に接地されることを特徴とする請求項１に記載の低雑音増幅器。

【請求項15】

前記第１増幅器はｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、前記第２増幅器はｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であることを特徴とする請求項１に記載の低雑音増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

この実施形態は、単一入力（Ｓｉｎｇｌｅ Ｉｎｐｕｔ）を受けて差動出力（Ｄｉｆｆｅｒｅｎｔｉａｌ Ｏｕｔｐｕｔ）を発生するバルン（Ｂａｌｕｍ）状に設計された高線形特性を有する低雑音増幅器（ＬＮＡ）に関する。

【背景技術】

【0002】

後述する内容は、単にこの実施形態と関連する背景情報のみを提供するだけであり、従来の技術を構成するものではないことを明らかにしておく。

【0003】

共聴アンテナ式テレビ（ＣＡＴＶ：Ｃｏｍｍｕｎｉｔｙ Ａｎｔｅｎｎａ Ｔｅｌｅｖｉｓｉｏｎ）のアプリケーションの場合、低雑音増幅器（ＬＮＡ：Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）は約５０ＭＨｚ〜１ＧＨｚまでバンドの広範な周波数を入力されて動作せねばならないため、線形性が重視される。

【0004】

２次相互変調歪（ＩＭＤ２：Ｉｎｔｅｒ Ｍｏｄｕｌａｔｉｏｎ Ｄｉｓｔｏｒｔｉｏｎ Ｓｅｃｏｎｄ）と３次相互変調歪（ＩＭＤ３：Ｉｎｔｅｒ Ｍｏｄｕｌａｔｉｏｎ Ｄｉｓｔｏｒｔｉｏｎ Ｔｈｉｒｄ）の性能が複合３次歪（ＣＴＢ：Ｃｏｍｐｏｓｉｔｅ Ｔｒｉｐｌｅ Ｂｅａｔ）／複合２次歪（ＣＳＯ：Ｃｏｍｐｏｓｉｔｅ Ｓｅｃｏｎｄ Ｏｒｄｅｒ Ｂｅａｔ）指標であって、重要な性能の指標となる。２次相互変調歪（ＩＭＤ２）の場合、完全差動回路である低雑音増幅器（ＬＮＡ）構造を有すれば打ち消される項目であるため、３次相互変調歪（ＩＭＤ３）性能のみ合わせればよい。しかしながら、完全差動低雑音増幅器（ＬＮＡ）構造を有するためには位相が異なる両信号を発生せねばならないため、均衡対不均衡（Ｂａｌｕｎ：Ｂａｌａｎｃｅ−ｔｏ−Ｕｎｂａｌａｎｃｅ）を用いることとなる。

【0005】

しかしながら、バルンの入力においてゲインのロスが発生するため、雑音指数（ＮＦ：Ｎｏｉｓｅ Ｆｉｇｕｒｅ）の性能低下が起こる。なお、ゲインロスを低減するバルンの場合、コストが高くつくという問題がある。

【発明の概要】

【発明が解決しようとする課題】

【0006】

この実施形態は、低雑音増幅器（ＬＮＡ）をバルン状に設計して２次相互変調歪（ＩＭ２）を除去し、且つ、入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善する高線形特性を有する低雑音増幅器（ＬＮＡ）を提供して外部バルンを除去してコストの節減を図るところに目的がある。

【課題を解決するための手段】

【0007】

この実施形態の一側面によれば、第１バイアス回路及び第２バイアス回路を有し、前記第１バイアス回路及び前記第２バイアス回路と一つの入力信号がそれぞれ接続されて、前記一つの入力信号及び前記第１バイアス回路の接点において第１駆動信号を発生し、前記一つの入力信号及び前記第２バイアス回路の接点において第２駆動信号を発生する信号入力部と、第１増幅器と、第２増幅器及び１以上の第３増幅器を有し、前記第１増幅器は前記第１駆動信号を印加されて増幅した第１出力信号を出力し、前記第２増幅器は前記第２駆動信号を印加されて増幅した第２出力信号を出力し、前記第１増幅器の電流引出端と前記第２増幅器の電流引込端が接続された接点に前記第１出力信号と前記第２出力信号の重合信号が出力され、前記第３増幅器は前記重合信号を印加されて増幅した第３出力信号を出力する低雑音増幅器（ＬＮＡ）コアと、を備えることを特徴とする低雑音増幅器を提供する。

【0008】

低雑音増幅器に埋め込まれている前記第１増幅器は、第１電流引込端と、第１入力端及び第１電流引出端を有し、前記第１電流引込端に前記第１駆動信号が印加されれば、前記第１駆動信号を増幅した前記第１出力信号を前記第１電流引出端に出力してもよい。

【0009】

低雑音増幅器に埋め込まれている前記第２増幅器は、第２電流引込端と、第２入力端及び第２電流引出端を有し、前記第１電流引出端と前記第２電流引込端が接続され、前記第２電流引出端に前記第２駆動信号が印加されれば、前記第２駆動信号を増幅した前記第２出力信号を前記第２電流引込端に出力してもよい。

【0010】

低雑音増幅器に埋め込まれている前記第３増幅器は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ、Ｎ−Ｃｈａｎｎｅｌ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）増幅器として実現された場合に第３電流引込端と、第３入力端及び第３電流引出端を有し、前記第３電流引出端に前記重合信号を印加されて増幅した前記第３出力信号を前記第３電流引込端に出力してもよい。

【0011】

低雑音増幅器に埋め込まれている第４増幅器は、第４入力端と、第４電流引込端及び第４電流引出端を有し、前記第４入力端と前記第３電流引込端が接続され、前記第４入力端に前記第３出力信号である第４入力信号が印加されれば、前記第４入力信号の位相が反転されて増幅された第４出力信号を前記第４電流引込端に出力してもよい。

【0012】

低雑音増幅器に埋め込まれている帯域通過フィルタ（ＢＰＦ）は、インダクタ（Ｌ_３）と可変キャパシタ（Ｃ_３）を有し、前記第３電流引込端と前記インダクタ（Ｌ_３）が接続され、前記インダクタ（Ｌ_３）と前記可変キャパシタ（Ｃ_３）は並列に接続されて負荷を発生してもよい。

【0013】

低雑音増幅器に埋め込まれている前記第３増幅器がｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である場合、前記第３増幅器は複数の増幅器を有し、前記複数の増幅器のそれぞれごとに異なる帯域を支援してもよい。

【0014】

低雑音増幅器に埋め込まれている前記第３増幅器は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器として実現された場合に第３電流引込端と、第３入力端及び第３電流引出端を有し、前記第３電流引込端に前記重合信号を印加されて増幅した前記第３出力信号を前記第３電流引出端に出力してもよい。

【0015】

低雑音増幅器に埋め込まれている前記第４増幅器は、第４入力端と、第４電流引込端及び第４電流引出端を有し、第３増幅器がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である場合に前記第４入力端と前記第３電流引出端が接続され、前記第４入力端に前記第３出力信号である第４入力信号が印加されれば、前記第４入力信号の位相が反転されて増幅された第４出力信号を前記第４電流引込端に出力してもよい。なお、低雑音増幅器に埋め込まれている前記第４増幅器による差動出力を発生してもよい。

【0016】

低雑音増幅器に埋め込まれている前記帯域通過フィルタ（ＢＰＦ）は、インダクタ（Ｌ_３）と可変キャパシタ（Ｃ_３）を有し、第３増幅器がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である場合に前記第３電流引出端と前記インダクタ（Ｌ_３）が接続され、前記インダクタ（Ｌ_３）と前記可変キャパシタ（Ｃ_３）は並列に接続されて負荷を発生してもよい。

【0017】

低雑音増幅器は、第３増幅器がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である場合に前記第３増幅器は複数の増幅器を有し、前記複数の増幅器のそれぞれごとに異なる帯域を支援してもよい。

【0018】

前記第１増幅器と、前記第２増幅器及び第３増幅器は共通ゲート増幅器（Ｃｏｍｍｏｎ Ｇａｔｅ Ａｍｐｌｉｆｉｅｒ）であって、前記第１入力端と、前記第２入力端及び前記第３入力端はグランドに接地されてもよい。

【0019】

低雑音増幅器に埋め込まれている前記第１バイアス回路は、第１インダクタ（Ｌ_１）及び第１キャパシタ（Ｃ_１）を有し、前記第１インダクタ（Ｌ_１）と直流をブロッキングするための前記第１キャパシタ（Ｃ_１）が並列に接続され、前記第１インダクタ（Ｌ_１）は電源電圧（Ｖ_ＤＤ）またはレギュレータ（Ｒｅｇｕｌａｔｏｒ）電圧（Ｖ_ｒｅｇ）に接続されてもよい。

【0020】

低雑音増幅器に埋め込まれている前記第２バイアス回路は、第２インダクタ（Ｌ_２）及び第２キャパシタ（Ｃ_２）を有し、前記第２インダクタ（Ｌ_２）と直流をブロッキングするための前記第２キャパシタ（Ｃ_２）が並列に接続され、前記第２インダクタ（Ｌ_２）はグランド（ＧＮＤ）に接地されてもよい。

【0021】

低雑音増幅器に埋め込まれている前記第１増幅器はｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、前記第２増幅器はｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であってもよい。

【発明の効果】

【0022】

以上述べたように、この実施形態によれば、低雑音増幅器（ＬＮＡ）をバルン状に設計して、２次相互変調歪（ＩＭ２）を除去することができる。また、入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善することができ、外部バルンを除去してコストを節減することができる。低雑音増幅器（ＬＮＡ）負荷に帯域通過フィルタ（ＢＰＦ）を用いてミキサーの帯域外ジャマーに対する線形性に対する負担を軽減することができるという効果がある。

【0023】

また、この実施形態によれば、低雑音増幅器（ＬＮＡ）の後端には差動出力が発生するので、２次相互変調歪（ＩＭＤ２）に対して自由になり得るという効果がある。換言すれば、２次相互変調歪（ＩＭＤ２）性能を改善するために一般に完全差動低雑音増幅器（ＬＮＡ）に外部バルンを用いるが、この実施形態によれば、低雑音増幅器（ＬＮＡ）をバルン状に設計して入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善することができ、外部バルンを除去してコストを節減することができる。

【図面の簡単な説明】

【0024】

【図1】図１は、この実施形態による低雑音増幅器（ＬＮＡ）の回路図である。

【図2A】図２Ａは、この実施形態による狭帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。

【図2B】図２Ｂは、この実施形態による狭帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。

【図3A】図３Ａは、この実施形態による広帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。

【図3B】図３Ｂは、この実施形態による広帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。

【発明を実施するための形態】

【0025】

以下、添付図面に基づき、この実施形態による高線形特性を有する低雑音増幅器について詳細に説明する。

【0026】

この実施形態による低雑音増幅器１００は、単一入力を受けて差動出力を発生する「バルン（Ｂａｌｕｍ）」状（バルン型）の低雑音増幅器（ＬＮＡ）である。ここで、「バルン」とは、均衡信号を不均衡信号に変換したり、不均衡信号を均衡信号に変換する回路／構造物を通称する。換言すれば、「バルン」は、特定の素子を指し示すものではなく、均衡−不均衡信号を変換するあらゆるものを指し示す。

【0027】

一般に、外部「バルン」を用いる回路は線形性が重要視されるため、２次相互変調歪（ＩＭ２）をバルンにより除去し、低雑音増幅器１００から完全差動回路として設計する。この場合、バルンのゲインロスに見合う分だけ雑音指数（ＮＦ：Ｎｏｉｓｅ Ｆｉｇｕｒｅ）の性能が低下され、ロスを低減するためのバルンは高コストがかかる。このため、この実施形態による低雑音増幅器１００はバルン状に設計されてコストを節減することができる。低雑音増幅器１００は、２次相互変調歪（ＩＭ２）除去技術と電流再使用増幅技術を用いて入力参照２次インターセプトポイント（ＩＩＰ２）と雑音指数（ＮＦ）を改善することができる。低雑音増幅器１００は、負荷に帯域通過フィルタ（ＢＰＦ）１２６を用いてミキサー１３０の帯域外ジャマーに対する線形性に対する負担を軽減することができる。

【0028】

図１は、この実施形態による低雑音増幅器（ＬＮＡ）の回路図である。

【0029】

この実施形態による低雑音増幅器１００は、信号入力部１１０と、低雑音増幅器（ＬＮＡ）コア１２０及びミキサー１３０を備える。低雑音増幅器１００に埋め込まれている構成要素は、必ずしもこれらに限定されるものではない。

【0030】

以下、この実施形態に記載の各増幅器ｇｍ１〜ｇｍ４について、説明の便宜上、バイアス電流を基準として下記のように定義する。

【0031】

第１増幅器ｇｍ１は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、ゲートと、ドレーン及びソースを備える。第１増幅器ｇｍ１は、バイアス電流を基準として「ソース」を「第１電流引込端」と称し、「ドレーン」を「第１電流引出端」と称し、「ゲート」を「第１入力端」と称する。

【0032】

第２増幅器ｇｍ２は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であり、ゲートと、ドレーン及びソースを備える。第２増幅器ｇｍ２は、バイアス電流を基準として「ソース」を「第２電流引出端」と称し、「ドレーン」を「第２電流引込端」と称し、「ゲート」を「第２入力端」と称する。

【0033】

第３増幅器ｇｍ３は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器またはｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、ゲートと、ドレーン及びソースを備える。第３増幅器ｇｍ３がｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である場合、バイアス電流を基準として「ソース」を「第３電流引出端」と称し、「ドレーン」を「第３電流引込端」と称し、「ゲート」を「第３入力端」と称する。第３増幅器ｇｍ３がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である場合、バイアス電流を基準として「ソース」を「第３電流引込端」と称し、「ドレーン」を「第３電流引出端」と称し、「ゲート」を「第３入力端」と称する。

【0034】

第４増幅器ｇｍ４は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であり、ゲートと、ドレーン及びソースを備える。第４増幅器ｇｍ４は、バイアス電流を基準として「ソース」を「第４電流引出端」と称し、「ドレーン」を「第４電流引込端」と称し、「ゲート」を「第４入力端」と称する。

【0035】

第１増幅器ｇｍ１〜第４増幅器ｇｍ４に埋め込まれているゲートは、ソースとドレーンとの間の電流の流れを制御する。ドレーンは、ソースから供給されたキャリアがチャネル領域を通過して素子の外に放出される端子を意味する。ソースは、電流を運搬するキャリアを供給する。ここで、第１増幅器ｇｍ１の第１入力端と、第２増幅器ｇｍ２の第２入力端及び第３増幅器ｇｍ３の第３入力端は共通のグランドに接続される。

【0036】

信号入力部１１０は、入力信号の単一入力を直流ブロッキングのためのキャパシタ（第１キャパシタＣ_１と第２キャパシタＣ_２）を用いて同じ位相の信号をそれぞれ第１増幅器ｇｍ１の第１電流引込端（ソース）と第２増幅器ｇｍ２の第２電流引出端（ソース）に印加する。低雑音増幅器１００の信号入力部１１０が第１増幅器ｇｍ１及び第２増幅器ｇｍ２に分けられて入力を受けることは、２次相互変調歪（ＩＭＤ２）と雑音指数（ＮＦ）を改善するためである。

【0037】

信号入力部１１０は、第１バイアス回路１１２及び第２バイアス回路１１４を備える。信号入力部１１０の第１バイアス回路１１２及び第２バイアス回路１１４と一つの入力信号がそれぞれ接続される。

【0038】

第１バイアス回路１１２は、第１インダクタＬ_１及び第１キャパシタＣ_１を備える。第１バイアス回路１１２は、第１インダクタＬ_１と並列に接続された直流をブロッキングするための第１キャパシタＣ_１を備える。第１インダクタＬ_１の一方の端は第１キャパシタＣ_１と接続され、第１インダクタＬ_１の他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇに接続される。ここで、電源電圧Ｖ_ＤＤは、バイアス電圧を意味する。信号入力部１１０の一つの入力信号及び第１バイアス回路１１２の接点ＩＮＰにおいて第１駆動信号を発生する。

【0039】

第２バイアス回路１１４は、第２インダクタＬ_２及び第２キャパシタＣ_２を備える。第２バイアス回路１１４は、第２インダクタＬ２と並列に接続された直流をブロッキングするための第２キャパシタＣ_２を備える。第２インダクタＬ_２の一方の端は第２キャパシタＣ_２と接続され、第２インダクタＬ_２の他方の端はグランドＧＮＤに接地される。信号入力部１１０の一つの入力信号及び第２バイアス回路１１４の接点ＩＮＮにおいて第２駆動信号を発生する。

【0040】

低雑音増幅器（ＬＮＡ）コア１２０は、第１増幅器ｇｍ１と、第２増幅器ｇｍ２と、ＢＰＦ１２６及び第４増幅器ｇｍ４を備える。但し、図１に示す低雑音増幅器（ＬＮＡ）コア１２０においては、第３増幅器ｇｍ３を省略して示す。第３増幅器ｇｍ３の詳細については、図２Ａ及び図２Ｂに基づいて説明する。

【0041】

第１増幅器ｇｍ１は、信号入力部１１０の一つの入力信号及び第１バイアス回路１１２の接点ＩＮＰから第１駆動信号を印加されて増幅した第１出力信号を出力する。第２増幅器ｇｍ２は、信号入力部１１０の一つの入力信号及び第２バイアス回路１１４の接点ＩＮＮから第２駆動信号を印加されて増幅した第２出力信号を出力する。第１増幅器ｇｍ１の電流引出端と第２増幅器ｇｍ２の電流引込端が接続された接点Ａに第１出力信号と第２出力信号の重合信号が出力される。ここで、接点Ａから出力された重合信号がミキサー１３０に印加されるか、あるいは、第４増幅器ｇｍ４に印加される。

【0042】

第１増幅器ｇｍ１の第１電流引出端（ドレーン）と第２増幅器ｇｍ２の第１電流引込端（ドレーン）の接点Ａと接続された回路に第３インダクタＬ_３と可変キャパシタＣ_３を用いた帯域通過フィルタ（ＢＰＦ）１２６を設けて既定のバンド以外のバンドをろ過してもよい。帯域通過フィルタ（ＢＰＦ）１２６の詳細については、図２Ａ及び図２Ｂに基づいて説明する。

【0043】

第４増幅器ｇｍ４は、第１増幅器ｇｍ１の第１電流引出端（ドレーン）と第２増幅器ｇｍ２の第２電流引込端（ドレーン）が接続された接点Ａから重合信号が印加されれば、重合信号の位相が反転されて増幅された第４出力信号をミキサー１３０に出力する。第４増幅器ｇｍ４の第４入力端（ゲート）は、第３増幅器ｇｍ３の第３電流引出端（ドレーン）から第３出力信号である第４入力信号が印加されれば、第４入力信号の位相が反転されて増幅された第４出力信号を第４電流引込端（ドレーン）に出力する。第４増幅器ｇｍ４は、位相が１８０°反転され、−１ｄＢのゲインを有する反転特性を有する増幅器である。

【0044】

低雑音増幅器（ＬＮＡ）コア１２０に埋め込まれている各電気的な素子間の接続関係については、図２Ａ、２Ｂ、図３Ａ、３Ｂに基づいて後述する。低雑音増幅器（ＬＮＡ）コア１２０からの出力は、ミキサー１３０に印加される。結果的に、低雑音増幅器（ＬＮＡ）コア１２０においては、接点Ａからの出力と第４増幅器ｇｍ４による出力によって差動出力が発生する。ミキサー１３０は、低雑音増幅器（ＬＮＡ）コア１２０の出力に接続されて低雑音増幅器（ＬＮＡ）コア１２０の出力を受信してミックスする。図１には、低雑音増幅器１００の後端をミキサー１３０として示しているが、低雑音増幅器１００は必ずしもこれに限定されて実現されるものではない。

【0045】

図２Ａ及び図２Ｂは、この実施形態による狭帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。

【0046】

この実施形態による狭帯域のための低雑音増幅器（ＬＮＡ）コア１２０は、第１増幅器ｇｍ１と、第２増幅器ｇｍ２と、第３増幅器ｇｍ３と、帯域通過フィルタ（ＢＰＦ）１２６及び第４増幅器ｇｍ４を備える。低雑音増幅器（ＬＮＡ）コア１２０に埋め込まれている構成要素は、必ずしもこれらに限定されることはない。

【0047】

第１増幅器ｇｍ１は、信号入力部１１０に設けられている一つの入力信号及び第１バイアス回路１１２の接点ＩＮＰから第１駆動信号を印加されて増幅した第１出力信号を出力する。図２Ａ及び図２Ｂに示す第１増幅器ｇｍ１は、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である。第１増幅器ｇｍ１は、第１電流引込端（ソース）と、第１入力端（ゲート）及び第１電流引出端（ドレーン）を備える。第１増幅器ｇｍ１の第１電流引込端（ソース）は、接点ＩＮＰと接続される。第１増幅器ｇｍ１は、第１電流引込端（ソース）に第１駆動信号が印加されれば、第１駆動信号を増幅した第１出力信号を第１電流引出端（ドレーン）に出力する。

【0048】

第２増幅器ｇｍ２は、信号入力部１１０の一つの入力信号及び第２バイアス回路１１４の接点ＩＮＮから第２駆動信号を印加されて増幅した第２出力信号を出力する。図２Ａ及び図２Ｂに示す第２増幅器ｇｍ２は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である。第２増幅器ｇｍ２の第２電流引出端（ソース）は、接点ＩＮＮと接続される。第２増幅器ｇｍ２は、第２電流引込端（ドレーン）と、第２入力端（ゲート）及び第２電流引出端（ソース）を備える。第２増幅器ｇｍ２には、第１増幅器ｇｍ１の第１電流引出端（ドレーン）と第２電流引込端（ドレーン）が接続される。第２増幅器ｇｍ２は、第２電流引出端（ソース）に第２駆動信号が印加されれば、第２駆動信号を増幅した第２出力信号を第２電流引込端（ドレーン）に出力する。

【0049】

第１増幅器ｇｍ１の電流引出端（ドレーン）と第２増幅器ｇｍ２の電流引込端（ドレーン）が接続された接点Ａに第１出力信号と第２出力信号の重合信号が出力される。

【0050】

図２Ａ及び図２Ｂに示す低雑音増幅器１００は、共通ゲート増幅器である第１増幅器ｇｍ１及び第２増幅器ｇｍ２にそれぞれ位相が同じ入力信号を受け取って増幅する。換言すれば、第１増幅器ｇｍ１を用いて、信号入力部１１０の一つの入力信号及び第１バイアス回路１１２の接点ＩＮＰに同じ位相を有する入力信号を印加し、第２増幅器ｇｍ２を用いて、信号入力部１１０の一つの入力信号及び第２バイアス回路１１４の接点ＩＮＮに同じ位相を有する入力信号を印加して増幅する。

【0051】

通常の低雑音増幅器１００は、接点ＩＮＰのみを用いて共通ゲート増幅器であるｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器に入力信号を印加する。共通ゲート増幅器の場合、「１／ｇｍ」とインピーダンスが決定されるため、Ｓ１１（反射ロス）のためのマッチング回路が不要になってコストを節減することができる。しかしながら、Ｓ１１（反射ロス）に起因して増幅器の制限が生じるため、雑音指数（ＮＦ）の性能に限界がある。このため、この実施形態による低雑音増幅器１００においては、雑音指数（ＮＦ）を改善するために、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１をさらに備え、第１増幅器ｇｍ１に入力信号を印加して増幅された信号が出力されるようにする。

【0052】

この実施形態による低雑音増幅器１００は、図２Ａ及び図２Ｂに示すように、接点ＩＮＰから入力信号を印加されるｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１をさらに備えることにより、接点ＩＮＮから入力信号を印加されるｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第２増幅器ｇｍ２においても電流を再使用して電流の増大なしに増幅器の増幅大きさをさらに向上させることができて、Ｓ１１（反射ロス）の変化を極力抑え、雑音指数（ＮＦ）の性能を向上させることができる。また、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１とｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第２増幅器ｇｍ２のデバイス特性を用いて２次相互変調歪（ＩＭＤ２）を互いに除去して性能を向上させることができる。

【0053】

第３増幅器ｇｍ３は、第１増幅器ｇｍ１の電流引出端（ドレーン）と第２増幅器ｇｍ２の電流引込端（ドレーン）が接続された接点Ａから重合信号を印加されて増幅した第３出力信号を出力する。第３増幅器ｇｍ３は、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器またはｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器として実現され得る。図２Ａに示す第３増幅器ｇｍ３は、カスコードｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であり、図２Ｂに示す第３増幅器ｇｍ３は、カスコードｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である。

【0054】

図２Ａに示すように、第３増幅器ｇｍ３がｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器として実現された場合、第３電流引込端（ドレーン）と、第３入力端（ゲート）及び第３電流引出端（ソース）を備える。第３増幅器ｇｍ３の第３電流引出端（ソース）は、接点Ａと接続される。第３増幅器ｇｍ３は、第３電流引出端（ソース）に重合信号を印加されて増幅した第３出力信号を第３電流引込端（ドレーン）に出力する。換言すれば、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１とｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第２増幅器ｇｍ２との間にカスコードｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第３増幅器ｇｍ３とＬＣを低雑音増幅器１００の負荷として使用可能な帯域通過フィルタ（ＢＰＦ）１２６を備える。

【0055】

図２Ｂに示すように、第３増幅器ｇｍ３がｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器として実現された場合、第３電流引出端（ドレーン）と、第３入力端（ゲート）及び第３電流引込端（ソース）を備える。第３増幅器ｇｍ３の第３電流引込端（ソース）は接点Ａと接続される。第３増幅器ｇｍ３は、第３電流引込端（ソース）に重合信号を印加されて増幅した第３出力信号を第３電流引出端（ドレーン）に出力する。換言すれば、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第１増幅器ｇｍ１とｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である第２増幅器ｇｍ２との間にカスコードｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器である第３増幅器ｇｍ３とＬＣを低雑音増幅器１００の負荷として使用可能な帯域通過フィルタ（ＢＰＦ）１２６を備える。

【0056】

第１増幅器ｇｍ１と、第２増幅器ｇｍ２及び第３増幅器ｇｍ３は、共通ゲート増幅器である。第１増幅器ｇｍ１の第１入力端（ゲート）と、第２増幅器ｇｍ２の第２入力端（ゲート）及び第３増幅器ｇｍ３の第３入力端（ゲート）は、グランドに接地される。ここで、ゲートが接地されるグランドは、交流グランドを意味する。

【0057】

帯域通過フィルタ（ＢＰＦ）１２６は、第３インダクタＬ_３と可変キャパシタＣ_３を備える。帯域通過フィルタ（ＢＰＦ）１２６は、低雑音増幅器１００の出力から帯域外信号をろ過して低雑音増幅器１００の２次相互変調歪（ＩＭＤ２）の性能を向上させる役割を果たす。帯域通過フィルタ（ＢＰＦ）１２６の可変キャパシタＣ_３を制御してより広いバンドを支援することができる。

【0058】

図２Ａに示すように、帯域通過フィルタ（ＢＰＦ）１２６がｎチャネル金属酸化膜半導体（ＮＭＯＳ）として実現された第３増幅器ｇｍ３と接続される場合、帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３の一方の端は第３増幅器ｇｍ３の第３電流引込端（ドレーン）と接続され、第３インダクタＬ_３の他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇに接続される。帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３は可変キャパシタＣ_３と並列に接続されて負荷を発生する。

【0059】

図２Ｂに示すように、帯域通過フィルタ（ＢＰＦ）１２６がｐチャネル金属酸化膜半導体（ＰＭＯＳ）として実現された第３増幅器ｇｍ３と接続される場合、帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３の一方の端は第３増幅器ｇｍ３の第３電流引出端（ドレーン）と接続され、第３インダクタＬ_３の他方の端はグランドに接地される。帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３は、可変キャパシタＣ_３と並列に接続されて負荷を発生する。

【0060】

第４増幅器ｇｍ４は、第４入力端（ゲート）と、第４電流引込端（ドレーン）及び第４電流引出端（ソース）を備える。

【0061】

図２Ａに示すように、第４増幅器ｇｍ４がｎチャネル金属酸化膜半導体（ＮＭＯＳ）として実現された第３増幅器ｇｍ３と接続される場合、第４増幅器ｇｍ４の第４入力端（ゲート）は第３増幅器ｇｍ３の第３電流引込端（ドレーン）と接続される。第４増幅器ｇｍ４の第４入力端（ゲート）は、第３増幅器ｇｍ３の第３電流引込端（ドレーン）から第３出力信号である第４入力信号が印加されれば、第４入力信号の位相が反転されて増幅された第４出力信号を第４電流引込端（ドレーン）に出力する。第４増幅器ｇｍ４の第４電流引込端（ドレーン）は第１抵抗Ｒ１の一方の端と接続され、第１抵抗Ｒ１の他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇと接続される。第４増幅器ｇｍ４の第４電流引出端（ソース）は第２抵抗Ｒ２の他方の端と接続され、第２抵抗Ｒ２の他方の端はグランドと接続される。

【0062】

図２Ｂに示すように、第４増幅器ｇｍ４がｐチャネル金属酸化膜半導体（ＰＭＯＳ）として実現された第３増幅器ｇｍ３と接続される場合、第４増幅器ｇｍ４の第４入力端（ゲート）は第３増幅器ｇｍ３の第３電流引出端（ドレーン）と接続される。第４増幅器ｇｍ４の第４入力端（ゲート）は、第３増幅器ｇｍ３の第３電流引出端（ドレーン）から第３出力信号である第４入力信号が印加されれば、第４入力信号の位相が反転されて増幅された第４出力信号を第４電流引込端（ドレーン）に出力する。第４増幅器ｇｍ４の第４電流引込端（ドレーン）は第１抵抗Ｒ１の一方の端と接続され、第１抵抗Ｒ１の他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇと接続される。第４増幅器ｇｍ４の第４電流引出端（ソース）は第２抵抗Ｒ２の他方の端と接続され、第２抵抗Ｒ２の他方の端はグランドと接続される。

【0063】

低雑音増幅器１００は、第４増幅器ｇｍ４によって差動出力を発生する。換言すれば、低雑音増幅器１００は、第３増幅器ｇｍ３による出力ＯＵＴＰを発生するだけではなく、第４増幅器ｇｍ４において位相が反転された出力ＯＵＴＭが発生するため、結果的に差動出力が発生するのである。

【0064】

図３Ａ及び図３Ｂは、この実施形態による広帯域のための低雑音増幅器（ＬＮＡ）コアの回路図である。

【0065】

この実施形態による広帯域のための低雑音増幅器（ＬＮＡ）コア１２０は、第１増幅器ｇｍ１と、第２増幅器ｇｍ２と、複数の増幅器ｇｍ３〜ｇｍＮ及び１以上の帯域通過フィルタ（ＢＰＦ）１２６を備える。低雑音増幅器（ＬＮＡ）コア１２０に埋め込まれている構成要素は、必ずしもこれらに限定されることはない。

【0066】

図３Ａは、図２Ａに示す帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３が一つの値をもって約５０ＭＨｚ〜１ＧＨｚまでカバーするには無理があるため、それぞれインダクタＬ_３〜Ｌ_Ｎ値を分けて広帯域を支援することができる。カスコードｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器である複数の増幅器ｇｍ３〜ｇｍＮの直流バイアス値を制御してＯＮ／ＯＦＦしてバンドを分けて支援することができる。例えば、約５０ＭＨｚのバンドを支援するためには、大きな値のインダクタが必要になるため、低周波数バンドに対しては抵抗（図３Ａの第３抵抗Ｒ_３）の負荷を用いることができる。２次相互変調歪（ＩＭＤ２）の性能が相対的に重要ではない回路に対しては、抵抗（図３Ａの第３抵抗Ｒ_３）の負荷のみを用いることができる。

【0067】

図３Ａに示す複数の増幅器ｇｍ３〜ｇｍＮのそれぞれは、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）増幅器であり、複数の増幅器のそれぞれごとに異なる帯域を支援する。

【0068】

図３Ａに示す複数の増幅器のうち第３増幅器ｇｍ３は、第３電流引込端（ドレーン）と、第３入力端（ゲート）及び第３電流引出端（ソース）を備える。第３増幅器ｇｍ３の第３電流引出端（ソース）は、接点Ａと接続される。第３増幅器ｇｍ３は、第３電流引出端（ソース）に重合信号を印加されて増幅した第３出力信号を第３電流引込端（ドレーン）に出力する。第３増幅器ｇｍ３の第３電流引込端（ドレーン）は、第３抵抗Ｒ３の一方の端と接続され、第３抵抗Ｒ３の他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇと接続される。ここで、第３抵抗Ｒ３を用いた負荷が存在する。

【0069】

図３Ａに示す複数の増幅器のうち第４増幅器ｇｍ４は、第４電流引込端（ドレーン）と、第４入力端（ゲート）及び第４電流引出端（ソース）を備える。第４増幅器ｇｍ４の第４電流引出端（ソース）は、接点Ａと接続される。第４増幅器ｇｍ４は、第４電流引出端（ソース）に重合信号を印加されて増幅した第４出力信号を第４電流引込端（ドレーン）に出力する。第４増幅器ｇｍ４の第４電流引込端（ドレーン）は、第３インダクタＬ_３の一方の端と接続され、第３インダクタＬ_３の他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇと接続される。

【0070】

帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３の一方の端は第３増幅器ｇｍ３の第３電流引込端（ドレーン）と接続され、第３インダクタＬ_３の他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇに接続される。帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３は可変キャパシタＣ_３と並列に接続されて負荷を発生する。

【0071】

図３Ａに示す複数の増幅器のうち第Ｎ増幅器ｇｍ４は、第Ｎ電流引込端（ドレーン）と、第Ｎ入力端（ゲート）及び第Ｎ電流引出端（ソース）を備える。第Ｎ増幅器ｇｍ４の第Ｎ電流引出端（ソース）は、接点Ａと接続される。第Ｎ増幅器ｇｍ４は、第Ｎ電流引出端（ソース）に重合信号を印加されて増幅した第Ｎ出力信号を第Ｎ電流引込端（ドレーン）に出力する。第Ｎ増幅器ｇｍ４の第Ｎ電流引込端（ドレーン）は第ＮインダクタＬ_Ｎの一方の端と接続され、第ＮインダクタＬ_Ｎの他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇと接続される。

【0072】

帯域通過フィルタ（ＢＰＦ）１２６の第ＮインダクタＬ_Ｎの一方の端は第３増幅器ｇｍ３の第３電流引込端（ドレーン）と接続され、第ＮインダクタＬ_Ｎの他方の端は電源電圧Ｖ_ＤＤまたはレギュレータ電圧Ｖ_ｒｅｇに接続される。帯域通過フィルタ（ＢＰＦ）１２６の第ＮインダクタＬ_Ｎは可変キャパシタＣ_Ｎと並列に接続されて負荷を発生する。

【0073】

図３Ｂにおいて、複数の増幅器ｇｍ３〜ｇｍＮのそれぞれはｐチャネル金属酸化膜半導体（ＰＭＯＳ）増幅器であり、複数の増幅器ｇｍ３〜ｇｍＮのそれぞれごとに異なる帯域を支援する。

【0074】

図３Ｂに示す複数の増幅器のうち第３増幅器ｇｍ３は、第３電流引込端（ソース）と、第３入力端（ゲート）及び第３電流引出端（ドレーン）を備える。第３増幅器ｇｍ３の第３電流引込端（ソース）は、接点Ａと接続される。第３増幅器ｇｍ３は、第３電流引込端（ソース）に重合信号を印加されて増幅した第３出力信号を第３電流引出端（ドレーン）に出力する。第３増幅器ｇｍ３の第３電流引出端（ドレーン）は第３抵抗Ｒ_３の一方の端と接続され、第３抵抗Ｒ_３の他方の端はグランドと接地される。ここで、第３抵抗Ｒ_３を用いた負荷が存在する。

【0075】

図３Ｂに示す複数の増幅器のうち第４増幅器ｇｍ４は、第４電流引込端（ソース）と、第４入力端（ゲート）及び第４電流引出端（ドレーン）を備える。第４増幅器ｇｍ４の第４電流引込端（ソース）は、接点Ａと接続される。第４増幅器ｇｍ４は、第４電流引込端（ソース）に重合信号を印加されて増幅した第４出力信号を第４電流引出端（ドレーン）に出力する。第４増幅器ｇｍ４の第４電流引出端（ドレーン）は第３インダクタＬ_３の一方の端と接続され、第３インダクタＬ_３の他方の端はグランドと接地される。

【0076】

帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３の一方の端は第４増幅器ｇｍ４の第４電流引出端（ドレーン）と接続され、第３インダクタＬ_３の他方の端はグランドに接地される。帯域通過フィルタ（ＢＰＦ）１２６の第３インダクタＬ_３は可変キャパシタＣ_３と並列に接続されて負荷を発生する。

【0077】

図３Ｂに示す複数の増幅器のうち第Ｎ増幅器ｇｍ４は、第Ｎ電流引込端（ソース）と、第Ｎ入力端（ゲート）及び第Ｎ電流引出端（ドレーン）を備える。第Ｎ増幅器ｇｍ４の第Ｎ電流引込端（ソース）は、接点Ａと接続される。第Ｎ増幅器ｇｍ４は、第Ｎ電流引込端（ソース）に重合信号を印加されて増幅した第Ｎ出力信号を第Ｎ電流引出端（ドレーン）に出力する。第Ｎ増幅器ｇｍ４の第Ｎ電流引出端（ドレーン）は第ＮインダクタＬ_Ｎの一方の端と接続され、第ＮインダクタＬ_Ｎの他方の端はグランドと接地される。

【0078】

帯域通過フィルタ（ＢＰＦ）１２６の第ＮインダクタＬ_Ｎの一方の端は第Ｎ増幅器ｇｍ４の第Ｎ電流引出端（ドレーン）と接続され、第ＮインダクタＬ_Ｎの他方の端はグランドに接地される。帯域通過フィルタ（ＢＰＦ）１２６の第ＮインダクタＬ_Ｎは可変キャパシタＣＮと並列に接続されて負荷を発生する。

【0079】

以上の説明は、この実施形態の技術思想を例示的に説明したものに過ぎず、この実施形態が属する技術分野において通常の知識を有する者であれば、この実施形態の本質的な特性から逸脱しない範囲内において種々の修正及び変形が可能である。よって、この実施形態は、この実施形態の技術思想を限定するためのものではなく、説明するためのものであり、このような実施形態によってこの実施形態の技術思想の範囲が限定されることはない。この実施形態の保護範囲は、下記の請求範囲によって解釈さるべきであり、これと同じ範囲内にあるあらゆる技術思想は、この実施形態の権利範囲に含まれるものと解釈さるべきである。

【符号の説明】

【0080】

１１０：信号入力部
１１２：第１バイアス回路
１１４：第２バイアス回路
１２０：低雑音増幅器（ＬＮＡ）コア
１２６：帯域通過フィルタ（ＢＰＦ）
１３０：ミキサー

【図1】

【図2A】

【図2B】

【図3A】

【図3B】