特開 2015-95525 半導体回路装置の製造方法および半導体回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2015-95525(P2015-95525A)

(43)【公開日】2015年5月18日

(54)【発明の名称】半導体回路装置の製造方法および半導体回路装置

(51)【国際特許分類】

   H01L 21/8236 20060101AFI20150421BHJP

   H01L 27/088 20060101ALI20150421BHJP

   H01L 21/822 20060101ALI20150421BHJP

   H01L 27/04 20060101ALI20150421BHJP

   H01L 21/82 20060101ALI20150421BHJP

   G05F 3/24 20060101ALI20150421BHJP

【ＦＩ】

   H01L27/08 311A

   H01L27/04 H

   H01L27/04 B

   H01L21/82 D

   G05F3/24 Z

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

【全頁数】18

(21)【出願番号】特願2013-233477(P2013-233477)

(22)【出願日】2013年11月11日

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(71)【出願人】

【識別番号】503361400

【氏名又は名称】独立行政法人 宇宙航空研究開発機構

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】渡辺 泰正

(72)【発明者】

【氏名】久保山 智司

(72)【発明者】

【氏名】池田 直美

【テーマコード（参考）】

5F038

5F048

5F064

5H420

【Ｆターム（参考）】

5F038BB02

5F038BH19

5F038DT12

5F038EZ20

5F048AB08

5F048AC02

5F048BA01

5F048BB03

5F048BB14

5F048BB15

5F048BB18

5F048BD10

5F048BE09

5F048BF15

5F048BF16

5F048BG11

5F064BB31

5F064CC09

5F064DD09

5F064DD36

5H420NA27

5H420NB02

5H420NB12

5H420NE21

(57)【要約】

【課題】宇宙空間で用いる基準電圧回路装置であって、基準電圧のばらつきを低減することができる半導体回路装置の製造方法および半導体回路装置を提供すること。
【解決手段】まず、デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴからなる基準電圧回路装置を作製する。ついで、デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴの、それぞれのしきい値電圧を測定する。ついで、放射線照射後に、再度、デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴの、それぞれのしきい値電圧を測定する。ついで、デプレッション型ＭＯＳＦＥＴおよびエンハンスメント型ＭＯＳＦＥＴの、放射線照射後のしきい値電圧の変動量を算出する。ついで、しきい値電圧の変動量に基づいて、宇宙空間で用いる好適な素子寸法を有する基準電圧回路装置を作製する。
【選択図】図４

【特許請求の範囲】

【請求項1】

デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴとが直列に接続された半導体回路装置の製造方法であって、
前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのしきい値電圧を測定する第１の測定工程と、
前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴに放射線を照射する照射工程と、
放射線照射後の前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのしきい値電圧を測定する第２の測定工程と、
前記第１の測定工程および第２の測定工程によって測定された複数のしきい値電圧に基づいて、前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとの接続点および該エンハンスメント型ＭＯＳＦＥＴのソース間の電位差が、放射線が照射される前と放射線が照射されている状態のときとで等しくなる素子寸法を算出する算出工程と、
前記算出工程によって算出された前記素子寸法に調整した前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴを作製する作製工程と、
を含むことを特徴とする半導体回路装置の製造方法。

【請求項2】

前記算出工程では、前記デプレッション型ＭＯＳＦＥＴのチャネル長または前記エンハンスメント型ＭＯＳＦＥＴのチャネル長を算出することを特徴とする請求項１に記載の半導体回路装置の製造方法。

【請求項3】

前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのゲート酸化膜の厚さは１０ｎｍ以上であることを特徴とする請求項１または２に記載の半導体回路装置の製造方法。

【請求項4】

前記作製工程では、前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとを同一基板上に集積することを特徴とする請求項１〜３のいずれか一つに記載の半導体回路装置の製造方法。

【請求項5】

前記デプレッション型ＭＯＳＦＥＴのソースおよびゲートは、前記エンハンスメント型ＭＯＳＦＥＴのドレインおよびゲートに接続されており、
前記デプレッション型ＭＯＳＦＥＴのドレインは高電位側端子に接続されており、
前記エンハンスメント型ＭＯＳＦＥＴのソースは低電位側端子に接続されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体回路装置の製造方法。

【請求項6】

デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴとが直列に接続された半導体回路装置であって、
前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとの接続点および該エンハンスメント型ＭＯＳＦＥＴのソース間の電位差を、放射線が照射されている状態のときに、放射線が照射される前の電位差に近づけた素子寸法とされ、
前記素子寸法は、放射線が照射されている状態の前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのしきい値電圧の変動量に基づいた寸法であることを特徴とする半導体回路装置。

【請求項7】

前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとの接続点および該エンハンスメント型ＭＯＳＦＥＴのソース間の電位差が、放射線が照射される前と放射線が照射されている状態のときとで等しい素子寸法を有することを特徴とする請求項６に記載の半導体回路装置。

【請求項8】

前記素子寸法は、前記デプレッション型ＭＯＳＦＥＴのチャネル長または前記エンハンスメント型ＭＯＳＦＥＴのチャネル長であることを特徴とする請求項６または７に記載の半導体回路装置。

【請求項9】

前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのゲート酸化膜の厚さは１０ｎｍ以上であることを特徴とする請求項６〜８のいずれか一つに記載の半導体回路装置。

【請求項10】

前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとは同一基板上に集積されていることを特徴とする請求項６〜９のいずれか一つに記載の半導体回路装置。

【請求項11】

前記デプレッション型ＭＯＳＦＥＴのソースおよびゲートは、前記エンハンスメント型ＭＯＳＦＥＴのドレインおよびゲートに接続されており、
前記デプレッション型ＭＯＳＦＥＴのドレインは高電位側端子に接続されており、
前記エンハンスメント型ＭＯＳＦＥＴのソースは低電位側端子に接続されていることを特徴とする請求項６〜１０のいずれか一つに記載の半導体回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体回路装置の製造方法および半導体回路装置に関する。

【背景技術】

【0002】

ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）／ＤＣコンバータＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などの回路動作を安定させるために、所定の基準電圧を出力する基準電圧回路装置が用いられる。基準電圧回路装置の回路構成として、ダイオードと抵抗素子を直列に接続したバンドギャップレファレンス方式や、２つのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を直列に接続した方式が公知である。

【0003】

バンドギャップレファレンス方式の基準電圧回路装置は、温度変動が小さく、かつ耐放射線性のうちのトータルドーズ（ＴＩＤ：Ｔｏｔａｌ Ｉｏｎｉｓｉｎｇ Ｄｏｓｅ）耐量が大きい等の長所を有する反面、消費電力が大きく、かつ初期特性のばらつきが大きい等の短所がある。

【0004】

一方、２つのＭＯＳＦＥＴを直列に接続した方式の基準電圧回路装置は、消費電力や初期特性のばらつきが小さく、かつ耐放射線性のうちシングルイベント特性（ＳＥＥ：Ｓｉｇｌｅ Ｅｖｅｎｔ Ｅｆｆｅｃｔ）が優れている等の長所を有する反面、温度変動が大きく、かつＴＩＤ耐量が小さい等の短所がある。

【0005】

上述した基準電圧回路装置を、放射線の照射量が多い例えば宇宙空間などで用いる場合、耐放射線性のうちＴＩＤ特性およびＳＥＥ特性が優れていることが重要である。ここで、ＴＩＤ特性とは、ゲート酸化膜に放射線が照射されている状態のときに、ゲート酸化膜内に電子・正孔対が発生し、電子または正孔がゲート酸化膜内のシリコンとの界面に固定電荷となって蓄積される現象をいう。例えば、ゲート酸化膜に正のバイアス電圧が印加された場合には、正孔がゲート酸化膜内のシリコンとの界面に移動して、正の固定電荷となって蓄積される。その結果、ｎ型ＭＯＳＦＥＴでは、しきい値電圧が低下し、ソース電極とドレイン電極間のリーク電流が増加する。

【0006】

ＳＥＥ特性とは、宇宙から飛散してくる陽子や重粒子などの高エネルギー粒子がシリコン基板に入射したときに、その飛跡に沿って高密度の電子・正孔対の集合体であるプラズマフィラメントが形成される現象をいう。例えば、半導体装置内に形成されたウェルが正電位を有する場合、導電体であるプラズマフィラメントを通じてウェルと基板が短絡する。その時間はピコ秒オーダーである。

【0007】

バンドギャップレファレンス方式の基準電圧回路装置では、シリコン基板の表面に形成された一本のダイオードと複数の熱起電力の差が正の熱起電力を示すという特性を利用し、ごくわずかな起電力の差を増幅して基準電圧として出力する。このため、基準電圧回路装置内部にＳＥＥ特性によるプラズマフィラメントが形成され、ウェルの電位が基板電位まで低下した場合、ウェルの電位が回復する時間は長くなる傾向にある。このような問題を解消する方法として、シリコン基板の厚さを薄くしてプラズマフィラメントを短縮する方法が提案されているが、コストが増大してしまう。

【0008】

一方、２つのＭＯＳＦＥＴを直列に接続した方式の基準電圧回路装置では、ＴＩＤ特性によってＭＯＳＦＥＴのしきい値電圧が変動する。放射線が照射されることによるＭＯＳＦＥＴのしきい値電圧の変動量は、ゲート酸化膜の厚さに依存する。放射線の吸収線量が１ｋＧｙ（１×１０⁵ＲＡＤ）の場合、ＭＯＳＦＥＴのしきい値電圧の変動量は、ゲート酸化膜の厚さが例えば２０ｎｍで−１００ｍＶ台、ゲート酸化膜の厚さが例えば１０ｎｍで−１０ｍＶ台程度になることが報告されている（例えば、下記特許文献１（第８図）参照）。ゲート酸化膜の厚さを１０ｎｍ程度にすることで、放射線が照射されている状態のときのＴＩＤ特性による問題が解消される。

【0009】

基準電圧回路装置として、デプレッション型のＦＥＴと抵抗手段との直列回路に電源電圧を印加し、上記デプレッション型のＦＥＴと抵抗手段との接続点を出力端子とし、デプレッション型のＦＥＴに流れる電流がこのＦＥＴの定電流特性領域内とするように抵抗手段の値を設定してなる装置が提案されている（例えば、下記特許文献２参照。）。

【0010】

基準電圧回路装置の出力電圧のばらつきを低減した回路装置として、ディプレション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴとが直列接続され、ディプレション型ＭＯＳＦＥＴが高電位側端子に、エンハンスメント型ＭＯＳＦＥＴが低電位側端子にそれぞれ接続され、両ＭＯＳＦＥＴの接続点と両ＭＯＳＦＥＴのゲートとが出力端子に接続されたＭＯＳ基準電圧回路において、ディプレション型ＭＯＳＦＥＴのチャネル領域の表面濃度が、１×１０¹⁶ｃｍ^-3以上で、１×１０¹⁷ｃｍ^-3以下の範囲にある装置が提案されている（例えば、下記特許文献３参照。）。

【0011】

また、別の装置として、次のような装置が提案されている。第１のトランジスタは、ｎ型基板のｐウェル内に形成されたデプレッション型トランジスタであり、ゲートとソースが接続され、サブストレートゲートは接地電圧に接続されている。第２，３のトランジスタは、基板やチャネルドープの不純物濃度が等しく、ｎ型基板のｐウェル内にそれぞれ形成され、第２のトランジスタは高濃度ｎ型ゲートを持ち、第３のトランジスタは高濃度ｐ型ゲートを持つ。第２，３のトランジスタの接続部に第２，３のトランジスタの各ゲート並びに第２のトランジスタのサブストレートゲートをそれぞれ接続し、第３のトランジスタのサブストレートゲートを接地電圧に接続する（例えば、下記特許文献４参照。）。

【0012】

耐放射線性を向上した基準電圧回路装置として、次の装置が提案されている。シリコン基板上に酸化膜を介してポリシリコン層を堆積し、メサエッチングしてゲート酸化膜とゲート電極とを形成した後、シリコン基板中に不純物イオン注入し、さらに熱処理を施してソースおよびドレイン不純物拡散領域を形成して構成される絶縁ゲート型半導体装置の製造方法において、ゲート電極中に含まれる不純物がゲート酸化膜中に拡散しゲート酸化膜中の不純物濃度が上昇するのを抑制する方法として、ゲート電極中の不純物濃度を５×１０¹⁸〜５×１０²⁰ｃｍ^-3に設定する方法、ゲート電極の表面上にシリサイド層を堆積する方法、ソースおよびドレイン不純物拡散領域を形成するための熱処理工程を９００℃以下の温度で行う方法、のうち、少なくとも１つの方法を備えた方法により製造される（例えば、下記特許文献５参照。）。

【0013】

また、別の装置として、次のような装置が提案されている。支持基板と絶縁膜と複数の島状の半導体層からなるＳＯＩ基板を用い、その各半導体層上にゲート酸化膜を設け、その上にそれぞれ半導体層を横断するようにゲート電極を設けて、ｎチャネル型半導体装置とｐチャネル型半導体装置とを構成する。そのｐチャネル型半導体装置のゲート電極と半導体層との間の該半導体層の周辺領域に第１の境界領域被膜を設け、ｎチャネル型半導体装置のゲート電極と半導体層との間の該半導体層の周辺領域に第１の境界領域被膜より膜厚が薄い第２の境界領域被膜を設け、第１，第２の境界領域被膜の膜圧をいずれもゲート酸化膜の膜厚よりは厚くする（例えば、下記特許文献６参照。）。

【先行技術文献】

【特許文献】

【0014】

【特許文献1】特開平１０−２００１１９号公報

【特許文献2】特公昭５４−１０１４号公報

【特許文献3】特開２００３−３１６７８号公報

【特許文献4】特開２００７−６６０４３号公報

【特許文献5】特開平１−２１４１７０号公報

【特許文献6】特開平９−２０５２１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

しかしながら、発明者が鋭意研究を重ねた結果、次のような問題が発生することが判明した。基準電圧回路装置のゲート酸化膜の厚さを１０ｎｍ程度とした場合、ゲート酸化膜の薄膜化によりゲート電極に印加可能なゲート電圧が低くなる。このため、基準電圧回路装置の信頼性が低下し、用途によっては基準電圧回路装置の特性を発揮することができない虞がある。

【0016】

そこで、ゲート電極近傍の電界強度を３．５ＭＶ／ｃｍ程度以下に抑えることが望ましく、基準電圧回路装置を搭載する論理回路の電圧が一般的に５Ｖであることから、ゲート酸化膜の厚さは２０ｎｍ程度とするのが望ましい。しかしながら、ゲート酸化膜の厚さを２０ｎｍ程度とした場合、上述したように、ＴＩＤ特性によってＭＯＳＦＥＴのしきい値電圧が大きく変動して、基準電圧回路装置の出力電圧がばらつくという問題が生じる。

【0017】

また、従来の基準電圧回路装置（例えば特許文献２参照）は、デプレッション型ＭＯＳＦＥＴ側の基板表面の不純物濃度がエンハンスメント型ＭＯＳＦＥＴ側に比べて低い。このため、放射線が照射されている状態のときに、デプレッション型ＭＯＳＦＥＴのしきい値電圧の変動量と、エンハンスメント型ＭＯＳＦＥＴのしきい値電圧の変動量はそれぞれ異なってくる。これにより、放射線が照射されている状態のときに、基準電圧回路装置の出力電圧が予め設定された出力電圧よりも数％程度低下するという問題が生じる。

【0018】

この発明は、上述した従来技術による問題点を解消するため、基準電圧のばらつきを低減することができる半導体回路装置の製造方法および半導体回路装置を提供することを目的とする。

【課題を解決するための手段】

【0019】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体回路装置の製造方法は、デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴとが直列に接続された半導体回路装置の製造方法であって、前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのしきい値電圧を測定する第１の測定工程と、前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴに放射線を照射する照射工程と、放射線照射後の前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのしきい値電圧を測定する第２の測定工程と、前記第１の測定工程および第２の測定工程によって測定された複数のしきい値電圧に基づいて、前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとの接続点および該エンハンスメント型ＭＯＳＦＥＴのソース間の電位差が、放射線が照射される前と放射線が照射されている状態のときとで等しくなる素子寸法を算出する算出工程と、前記算出工程によって算出された前記素子寸法に調整した前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴを作製する作製工程と、を含むことを特徴とする。

【0020】

また、この発明にかかる半導体回路装置の製造方法は、上述した発明において、前記算出工程では、前記デプレッション型ＭＯＳＦＥＴのチャネル長または前記エンハンスメント型ＭＯＳＦＥＴのチャネル長を算出することを特徴とする。

【0021】

また、この発明にかかる半導体回路装置の製造方法は、上述した発明において、前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのゲート酸化膜の厚さは１０ｎｍ以上であることを特徴とする。

【0022】

また、この発明にかかる半導体回路装置の製造方法は、上述した発明において、前記作製工程では、前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとを同一基板上に集積することを特徴とする。

【0023】

また、この発明にかかる半導体回路装置の製造方法は、上述した発明において、前記デプレッション型ＭＯＳＦＥＴのソースおよびゲートは、前記エンハンスメント型ＭＯＳＦＥＴのドレインおよびゲートに接続されており、前記デプレッション型ＭＯＳＦＥＴのドレインは高電位側端子に接続されており、前記エンハンスメント型ＭＯＳＦＥＴのソースは低電位側端子に接続されていることを特徴とする。

【0024】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体回路装置は、デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴとが直列に接続された半導体回路装置であって、前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとの接続点および該エンハンスメント型ＭＯＳＦＥＴのソース間の電位差を、放射線が照射されている状態のときに、放射線が照射される前の電位差に近づけた素子寸法とされ、前記素子寸法は、放射線が照射されている状態の前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのしきい値電圧の変動量に基づいた寸法であることを特徴とする。

【0025】

また、この発明にかかる半導体回路装置は、上述した発明において、前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとの接続点および該エンハンスメント型ＭＯＳＦＥＴのソース間の電位差が、放射線が照射される前と放射線が照射されている状態のときとで等しい素子寸法を有することを特徴とする。

【0026】

また、この発明にかかる半導体回路装置は、上述した発明において、前記素子寸法は、前記デプレッション型ＭＯＳＦＥＴのチャネル長または前記エンハンスメント型ＭＯＳＦＥＴチャネル長であることを特徴とする。

【0027】

また、この発明にかかる半導体回路装置は、上述した発明において、前記デプレッション型ＭＯＳＦＥＴおよび前記エンハンスメント型ＭＯＳＦＥＴの、それぞれのゲート酸化膜の厚さは１０ｎｍ以上であることを特徴とする。

【0028】

また、この発明にかかる半導体回路装置は、上述した発明において、前記デプレッション型ＭＯＳＦＥＴと前記エンハンスメント型ＭＯＳＦＥＴとは同一基板上に集積されていることを特徴とする。

【0029】

また、この発明にかかる半導体回路装置は、上述した発明において、前記デプレッション型ＭＯＳＦＥＴのソースおよびゲートは、前記エンハンスメント型ＭＯＳＦＥＴのドレインおよびゲートに接続されており、前記デプレッション型ＭＯＳＦＥＴのドレインは高電位側端子に接続されており、前記エンハンスメント型ＭＯＳＦＥＴのソースは低電位側端子に接続されていることを特徴とする。

【0030】

上述した発明によれば、デプレッション型ＭＯＳＦＥＴおよびエンハンスメント型ＭＯＳＦＥＴのそれぞれの、放射線照射前後のしきい値電圧の変動量に基づいて、基準電圧回路装置を再度作製する。このとき、デプレッション型ＭＯＳＦＥＴとエンハンスメント型ＭＯＳＦＥＴとの接続点および該エンハンスメント型ＭＯＳＦＥＴのソース間の電位差が、放射線が照射される前と放射線が照射されている状態のときとでほぼ等しくなる基準電圧回路装置を作製する。これにより、放射線の吸収線量が任意の吸収線量に至るまで、出力電圧がほぼ変動しない基準電圧回路装置を作製することができる。

【0031】

また、上述した発明によれば、放射線が照射されている状態のときの基準電圧回路装置の出力電圧は、放射線が照射される前の出力電圧とほぼ等しい。つまり、放射線の吸収線量が任意の吸収線量に至るまで、基準電圧回路装置の出力電圧はほぼ変動しない。

【発明の効果】

【0032】

本発明にかかる半導体回路装置の製造方法および半導体回路装置によれば、基準電圧のばらつきを低減することができるという効果を奏する。

【図面の簡単な説明】

【0033】

【図1】実施の形態にかかる半導体回路装置の構成を示す回路図である。

【図2】実施の形態にかかる半導体回路装置の構造を示す断面図である。

【図3】図１に示すＭＯＳＦＥＴのチャネル長およびチャネル幅を示す説明図である。

【図4】実施の形態にかかる半導体回路装置の製造方法を示すフローチャートである。

【図5】実施の形態にかかるデプレッション型ＭＯＳＦＥＴの電気的特性を示す特性図である。

【図6】実施の形態にかかるエンハンスメント型ＭＯＳＦＥＴの電気的特性を示す特性図である。

【発明を実施するための形態】

【0034】

以下に添付図面を参照して、この発明にかかる半導体回路装置の製造方法および半導体回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0035】

（実施の形態）
図１は、実施の形態にかかる半導体回路装置の構成を示す回路図である。図１に示す半導体回路装置は、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２を直列に接続し、これらのしきい値電圧Ｖｔｈの差を基準電圧として出力する基準電圧回路装置である。デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２は、高電位側端子Ｖｓと低電位側端子Ｇｎｄとの間に直列に接続されている。高電位側端子Ｖｓは、例えば電源電位を有する。低電位側端子Ｇｎｄは、例えば接地電位を有する。また、デプレッション型ＭＯＳＦＥＴ１は、定電流源として形成されている。

【0036】

具体的には、高電位側端子Ｖｓは、デプレッション型ＭＯＳＦＥＴ１のドレインに電気的に接続される。低電位側端子Ｇｎｄは、エンハンスメント型ＭＯＳＦＥＴ２のソースに電気的に接続される。また、低電位側端子Ｇｎｄは、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２が設けられた基板に電気的に接続される。出力端子Ｖｒｅｆは、デプレッション型ＭＯＳＦＥＴ１のソースおよびゲートと、エンハンスメント型ＭＯＳＦＥＴ２のドレインおよびゲートと、に電気的に接続される。

【0037】

デプレッション型ＭＯＳＦＥＴ１は、定電流源として動作し、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２の接続部である出力端子Ｖｒｅｆとエンハンスメント型ＭＯＳＦＥＴ２のソースとの電位差が出力電圧Ｖｏｕｔとして出力される。例えば、高電位側端子Ｖｓに印加される電源電圧が３Ｖ以上の場合、基準電圧回路装置の出力電圧Ｖｏｕｔは１Ｖとなる。

【0038】

図２は、実施の形態にかかる半導体回路装置の構造を示す断面図である。図２に示すように、実施の形態にかかる半導体回路装置は、ｐ基板１１の表面層にｐウェル領域１２が設けられている。ｐ基板１１とｐウェル領域１２の不純物濃度は等しくてもよい。ｐウェル領域１２の表面濃度は、例えば１×１０¹⁵ｃｍ^-3台であってもよい。ｐウェル領域１２の表面層には、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２が設けられている。ｐウェル領域１２の表面層の一部には、第１〜第３のｎ⁺領域１３〜１５が互いに離れて設けられている。

【0039】

デプレッション型ＭＯＳＦＥＴ１において、第１のｎ⁺領域１３がｎ⁺ドレイン領域であり、第２のｎ⁺領域１４がｎ⁺ソース領域である。ｎデプレッション領域１６は、ｐウェル領域１２の表面層の一部に、第１のｎ⁺領域１３および第２のｎ⁺領域１４と接するように設けられている。ｎデプレッション領域１６の表面濃度は、１×１０¹⁶ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下であってもよい。ｎデプレッション領域１６が設けられていることより、デプレッション型ＭＯＳＦＥＴ１のしきい値電圧は、エンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧よりも低く設定されている。

【0040】

ｎデプレッション領域１６の上には、ゲート酸化膜１７を介してゲート電極１８が設けられている。ゲート酸化膜１７の厚さは、例えば１０ｎｍ以上であるのが好ましい。その理由は、ゲート電極に印加可能なゲート電圧を高くすることができ、基準電圧回路装置の信頼性を向上することができるからである。

【0041】

エンハンスメント型ＭＯＳＦＥＴ２において、第２のｎ⁺領域１４がｎ⁺ドレイン領域であり、第３のｎ⁺領域１５がｎ⁺ソース領域である。ｐウェル領域１２の上には、第２のｎ⁺領域１４から第３のｎ⁺領域１５に跨って、ゲート酸化膜１９を介してゲート電極２０が設けられている。ゲート酸化膜１９の厚さは、例えば１０ｎｍ以上であるのが好ましい。その理由は、デプレッション型ＭＯＳＦＥＴ１のゲート酸化膜１７と同様である。

【0042】

デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２において、ｐウェル領域１２および第２のｎ⁺領域１４は共通する領域である。出力端子Ｖｒｅｆは、第２のｎ⁺領域１４（デプレッション型ＭＯＳＦＥＴ１のｎ⁺ソース領域およびエンハンスメント型ＭＯＳＦＥＴ２のｎ⁺ドレイン領域）と、デプレッション型ＭＯＳＦＥＴ１のゲート電極１８と、エンハンスメント型ＭＯＳＦＥＴ２のゲート電極２０と、に電気的に接続される。

【0043】

高電位側端子Ｖｓは、第１のｎ⁺領域１３（デプレッション型ＭＯＳＦＥＴ１のｎ⁺ドレイン領域）に電気的に接続される。また、低電位側端子Ｇｎｄは、第３のｎ⁺領域１５（エンハンスメント型ＭＯＳＦＥＴ２のｎ⁺ソース領域）に電気的に接続される。フィールド酸化膜２１は、ｐウェル領域１２の表面層の一部に設けられており、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２を、図示しない他の素子から分離している。

【0044】

デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２は、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２との接続点およびエンハンスメント型ＭＯＳＦＥＴ２のソース間の電位差を、放射線が照射されている状態のときに、放射線が照射される前の電位差に近づけた素子寸法を有する。具体的には、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２との接続点およびエンハンスメント型ＭＯＳＦＥＴ２のソース間の電位差は、放射線が照射されている状態のときに、放射線が照射される前の電位差とほぼ等しい。放射線が照射される前の電位差と放射線が照射されている状態のときの電位差との変動量は例えば１％未満である。この素子寸法は、放射線が照射されている状態のデプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２の、それぞれのしきい値電圧の変動量に基づいて設定される。

【0045】

具体的には、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２の素子寸法は、デプレッション型ＭＯＳＦＥＴ１の放射線照射前後のしきい値電圧の変動量ΔＶ_thDと、エンハンスメント型ＭＯＳＦＥＴ２の放射線照射前後のしきい値電圧の変動量Δ_VthEと、に基づいて設定される。

【0046】

ここで、素子寸法とは、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄおよびチャネル幅Ｗｄと、エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅである。

【0047】

図３は、図１に示すＭＯＳＦＥＴのチャネル長およびチャネル幅を示す説明図である。チャネル長Ｌｄは、デプレッション型ＭＯＳＦＥＴ１のソース領域（第２のｎ⁺領域１４）とドレイン領域（第１のｎ⁺領域１３）間に形成されるチャネル領域の、ドレイン・ソース電流の流れる方向の幅である。チャネル幅Ｗｄは、デプレッション型ＭＯＳＦＥＴ１のチャネル領域の、チャネル長Ｌｄに直行する方向の幅である。同様に、チャネル長Ｌｅは、エンハンスメント型ＭＯＳＦＥＴ２のチャネル領域の、ドレイン・ソース電流の流れる方向の幅である。チャネル幅Ｗｅは、エンハンスメント型ＭＯＳＦＥＴ２のチャネル領域の、チャネル長Ｌｅに直行する方向の幅である（不図示）。

【0048】

詳細には、例えば、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄは、次の（１）式および（２）式を満たす寸法を有する。ここで、ΔＶ_thDは、放射線照射後のデプレッション型ＭＯＳＦＥＴ１のしきい値電圧の変動量である。ΔＶ_thEは、放射線照射後のエンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧の変動量である。

【0049】

【数1】

【0050】

【数2】

【0051】

同様に、デプレッション型ＭＯＳＦＥＴ１のチャネル幅Ｗｄ、エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅは、上記（２）式の左辺が、デプレッション型ＭＯＳＦＥＴ１のチャネル幅Ｗｄや、エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅとなるように展開された式を満たすように設定される。

【0052】

このように、上記（１）式および（２）式を満たす素子寸法で基準電圧回路装置を作製することで、放射線が照射されている状態のときに出力電圧がばらつくことを抑制することができる。その理由については後述する。

【0053】

次に、図１に示す半導体回路装置の製造方法について説明する。図４は、実施の形態にかかる半導体回路装置の製造方法を示すフローチャートである。まず、基板上に、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２を形成する。ついで、デプレッション型ＭＯＳＦＥＴ１のソースおよびゲートと、エンハンスメント型ＭＯＳＦＥＴ２のドレインおよびゲートを接続する。また、デプレッション型ＭＯＳＦＥＴ１のドレインを高電位側端子Ｖｓに接続し、エンハンスメント型ＭＯＳＦＥＴ２のソースは低電位側端子Ｇｎｄに接続する。つまり、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２とが直列に接続された基準電圧回路装置を作製する（ステップＳ１）。

【0054】

ここで、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄおよびチャネル幅Ｗｄを、それぞれ１３０μｍおよび１０μｍとしてもよい。エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅを、それぞれ１６０μｍおよび１２μｍとしてもよい。また、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２を、同一基板上に集積してもよいし（図２参照）、異なる基板上に形成してもよい。また、基準電圧回路装置の作製は、一般的な工程および条件で行う。

【0055】

ついで、ステップＳ１で作製したデプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２の、それぞれのしきい値電圧を、一般的なパラメータアナライザを用いて測定する（第１の測定工程：ステップＳ２）。

【0056】

具体的には、ステップＳ２では、デプレッション型ＭＯＳＦＥＴ１のソース・ドレイン間の電位差を５Ｖとした後、デプレッション型ＭＯＳＦＥＴ１のゲートに電圧を印加する。そして、デプレッション型ＭＯＳＦＥＴ１のゲート電圧を上昇させて、ドレイン・ソース間電流Ｉｄｓが１００μＡとなったときのゲート電圧を、デプレッション型ＭＯＳＦＥＴ１のしきい値電圧として測定する。エンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧についても、同様の方法で測定する。

【0057】

また、ステップＳ２では、出力端子Ｖｒｅｆおよび低電位側端子Ｇｎｄ間の電位差を出力電圧Ｖｏｕｔとして測定する。具体的には、高電位側端子Ｖｓを例えば電源電圧電位５Ｖとし、低電位側端子Ｇｎｄを例えば接地電位とする。そして、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２との接続点（出力端子Ｖｒｅｆ）およびエンハンスメント型ＭＯＳＦＥＴ２のソース（低電位側端子Ｇｎｄ）間の電位差を測定する。

【0058】

ついで、ステップＳ１で作製したデプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２に放射線を照射する（照射工程：ステップＳ３）。ステップＳ３では、例えば、コバルトの人工放射性同位体のうち質量数６０のもの（コバルト６０）を放射線源とし、γ線を吸収線量１ｋＧｙ／Ｈｒで１時間照射してもよい。

【0059】

また、ステップＳ３では、放射線照射中に、例えば、次の電圧印加条件で基準電圧回路装置を動作させる。基準電圧回路装置の高電位側端子Ｖｓを電源電圧電位５Ｖとし、低電位側端子Ｇｎｄを例えば接地電位とする。つまり、基準電圧回路装置の動作開始直後におけるデプレッション型ＭＯＳＦＥＴ１のドレインに５Ｖの電圧を印加し、エンハンスメント型ＭＯＳＦＥＴ２のソースを接地する。デプレッション型ＭＯＳＦＥＴ１は、ゲートに電圧が印加されていない状態のときには、ソース・ドレイン間が導通状態（以下、ノーマリオンとする）となっているため、エンハンスメント型ＭＯＳＦＥＴ２のドレインには５Ｖの電圧が印加される。その後、エンハンスメント型ＭＯＳＦＥＴ２のゲートの電位が１Ｖとなるまで動作させる。

【0060】

ついで、照射工程後のデプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２の、それぞれのしきい値電圧を、一般的なパラメータアナライザを用いて測定する（第２の測定工程：ステップＳ４）。測定方法および測定条件は、ステップＳ２と同様である。

【0061】

ついで、上記（１）式および（２）式を用いて、放射線が照射される空間で使用するための、基準電圧回路装置の最適な素子寸法を算出する（算出工程：ステップＳ５）。例えば、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄおよびチャネル幅Ｗｄと、エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅのうち、後の工程で作製する基準電圧回路装置で調整する部分の寸法を算出する。好ましくは、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄまたはエンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅの寸法を算出するのがよい。その理由は、素子設計を容易に行うことができるからである。ここで、基準電圧回路装置の最適な素子寸法とは、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２との接続点およびエンハンスメント型ＭＯＳＦＥＴ２のソース間の電位差が、放射線が照射される前と放射線が照射されている状態のときとで等しくなる素子寸法である。具体的な算出方法については後述する。

【0062】

ついで、ステップＳ５において算出した基準電圧回路装置の素子寸法に基づいて、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２からなる基準電圧回路装置を再度作製する（作製工程：ステップＳ６）。つまり、上記ステップＳ１で作製した基準電圧回路装置とは素子寸法の異なる基準電圧回路装置を作製する。基準電圧回路装置の作製は、一般的な工程および条件で行う。

【0063】

ついで、ステップＳ６において作製した基準電圧回路装置の電気的特性を確認する（ステップＳ７）。具体的には、ステップＳ２において測定した最適化前の基準電圧回路装置の出力電圧と、ステップＳ７において測定した最適化後の基準電圧回路装置の出力電圧とを比較する。測定方法は、ステップＳ２と同様である。これにより、放射線照射によって出力電圧が変動しない基準電圧回路装置が完成する。

【0064】

以上、説明したように、実施の形態によれば、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２のそれぞれの、放射線照射前後のしきい値電圧の変動量に基づいて、基準電圧回路装置を再度作製する。このとき、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２との接続点および該エンハンスメント型ＭＯＳＦＥＴ２のソース間の電位差が、放射線が照射される前と放射線が照射されている状態のときとでほぼ等しくなる基準電圧回路装置を作製する。これにより、放射線の吸収線量が任意の吸収線量に至るまで、出力電圧がほぼ変動しない基準電圧回路装置を作製することができる。したがって、基準電圧のばらつきを低減することができる。

【0065】

また、基準電圧回路装置は、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２との接続点および該エンハンスメント型ＭＯＳＦＥＴ２のソース間の電位差が、放射線が照射される前と放射線が照射されている状態のときとで等しくなる素子寸法を有する。この素子寸法は、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２の、それぞれのしきい値電圧に基づいて算出される。このため、放射線が照射されている状態の基準電圧回路装置の出力電圧は、放射線が照射される前の出力電圧とほぼ等しい。つまり、放射線の吸収線量が任意の吸収線量に至るまで、基準電圧回路装置の出力電圧はほぼ変動しない。したがって、基準電圧のばらつきを低減することができる。

【0066】

また、放射線が照射されている状態のときに、ゲート酸化膜１７，１９に固定電荷が蓄積されても、上述したように基準電圧のばらつきを低減することができる。このため、トータルドーズ（ＴＩＤ）耐量を大きくすることができる。

【0067】

また、ゲート酸化膜１７，１９を１０ｎｍ以上とすることができる。このため、従来の製造装置や製造方法を用いて、実施の形態にかかる基準電圧回路装置を作製することができる。これにより、製造コストを低減することができる。また、基準電圧回路装置の強度を向上することができる。

【0068】

また、ゲート酸化膜１７，１９を１０ｎｍ以上とすることで、ゲート酸化膜１７，１９を他の絶縁膜とともに作製することができ、製造工程数を低減することができる。これにより、製造コストを低減することができる。

【0069】

（基準電圧回路装置の基準電圧について）
上記（１）式および（２）式を満たす素子寸法で基準電圧回路装置を作製することで、放射線が照射されている状態のときに、基準電圧のばらつきを低減することができる理由について説明する。基準電圧回路装置（図１参照）の、放射線照射前の出力電圧Ｖ_out1は、次の（３）式で表わされる。

【0070】

【数3】

【0071】

ここで、Ｖ_thD1は、放射線照射前のデプレッション型ＭＯＳＦＥＴ１のしきい値電圧である。Ｖ_thE1は、放射線照射前のエンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧である。また、βｄ＝Ｌｄ／Ｗｄとし、βｅ＝Ｌｅ／Ｗｅとする。

【0072】

上記（３）式右辺第２項の、放射線照射前のデプレッション型ＭＯＳＦＥＴ１のしきい値電圧Ｖ_thD1以外の係数を、次の（４）式に示すように係数Ｋと置き換えると、上記（３）式は、次の（５）式で表される。

【数4】

【0073】

【数5】

【0074】

同様に、基準電圧回路装置の、放射線照射後の出力電圧Ｖ_out2は、次の（６）式で表わされる。

【0075】

【数6】

【0076】

ここで、Ｖ_thD2は、放射線照射後のデプレッション型ＭＯＳＦＥＴ１のしきい値電圧である。Ｖ_thE2は、放射線照射後のエンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧である。

【0077】

従来の基準電圧回路装置は、放射線が照射されている状態のときに、デプレッション型ＭＯＳＦＥＴ１のしきい値電圧およびエンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧が低下し、出力電圧が変動する。出力電圧の変動量ΔＶ_outは、放射線照射前の出力電圧Ｖ_out1と放射線照射後の出力電圧Ｖ_out2との差分となる。したがって、上記（５）式および（６）式より、出力電圧の変動量ΔＶ_outは、次の（７）式で表される。

【0078】

【数7】

【0079】

上記（７）式では、放射線照射後のデプレッション型ＭＯＳＦＥＴ１のしきい値電圧の変動量（Ｖ_thD1−Ｖ_thD2）をΔＶ_thDとし、放射線照射後のエンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧の変動量（Ｖ_thE1−Ｖ_thE2）をΔＶ_thEとしている。

【0080】

本実施の形態では、放射線が照射されている状態のときの出力電力Ｖ_outが放射線照射前の出力電圧と等しくなるように、上記（７）式における係数Ｋを調整する。具体的には、上記（７）式における出力電圧の変動量ΔＶ_out＝０となるように、係数Ｋを調整する。つまり、係数Ｋは上記（１）式を満たす必要があることがわかる。

【0081】

また、上記（４）式は、βｄ＝Ｌｄ／Ｗｄ，βｅ＝Ｌｅ／Ｗｅであることより、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄおよびチャネル幅Ｗｄと、エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅのいずれか一つを解とし、係数Ｋを含む式に変換することができる。デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄを解とする場合、上記（２）式となる。

【0082】

このように、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄおよびチャネル幅Ｗｄと、エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅを上記（１）式および（２）式を満たすように設定することで、上記（７）式における出力電圧の変動量ΔＶ_out＝０とすることができる。

【0083】

（蓄積電荷量としきい値電圧の関係）
放射線によりゲート酸化膜内に蓄積される蓄積電荷量と、基準電圧回路装置のしきい値電圧の関係について説明する。ＭＯＳＦＥＴのしきい値電圧Ｖｔは一般的に、次の（８）式で表される。

【0084】

【数8】

【0085】

ここで、Ｑ_Bは、シリコン基板表面の空乏層中のアクセプタ電荷の総量である。Ｃ_oxは、ゲート酸化膜容量である。φｓは、シリコン基板表面の導電型が反転するときのシリコンの表面電位である。φｓは、約０．８Ｖ程度である。

【0086】

放射線照射によってゲート酸化膜とシリコン基板の界面に発生する固定電荷をＱ_Radとした場合、上記（８）式より、放射線による蓄積電荷量とＭＯＳＦＥＴのしきい値電圧の関係は、次の（９）式で表される。

【0087】

【数9】

【0088】

つまり、ＭＯＳＦＥＴのしきい値電圧Ｖｔは、放射線照射量に比例する。基準電圧回路装置の出力電圧は、デプレッション型ＭＯＳＦＥＴ１のしきい値電圧とエンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧との差分である。このため、基準電圧回路装置の出力電圧も同様に、放射線照射量に比例すると推測される。

【0089】

したがって、例えば、上述した実施の形態に従い、上述した照射工程（図４のステップＳ３参照）において、γ線を吸収線量１ｋＧｙ／Ｈｒで１時間照射した後に、この放射線照射前後のしきい値電圧に基づいて算出された素子寸法で、デプレッション型ＭＯＳＦＥＴ１とエンハンスメント型ＭＯＳＦＥＴ２の素子寸法を作製したとする。この場合、吸収線量１ｋＧｙで、基準電圧回路装置の出力電圧がほぼ変動しない設定とするため（出力電圧の変動量ΔＶ_out＝０）、実使用時に基準電圧回路装置に照射される放射線の吸収線量が１ｋＧｙに至るまで、出力電圧の変動量ΔＶ_out＝０となる比例関係が成立すると推測される。したがって、実使用時において、基準電圧回路装置に照射される放射線の吸収線量が１ｋＧｙに至るまで、基準電圧回路装置の出力電圧がほぼ変動しないことがわかる。

【0090】

また、上記（８）式および（９）式より、例えば２ｋＧｙや３ｋＧｙなどの任意の吸収線量においても、上述したように放射線照射量と基準電圧回路装置の出力電圧との比例関係が成り立つ。このため、任意の吸収線量において、本実施の形態を適用することができる。したがって、基準電圧回路装置に照射される放射線の吸収線量によらず、出力電力Ｖ_outをほぼ変化させないようにすることができる。

【0091】

（実施例）
基準電圧回路装置の具体的な製造方法について説明する。図５は、実施の形態にかかるデプレッション型ＭＯＳＦＥＴの電気的特性を示す特性図である。また、図６は、実施の形態にかかるエンハンスメント型ＭＯＳＦＥＴの電気的特性を示す特性図である。図５，６には、ドレイン・ソース間電圧Ｖｄｓとドレイン・ソース間電流Ｉｄｓの関係について示す。実施の形態に従い、基準電圧回路装置の製造工程を行い、放射線が照射される空間で使用するための最適化された素子寸法を有する基準電圧回路装置を作製した。

【0092】

まず、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２を作製した。デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄおよびチャネル幅Ｗｄを、それぞれ１３０μｍおよび１０μｍとした。エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅを、それぞれ１６０μｍおよび１２μｍとした。

【0093】

ついで、第１の測定工程を行い、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２の、それぞれのしきい値電圧を測定した。ドレイン・ソース間の電位差を５Ｖとし、ドレイン・ソース間電流Ｉｄｓが１００μＡとなったときのゲート電圧を、しきい値電圧とした。デプレッション型ＭＯＳＦＥＴ１のゲートは、ソース電位である。エンハンスメント型ＭＯＳＦＥＴ２ゲートは、ドレイン電位である。

【0094】

また、このときの、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２の、それぞれのドレイン・ソース間電圧Ｖｄｓおよびドレイン・ソース間電流Ｉｄｓを測定した（図５，６の点線：γ線照射前）。図５に示す結果より、デプレッション型ＭＯＳＦＥＴ１では、ドレイン・ソース間電圧Ｖｄｓが０．６Ｖを超えると、ドレイン・ソース間電流Ｉｄｓは、１．３μＡで一定となり、飽和状態となることがわかる。

【0095】

また、図６に示す結果より、エンハンスメント型ＭＯＳＦＥＴ２では、１．３μＡのドレイン・ソース間電流Ｉｄｓが流れたときに、ドレイン・ソース間電圧Ｖｄｓが１．３２Ｖになることがわかる。つまり、基準電圧回路装置の出力電圧Ｖｏｕｔは１．３２Ｖとなり、基準電圧として１．３２Ｖが出力される。

【0096】

ついで、照射工程を行った。具体的には、基準電圧回路装置に、コバルト６０を放射線源とするγ線を、吸収線量１ｋＧｙ／Ｈｒで１時間照射した。ついで、第２の測定を行った。しきい値電圧の測定方法は、第１の測定と同様である（図５，６の実線：γ線照射後）。図５に示すように、デプレッション型ＭＯＳＦＥＴ１のドレイン・ソース間電流Ｉｄｓは、１．５μＡで一定となり、飽和状態となることがわかる。

【0097】

また、図６に示す結果より、エンハンスメント型ＭＯＳＦＥＴ２では、１．５μＡのドレイン・ソース間電流Ｉｄｓが流れたときに、ドレイン・ソース間電圧Ｖｄｓが１．３２Ｖになることがわかる。つまり、基準電圧回路装置の出力電圧Ｖｏｕｔは、放射線が照射されることにより、１．３２Ｖから１．３１Ｖに変動し、その電圧変動量は−１０ｍＶとなった。

【0098】

このとき、デプレッション型ＭＯＳＦＥＴ１のしきい値電圧の変動量ΔＶ_thDは６２ｍＶとなった。また、エンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧の変動量ΔＶ_thEは５２ｍＶとなった。デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２のしきい値電圧はともに低下し、電流駆動能力が増加することがわかった。

【0099】

放射線が照射量が少ない例えば地上に近い場所で用いられる一般的な基準電圧回路装置では、しきい値電圧のばらつき（ΔＶ_thDおよびΔＶ_thE）は小さいため、プロセスでの寸法ばらつきを考慮して、上記（７）式における係数Ｋを１近傍に調整している。このため、放射線照射後の出力電圧の変動量ΔＶ_outは、上記（７）式より、１０ｍＶ（＝−５２＋１×｛−（−６２）｝）となる。つまり、図５，６に示す特性図から導き出された結果と同様に、出力電圧の変動量が１０ｍＶとなることがわかる。

【0100】

したがって、ドレイン・ソース間電流Ｉｄｓが増加ことにより上昇するドレイン・ソース間電圧Ｖｄｓの上昇分を相殺するように、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄおよびチャネル幅Ｗｄの比（βｄ）と、エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅの比（βｅ）を調整すれば、基準電圧は変化しないことがわかる。つまり、上記（１）式および（２）式において、係数Ｋを調整して、デプレッション型ＭＯＳＦＥＴ１およびエンハンスメント型ＭＯＳＦＥＴ２の素子寸法を算出することで、基準電圧のばらつきを低減することができる。

【0101】

具体的には、上記（１）式より、係数Ｋは０．８３８（＝−５２／−６２）となる。そして、上記（２）式より、デプレッション型ＭＯＳＦＥＴ１のチャネル幅Ｗｄを１０μｍ、エンハンスメント型ＭＯＳＦＥＴ２のチャネル長Ｌｅおよびチャネル幅Ｗｅを、それぞれ１６０μｍおよび１２μｍとした場合、デプレッション型ＭＯＳＦＥＴ１のチャネル長Ｌｄは１８９μｍ（＝（１０／１２）×１６０／（０．８３８×０．８３８））とするとよいことがわかる。

【0102】

以上において本発明では、デプレッション型ＭＯＳＦＥＴ１のチャネル長またはエンハンスメント型ＭＯＳＦＥＴ２のチャネル長を、上記（１）式および（２）式に基づいて調整した例について説明しているが、上述した実施の形態に限らず、デプレッション型ＭＯＳＦＥＴ１のチャネル幅またはエンハンスメント型ＭＯＳＦＥＴ２のチャネル幅を調整してもよい。また、半導体回路装置の素子寸法は、種々変更可能である。

【産業上の利用可能性】

【0103】

以上のように、本発明にかかる半導体回路装置の製造方法および半導体回路装置は、放射線の照射量の多い例えば宇宙空間で用いるＤＣ／ＤＣコンバータＩＣなどに使用される基準電圧回路装置に有用である。

【符号の説明】

【0104】

１ デプレッション型ＭＯＳＦＥＴ
２ エンハンスメント型ＭＯＳＦＥＴ
Ｖｓ 高電位側端子
Ｖｒｅｆ 出力端子
Ｇｎｄ 低電位側端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】