特開 2016-127274 積層セラミック電子部品及びその実装基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2016-127274(P2016-127274A)

(43)【公開日】2016年7月11日

(54)【発明の名称】積層セラミック電子部品及びその実装基板

(51)【国際特許分類】

   H01G 4/232 20060101AFI20160613BHJP

   H01G 4/30 20060101ALI20160613BHJP

   H01G 4/228 20060101ALI20160613BHJP

【ＦＩ】

   H01G4/12 352

   H01G4/30 301B

   H01G1/14 A

   H01G1/14 W

   H01G1/14 J

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【全頁数】18

(21)【出願番号】特願2015-232267(P2015-232267)

(22)【出願日】2015年11月27日

(31)【優先権主張番号】10-2015-0002676

(32)【優先日】2015年1月8日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】パーク、サン ソー

(72)【発明者】

【氏名】リー、ビョウン ファ

(72)【発明者】

【氏名】アン、ユン ギュ

(72)【発明者】

【氏名】パーク、ヒュン キル

(72)【発明者】

【氏名】オウ、ヒュン スブ

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC04

5E001AD04

5E001AF02

5E001AF03

5E001AF06

5E001AG01

5E001AH01

5E001AH03

5E001AH09

5E001AJ03

5E001AZ01

5E082AA02

5E082AB03

5E082BC40

5E082CC05

5E082EE04

5E082EE23

5E082EE26

5E082EE35

5E082FF05

5E082FG04

5E082FG26

5E082FG46

5E082FG54

5E082GG01

5E082GG08

5E082GG10

5E082GG25

5E082GG28

5E082HH27

5E082JJ03

5E082JJ26

5E082KK01

5E082LL02

5E082MM24

(57)【要約】      （修正有）

【課題】アコースティックノイズを低減させ且つ低コストで高信頼性を満たすことができる積層セラミック電子部品及びその実装基板を提供する。
【解決手段】本体２１０を有する基板の一面に積層セラミックキャパシタを配置してモールディングしてシーリング部３００を形成し、上記基板と上記積層セラミックキャパシタの間に配置された接続端子２１１、２１２と上記基板の他面に配置された外部端子２１３、２１４とがシーリング部３００の外に露出して夫々連結端子４１１、４１２によって接続される。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

厚さ方向の一面に長さ方向に離隔して配置された第１及び第２の接続端子、及び厚さ方向の他面に長さ方向に離隔して配置された第１及び第２の外部端子を含む基板と、
セラミック本体の長さ方向の対向する両面にそれぞれ配置された第１及び第２のボディ部、及び前記第１及び第２のボディ部からそれぞれ前記セラミック本体の厚さ方向の一面の一部まで伸びて形成された第１及び第２のバンド部をそれぞれ含む第１及び第２の外部電極を含み、前記第１及び第２のバンド部が前記基板の前記第１及び第２の接続端子上にそれぞれ接続される積層セラミックキャパシタと、
前記基板上に、前記第１及び第２の接続端子の一端が露出し前記積層セラミックキャパシタを取り囲むように形成されるシーリング部と、
前記第１及び第２の接続端子の露出した一端と前記第１及び第２の外部端子をそれぞれ接続する第１及び第２の連結端子と、
を含む、積層セラミック電子部品。

【請求項2】

前記第１及び第２の連結端子は、
前記シーリング部の長さ方向の対向する両面を覆うようにそれぞれ伸びる、請求項１に記載の積層セラミック電子部品。

【請求項3】

前記積層セラミックキャパシタは、
前記セラミック本体内に、誘電体層を介して前記セラミック本体の長さ方向の対向する両面から交互に露出するように積層され、前記第１及び第２のボディ部とそれぞれ接続される複数の第１及び第２の内部電極を含む、請求項１または２に記載の積層セラミック電子部品。

【請求項4】

前記基板の前記第１及び第２の接続端子と前記第１及び第２の外部電極の前記第１及び第２のバンド部の間にそれぞれ配置される第１及び第２の導電性接着層をさらに含む、請求項１から３のいずれか一項に記載の積層セラミック電子部品。

【請求項5】

前記基板と前記セラミック本体の厚さ方向の一面の間に配置される絶縁性接着層をさらに含む、請求項１から４のいずれか一項に記載の積層セラミック電子部品。

【請求項6】

前記第１及び第２の外部電極の第１及び第２のバンド部は、前記第１及び第２のボディ部から前記セラミック本体の厚さ方向の他面の一部まで伸びて形成され、
複数の積層セラミックキャパシタは、互いに対応する外部電極のバンド部が接続された状態で積層される、請求項１から５のいずれか一項に記載の積層セラミック電子部品。

【請求項7】

前記複数の積層セラミックキャパシタは、互いに対応する外部電極のバンド部の間に配置された導電性接着層をさらに含む、請求項６に記載の積層セラミック電子部品。

【請求項8】

前記複数の積層セラミックキャパシタは、互いに対応するバンド部の間に配置され、接続端子及び外部端子を含む基板をさらに含む、請求項６に記載の積層セラミック電子部品。

【請求項9】

厚さ方向の一面に互いに離隔して配置された第１及び第２の接続端子、及び厚さ方向の他面に長さ方向に離隔して配置された第１及び第２の外部端子を含む基板と、
セラミック本体の幅方向の対向する両面にそれぞれ配置された第１及び第２のボディ部、及び前記第１及び第２のボディ部から前記セラミック本体の厚さ方向の一面の一部までそれぞれ伸びて形成される第１及び第２のバンド部をそれぞれ含む第１及び第２の外部電極を含み、前記第１及び第２のバンド部が前記第１及び第２の接続端子上にそれぞれ接続される積層セラミックキャパシタと、
前記基板上に、前記第１及び第２の接続端子の一端が露出し前記積層セラミックキャパシタを取り囲むように形成されるシーリング部と、
前記第１及び第２の接続端子の露出した一端と前記第１及び第２の外部端子をそれぞれ接続する第１及び第２の連結端子と、
を含む、積層セラミック電子部品。

【請求項10】

前記第１及び第２の接続端子は、
幅方向に離隔して配置され前記第１及び第２のバンド部とそれぞれ接続される第１及び第２の実装部と、前記基板の対向する両端にそれぞれ露出する第１及び第２の接続部と、前記第１及び第２の実装部と前記第１及び第２の接続部をそれぞれ連結する第１及び第２の連結部と、を含む、請求項９に記載の積層セラミック電子部品。

【請求項11】

前記第１及び第２の連結端子は、
前記シーリング部の長さ方向の対向する両面にそれぞれ配置され、前記シーリング部の外に露出した第１及び第２の接続端子の長さ方向の端部と第１及び第２の外部端子の長さ方向の端部をそれぞれ連結する、請求項９または１０に記載の積層セラミック電子部品。

【請求項12】

前記積層セラミックキャパシタは、
前記セラミック本体内に誘電体層を介して互いに対向するように交互に積層され、重なり合う第１及び第２の本体部と、前記第１及び第２の本体部から前記セラミック本体の幅方向の両面にそれぞれ露出するように伸び前記第１及び第２のボディ部とそれぞれ接続される複数の第１及び第２のリード部と、を含む、請求項９から１１のいずれか一項に記載の積層セラミック電子部品。

【請求項13】

前記第１及び第２の接続端子の第１及び第２の実装部と前記第１及び第２の外部電極の前記第１及び第２のバンド部の間にそれぞれ配置される第１及び第２の導電性接着層をさらに含む、請求項９から１２のいずれか一項に記載の積層セラミック電子部品。

【請求項14】

前記基板と前記セラミック本体の厚さ方向の一面の間に配置される絶縁性接着層をさらに含む、請求項１３に記載の積層セラミック電子部品。

【請求項15】

絶縁性本体、前記絶縁性本体の一面に配置された第１及び第２の接続端子、及び前記絶縁性本体の一面と対向する他面に配置される第１及び第２の外部端子を含む基板と、
前記基板上に配置され、セラミック本体の幅方向の対向する両端面に配置された第１及び第２のボディ部、及び前記第１及び第２のボディ部から前記セラミック本体の一面の一部まで伸びる第１及び第２のバンド部をそれぞれ含む第１及び第２の外部電極を含み、前記第１及び第２のバンド部が前記基板の前記第１及び第２の接続端子とそれぞれ接続される積層セラミックキャパシタと、
シーリング部と、
前記基板の前記第１及び第２の接続端子と前記基板の前記第１及び第２の外部端子とをそれぞれ接続する第１及び第２の連結端子と、
を含み、
前記積層セラミックキャパシタが前記シーリング部と前記基板によって取り囲まれるようになる、積層セラミック電子部品。

【請求項16】

前記第１及び第２の接続端子が前記基板の前記絶縁性本体から前記シーリング部の対向する側面までそれぞれ伸びる、請求項１５に記載の積層セラミック電子部品。

【請求項17】

前記積層セラミックキャパシタは、前記基板上に互いに積層され外部電極のバンド部を介して互いに電気的に接続される複数の積層セラミックキャパシタを含む、請求項１６に記載の積層セラミック電子部品。

【請求項18】

前記積層セラミックキャパシタは、前記セラミック本体内に、少なくとも一つの誘電体層を介して前記セラミック本体の対向する端面から交互に露出するように積層され、前記第１及び第２のボディ部にそれぞれ接続される複数の第１及び第２の内部電極を含む、請求項１５から１７のいずれか一項に記載の積層セラミック電子部品。

【請求項19】

前記基板と前記セラミック本体の一面の間に厚さ方向に配置される絶縁性接着層をさらに含む、請求項１５から１８のいずれか一項に記載の積層セラミック電子部品。

【請求項20】

前記第１及び第２の接続端子が前記基板の絶縁性本体を貫通するビアと接触する、請求項１５から１９のいずれか一項に記載の積層セラミック電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミック電子部品及びその実装基板に関する。

【背景技術】

【0002】

積層電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピューター、個人携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の回路基板に装着されて電気を充電又は放電させる役割をする。

【0003】

上記積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型であり且つ高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。

【0004】

上記積層セラミックキャパシタは、複数の誘電体層の間に相違する極性の内部電極が交互に積層された構造を有することができる。

【0005】

上記誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されるときに上記内部電極間で圧電現象が現れて振動が発生する可能性がある。

【0006】

上記振動は積層セラミックキャパシタの外部電極を介して当該積層セラミックキャパシタの実装された回路基板に伝達されて当該回路基板全体が音響反射面となり、雑音となる振動音を発生させる。

【0007】

上記振動音は人に不快感を与える２０〜２０，０００Ｈｚの領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）という。

【0008】

一方、上記積層セラミックキャパシタは、産業／電装分野に適用される場合、信頼性規格が厳しく求められ、特に、高温及び機械的環境下で高信頼性が求められる。

【0009】

従来は、このような高信頼性を満たすための一つの方法として金属フレームを用いた。しかしながら、金属フレームを用いる場合は、製品当たりの単価が急激に上昇し、製品の重量が非常に重くなるという短所がある。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】韓国公開特許第２００８−００７１４３３号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

本発明の目的は、アコースティックノイズを低減させ且つ低コストで高信頼性を満たすことができる積層セラミック電子部品及びその実装基板を提供することである。

【課題を解決するための手段】

【0012】

本発明の一実施形態によれば、基板の一面に積層セラミックキャパシタを配置してモールディングし、上記基板と上記積層セラミックキャパシタの間に配置された接続端子と上記基板の他面に配置された外部端子とがシーリング部の外に露出して連結端子によって接続される積層セラミック電子部品及びその実装基板が提供される。

【発明の効果】

【0013】

本発明の一実施形態によれば、積層セラミックキャパシタの圧電性による応力や振動が基板とシーリング部によって緩和されるため、積層セラミック電子部品を回路基板に実装するときにアコースティックノイズのサイズを減らすことができるという効果がある。

【0014】

また、積層セラミックキャパシタをシーリング部が取り囲む構造であるため、外部電極にメッキを施さなくても、従来の積層セラミックキャパシタより外部の湿気に対する耐湿性が高く、積層セラミック電子部品の信頼性を向上させることができる。

【図面の簡単な説明】

【0015】

【図1A】本発明の一実施形態による積層セラミック電子部品を概略的に示した斜視図である。

【図1B】本発明の一実施形態による積層セラミック電子部品を概略的に示した斜視図である。

【図2】図１Ａ及び図１Ｂにおいてシーリング部と連結端子を除去した斜視図である。

【図3】図１Ａ及び図１Ｂの分解斜視図である。

【図4】図１Ａ及び図１ＢのＡ−Ａ'線に沿う断面図である。

【図5】図１Ａ及び図１Ｂの積層セラミック電子部品のうち積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。

【図6】本発明の他の実施形態による積層セラミック電子部品を示した断面図である。

【図7】本発明のさらに他の実施形態による積層セラミック電子部品を示した断面図である。

【図8】本発明の一実施形態による積層セラミック電子部品と従来の積層セラミック電子部品のアコースティックノイズを比較して示したグラフである。

【図9】本発明のさらに他の実施形態による積層セラミック電子部品を概略的に示した斜視図である。

【図10】図９においてシーリング部と連結端子を除去した斜視図である。

【図11】図９の分解斜視図である。

【図12】図９の基板の底面図である。

【図13】図９の積層セラミック電子部品のうち積層セラミックキャパシタの内部電極構造を示した分解斜視図である。

【図14】図１Ａの積層セラミック電子部品が回路基板に実装された様子を長さ−厚さ方向に切断して示した断面図である。

【発明を実施するための形態】

【0016】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0017】

本発明の実施形態を明確に説明するために方向を定義すると、図５に表示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層された積層方向と同じ概念で用いられる。

【0018】

また、本実施形態では、説明の便宜のためにセラミック本体の厚さ方向に向かい合う面を上下面といい、下面は実装面ともいう。

【0019】

積層セラミック電子部品
本発明の一実施形態による積層セラミック電子部品は、積層セラミックキャパシタ、基板、シーリング部及び連結端子を含み、上記基板の一面に積層セラミックキャパシタを配置してモールディングしてシーリング部を形成し、且つ上記基板と上記積層セラミックキャパシタの間に配置された連結端子と上記基板の他面に配置された外部端子とをシーリング部の外に露出させて上記連結端子によって電気的に接続する構造を有することができる。

【0020】

図１Ａ及び図１Ｂは本発明の一実施形態による積層セラミック電子部品を概略的に示した斜視図であり、図２は図１Ａ及び図１Ｂにおいてシーリング部と連結端子を除去した斜視図であり、図３は図１Ａ及び図１Ｂの分解斜視図であり、図４は図１Ａ及び図１ＢのＡ−Ａ'線に沿う断面図である。

【0021】

図１Ａ〜図４を参照すると、本発明の一実施形態による積層セラミック電子部品は、積層セラミックキャパシタ１００、基板２００、シーリング部３００、及び第１及び第２の連結端子４１１、４１２を含む。積層セラミックキャパシタ１００は、シーリング部３００よりサイズが小さければよい。

【0022】

本実施形態の基板２００は、本体２１０、第１及び第２の接続端子２１１、２１２、及び第１及び第２の外部端子２１３、２１４を含む。基板２００は、積層セラミックキャパシタを外部回路に連結する役割を行うことができる。

【0023】

本体２１０は、長さ方向に長く形成された六面体であり、絶縁性材質、例えば、ＦＲ４などの材質からなり、上面に積層セラミックキャパシタ１００が実装される。

【0024】

また、本体２１０の一面に絶縁性接着層２２１が配置されることにより、本体２１０と後述するセラミック本体の下面とが付着されるようにすることができる。

【0025】

第１及び第２の接続端子２１１、２１２は、本体２１０の一面に長さ方向に互いに離隔して配置され、積層セラミックキャパシタ１００の後述する第１及び第２の外部電極の第１及び第２のバンド部の下面に機械的に接触することにより、積層セラミックキャパシタ１００と電気的に接続される。

【0026】

第１及び第２の接続端子２１１、２１２は、例えば、本体２１０の一面にスパッタ工程により形成されることができる。

【0027】

また、第１及び第２の接続端子２１１、２１２の一面に第１及び第２の導電性接着層２１５、２１６がそれぞれ配置されることにより、第１及び第２の接続端子２１１、２１２と積層セラミックキャパシタ１００の後述する第１及び第２の外部電極の第１及び第２のバンド部の下面とが接合され、且つその接合強度が向上するようにすることができる。

【0028】

第１及び第２の導電性接着層２１５、２１６は、例えば、銀（Ａｇ）ペーストで形成されることができるが、本発明はこれに限定されない。

【0029】

第１及び第２の外部端子２１３、２１４は、本体２１０の他面に長さ方向に互いに離隔して配置され、本体２１０を介して第１及び第２の接続端子２１１、２１２に対応して配置されることができる。

【0030】

第１及び第２の外部端子２１３、２１４は、例えば、本体２１０の他面にスパッタ工程により形成されることができる。

【0031】

また、対応して配置された第１及び第２の接続端子２１１、２１２と第１及び第２の外部端子２１３、２１４はそれぞれ電気的に連結される。上記電気的連結は、例えば、ビアを介してなされることができるが、本発明はこれに限定されない。

【0032】

図５を参照すると、本実施形態の積層セラミックキャパシタ１００は、セラミック本体１１０、第１及び第２の内部電極１２１、１２２、及び第１及び第２の外部電極１３１、１３２を含むことができる。

【0033】

セラミック本体１１０は、複数の誘電体層１１１を積層した後に焼成して形成される。この際、セラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、多様に変更可能であり、本実施形態の図示に限定されない。

【0034】

また、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態であり、隣接する誘電体層１１１間の境界が走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いなくては確認できないほどに一体化されることができる。

【0035】

また、セラミック本体１１０は、キャパシタの容量形成に寄与する部分としての活性層と、上下マージン部であって上記活性層の上下にそれぞれ配置された上部及び下部カバー層１１２、１１３と、を含むことができる。

【0036】

上記活性層は、誘電体層１１１を介して複数の第１及び第２の内部電極１２１、１２２を繰り返し積層して形成されることができる。

【0037】

誘電体層１１１の厚さは、積層セラミックキャパシタ１００の容量設計に合わせて任意に変更可能であり、一つの層の厚さは、好ましくは焼成後に０．０１〜１．００μｍとなるようにすることができるが、本発明はこれに限定されない。

【0038】

また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、本発明はこれに限定されない。

【0039】

上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除き、上記活性層の誘電体層１１１と同じ材質及び構成を有することができる。

【0040】

上部及び下部カバー層１１２、１１３は、単一の誘電体層又は二つ以上の誘電体層を上記活性層の上下にそれぞれ厚さ方向に積層して形成され、基本的に物理的又は化学的ストレスによる第１及び第２の内部電極１２１、１２２の損傷を防止する役割を行うことができる。

【0041】

第１及び第２の内部電極１２１、１２２は、互いに異なる極性を有する電極であり、誘電体層１１１に所定の厚さで導電性金属を含む導電性ペーストを印刷して形成されることができる。

【0042】

上記導電性ペーストに含まれる導電性金属は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）又はこれらの合金であればよいが、本発明はこれに限定されない。

【0043】

また、上記導電性ペーストの印刷方法としては、例えば、スクリーン印刷法又はグラビア印刷法などを用いることができるが、本発明はこれに限定されない。

【0044】

第１及び第２の内部電極１２１、１２２は、セラミック本体１１０内に、誘電体層１１１の積層方向に沿って互いに対向するように交互に積層されることができる。

【0045】

よって、第１及び第２の内部電極１２１、１２２は、誘電体層１１１を介してセラミック本体１１０の長さ方向の両側面から交互に露出するように配置されることができる。第１の内部電極１２１と第２の内部電極１２２は、中間に配置された誘電体層１１１によって電気的に絶縁される。

【0046】

また、第１及び第２の内部電極１２１、１２２は、セラミック本体１１０の長さ方向の両側面から交互に露出した部分が第１及び第２の外部電極１３１、１３２の後述する第１及び第２のボディ部１３１ａ、１３２ａとそれぞれ機械的に接触することにより、それぞれ第１及び第２の外部電極１３１、１３２と電気的に接続されることができる。

【0047】

したがって、第１及び第２の外部電極１３１、１３２に電圧を印加すると、互いに対向する第１及び第２の内部電極１２１、１２２の間に電荷が蓄積され、この際の積層セラミックキャパシタ１００の静電容量は上記活性層において第１及び第２の内部電極１２１、１２２の重なり合う領域の面積に比例する。

【0048】

第１及び第２の外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができる。上記導電性金属は、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）又はこれらの合金であればよいが、本発明はこれに限定されない。

【0049】

また、本実施形態において、第１及び第２の外部電極１３１、１３２に対しては、必要に応じて、回路基板に実装するためのメッキ層形成過程を省略してもよい。この場合、既存のメッキ層の形成時にメッキ液の浸透によって発生する信頼性低下の問題を改善することができる。

【0050】

第１及び第２の外部電極１３１、１３２は、第１及び第２のボディ部１３１ａ、１３２ａと、第１及び第２のバンド部１３１ｂ、１３２ｂを含むことができる。

【0051】

第１及び第２のボディ部１３１ａ、１３２ａはセラミック本体１１０の長さ方向の両側面にそれぞれ配置された部分であり、第１及び第２のバンド部１３１ｂ、１３２ｂは第１及び第２のボディ部１３１ａ、１３２ａからセラミック本体１１０の実装面である下面の一部まで伸びて形成された部分である。

【0052】

また、第１及び第２のバンド部１３１ｂ、１３２ｂは、セラミック本体１１０の上面、長さ方向の両側面及び幅方向の両側面の一部のうち少なくとも一面までさらに伸びて形成されることができる。

【0053】

本実施形態では、第１及び第２の外部電極１３１、１３２の第１及び第２のバンド部１３１ｂ、１３２ｂが第１及び第２のボディ部１３１ａ、１３２ａからセラミック本体１１０の上面、長さ方向の両側面及び幅方向の両側面の一部まで全て伸びてセラミック本体１１０の両端部を全て覆うように形成されたことを図示して説明しているが、本発明はこれに限定されない。

【0054】

また、第１及び第２の外部電極１３１、１３２は、外部からの機械的ストレスなどを吸収することにより、セラミック本体１１０と第１及び第２の内部電極１２１、１２２にクラックが発生することを防止する役割を行うことができる。

【0055】

シーリング部３００は、例えば、ＥＭＣモールド材などの材料を射出して生成され、基板２００上に第１及び第２の接続端子２１１、２１２の一端が露出し積層セラミックキャパシタ１００を取り囲むように形成されることができる。

【0056】

シーリング部３００は、積層セラミックキャパシタ１００と基板２００との固着強度を改善させることができる。

【0057】

また、シーリング部３００は、積層セラミックキャパシタ１００に電圧が印加されて振動が発生したとき、積層セラミックキャパシタ１００の圧電性による応力や振動が基板２００に伝達されることを抑制することにより、回路基板で発生するアコースティックノイズのサイズを減らす役割をする。

【0058】

第１及び第２の連結端子４１１、４１２は、第１及び第２の接続端子２１１、２１２と第１及び第２の外部端子２１３、２１４とを接続させる役割をする。

【0059】

本実施形態の第１及び第２の連結端子４１１、４１２は、シーリング部３００の長さ方向の両側面にそれぞれ配置され、シーリング部３００の外に露出した第１及び第２の接続端子２１１、２１２の長さ方向の端部と第１及び第２の外部端子２１３、２１４の長さ方向の端部とを機械的に連結して電気的に接続させることができる。この際、図１Ｂに示されたように、第１及び第２の連結端子４１１'、４１２'は、基板２１０の長さ方向の両面にそれぞれ配置されることができる。

【0060】

変形例
図６は、本発明の他の実施形態による積層セラミック電子部品を示した断面図である。

【0061】

ここで、上下側の積層セラミックキャパシタ及び基板の構造は、前述した一実施形態と同じであるため、重複を避けるためにその具体的な説明を省略する。

【0062】

図６を参照すると、シーリング部３００内に二つの積層セラミックキャパシタ１００'、１００が上下に積層される。

【0063】

この際、下側の積層セラミックキャパシタ１００のセラミック本体１１０の上面と上側の積層セラミックキャパシタ１００'のセラミック本体１１０'の下面の間に絶縁性接着層２２２が配置されることにより、二つの積層セラミックキャパシタ１００、１００'間の接合強度を向上させることができる。

【0064】

また、下側の積層セラミックキャパシタ１００は、第１及び第２の外部電極１３１、１３２の第１及び第２のバンド部１３１ｂ、１３２ｂが第１及び第２のボディ部１３１ａ、１３２ａからセラミック本体１１０の実装面の反対面である上面の一部まで伸びて形成される。

【0065】

また、上側の積層セラミックキャパシタ１００'は、第１及び第２の外部電極１３１'、１３２'の第１及び第２のバンド部１３１ｂ'、１３２ｂ'が第１及び第２のボディ部１３１ａ'、１３２ａ'からセラミック本体１１０'の下面の一部まで伸びて形成される。

【0066】

本実施形態では、下側の積層セラミックキャパシタ１００の第１及び第２のバンド部１３１ｂ、１３２ｂの上面と上側の積層セラミックキャパシタ１００'の第１及び第２のバンド部１３１ｂ'、１３２ｂ'の下面とが接触して電気的に接続される。

【0067】

この際、下側の積層セラミックキャパシタ１００の第１及び第２のバンド部１３１ｂ、１３２ｂの上面と上側の積層セラミックキャパシタ１００'の第１及び第２のバンド部１３１ｂ'、１３２ｂ'の下面の間に導電性接着層２１７、２１８が配置されることにより、接合強度及び電気的連結性を向上させることができる。

【0068】

一方、図６に示されたように、上下側の積層セラミックキャパシタ１００'、１００は、それぞれのバンド部がボディ部からセラミック本体１１０の長さ方向の両側面及び幅方向の両側面の一部まで全て伸びて形成されることができるが、本発明はこれに限定されない。

【0069】

また、本実施形態では、二つの積層セラミックキャパシタ１００、１００'が上下に積層されたことを図示して説明しているが、本発明はこれに限定されず、必要に応じて、三つ以上の積層セラミックキャパシタが積層された構造でもよい。

【0070】

本実施形態によれば、複数の積層セラミックキャパシタを上下に積層することによりアコースティックノイズを低減することができる。

【0071】

また、既存の金属フレームを用いたスタック型キャパシタの場合は、金属フレームの高さ分だけ電子部品全体の高さが高くなることから、重心が高い所に位置するため、倒れ現象が発生する可能性があるが、本実施形態の場合は、電子部品の全高さが相対的に低くなることから、重心が比較的低い所に位置するため、実装時の倒れ現象を防止することができる。

【0072】

図７は、本発明のさらに他の実施形態による積層セラミック電子部品を示した断面図である。

【0073】

ここで、上下側の積層セラミックキャパシタ及び基板の構造は、前述した一実施形態と同じであるため、重複を避けるためにその具体的な説明を省略する。

【0074】

図７を参照すると、シーリング部３００内に二つの積層セラミックキャパシタ１００'、１００が上下に積層され、上下側の積層セラミックキャパシタ１００'、１００の間に中間基板２００'が配置される。中間基板２００'の構造は、前述した実施形態の基板２００と同じである。

【0075】

この際、下側の積層セラミックキャパシタ１００のセラミック本体１１０の上面と中間基板２００'の下面の間、及び上側の積層セラミックキャパシタ１００'のセラミック本体１１０'の下面と中間基板２００'の上面の間に絶縁性接着層２２３、２２２が配置されることにより、二つの積層セラミックキャパシタ１００、１００'間の接合強度を向上させることができる。

【0076】

また、下側の積層セラミックキャパシタ１００は、第１及び第２の外部電極１３１、１３２の第１及び第２のバンド部１３１ｂ、１３２ｂが第１及び第２のボディ部１３１ａ、１３２ａからセラミック本体１１０の実装面の反対面である上面の一部まで伸びて形成される。

【0077】

また、上側の積層セラミックキャパシタ１００'は、第１及び第２の外部電極１３１'、１３２'の第１及び第２のバンド部１３１ｂ'、１３２ｂ'が第１及び第２のボディ部１３１ａ'、１３２ａ'からセラミック本体１１０'の下面の一部まで伸びて形成される。

【0078】

本実施形態では、下側の積層セラミックキャパシタ１００の第１及び第２のバンド部１３１ｂ、１３２ｂの上面と中間基板２００'の第１及び第２の外部端子２１３'、２１４'とが接触して電気的に接続され、上側の積層セラミックキャパシタ１００'の第１及び第２のバンド部１３１ｂ、１３２ｂの下面と中間基板２００'の第１及び第２の接続端子２１１'、２１２'とが接触して電気的に接続される。

【0079】

この際、下側の積層セラミックキャパシタ１００の第１及び第２のバンド部１３１ｂ、１３２ｂの上面と中間基板２００'の第１及び第２の外部端子２１３'、２１４'の間に導電性接着層２１７'、２１８'が配置され、上側の積層セラミックキャパシタ１００'の第１及び第２のバンド部１３１ｂ'、１３２ｂ'の下面と中間基板２００'の第１及び第２の接続端子２１１'、２１２'の間に導電性接着層２１５'、２１６'が配置されることができる。この場合、積層セラミックキャパシタ１００'と中間基板２００'との接合強度及び電気的連結性を向上させることができる。

【0080】

一方、図７に示されたように、上下側の積層セラミックキャパシタ１００'、１００は、それぞれのバンド部がボディ部からセラミック本体１１０の長さ方向の両側面及び幅方向の両側面の一部まで全て伸びて形成されることができるが、本発明はこれに限定されない。

【0081】

また、本実施形態では、二つの積層セラミックキャパシタ１００、１００'が上下に積層されたことを図示して説明しているが、本発明はこれに限定されず、必要に応じて、三つ以上の積層セラミックキャパシタ及び二つ以上の中間基板が積層された構造でもよい。

【0082】

図９は本発明のさらに他の実施形態による積層セラミック電子部品を概略的に示した斜視図であり、図１０は図９においてシーリング部と連結端子を除去した斜視図であり、図１１は図９の分解斜視図であり、図１２は図９の基板の底面図である。

【0083】

ここで、前述した一実施形態と同じ部分については、重複を避けるためにその具体的な説明を省略する。

【0084】

図９〜図１２を参照すると、本発明の他の実施形態による積層セラミック電子部品は、積層セラミックキャパシタ１０００、基板２０００、シーリング部３０００、及び第１及び第２の連結端子４１１０、４１２０を含む。

【0085】

本実施形態の基板２０００は、本体２１００、第１及び第２の接続端子２１１０、２１２０、及び第１及び第２の外部端子２１５０、２１６０を含む。

【0086】

また、本体２１００の一面には、必要に応じて、絶縁性接着層（図示せず）が配置されることにより、本体２１００と積層セラミックキャパシタ１０００のセラミック本体１１００の下面とが付着されるようにすることができる。

【0087】

第１及び第２の接続端子２１１０、２１２０は、第１及び第２の実装部２１１０ａ、２１２０ａ、第１及び第２の接続部２１１０ｃ、２１２０ｃ、及び第１及び第２の実装部２１１０ａ、２１２０ａと第１及び第２の接続部２１１０ｃ、２１２０ｃをそれぞれ連結する第１及び第２の連結部２１１０ｂ、２１２０ｂを含む。

【0088】

第１及び第２の実装部２１１０ａ、２１２０ａは、本体２１００の一面に幅方向に互いに離隔して配置され、第１及び第２の外部電極１３１０、１３２０の第１及び第２のバンド部１３１０ｂ、１３２０ｂの下面に機械的に接触することにより、積層セラミックキャパシタ１０００と電気的に接続される。

【0089】

また、第１及び第２の実装部２１１０ａ、２１２０ａの一面には、第１及び第２の導電性接着層２１３０、２１４０がそれぞれ配置されることにより、第１及び第２の実装部２１１０ａ、２１２０ａと積層セラミックキャパシタ１０００に含まれた第１及び第２の外部電極１３１０、１３２０の第１及び第２のバンド部１３１０ｂ、１３２０ｂの下面との接合強度を向上させることができる。

【0090】

第１及び第２の接続部２１１０ｃ、２１２０ｃは、本体２１００の一面において長さ方向の両端部側に配置され、その端が本体２１００の長さ方向の両端にそれぞれ露出するように配置される。

【0091】

第１及び第２の外部端子２１５０、２１６０は、本体２１００の他面に長さ方向に互いに離隔して配置され、本体２１００を介して第１及び第２の接続端子２１１０、２１２０の第１及び第２の接続部２１１０ｃ、２１２０ｃに対応して配置されることができる。

【0092】

図１３を参照すると、本実施形態の積層セラミックキャパシタ１０００は、セラミック本体１１００、第１及び第２の内部電極１２１０、１２２０、及び第１及び第２の外部電極１３１０、１３２０を含むことができる。

【0093】

第１及び第２の内部電極１２１０、１２２０は、セラミック本体１１００内に、誘電体層１１１０を介して誘電体層１１１０の積層方向に沿って互いに対向するように交互に積層されることができる。

【0094】

第１及び第２の内部電極１２１０、１２２０は、上下に重なり合い、積層セラミックキャパシタ１０００の容量を形成する第１及び第２の本体部１２１０ａ、１２２０ａと、第１及び第２のリード部１２１０ｂ、１２２０ｂを含む。

【0095】

第１及び第２のリード部１２１０ｂ、１２２０ｂは、第１及び第２の本体部１２１０ａ、１２２０ａからセラミック本体１１００の幅方向の両側面に交互に露出するように伸びて形成され、セラミック本体１１００の幅方向の両側面に配置された第１及び第２の外部電極１３１０、１３２０の第１及び第２のボディ部１３１０ａ、１３２０ａとそれぞれ機械的に接触して電気的に接続される。

【0096】

第１及び第２の外部電極１３１０、１３２０は、第１及び第２のボディ部１３１０ａ、１３２０ａと第１及び第２のバンド部１３１０ｂ、１３２０ｂを含むことができる。

【0097】

この際、第１及び第２のバンド部１３１０ｂ、１３２０ｂは、必要に応じて、セラミック本体１１００の上面の一部まで伸びて形成されることができる。

【0098】

第１及び第２のボディ部１３１０ａ、１３２０ａは、セラミック本体１１００の幅方向の両側面にそれぞれ配置されることにより第１及び第２のリード部１２１０ａ、１２２０ａとそれぞれ接続される役割をし、第１及び第２のバンド部１３１０ｂ、１３２０ｂは、第１及び第２のボディ部１３１０ａ、１３２０ａからセラミック本体１１００の実装面である下面の一部まで伸びて形成されることにより基板２０００の第１及び第２の接続端子２１１０、２１２０の第１及び第２の実装部２１１０ａ、２１２０ａと接続される役割をする。

【0099】

シーリング部３０００は、基板２０００上に、第１及び第２の接続端子２１１０、２１２０の第１及び第２の接続部２１１０ｃ、２１２０ｃの端が露出し積層セラミックキャパシタ１０００を取り囲むように形成される。

【0100】

第１及び第２の連結端子４１１０、４１２０は、第１及び第２の接続端子２１１０、２１２０と第１及び第２の外部端子２１５０、２１６０とを接続させる役割をする。

【0101】

本実施形態の第１及び第２の連結端子４１１０、４１２０は、シーリング部３０００の長さ方向の両側面にそれぞれ配置され、シーリング部３０００の外に露出した第１及び第２の接続端子２１１０、２１２０の第１及び第２の接続部２１１０ｃ、２１２０ｃの端と第１及び第２の外部端子２１３、２１４の端とを機械的に連結して電気的に接続させる。

【0102】

積層セラミック電子部品の実装基板
図１４は、図１Ａ及び図１Ｂの積層セラミック電子部品が回路基板に実装された様子を長さ−厚さ方向に切断して示した断面図である。

【0103】

図１４を参照すると、本実施形態による積層セラミック電子部品の実装基板は、積層セラミック電子部品１００が水平に実装される回路基板５１０と、回路基板５１０の上面に互いに離隔して形成された第１及び第２の電極パッド５１１、５１２を含む。

【0104】

積層セラミック電子部品１００は、基板２００が下側に配置され、第１及び第２の外部端子２１３、２１４がそれぞれ第１及び第２の電極パッド５１１、５１２上に接触するように位置した状態で付着されて回路基板５１０と電気的に連結されることができる。

【0105】

以上のように積層セラミック電子部品１００が回路基板５１０に実装された状態で電圧を印加すると、アコースティックノイズが発生する可能性がある。

【0106】

しかしながら、第１及び第２の電極パッド５１１、５１２のサイズは積層セラミックキャパシタ１００の第１及び第２の外部電極１３１、１３２と基板２００の第１及び第２の外部端子２１３、２１４と第１及び第２の電極パッド５１１、５１２を連結するハンダの量を決定する目安となるため、上記ハンダの量によってアコースティックノイズのサイズを調節することができる。

【0107】

図８は、本発明の一実施形態による積層セラミック電子部品と従来の積層セラミック電子部品のアコースティックノイズを比較して示したグラフである。各例のサイズは、横×縦が１．６×０．８ｍｍである。

【0108】

図８のグラフは、周波数３００Ｈｚ〜２０ｋＨｚのサイン波（ｓｉｎｅ ｗａｖｅ）を３．１５Ｖｄｃ＋２Ｖｐｐのサイズで入力するとき、各場合に発生するノイズ（ｎｏｉｓｅ）のサイズを測定して比較したものである。

【0109】

図８のグラフを参照すると、比較例の従来の積層型セラミックキャパシタは、平均アコースティックノイズが３４．３ｄＢであり、実施例のモールド型の積層型セラミックキャパシタは、アコースティックノイズが２４．８ｄＢと相対的に低い。

【0110】

このことから、本実施例は、積層セラミックキャパシタの圧電性による応力や振動が基板とシーリング部によって緩和されることにより回路基板で発生するアコースティックノイズのサイズを減らすことができるという効果があることが分かる。

【0111】

また、積層セラミックキャパシタが回路基板上にＳＭＤ（表面実装）される場合、外部電極とセラミック本体との段差があることからエラー発生率が高くなるが、本発明の一実施形態によれば、比較的平らな基板の外部端子と回路基板を接続するため、ＳＭＤ時のエラー発生率を減らすことができるという効果がある。

【0112】

また、本発明の一実施形態によれば、弾性のある基板とシーリング部との組み合わせによって製品の曲げ強度を向上させることができるため、積層セラミック電子部品を機械的応力の大きい製品分野で有用に用いることができる。

【0113】

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0114】

１００、１０００ 積層セラミックキャパシタ
１１０、１１００ セラミック本体
１１１、１１１０ 誘電体層
１１２、１１３ 上部及び下部カバー層
１２１、１２２、１２１０、１２２０ 第１及び第２の内部電極
１３１、１３２、１３１０、１３２０ 第１及び第２の外部電極
１３１ａ、１３２ａ、１３１０ａ、１３２０ａ 第１及び第２のボディ部
１３１ｂ、１３２ｂ、１３１０ｂ、１３２０ｂ 第１及び第２のバンド部
２００、２０００ 基板
２１０、２１００ 本体
２１１、２１２、２１１０、２１２０ 第１及び第２の接続端子
２１３、２１４、２１５０、２１６０ 第１及び第２の外部端子
２１５、２１６、２１３０、２１４０ 第１及び第２の導電性接着層
３００、３０００ シーリング部
４１１、４１２、４１１０、４１２０ 第１及び第２の連結端子
５１０ 回路基板
５１１、５１２ 第１及び第２の電極パッド
１２１０ａ、１２２０ａ 第１及び第２の本体部
１２１０ｂ、１２２０ｂ 第１及び第２のリード部
２１１０ａ、２１２０ａ 第１及び第２の実装部
２１１０ｂ、２１２０ｂ 第１及び第２の連結部
２１１０ｃ、２１２０ｃ 第１及び第２の接続部

【図1A】

【図1B】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図8】