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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2016-166855(P2016-166855A)
(43)【公開日】2016年9月15日
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
G01R 1/073 20060101AFI20160819BHJP
H05K 3/46 20060101ALI20160819BHJP
【ＦＩ】
G01R1/073 E
H05K3/46 B
H05K3/46 L
H05K3/46 N
【審査請求】有
【請求項の数】13
【出願形態】ＯＬ
【全頁数】12
(21)【出願番号】特願2015-209301(P2015-209301)
(22)【出願日】2015年10月23日
(31)【優先権主張番号】10-2015-0032418
(32)【優先日】2015年3月9日
(33)【優先権主張国】KR
(71)【出願人】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】チュン、ドゥー ユン
(72)【発明者】
【氏名】チョイ、ヨン セオク
(72)【発明者】
【氏名】リー、デ ヒョン
(72)【発明者】
【氏名】ジョー、セウル キ
(72)【発明者】
【氏名】マ、ウォン チュル
【テーマコード（参考）】
2G011
5E316
【Ｆターム（参考）】
2G011AA16
2G011AA21
2G011AE03
5E316AA02
5E316AA06
5E316AA12
5E316AA15
5E316AA26
5E316AA29
5E316AA43
5E316CC10
5E316CC16
5E316CC32
5E316CC35
5E316DD02
5E316DD22
5E316DD33
5E316EE31
5E316FF04
5E316FF07
5E316FF22
5E316FF24
5E316GG17
5E316GG28
5E316HH25
5E316HH40
(57)【要約】
【課題】本発明は、半導体装置に関し、より詳細には、複数の回路パターンを連結するビア（Ｖｉａ）を含む半導体装置に関する。【解決手段】半導体装置及びその製造方法が開示される。本発明の一実施形態による半導体装置は、基板、上記基板上に形成され回路パターンが形成された複数の薄膜層、及び上記複数の薄膜層を互いに絶縁するための絶縁層を含み、上記複数の薄膜層はビアを含むビアパッドを介して連結され、上記ビアパッドの上部及び下部のそれぞれは突出した形状を有し、上記複数の薄膜層のうち少なくとも二つはスタックドビア（Ｓｔａｃｋｅｄ Ｖｉａ）構造を介して連結される。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に形成され回路パターンが形成された複数の薄膜層と、
前記複数の薄膜層を互いに絶縁するための絶縁層と、
を含み、
前記複数の薄膜層はビアを含むビアパッドを介して連結され、
前記ビアパッドの上部及び下部のそれぞれは突出した形状を有する、半導体装置。
前記基板上に形成され回路パターンが形成された複数の薄膜層と、
前記複数の薄膜層を互いに絶縁するための絶縁層と、
を含み、
前記複数の薄膜層はビアを含むビアパッドを介して連結され、
前記ビアパッドの上部及び下部のそれぞれは突出した形状を有する、半導体装置。
【請求項2】
前記複数の薄膜層のうち少なくとも二つは、スタックドビア（Ｓｔａｃｋｅｄ Ｖｉａ）構造を介して連結される、請求項１に記載の半導体装置。
【請求項3】
前記ビアパッドの上部突出形状の厚さは、前記ビアパッドの上部に形成される前記絶縁層の厚さによって決定される、請求項１または２に記載の半導体装置。
【請求項4】
前記上部突出形状の厚さと前記絶縁層の厚さの比率は２〜２８［％］である、請求項３に記載の半導体装置。
【請求項5】
前記ビアパッドの上部突出形状と前記ビアパッドの下部突出形状は異なる、請求項１から４のいずれか１項に記載の半導体装置。
【請求項6】
前記ビアパッドの上部突出形状は、曲面形状を含む、請求項１から５のいずれか１項に記載の半導体装置。
【請求項7】
前記半導体装置は、プローブカードを含む、請求項１から６のいずれか１項に記載の半導体装置。
【請求項8】
半導体素子の電気的な特性を検査するためのプローブカードであって、
前記半導体素子のパッドを検針する検針部と、
前記検針部を支持する支持部と、
を含み、
前記検針部は、
セラミック基板と、
前記セラミック基板上に形成され回路パターンが形成された複数の薄膜層と、
前記複数の薄膜層を互いに絶縁するための絶縁層と、
を含み、
前記複数の薄膜層はビアを含むビアパッドを介して連結され、
前記ビアパッドの上部及び下部のそれぞれは突出した形状を有する、プローブカード。
前記半導体素子のパッドを検針する検針部と、
前記検針部を支持する支持部と、
を含み、
前記検針部は、
セラミック基板と、
前記セラミック基板上に形成され回路パターンが形成された複数の薄膜層と、
前記複数の薄膜層を互いに絶縁するための絶縁層と、
を含み、
前記複数の薄膜層はビアを含むビアパッドを介して連結され、
前記ビアパッドの上部及び下部のそれぞれは突出した形状を有する、プローブカード。
【請求項9】
前記複数の薄膜層のうち少なくとも二つは、スタックドビア（Ｓｔａｃｋｅｄ Ｖｉａ）構造を介して連結される、請求項８に記載のプローブカード。
【請求項10】
基板上に第１の回路パターンを形成し、前記基板と前記第１の回路パターンの上部に第１の絶縁層を形成する段階と、
前記第１の絶縁層の一部をエッチングして第１のビアホールを形成する段階と、
前記第１のビアホールを介して前記第１の回路パターンと電気的に連結される第１のビアを含む第１のビアパッドを形成する段階と、
前記第１の絶縁層の上部に前記第１のビアパッドを介して前記第１の回路パターンと電気的に連結される第２の回路パターンを形成する段階と、
前記第１のビアパッドと前記第２の回路パターンの上部に第２の絶縁層を形成する段階と、
を含み、
前記第１のビアパッドを形成する段階は、前記第１のビアパッドの上部及び下部のそれぞれが突出した形状に形成される、半導体装置の製造方法。
前記第１の絶縁層の一部をエッチングして第１のビアホールを形成する段階と、
前記第１のビアホールを介して前記第１の回路パターンと電気的に連結される第１のビアを含む第１のビアパッドを形成する段階と、
前記第１の絶縁層の上部に前記第１のビアパッドを介して前記第１の回路パターンと電気的に連結される第２の回路パターンを形成する段階と、
前記第１のビアパッドと前記第２の回路パターンの上部に第２の絶縁層を形成する段階と、
を含み、
前記第１のビアパッドを形成する段階は、前記第１のビアパッドの上部及び下部のそれぞれが突出した形状に形成される、半導体装置の製造方法。
【請求項11】
前記第２の絶縁層の一部をエッチングして前記第１のビアホールの少なくとも一部と同じ位置に第２のビアホールを形成する段階と、
前記第２のビアホールを介して前記第２の回路パターンと電気的に連結される第２のビアを含む第２のビアパッドと前記第１のビアパッドをスタックドビア構造で形成する段階と、
をさらに含み、
前記第２のビアパッドを形成する段階は、前記第２のビアパッドの上部及び下部のそれぞれが突出した形状に形成される、請求項１０に記載の半導体装置の製造方法。
前記第２のビアホールを介して前記第２の回路パターンと電気的に連結される第２のビアを含む第２のビアパッドと前記第１のビアパッドをスタックドビア構造で形成する段階と、
をさらに含み、
前記第２のビアパッドを形成する段階は、前記第２のビアパッドの上部及び下部のそれぞれが突出した形状に形成される、請求項１０に記載の半導体装置の製造方法。
【請求項12】
前記第１のビアパッドを形成する段階は、前記第１のビアパッドの上部突出形状の厚さと前記第２の絶縁層の厚さの比率が２〜２８［％］となるように前記第１のビアパッドを形成する、請求項１０または１１に記載の半導体装置の製造方法。
【請求項13】
前記第１のビアパッドを形成する段階は、予め決定された添加剤の種類と前記添加剤の比率を用いたメッキ工程により前記第１のビアパッドの上部突出形状が一定の厚さを有する前記第１のビアパッドを形成する、請求項１０から１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、より詳細には、複数の回路パターンを連結するビア（Ｖｉａ）を含む半導体装置に関する。
【背景技術】
【0002】
プローブカードは、素子の電気的な特性について検査する一つの媒介体である。上記プローブカードは、素子のパッドを検針できる検針部、これを支持している基板部（又は支持部）、これを電気的に連結しているＰＣＢ部（又は連結部）、及び機械的な補強のための補強部を含む。
【0003】
プローブカードの構成のうち検針部は、２次元（２Ｄ）と３次元（３Ｄ）の方法で製作されることができる。２Ｄの場合は、チップ（Ｔｉｐ）が横になった状態で工程を行い、空間変換器（Ｓｐａｃｅ Ｔｒａｎｓｆｏｒｍｅｒ）に接着するときは横になったチップを立てて接着する。３Ｄの場合は、工程を用いて探針方向に積層しながら空間変換器とそのまま接着する。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、回路パターン間の連結性を向上させ、各層の配線領域を増加させ集積度を高くすることができるプローブカードを含む半導体装置及びこれに関する製造方法を提供することである。
【課題を解決するための手段】
【0005】
本発明の実施形態によれば、プローブカードを含む半導体装置及びこれに関する製造方法が提供される。
【0006】
本発明の実施形態による半導体装置は、回路パターンを連結するビアパッドの上部と下部のそれぞれが突出した形状を有するようにする。
【0007】
ここで、ビアパッドは、ビアホールの位置に形成され、ビアを含むパッドを意味する。
【0008】
少なくとも二つ以上のビアパッドは、スタックドビア（Ｓｔａｃｋｅｄ Ｖｉａ）構造をなすことができる。
【0009】
ビアパッドの上部突出形状の厚さは、ビアパッドの上部に形成される絶縁層の厚さによって決定されることができる。
【0010】
ビアパッドの上部突出形状は曲面形状を含み、上部突出形状と下部突出形状は異なる。
【0011】
本発明の実施形態による半導体装置は、ビアホール又はスタックドビア構造を用いる全ての半導体装置に適用され、一例として、セラミック基板を用いるプローブカードに適用されることができる。
【発明の効果】
【0012】
本発明の実施形態によれば、上部突出形状と下部突出形状を有するビアパッドを用いて複数の回路パターンを連結することにより、互いに異なる層に形成される回路パターン間の連結性を向上させることができ、スタックドビア構造を用いることにより、各層の配線領域を増加させ集積度を高くすることができる。
【発明を実施するための形態】
【0014】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【0015】
本発明の実施形態による半導体装置は、上部に突出した形状と下部に突出した形状を有するビアパッドを用いて複数の薄膜層に形成される複数の回路パターンを連結することにより、互いに異なる層に形成される回路パターン間の連結性を向上させることをその要旨とする。
【0016】
ここで、少なくとも二つ以上のビアパッドは、スタックドビア構造を用いることにより、各層の配線領域を増加させ集積度を高くすることができる。
【0017】
プローブカードは、素子のパッドを検針できる検針部、これを支持している支持部、これを電気的に連結している連結部、及び機械的な補強のための補強部を含むことができる。
【0018】
ここで、プローブカードの検針部については、半導体素子のパッドピッチ（ｐａｄ ｐｉｔｃｈ）が次第に小さくなることによる２Ｄチップの厚さの縮小及びこれによる固着力の弱化を考慮すべきである。
【0019】
また、基板の共用化のためにセラミック基板上に直接ボンディング用パッドを形成する上、単層又は多層の絶縁層、例えば、ポリイミド（ＰＩ；ｐｏｌｙｉｍｉｄｅ）層を用いて電気的配線を施し、最上面にボンディング用パッドを形成するが、薄膜の多層化に伴い重要となる要素がまさに層間接続性である。
【0020】
本発明の実施形態では、ビアを含むビアパッドの上部と下部のそれぞれが突出した形状を有するようにすることにより、薄膜の多層化による層間接続性を向上させることができる。
【0021】
図１は、本発明の一実施形態による半導体装置を示す断面図である。
【0022】
図１を参照すると、本発明の実施形態による半導体装置は、複数の薄膜層１２１、１３１、１４１、１５１、絶縁層１２２、１３２、１４２、１５２、及びビアパッド１２３、１３３、１４３を含む。
【0023】
複数の薄膜層１２１、１３１、１４１、１５１は、基板上に形成され、それぞれ回路パターンを含む。
【0024】
ここで、基板１１０は、セラミック基板であり、回路パターンは、薄膜で形成され、モリブデン（Ｍｏ）、銅（Ｃｕ）などの物質で形成されることができる。回路パターンは、薄膜工程により形成され、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などの方法のみならず薄膜を形成できる多様な工程でも形成されることができる。
【0025】
図１に示されている回路パターンは互いに異なる薄膜層に形成されることを示すための一例であり、当該層の回路パターンとビアパッドとの連結関係は必要に応じて変わってもよい。本発明の実施形態において、複数の薄膜層は、複数の回路パターンと類似した意味で用いられることができる。
【0026】
また、基板１１０の一面に形成される回路パターン１２１に対応する基板１１０の他面には、電極パターン、回路パターン又はプローブピンに対応するパターンのうち少なくとも一つが形成され、ニッケル（Ｎｉ）と金（Ａｕ）が積層された形で形成されることができる。積層された金属はニッケルと金に限定されず、必要に応じて多様な金属を用いることができる。
【0027】
絶縁層１２２、１３２、１４２、１５２は、複数の薄膜層を互いに絶縁するための層であって、互いに異なる層に形成された回路パターンを互いに絶縁するための層である。
【0028】
絶縁層１２２、１３２、１４２、１５２は、ポリイミド（ＰＩ；ｐｏｌｙｉｍｉｄｅ）で形成されることができ、複数の薄膜層を絶縁できる多様な絶縁物質で形成されることもできる。
【0029】
ビアパッド１２３、１３３、１４３は、複数の薄膜層１２１、１３１、１４１、１５１を電気的に連結するための手段であり、絶縁層に形成されたビアホールを介して形成される。
【0030】
ビアパッド１２３、１３３、１４３は、ビアを含むパッドで構成され、パッドの上部と下部のそれぞれに突出した形状を有する。
【0031】
以下、パッドの上部に形成される突出形状を上部突出形状、パッドの下部に形成される突出形状を下部突出形状という。ここで、パッドの下部突出形状はビアホールに形成されたビアを意味することができる。
【0032】
ビアパッド１２３、１３３、１４３は、メッキ工程により形成されることができる。ビアパッド１２３、１３３、１４３を形成する工程は、メッキ工程に限定されず、パッドの上部突出形状を形成できる工程であればいずれの工程でもよい。
【0033】
ビアパッド１２３、１３３、１４３の上部突出形状と下部突出形状は異なり、上部突出形状は曲面形状を含むことができる。また、曲面形状を有する上部突出形状のパターン形状は、多様に形成されることができる。
【0034】
本発明の実施形態において、少なくとも二つ以上のビアパッドは、ビアとパッドが同じ位置に形成されるスタックドビア構造で形成されることができる。スタックドビア（Ｓｔａｃｋｅｄ Ｖｉａ）構造でビアパッドが形成される場合、各層の配線領域を増加させ集積度を高くすることができる。
【0035】
ビアパッド１２３、１３３、１４３の上部突出形状は、ビアホールが形成された位置に形成され、多様な形に形成されることができる。
【0036】
例えば、ビアパッドの上部突出形状は、図４の上部突出形状に関する平面図に示されているように、パッドの上部に円形パターン（ａ）で形成されることもでき、パッドの上部に四角形パターン（ｂ）、五角形パターン（ｃ）、六角形パターン（ｄ）などの多角形パターンで形成されることもできる。
【0037】
また、最上面に形成されるビアパッド１４３はボンディングパッドであればよい。最上面に形成されるビアパッド１４３がボンディングパッドの場合、必ずしもビアパッドの上部突出形状を形成する必要はない。下部突出形状のみを有するビアパッドを形成することにより、最上面のビアパッドをボンディングパッドとして用いることができる。
【0038】
このように、上部突出形状と下部突出形状を有するビアパッドを用いて互いに異なる層に形成された薄膜層を電気的に連結する場合、オープン不良率を減らして電気的連結性を向上させることができる。これについては、図２を参照して説明する。
【0039】
図２は、図１に示されているビアパッドを説明するための断面図であって、ビアパッドの上部突出形状の厚さとビアパッドの上部に形成される絶縁層の厚さの比率によるオープン不良率を説明するための図である。
【0040】
図２に示されているＴＡはビアパッドの上部突出形状の厚さを意味し、ＴＢはビアパッドの上部に形成される絶縁層の厚さを意味し、Ｄはビア直径（ＶｉａＤｉａｍｅｔｅｒ）を意味する。
【0041】
下記表１は、ビア直径（Ｄ）が１００［μｍ］未満の場合においてビアパッドの上部突出形状の厚さとビアパッドの上部に形成される絶縁層の厚さの比率（ＴＡ／ＴＢ×１００）によるオープン不良率を示すものである。表１から分かるように、比率が３０［％］以上の場合は、上部突出形状の厚さが厚くなるにつれてコーティング不良率が高くなり、工程不良が発生することにより、オープン不良率が高くなるのに対し、比率が３０［％］より低い場合は、上部突出形状がない場合（０［％］）に比べてオープン不良率が低い。
【0042】
本発明の実施形態による半導体装置は、スタックドビア構造で形成されるビアパッドの上部突出形状の厚さとビアパッドの上部に形成される絶縁層の厚さの比率が３０［％］未満の場合、複数の薄膜層間の電気的絶縁性を向上させることができる。具体的には、ビアパッドの上部突出形状の厚さとビアパッドの上部に形成される絶縁層の厚さの比率が２〜２８［％］又は５〜２５［％］の場合、複数の薄膜層間の電気的絶縁性を向上させることができる。
【0043】
このように、電気的絶縁性を向上させるためのビアパッドの上部突出形状の厚さは、ビアパッドの上部に形成される絶縁層の厚さによって決定されることができる。
【0044】
【表1】
【0045】
また、ビアパッドの上部突出形状の厚さは、ビアパッドを形成するメッキ工程の際に添加される添加剤の種類と添加剤の比率を決定し調節することにより決定されることができる。
【0046】
即ち、絶縁層の厚さによるビアパッドの上部突出形状の厚さが決定されると、これに関する添加剤の種類と添加剤の比率を決定した後、メッキ工程により、決定された厚さを有するビアパッドの上部突出形状を形成することができる。
【0047】
したがって、本発明の実施形態による半導体装置は、上部突出形状と下部突出形状を有するビアパッドを用いて複数の薄膜層に含まれた回路パターンを電気的に連結し、少なくとも二つ以上のビアパッドをスタックドビア構造で形成することにより、複数の薄膜層間の電気的連結性を向上させ、各層の配線領域を増加させ集積度を高くすることができる。
【0048】
本発明の実施形態による半導体装置は、複数の薄膜層を用いビアを介して連結される多様な半導体装置又は素子に適用され、一例として、プローブカードの検針部に適用されることができる。
【0051】
図３ａに示されているように、セラミック基板１１０の一面上に回路パターン１２１を形成し、セラミック基板の一面に形成された回路パターンの上部に絶縁層を形成した後、絶縁層の一部をエッチングして絶縁層１２２にビアホールを形成する。
【0052】
ここで、回路パターンはモリブデン、銅などの金属を薄膜で形成する薄膜層であればよく、これを形成する方法としては多様な方法を用いることができる。
【0053】
回路パターンは、金属を蒸着した後にパターニングして形成されることができる。
【0054】
また、絶縁層１２２は、ポリイミド（ＰＩ）種類の絶縁物質を用いて形成されることができる。一例として、ポリイミドを回路パターンの形成されたセラミック基板の一面の上部にスピンコーティングし、ビアホールを形成するためのフォトリソグラフィー工程を行った後に硬化させることにより、ビアパッドが形成される位置にビアホールが形成された絶縁層１２２を形成することができる。
【0055】
その後、図３ｂに示されているように、ビアホールが形成された絶縁層１２２の上部にビアパッドを形成するためのシード層１２４を形成する。
【0056】
ここで、シード層１２４は、蒸着（ｅｖａｐｏｒａｔｉｏｎ）方法とスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）方法などを用いて形成されることができる。
【0057】
シード層１２４が形成されると、図３ｃに示されているように、シード層１２４の上部にフォトレジスト（ＰＲ）１２５を塗布した後、ビアパッドを形成するためのパターニング工程を行い、ビアパッドが形成される領域のＰＲのみを除去する。
【0058】
次に、図３ｄに示されているように、ビアパッド領域のＰＲが除去された構造物の上部に、メッキ工程を用いて、ビアホールが形成された位置に上部突出形状を有するビアパッド１２３を形成する。
【0059】
ここで、ビアパッド１２３の上部突出形状の厚さは、メッキ工程の際に添加される添加剤の種類と添加剤の比率を決定し調節することにより決定されることができる。添加される添加剤の種類と添加剤の比率の調節によって、ビアホールを満たすビアフィル（ｆｉｌｌ）を制御することにより、ビアパッドの上部突出形状の厚さを制御することができる。
【0060】
この際、ビアパッド１２３の上部突出形状は、ビアパッドの上部突出形状の厚さとビアパッドの上部に形成された絶縁層の厚さの比率が２〜２８［％］となるように形成されることができる。
【0061】
上記ビアパッドの上部突出形状の厚さは、ビアパッドの上部に形成される絶縁層の厚さによって決定されることができる。
【0062】
ビアパッドの上部突出形状パターンを、予め決定された他の形状パターン、例えば、円形パターンではなく多角形パターンで形成する場合は、パッドを平らに形成し、ＰＲを除去した後、多角形パターンの上部突出形状を形成するためのＰＲパターンを再度形成し、その上部にメッキ工程を再度行うことにより形成することができる。
【0063】
次に、図３ｅに示されているように、ＰＲパターン１２５を除去し、図３ｆに示されているように、ビアパッド１２３の形成された領域以外の領域に形成されたシード層１２４を湿式エッチング又は乾式エッチングすることにより絶縁層１２２を露出させる。
【0064】
上述した過程により、セラミック基板上に回路パターンを含む一層の薄膜層と絶縁層及び次の薄膜層に形成される回路パターンと連結するためのビアパッドを形成する。
【0066】
また、図３ｆの構造物の上部にビアパッドと連結するための回路パターンを形成し、その上部にビアホールが形成された絶縁層及びシード層を形成した後、ビアホールの形成された位置にビアパッドを形成する過程を再度繰り返し行うことにより、複数の薄膜層を形成することができる。
【0067】
上述した半導体装置は、プローブカードに適用されることができる。これについては、図５を参照して説明する。
【0068】
図５は、本発明の一実施形態によるプローブカードの構成を示す図である。
【0069】
図５に示されているように、プローブカード５００は、検針部５１０、支持部５２０、連結部５３０及び補強部５４０を含む。
【0070】
支持部５２０は、検針部５１０を支持する機能を行う構成手段であり、連結部５３０は、検針部５１０を電気的に連結する構成手段であり、補強部５４０は、プローブカードの機械的な補強のための構成手段である。
【0071】
検針部５１０は、検査しようとする半導体素子のパッドを検針する構成手段であり、上述した半導体装置に該当する構成である。
【0072】
検針部５１０は、回路パターンを含む複数の薄膜層、複数の薄膜層を互いに絶縁するための絶縁層、及び上部突出形状と下部突出形状を有するビアパッドを含む。
【0073】
ビアパッドはメッキ工程により形成され、上部突出形状と下部突出形状は異なり、上部突出形状は曲面形状を含むことができる。
【0074】
また、少なくとも二つ以上のビアパッドは、ビアとパッドが同じ位置に形成されるスタックドビア構造で形成され、上部突出形状の厚さは、ビアパッドの上部に形成される絶縁層の厚さによって決定され、ビアパッドを形成するためのメッキ工程の際に添加される添加剤の種類と添加剤の比率を決定し調節することにより決定されることができる。
【0075】
ビアパッドの上部突出形状は、ビアパッドの上部突出形状の厚さとビアパッドの上部に形成された絶縁層の厚さの比率が２〜２８［％］となるように形成されることができる。
【0076】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。