発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、ｎ型ドリフト領域１０３およびｐ型仕切領域１０４の第１方向ｘの幅ｄは、プロセスのデザインルール（設計基準）により物理的に制約されてしまうため、狭くすることに限界がある。このため、オン抵抗を低減するためには並列ｐｎ層１０５の厚さＴ_SJを厚くすることが有効となるが、図９，１０に示す従来の横型超接合ＭＯＳＦＥＴでは、例えば非特許文献１の中で報告されるように、並列ｐｎ層１０５の厚さＴ_SJを厚くしたとしても、オン抵抗（ドリフト抵抗）はほとんど低減されない。この理由は、ｐ型ベース領域１０６の反転層からｎ⁺型ドレイン領域１１０まで流れる電子電流の経路が、並列ｐｎ層１０５の、チップおもて面側の短い幅Ｗ_SJの活性部ドリフト領域１０３ｃに集中して流れるからである。 この発明は、上述した従来技術による問題点を解消するため、オン抵抗を低減させることができる半導体装置を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明にかかる半導体装置によれば、オン状態のときに、第１導電型領域の、第２絶縁膜を挟んで第２ゲート電極に対向する部分にも電子蓄積層を形成することができ、第１導電型領域の深さ方向に電子電流を広げることができるため、オン抵抗を低減させるという効果を奏する。