特開 2016-207890 ヘテロ接合半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2016-207890(P2016-207890A)

(43)【公開日】2016年12月8日

(54)【発明の名称】ヘテロ接合半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20161111BHJP

   H01L 29/778 20060101ALI20161111BHJP

   H01L 29/812 20060101ALI20161111BHJP

   H01L 21/336 20060101ALI20161111BHJP

   H01L 29/78 20060101ALI20161111BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/78 301B

   H01L29/78 301G

   H01L29/78 301H

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

【全頁数】11

(21)【出願番号】特願2015-89535(P2015-89535)

(22)【出願日】2015年4月24日

(71)【出願人】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(71)【出願人】

【識別番号】592032636

【氏名又は名称】学校法人トヨタ学園

(74)【代理人】

【識別番号】110001210

【氏名又は名称】特許業務法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】櫛田 知義

(72)【発明者】

【氏名】長里 喜隆

(72)【発明者】

【氏名】榊 裕之

【テーマコード（参考）】

5F102

5F140

【Ｆターム（参考）】

5F102GB01

5F102GC01

5F102GD01

5F102GD10

5F102GJ02

5F102GJ03

5F102GJ04

5F102GJ10

5F102GL03

5F102GL04

5F102GL05

5F102GM04

5F102GM06

5F102GM08

5F102GR04

5F102GR12

5F140AA08

5F140AA30

5F140AC36

5F140BA00

5F140BA01

5F140BA02

5F140BA06

5F140BA07

5F140BA16

5F140BB06

5F140BB18

5F140BC12

5F140BD07

5F140BF01

5F140BF04

5F140BF05

5F140BF07

5F140BF43

5F140BJ01

5F140BJ05

5F140BJ06

5F140BJ07

5F140BJ11

5F140BJ15

5F140BJ16

5F140BK29

5F140CC02

5F140CC03

5F140CC08

(57)【要約】

【課題】亀裂や欠陥等の発生を抑制すると共に、オン抵抗の小さいヘテロ接合半導体装置を提供する。
【解決手段】半導体を含むチャネル層１０と、チャネル層１０上にチャネル層１０よりバンドギャップの大きい半導体を含むバリア層１２と、を備え、バリア層１２は、チャネル層１０に接する結晶構造が均一な半導体層からなる第１バリア層１２ａと第１バリア層１２ａよりもチャネル層１０に対する応力が小さい第２バリア層１２ｂとを含むヘテロ接合半導体装置とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体を含むチャネル層と、
前記チャネル層上に、前記チャネル層よりバンドギャップの大きい半導体を含むバリア層と、を備えるヘテロ接合半導体装置であって、
前記バリア層は、
前記チャネル層に接する結晶構造が均一な半導体層からなる第１バリア層と、
前記第１バリア層よりも前記チャネル層に対する応力が小さい第２バリア層と、
を含むことを特徴とするヘテロ接合半導体装置。

【請求項2】

請求項１に記載のヘテロ接合半導体装置であって、
前記第２バリア層は、組成が異なる複数の半導体層を繰り返し積層した超格子構造からなることを特徴とするヘテロ接合半導体装置。

【請求項3】

請求項１又は２に記載のヘテロ接合半導体装置であって、
前記バリア層は、結晶構造が均一な半導体層からなる第３バリア層をさらに備え、前記第１バリア層と前記第３バリア層とによって前記第２バリア層が挟まれていることを特徴とするヘテロ接合半導体装置。

【請求項4】

請求項１〜３のいずれか１項に記載のヘテロ接合半導体装置であって、
前記バリア層は、４０ｎｍ以上の膜厚を有することを特徴とするヘテロ接合半導体装置。

【請求項5】

請求項１〜４のいずれか１項に記載のヘテロ接合半導体装置であって、
前記バリア層上に、ゲート電極、ソース電極及びドレイン電極を備え、
前記ゲート電極と前記ドレイン電極の間の領域下の前記バリア層は、前記ソース電極又は前記ドレイン電極が設けられた領域下の前記バリア層よりも膜厚が大きいことを特徴とするヘテロ接合半導体装置。

【請求項6】

請求項１〜４のいずれか１項に記載のヘテロ接合半導体装置であって、
前記バリア層上に、ゲート電極、ソース電極及びドレイン電極を備え、
前記ゲート電極と前記ドレイン電極の間の領域下の前記バリア層は、前記ゲート電極が設けられた領域下の前記バリア層よりも膜厚が大きいことを特徴とするヘテロ接合半導体装置。

【請求項7】

請求項１〜４のいずれか１項に記載のヘテロ接合半導体装置であって、
前記バリア層上に、ゲート電極、ソース電極及びドレイン電極を備え、
前記ゲート電極は、絶縁層及び金属層の積層構造であることを特徴とするヘテロ接合半導体装置。

【請求項8】

請求項１〜４のいずれか１項に記載のヘテロ接合半導体装置であって、
前記バリア層上に、ゲート電極、ソース電極及びドレイン電極を備え、
前記第１バリア層は、前記チャネル層とのヘテロ接合側に配置され、前記第２バリア層は、前記ゲート電極側に配置されていることを特徴とするヘテロ接合半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ヘテロ接合半導体装置に関する。

【背景技術】

【0002】

複数の異なる種類の半導体を接合させ、その界面領域に誘起されたキャリア（二次元電子ガス）をチャネルとしたヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ：Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ−ＦＥＴ）等のヘテロ接合半導体装置が利用されている。

【0003】

例えば、ＩＩＩ族窒化物ベースのチャネル層、チャネル層上に形成されたＩＩＩ族窒化物ベースのバリア層、バリア層上に形成された窒化アルミニウム（ＡｌＮ）と窒化ガリウム（ＧａＮ）とを含む多層のキャップ層を備えた窒化物ベースのヘテロ接合半導体装置が開示されている（特許文献１）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８−２２７５０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、ＨＪＦＥＴ等のヘテロ接合半導体装置では、導通時におけるオン抵抗を低減させるために、チャネル層とバリア層との界面領域での分極を大きくし、誘起される二次元電子ガスの濃度を高くすることが望まれる。そのためには、バリア層の組成を変更した構成やバリア層の膜厚を厚くした構成が提案されている。しかしながら、バリア層の組成を変更したり、バリア層の膜厚を厚くしたりすると、基板やチャネル層とバリア層との界面にその格子定数の差によって大きな応力が生じ、亀裂や欠陥が発生する問題がある。したがって、バリア層の組成の変更やバリア層の膜厚の増加には限界がある。例えば、ＡｌＧａＮ／ＧａＮのヘテロ接合を含むヘテロ接合半導体装置では、バリア層の膜厚は４０ｎｍ未満とされている。

【0006】

一方、バリア層が薄い構成では、ゲート電極の端部領域において非導通時（オフ時）のドレイン電圧の印加によって高電界が生じる。これによって、界面準位や表面準位が増加し、これらの界面準位や表面準位にキャリアがトラップされ、フェルミ準位のピニング作用等によりオン抵抗が増加したり、電気的特性の変動を生じたりするおそれがある。また、ゲート電極の端部領域における高電界はコラプス現象の一因にもなる。

【課題を解決するための手段】

【0007】

本発明の一つの態様は、半導体を含むチャネル層と、前記チャネル層上に、前記チャネル層よりバンドギャップの大きい半導体を含むバリア層と、を備えるヘテロ接合半導体装置であって、前記バリア層は、前記チャネル層に接する結晶構造が均一な半導体層からなる第１バリア層と、前記第１バリア層よりも前記チャネル層に対する応力が小さい第２バリア層と、を含むことを特徴とするヘテロ接合半導体装置である。

【0008】

ここで、前記第２バリア層は、組成が異なる複数の半導体層を積層した超格子構造からなることが好適である。

【0009】

また、前記バリア層は、結晶構造が均一な半導体層からなる第３バリア層をさらに備え、前記第１バリア層と前記第３バリア層とによって前記第２バリア層が挟まれていることが好適である。

【0010】

また、前記バリア層は、４０ｎｍ以上の膜厚、より好ましくは１００ｎｍ以上の膜厚を有することが好適である。

【0011】

また、前記バリア層上に、ゲート電極、ソース電極及びドレイン電極を備え、前記ゲート電極と前記ドレイン電極の間の領域下の前記バリア層は、前記ソース電極又は前記ドレイン電極が設けられた領域下の前記バリア層よりも膜厚が大きいことが好適である。

【0012】

また、前記バリア層上に、ゲート電極、ソース電極及びドレイン電極を備え、前記ゲート電極と前記ドレイン電極の間の領域下の前記バリア層は、前記ゲート電極が設けられた領域下の前記バリア層よりも膜厚が大きいことが好適である。

【0013】

また、前記バリア層上に、ゲート電極、ソース電極及びドレイン電極を備え、前記ゲート電極は、絶縁層及び金属層の積層構造であることが好適である。

【0014】

また、前記バリア層は、ＩＩＩ−Ｖ族半導体により形成されていることが好適である。

【0015】

また、前記バリア層上に、ゲート電極、ソース電極及びドレイン電極を備え、前記第１バリア層は、前記チャネル層とのヘテロ接合側に配置され、前記第２バリア層は、前記ゲート電極側に配置されていることが好適である。

【発明の効果】

【0016】

本発明によれば、亀裂や欠陥等の発生を抑制すると共に、オン抵抗の小さいヘテロ接合半導体装置を提供することができる。

【図面の簡単な説明】

【0017】

【図1】第１の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。

【図2】第２の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。

【図3】第３の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。

【図4】第４の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。

【図5】第５の実施の形態におけるヘテロ接合半導体装置の構成を示す断面模式図である。

【発明を実施するための形態】

【0018】

＜第１の実施の形態＞
第１の実施の形態におけるヘテロ接合半導体装置は、図１に示すように、チャネル層１０、バリア層１２、ゲート電極１４、ソース電極１６、ドレイン電極１８及び保護膜２０を含んで構成される。

【0019】

チャネル層１０は、後述するバリア層１２との界面においてヘテロ接合を構成する半導体層である。チャネル層１０は、バリア層１２と格子整合性の良い半導体材料により形成される。チャネル層１０の膜厚は、特に限定されるものではないが、数百ｎｍ程度とすることが好適である。

【0020】

チャネル層１０は、基板自体としてもよいし、他の基板上に形成されてもよい。他の基板上にチャネル層１０を形成する場合、基板は、例えば、炭化シリコン、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン等からチャネル層１０と格子定数及び熱膨張率が近いものを選択すればよい。また、基板とチャネル層１０の間に必要に応じてバッファ層、遷移層、核形成層等を形成してもよい。

【0021】

バリア層１２は、チャネル層１０上に積層され、チャネル層１０との界面においてヘテロ接合を形成する半導体層である。バリア層１２は、チャネル層１０よりもバンドギャップが大きく、チャネル層１０との格子整合性の良い半導体材料により形成される。これにより、チャネル層１０とバリア層１２との界面において自発分極又はピエゾ分極が生じ、その分極効果によってチャネル層１０とバリア層１２との界面にキャリア（電子）の密度が高い二次元電子ガス（２ＤＥＧ）が生じる。

【0022】

また、チャネル層１０のバリア層１２との界面領域にドーパントを添加してδドープすることにより二次元電子ガス（２ＤＥＧ）を生じさせるようにしてもよい。例えば、バリア層１２をＡｌＧａＮとした場合、ｎ型ドーパントとしてシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び酸素（Ｏ）の少なくとも１つをδドープすればよい。

【0023】

チャネル層１０及びバリア層１２の組み合わせは、結晶性の良いヘテロ界面を形成するものであれば特に限定されるものではなく、ＩＩＩ族元素とＶ族元素をそれぞれ１種類以上含むＩＩＩ−Ｖ族半導体化合物、ＩＩ族元素とＶＩ族元素をそれぞれ１種類以上含むＩＩ−ＶＩ族半導体化合物、ＩＶ族元素を含むＩＶ族半導体等から適宜選択して組み合わせればよい。例として、バリア層１２／チャネル層１０の組み合わせとしてＡｌＧａＮ／ＧａＮ、ＡｌＧａＡｓ／ＧａＡｓ、ＡｌＮ／ＧａＮ、ＩｎＡｌＮ／ＧａＮ、ＡｌＧａＮＰ／ＧａＮＰ、ＩｎＡｌＧａＡｓＰ／ＩｎＧａＰ、ＡｌＮ／ＩｎＮ、ＧａＰ／Ｓｉ、Ｇａ_２Ｏ_３／ＧａＮ等が挙げられる。例えば、チャネル層１０をｉ型のＧａＮとし、バリア層１２をｉ型のＡｌ_ｘＧａ_１−ｘＮとすればよい。バリア層１２のＡｌとＧａとの化学量論的組成比ｘは、特に限定されるものではないが、大電力用のヘテロ接合半導体装置ではバリア層１２全体の組成比ｘの平均値を０．１以上０．３以下とすることが好適である。

【0024】

本実施の形態におけるバリア層１２は、第１バリア層１２ａと第２バリア層１２ｂとが積層された複合層とする。ここで、第１バリア層１２ａは、チャネル層１０に接し、結晶構造が均一な半導体層である。また、第２バリア層１２ｂは、第１バリア層１２ａよりもチャネル層１０に対する応力が小さい層である。例えば、第２バリア層１２ｂは、異なる組成比を有する複数の半導体層を繰り返し積層した超格子構造とすることが好適である。また、第２バリア層１２ｂは、第１バリア層１２ａとは異なる組成比を持つ均一な結晶構造の半導体とすることも好適である。この場合、第２バリア層１２ｂを構成する材料の格子定数が第１バリア層１２ａを構成する材料の格子定数よりもチャネル層１０を構成する材料の格子定数に近い組成比とすればよい。これによって、第１バリア層１２ａよりもチャネル層１０に対する応力が小さい第２バリア層１２ｂとすることができる。

【0025】

チャネル層１０をＧａＮとし、バリア層１２をＡｌ_ｘＧａ_１−ｘＮとした場合、第１バリア層１２ａは均一な結晶構造を有する単層のＡｌ_ｘＧａ_１−ｘＮとし、第２バリア層１２ｂは組成比ｘを異ならせた２種類のＡｌ_ｘＧａ_１−ｘＮ（図１中の符号１２ｂ−１，１２ｂ−２で示す）を交互に繰り返し積層させた超格子構造とすることが好適である。例えば、第１層１２ｂ−１は組成比ｘを０にしたＧａＮ層とし、第２層１２ｂ−２は組成比ｘを１にしたＡｌＮ層とし、これらを交互に積層した超格子構造とすればよい。バリア層１２に他の半導体材料を適用した場合も、同様に、第２バリア層１２ｂは組成比を変えた２種類の半導体層を交互に繰り返し積層させた超格子構造とすればよい。

【0026】

このとき、第１バリア層１２ａと第２バリア層１２ｂとの格子定数が一致するように第１層１２ｂ−１と第２層１２ｂ−２の膜厚比を設定することが好適である。例えば、第１バリア層１２ａのＡｌ_ｘＧａ_１−ｘＮの組成比ｘを０．３とし、第１層１２ｂ−１をＧａＮ層及び第２層１２ｂ−２をＡｌＮ層とした場合、第１層１２ｂ−１として７分子層（約１．８０ｎｍ）のＧａＮ層と第２層１２ｂ−２として３分子層（約０．７７ｎｍ）のＡｌＮ層を交互に積層させた超格子構造とすることが好適である。また、これらの定数倍の膜厚を有する層を積層させた構造としてもよい。これによって、第２バリア層１２ｂ全体としての組成比ｘを第１バリア層１２ａの組成比である０．３に一致させることができる。なお、第２バリア層１２ｂ全体における組成比と第１バリア層１２ａの組成比は完全に一致させる必要はなく、格子定数の不整合による影響が大きくならない程度に一致していればよい。第１バリア層１２ａと第２バリア層１２ｂの組成比を一致させることによって、第１バリア層１２ａと第２バリア層１２ｂの格子定数を揃えることができ、格子不整合による歪みを原因とするバリア層１２内での亀裂や欠陥の発生を抑制することができる。

【0027】

なお、第２バリア層１２ｂに超格子構造を適用した場合、透過型電子顕微鏡（ＴＥＭ）による断面観察により超格子構造であることを確認することができる。また、第１バリア層１２ａと第２バリア層１２ｂとの組成を異ならせた場合、バリア層１２の深さ方向に沿った二次イオン質量分析（ＳＩＭＳ）により組成を確認することができる。

【0028】

バリア層１２の膜厚ｔ１は、４０ｎｍ以上とすることが好適である。結晶構造が均一な第１バリア層１２ａと、第１バリア層１２ａよりもチャネル層１０に対する応力が小さい第２バリア層１２ｂとを積層したバリア層１２とすることによって、バリア層１２を４０ｎｍ以上に厚くしたとしてもチャネル層１０との格子不整合の影響を低減することができる。したがって、バリア層１２内における亀裂や欠陥等の発生を抑制でき、亀裂や欠陥によるヘテロ接合半導体装置の電気的特性の低下を防ぐことができる。

【0029】

一方、バリア層１２を４０ｎｍ以上に厚くすることによって、チャネル層１０とバリア層１２との界面に生ずる二次元電子ガスからバリア層１２を抜けてバリア層１２の表面（又は、バリア層１２と後述する保護膜２０との界面）に到達するキャリアの数を低減することができる。これにより、バリア層１２の表面（又は、保護膜２０との界面）の欠陥等に起因する表面準位（界面準位）の影響を小さくすることができる。すなわち、表面準位（界面準位）にトラップされるキャリアが低減され、キャリアのトラップによるフェルミ準位のピニング作用等を抑制でき、ゲート電極１４とドレイン電極１８の間の領域に従来より高濃度の２次元キャリアガスを発生させることができる。また、表面準位（界面準位）に起因するヘテロ接合半導体装置の電気的特性の劣化を防ぐことができる。さらに、主電流通路である二次元電子ガスとゲート電極１４との距離が大きくなり、ドレイン電極１８に電圧を印加した時のゲート電極１４の近傍の電界を弱めることができる。これにより、ゲート電極１４の近傍における表面準位（界面準位）を低減することができる。その結果、ゲート電極１４とドレイン電極１８との間に高電圧を印加したとしてもゲート−ドレイン間の抵抗は増加せず、コラプス現象を小さくすることができる。さらに、ゲート電極１４からのリーク電流も抑制することができる。特に、バリア層１２の膜厚ｔ１は、１００ｎｍ以上とすることがより好適である。バリア層１２を１００ｎｍ以上に厚くすることによって、バリア層１２の厚膜化による上記効果がより顕著となる。

【0030】

また、バリア層１２において第１バリア層１２ａの膜厚は１０ｎｍ以上とすることが好適である。第１バリア層１２ａの膜厚を１０ｎｍ以上とすることによって、チャネル層１０とバリア層１２との界面に生ずる二次元電子ガスから第１バリア層１２ａを抜けて第２バリア層１２ｂの超格子に閉じ込められるキャリアの数を低減することができる。

【0031】

なお、チャネル層１０及びバリア層１２は、有機金属気相成長法（ＭＯＣＶＤ）や分子線エピタキシー法（ＭＢＥ）等の既存の方法によって形成することができる。ＭＯＣＶＤやＭＢＥにおいて用いる原材料（原料ガス）及び成膜条件は、チャネル層１０及びバリア層１２を構成する半導体材料に応じて適宜選択すればよい。

【0032】

例えば、チャネル層１０をＧａＮ及びバリア層１２をＡｌＧａＮとする場合、アンモニアガスとトリメチルアルミニウム（ＴＭＡ）及びトリメチルガリウム（ＴＭＧ）を用いたＭＯＣＶＤにより成膜することができる。チャネル層１０及びバリア層１２の組成比ｘを変更する際には、アンモニアガス、ＴＭＡ、ＴＭＧの供給流量の比を適宜変更しつつ基板温度、原料供給圧力及び成膜時間との関係において所望の組成比ｘの膜が形成されるように成膜を行えばよい。チャネル層１０及びバリア層１２として他の半導体材料を適用した場合も既存の成膜方法によって成膜を行えばよい。

【0033】

ゲート電極１４は、ヘテロ接合半導体装置においてソース電極１６とドレイン電極１８との間の領域に設けられ、キャリアの移動を制御するための電極である。本実施の形態では、ゲート電極１４は、バリア層１２とショットキー接合を形成するようにバリア層１２上に設けられる。例えば、バリア層１２がＡｌＧａＮである場合、ゲート電極１４は、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、鉛（Ｐｂ）、銅（Ｃｕ）、チタン−ニッケル（ＴｉＮ）、タングステン−シリコン（ＷＳｉ）、ニッケル−金（ＮｉＡｕ）等の金属又は合金、ｐ型のＡｌＧａＮ、ｐ型のＧａＮ等から選択して用いればよい。特に、ゲート電極１４をｐ型のＡｌＧａＮ又はｐ型のＧａＮとすることによって、ゲート電極１４に電圧を印加しない状態においてオフ状態となるノーマリーオフのヘテロ接合半導体装置を形成することができる。バリア層１２として他の半導体材料を適用した場合も当該半導体材料とショットキー接合を形成する材料を選択して用いればよい。ゲート電極１４は、フォトリソグラフィ等の既存のマスク技術を用いて、バリア層１２上の適切な領域にスパッタリング法や蒸着法等により形成することができる。

【0034】

ソース電極１６及びドレイン電極１８は、ヘテロ接合半導体装置に電流を流すための電極である。ソース電極１６とドレイン電極１８との間に電圧を印加すると共にゲート電極１４に印加する電圧を変化させることによってソース電極１６とドレイン電極１８との間の電流が制御される。ソース電極１６及びドレイン電極１８は、バリア層１２とオーミック接合を形成するようにバリア層１２上に設けられる。例えば、バリア層１２がＡｌＧａＮである場合、ソース電極１６及びドレイン電極１８は、チタン（Ｔｉ）、金（Ａｕ）等の金属又はそれらの合金から選択して用いればよい。また、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）の積層構造やチタン（Ｔｉ）／アルミニウム−銅（ＡｌＣｕ）の積層構造としてもよい。バリア層１２として他の半導体材料を適用した場合も当該半導体材料とオーミック接合を形成する材料を選択して用いればよい。ソース電極１６及びドレイン電極１８は、フォトリソグラフィ等の既存のマスク技術を用いて、バリア層１２上の適切な領域にスパッタリング法や蒸着法等により形成することができる。

【0035】

保護膜２０は、バリア層１２の表面を保護するために設けられる膜である。保護膜２０は、バリア層１２の表面においてゲート電極１４、ソース電極１６及びドレイン電極１８が設けられていない領域に形成される。例えば、バリア層１２がＡｌＧａＮである場合、保護膜２０は、酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、アルミナ（Ａｌ_２Ｏ_３）等から選択して用いればよい。バリア層１２として他の半導体材料を適用した場合もバリア層１２よりも化学的及び機械的に安定な材料を適用すればよい。保護膜２０を形成することによって、バリア層１２の表面を化学的及び機械的に保護すると共に、バリア層１２との界面における界面準位を低減することができる。

【0036】

以上のように、本実施の形態におけるヘテロ接合半導体装置によれば、亀裂や欠陥の発生を抑制しつつバリア層１２を厚膜化することができ、オン抵抗を小さくすることができる。したがって、電力損失の少ないヘテロ接合半導体装置を提供することができる。

【0037】

＜第２の実施の形態＞
第２の実施の形態におけるヘテロ接合半導体装置は、図２に示すように、第１バリア層１２ａ、第２バリア層１２ｂに加えて第３バリア層１２ｃを積層したバリア層１２を備える。なお、第３バリア層１２ｃ以外の構成は、第１の実施の形態におけるヘテロ接合半導体装置と同様であるので同一の符号を付して説明を省略する。

【0038】

第３バリア層１２ｃは、第２バリア層１２ｂを挟んで第１バリア層１２ａとは反対側に設けられる。第３バリア層１２ｃは、第１バリア層１２ａと同様に結晶構造が均一な半導体層とする。すなわち、第３バリア層１２ｃは、第１バリア層１２ａと同一材料でもよいが、異なっていてもよい。それらの材料としては、バリア層１２／チャネル層１０の組み合わせとして挙げた上記の材料から選択すればよく、それらの組み合わせも適宜選択してもよい。バリア層１２の膜厚ｔ１は、第１の実施の形態と同様に、４０ｎｍ以上、より好ましくは１００ｎｍ以上とすることが好適である。

【0039】

このように、チャネル層１０側のみならず、表面側（ゲート電極１４側）にも結晶構造が均一な第３バリア層１２ｃを設けることによって、ゲート電極１４から第２バリア層１２ｂ内に注入されトラップされるキャリアを低減することができる。したがって、ヘテロ接合半導体装置の電気的特性の変動を抑制することができる。

【0040】

＜第３の実施の形態＞
第３の実施の形態におけるヘテロ接合半導体装置は、図３に示すように、ゲート電極１４とドレイン電極１８の間の領域下のバリア層１２の膜厚ｔ１がソース電極１６及びドレイン電極１８が設けられた領域下のバリア層１２の膜厚ｔ２よりも大きい。ゲート電極１４とドレイン電極１８の間の領域下のバリア層１２の膜厚ｔ１は、第１の実施の形態と同様に、４０ｎｍ以上、より好ましくは１００ｎｍ以上とすることが好適である。なお、バリア層１２の膜厚以外の構成は、第１の実施の形態におけるヘテロ接合半導体装置と同様であるので同一の符号を付して説明を省略する。

【0041】

第１の実施の形態と同様にバリア層１２を形成した後、ソース電極１６及びドレイン電極１８となる領域のバリア層１２をエッチングにより薄膜化した上でソース電極１６及びドレイン電極１８を形成することで当該構成を得ることができる。エッチング処理は、湿式エッチング又は乾式エッチング等の既存の方法を適用すればよい。バリア層１２をＡｌＧａＮとした場合、湿式エッチングとしては、例えば、ＫＯＨ等の強塩基を用いるエッチングを適用することができる。また、乾式エッチングとしては、Ｃｌ_２、ＢＣｌ_３、ＣＣｌ_２Ｆ_２等の塩素系ガスを用いるプラズマエッチングや反応性イオンエッチング等を適用することができる。

【0042】

このように、ゲート−ドレイン間の領域とソース電極１６及びドレイン電極１８の領域のバリア層１２の膜厚を変えることにより、ソース電極１６及びドレイン電極１８のコンタクト抵抗と２次元キャリアガスの濃度とを独立して制御することができる。すなわち、ゲート−ドレイン間の領域におけるバリア層１２の膜厚を大きくすることで当該領域における２次元キャリアガスの濃度を高く維持してオン抵抗を低減すると共に、ソース電極１６及びドレイン電極１８のコンタクト抵抗も低減することができる。

【0043】

なお、本実施の形態ではソース電極１６及びドレイン電極１８の領域におけるバリア層１２の膜厚を小さくする態様について説明したが、ソース電極１６及びドレイン電極１８の少なくとも一方の領域におけるバリア層１２の膜厚を小さくすればよい。また、ソース電極１６とドレイン電極１８の領域におけるバリア層１２の膜厚は等しくてもよいし、異なっていてもよい。

【0044】

＜第４の実施の形態＞
第４の実施の形態におけるヘテロ接合半導体装置は、図４に示すように、ゲート電極１４とドレイン電極１８の間の領域下のバリア層１２の膜厚ｔ１がゲート電極１４が設けられた領域下のバリア層１２の膜厚ｔ３よりも大きい。ゲート電極１４とドレイン電極１８の間の領域下のバリア層１２の膜厚ｔ１は、第１の実施の形態と同様に、４０ｎｍ以上、より好ましくは１００ｎｍ以上とすることが好適である。なお、バリア層１２の膜厚以外の構成は、第１の実施の形態におけるヘテロ接合半導体装置と同様であるので同一の符号を付して説明を省略する。

【0045】

第１の実施の形態と同様にバリア層１２を形成した後、ゲート電極１４となる領域のバリア層１２をエッチングにより薄膜化した上でゲート電極１４を形成することで当該構成を得ることができる。エッチング処理は、湿式エッチング又は乾式エッチング等の既存の方法を適用すればよい。バリア層１２をＡｌＧａＮとした場合、湿式エッチングとしては、例えば、ＫＯＨ等の強塩基を用いるエッチングを適用することができる。また、乾式エッチングとしては、Ｃｌ_２、ＢＣｌ_３、ＣＣｌ_２Ｆ_２等の塩素系ガスを用いるプラズマエッチングや反応性イオンエッチング等を適用することができる。

【0046】

このように、ゲート−ドレイン間の領域とゲート電極１４の領域のバリア層１２の膜厚を変えることにより、ヘテロ接合半導体装置のゲート電圧の閾値電圧と２次元キャリアガスの濃度とを独立して制御することができる。すなわち、ゲート−ドレイン間の領域におけるバリア層１２の膜厚を大きくすることで当該領域における２次元キャリアガスの濃度を高く維持してオン抵抗を低減すると共に、ゲート電圧の閾値電圧を高くすることができる。

【0047】

＜第５の実施の形態＞
第５の実施の形態におけるヘテロ接合半導体装置は、図５に示すように、ゲート電極１４がＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造にされている。なお、ゲート電極１４以外の構成は、第４の実施の形態におけるヘテロ接合半導体装置と同様であるので同一の符号を付して説明を省略する。

【0048】

ＭＩＳ構造は、半導体層であるバリア層１２に絶縁層１４ａ及び金属層１４ｂが積層された構造である。絶縁層１４ａは、酸化シリコン（ＳｉＯ_２）や窒化シリコン（ＳｉＮ）等とすることが好適である。また、金属層１４ｂは、金（Ａｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ポリシリコン等とすることが好適である。

【0049】

ＭＩＳ構造のゲート電極１４を採用することによって、ゲート電極１４とソース電極１６との間のリーク電流を低減することができる。さらに、入力インピーダンス等の電気的特性においてＳｉ−ＭＯＳトランジスタとの互換性が良くなり、既存のＳｉ−ＭＯＳトランジスタをヘテロ接合半導体装置に置き換える際に有利である。

【0050】

なお、上記第１〜第５の実施の形態におけるヘテロ接合半導体装置の構成を適宜組み合わせて適用してもよい。

【産業上の利用可能性】

【0051】

本発明の実施の形態に係る発明の適用範囲は、ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ：Ｈｅｔｅｒｏ−Ｊｕｎｃｔｉｏｎ−ＦＥＴ）に限定されるものでなく、ヘテロ接合界面に生ずる二次元電子ガスを利用するものであれば様々なタイプのヘテロ接合半導体装置に適用することが可能である。

【符号の説明】

【0052】

１０ チャネル層、１２ バリア層、１２ａ 第１バリア層、１２ｂ 第２バリア層、１２ｃ 第３バリア層、１４ ゲート電極、１４ａ 絶縁層、１４ｂ 金属層、１６ ソース電極、１８ ドレイン電極、２０ 保護膜。

【図1】

【図2】

【図3】

【図4】

【図5】