特開 2016-218811 設計方法、設計装置及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2016-218811(P2016-218811A)

(43)【公開日】2016年12月22日

(54)【発明の名称】設計方法、設計装置及びプログラム

(51)【国際特許分類】

   G06F 17/50 20060101AFI20161125BHJP

   H01L 21/82 20060101ALI20161125BHJP

【ＦＩ】

   G06F17/50 666S

   H01L21/82 D

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

【全頁数】22

(21)【出願番号】特願2015-104087(P2015-104087)

(22)【出願日】2015年5月22日

(71)【出願人】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100092152

【弁理士】

【氏名又は名称】服部 毅巖

(72)【発明者】

【氏名】河野 江利子

(72)【発明者】

【氏名】後藤 義則

(72)【発明者】

【氏名】佐橋 由紀

(72)【発明者】

【氏名】古橋 舞

(72)【発明者】

【氏名】植地 將人

【テーマコード（参考）】

5B046

5F064

【Ｆターム（参考）】

5B046AA08

5B046BA05

5F064BB21

5F064CC09

5F064CC22

5F064DD07

5F064DD13

5F064HH06

5F064HH10

(57)【要約】

【課題】設計工数の増加を抑制する。
【解決手段】プロセッサ２は、複数層で形成される半導体装置に含まれる複数の素子を回路ブロック１４へ配置する前に、各素子に対し、複数層のうち密度検証の単位となる検証領域１０内での面密度の許容範囲が決められている層の検証領域１０を設定する。そしてプロセッサ２は、各素子の素子領域１１によって検証領域１０が占有されているときには素子領域１１を分割し、層の面密度と許容範囲に基づき、層の配置の可否が指定される密度保障領域１２を設定する。さらに、プロセッサ２が、密度保障領域１２を、素子領域１１ａの辺の延長方向に拡張した密度保障領域１２ａを生成し、各素子に対応した密度保障領域１２ａと素子領域１１ａとを合わせた、素子領域１３，１３ａ〜１３ｎを回路ブロック１４内に配置し、回路ブロック１４内に配置される素子領域１３，１３ａ〜１３ｎの面積に基づき、回路ブロック１４の面積を算出する。
【選択図】図１

【特許請求の範囲】

【請求項1】

プロセッサが、複数層で形成される半導体装置に含まれる複数の素子を回路ブロックへ配置する前に、前記複数の素子のそれぞれに対し、前記複数層のうち密度検証の単位となる検証領域内での面密度の許容範囲が決められている第１の層の前記検証領域を設定し、
前記プロセッサが、前記複数の素子のそれぞれの第１の素子領域によって前記検証領域が占有されているときには前記第１の素子領域を分割して第２の素子領域を生成し、
前記プロセッサが、前記第１の層の前記面密度と前記許容範囲に基づき、前記検証領域内であり前記第１の素子領域外または前記第２の素子領域外に、前記第１の層の配置の可否が指定される第１の密度保障領域を設定し、
前記プロセッサが、前記第１の密度保障領域を、前記第１の素子領域または前記第２の素子領域の第１の辺の延長方向に拡張した第２の密度保障領域を生成し、
前記プロセッサが、前記複数の素子のそれぞれに対応した前記第２の密度保障領域と前記第１の素子領域または前記第２の素子領域とを合わせた、複数の第３の素子領域を前記回路ブロック内に配置し、
前記プロセッサが、前記回路ブロック内に配置される前記複数の第３の素子領域の面積に基づき、前記回路ブロックの面積を算出する、
ことを特徴とする設計方法。

【請求項2】

前記プロセッサが、前記複数の第３の素子領域の前記回路ブロック内への配置の際、前記複数の第３の素子領域のうち、隣接する第４の素子領域と第５の素子領域のそれぞれの前記第２の密度保障領域を重ね合わせる重ね合わせ処理を行うことを特徴とする請求項１に記載の設計方法。

【請求項3】

前記プロセッサが、重ね合わせの可否または重ね合わせの程度を示すテーブル情報に基づき、前記重ね合わせ処理を行うことを特徴とする請求項２に記載の設計方法。

【請求項4】

前記プロセッサが、前記第２の密度保障領域に、前記半導体装置の配線が配置される配線領域を設定することを特徴とする請求項１乃至３の何れか一項に記載の設計方法。

【請求項5】

前記プロセッサが、前記第２の密度保障領域に対して前記第１の素子領域または前記第２の素子領域を挟んで対向した位置に、前記許容範囲に基づき前記面密度を調整する第３の密度保障領域を生成する、ことを特徴とする請求項１乃至４の何れか一項に記載の設計方法。

【請求項6】

複数層で形成される半導体装置に含まれる複数の素子を回路ブロックへ配置する前に、前記複数の素子のそれぞれに対し、前記複数層のうち密度検証の単位となる検証領域内での面密度の許容範囲が決められている第１の層の前記検証領域を設定する検証領域設定部と、
前記複数の素子のそれぞれの第１の素子領域によって前記検証領域が占有されているときには前記第１の素子領域を分割して第２の素子領域を生成する分割部と、
前記第１の層の前記面密度と前記許容範囲に基づき、前記検証領域内であり前記第１の素子領域外または前記第２の素子領域外に、前記第１の層の配置の可否が指定される第１の密度保障領域を設定する密度保障領域設定部と、
前記第１の密度保障領域を、前記第１の素子領域または前記第２の素子領域の第１の辺の延長方向に拡張した第２の密度保障領域を生成する密度保障領域拡張部と、
前記複数の素子のそれぞれに対応した前記第２の密度保障領域と前記第１の素子領域または前記第２の素子領域とを合わせた、複数の第３の素子領域を前記回路ブロック内に配置する配置部と、
前記回路ブロック内に配置される前記複数の第３の素子領域の面積に基づき、前記回路ブロックの面積を算出する面積算出部と、
を有することを特徴とする設計装置。

【請求項7】

複数層で形成される半導体装置に含まれる複数の素子を回路ブロックへ配置する前に、前記複数の素子のそれぞれに対し、前記複数層のうち密度検証の単位となる検証領域内での面密度の許容範囲が決められている第１の層の前記検証領域を設定し、
前記複数の素子のそれぞれの第１の素子領域によって前記検証領域が占有されているときには前記第１の素子領域を分割して第２の素子領域を生成し、
前記第１の層の前記面密度と前記許容範囲に基づき、前記検証領域内であり前記第１の素子領域外または前記第２の素子領域外に、前記第１の層の配置の可否が指定される第１の密度保障領域を設定し、
前記第１の密度保障領域を、前記第１の素子領域または前記第２の素子領域の第１の辺の延長方向に拡張した第２の密度保障領域を生成し、
前記複数の素子のそれぞれに対応した前記第２の密度保障領域と前記第１の素子領域または前記第２の素子領域とを合わせた、複数の第３の素子領域を前記回路ブロック内に配置し、
前記回路ブロック内に配置される前記複数の第３の素子領域の面積に基づき、前記回路ブロックの面積を算出する、
処理をコンピュータに実行させるプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、設計方法、設計装置及びプログラムに関する。

【背景技術】

【0002】

半導体装置の設計時において、回路ブロック（マクロ）への素子の配置を行う前のフロアプランの段階で、素子のサイズパラメータなどの素子情報から得られる素子面積の総和に基づき、回路ブロックの面積を見積もることが行われていた。

【0003】

なお、半導体装置の製造において、製造歩留まりや、製造精度、平坦化を実現するために、素子の配置や配線処理が行われた後に、拡散層やポリシリコン層などの層の単位領域内での面密度（占有率）が許容範囲内か否かを検証する密度検証が行われる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１４−２９６７５号公報

【特許文献2】特開２００４−１７２５９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来の設計方法では、密度検証の際にエラーが発生すると、その改善のために、素子の変形やダミー層の追加などのレイアウト修正が行われ、フロアプランの段階での見積もり面積よりも増加する可能性がある。そして、それを防ぐためにさらなるレイアウト修正が行われる。

【0006】

このように、従来の設計方法では、レイアウト修正が発生することにより設計工数が増加してしまうという課題があった。

【課題を解決するための手段】

【0007】

発明の一観点によれば、プロセッサが、複数層で形成される半導体装置に含まれる複数の素子を回路ブロックへ配置する前に、前記複数の素子のそれぞれに対し、前記複数層のうち密度検証の単位となる検証領域内での面密度の許容範囲が決められている第１の層の前記検証領域を設定し、前記プロセッサが、前記複数の素子のそれぞれの第１の素子領域によって前記検証領域が占有されているときには前記第１の素子領域を分割して第２の素子領域を生成し、前記プロセッサが、前記第１の層の前記面密度と前記許容範囲に基づき、前記検証領域内であり前記第１の素子領域外または前記第２の素子領域外に、前記第１の層の配置の可否が指定される第１の密度保障領域を設定し、前記プロセッサが、前記第１の密度保障領域を、前記第１の素子領域または前記第２の素子領域の第１の辺の延長方向に拡張した第２の密度保障領域を生成し、前記プロセッサが、前記複数の素子のそれぞれに対応した前記第２の密度保障領域と前記第１の素子領域または前記第２の素子領域とを合わせた、複数の第３の素子領域を前記回路ブロック内に配置し、前記プロセッサが、前記回路ブロック内に配置される前記複数の第３の素子領域の面積に基づき、前記回路ブロックの面積を算出する、設計方法が提供される。

【0008】

また、発明の一観点によれば、複数層で形成される半導体装置に含まれる複数の素子を回路ブロックへ配置する前に、前記複数の素子のそれぞれに対し、前記複数層のうち密度検証の単位となる検証領域内での面密度の許容範囲が決められている第１の層の前記検証領域を設定する検証領域設定部と、前記複数の素子のそれぞれの第１の素子領域によって前記検証領域が占有されているときには前記第１の素子領域を分割して第２の素子領域を生成する分割部と、前記第１の層の前記面密度と前記許容範囲に基づき、前記検証領域内であり前記第１の素子領域外または前記第２の素子領域外に、前記第１の層の配置の可否が指定される第１の密度保障領域を設定する密度保障領域設定部と、前記第１の密度保障領域を、前記第１の素子領域または前記第２の素子領域の第１の辺の延長方向に拡張した第２の密度保障領域を生成する密度保障領域拡張部と、前記複数の素子のそれぞれに対応した前記第２の密度保障領域と前記第１の素子領域または前記第２の素子領域とを合わせた、複数の第３の素子領域を前記回路ブロック内に配置する配置部と、前記回路ブロック内に配置される前記複数の第３の素子領域の面積に基づき、前記回路ブロックの面積を算出する面積算出部と、を有する設計装置が提供される。

【0009】

また、発明の一観点によれば、複数層で形成される半導体装置に含まれる複数の素子を回路ブロックへ配置する前に、前記複数の素子のそれぞれに対し、前記複数層のうち密度検証の単位となる検証領域内での面密度の許容範囲が決められている第１の層の前記検証領域を設定し、前記複数の素子のそれぞれの第１の素子領域によって前記検証領域が占有されているときには前記第１の素子領域を分割して第２の素子領域を生成し、前記第１の層の前記面密度と前記許容範囲に基づき、前記検証領域内であり前記第１の素子領域外または前記第２の素子領域外に、前記第１の層の配置の可否が指定される第１の密度保障領域を設定し、前記第１の密度保障領域を、前記第１の素子領域または前記第２の素子領域の第１の辺の延長方向に拡張した第２の密度保障領域を生成し、前記複数の素子のそれぞれに対応した前記第２の密度保障領域と前記第１の素子領域または前記第２の素子領域とを合わせた、複数の第３の素子領域を前記回路ブロック内に配置し、前記回路ブロック内に配置される前記複数の第３の素子領域の面積に基づき、前記回路ブロックの面積を算出する、処理をコンピュータに実行させるプログラムが提供される。

【発明の効果】

【0010】

開示の設計方法、設計装置及びプログラムによれば、設計工数の増加を抑制できる。

【図面の簡単な説明】

【0011】

【図1】第１の実施の形態の設計方法の一例を示す図である。

【図2】第１の実施の形態の設計装置の一例の機能ブロック図である。

【図3】第２の実施の形態の設計装置の一例を示す図である。

【図4】第２の実施の形態の設計方法の各処理で参照または生成されるデータ群の一例を示す図である。

【図5】第２の実施の形態の設計方法の一例の処理の流れを示すフローチャートである。

【図6】素子の生成例を示す図である。

【図7】近接配置素子の合成の例を示す図である。

【図8】抵抗素子の素子領域と検証領域の例が示されている。

【図9】抵抗素子の素子領域の分割と密度保障領域の設定例を示す図である。

【図10】密度保障領域を拡張した例を示す図である。

【図11】トランジスタの素子領域と検証領域の例が示されている。

【図12】密度保障領域の設定例を示す図である。

【図13】密度保障領域を拡張した例を示す図である。

【図14】素子領域の配列例を示す図である。

【図15】各段の素子領域の位置を揃えた例を示す図である。

【図16】各段の素子領域の概略の外形の一例を示す図である。

【図17】回路ブロックへの素子領域の配置の位置決め例を示す図である。

【図18】素子領域の回路ブロックへの配置例を示す図である。

【図19】検証領域内での拡散層の配置を可とすることが指定される密度保障領域の設定例を示す図である。

【図20】検証領域内での拡散層の配置を否とすることが指定される密度保障領域の設定例を示す図である。

【図21】隣接する素子領域の配置例を示す図である。

【図22】密度保障領域の重ね合わせの一例を示す図である。

【図23】オーバーラップテーブルの一例を示す図である。

【図24】素子領域の位置を調整した例を示す図である。

【図25】配線領域の設定例を示す図である。

【図26】配線領域の追加例を示す図である。

【図27】拡散層の面密度を考慮しない場合のトランジスタの素子領域の配置例である。

【図28】素子領域の分割と密度保障領域の設定例を示す図である。

【図29】分割した素子領域を複数段で配列した例を示す図である。

【発明を実施するための形態】

【0012】

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の設計方法の一例を示す図である。

【0013】

また、図２は、第１の実施の形態の設計装置の一例の機能ブロック図である。
設計装置１は、たとえば、コンピュータであり、プロセッサ２と記憶部３を有している。プロセッサ２は、記憶部３に記憶されているデータ及びプログラムに基づき、図２に示すような、検証領域設定部２ａ、分割部２ｂ、密度保障領域設定部２ｃ、密度保障領域拡張部２ｄ、配置部２ｅ、面積算出部２ｆの機能を実現する。記憶部３は、プロセッサ２が実行するプログラムや、半導体装置の設計データなどの各種データを記憶する。

【0014】

以下、上記のような設計装置１を用いた設計方法の一例を、図１、図２を用いて説明する。
ステップＳ１：検証領域設定部２ａは、複数層（拡散層やポリシリコン層など）で形成される半導体装置に含まれる複数の素子を回路ブロックへ配置する前に（フロアプランの段階で）、複数の素子のそれぞれに対して密度検証の単位となる検証領域を設定する。この検証領域は、複数層のうち、検証領域内での面密度の許容範囲が決められている層についてのものである。検証領域は、層ごとに異なる大きさであってもよい。

【0015】

ステップＳ２，Ｓ３：分割部２ｂは、複数の素子のそれぞれの素子領域で検証領域が占有されているか否かを判定し、素子領域で検証領域が占有されているときには、その素子領域を分割する。

【0016】

図１には、検証領域１０と、素子領域１１の例が示されている。検証領域１０は、たとえば、不純物拡散層（以下単に拡散層という）の密度検証を行う際の単位となる領域であり、所定の大きさの正方形の領域である。素子領域１１は、たとえば、抵抗素子の素子領域である。４つの長方形の斜線部がポリシリコン抵抗を示している。

【0017】

図１の例では、検証領域１０は、素子領域１１で占有されているため、素子領域１１はｙ方向に分割された８つのポリシリコン抵抗がｘ方向に並べられた素子領域１１ａが生成されている。分割によって、検証領域１０内に、ポリシリコン抵抗から設計制約を満たす距離だけ離して拡散層を配置できる領域が確保される。

【0018】

ステップＳ３の処理後、または、検証領域が素子領域で占有されていないときにはステップＳ４の処理が行われる。
ステップＳ４：密度保障領域設定部２ｃは、検証領域内であり素子領域外に、上記の複数層のうち検証領域内での面密度の許容範囲が決められている層の面密度と許容範囲に基づき、その層の配置の可否が指定される密度保障領域を設定する。

【0019】

図１の例では、検証領域１０には拡散層が含まれていないため、密度保障領域設定部２ｃは、拡散層の配置を可とすることが指定される密度保障領域１２を、拡散層の面密度が許容範囲内になるような大きさで設定する。

【0020】

なお、素子が拡散層を含むものであり（たとえば、トランジスタ）、面密度がすでに許容範囲内であるときには、拡散層の配置を否とする（禁止する）ことが指定される密度保障領域が設定される（後述の図１２参照）。

【0021】

ステップＳ５：密度保障領域拡張部２ｄは、ステップＳ４の処理で設定された密度保障領域を、素子領域の１辺の延長方向に拡張し、あらたな密度保障領域を生成する。
図１の例では、密度保障領域１２は、素子領域１１ａの上辺の延長方向（ｘ方向）に拡張され、密度保障領域１２ａが生成されている。なお、図１の例では、密度保障領域１２ａのｘ方向の長さは、素子領域１１ａのｘ方向の長さと等しい。

【0022】

このように密度保障領域１２を拡張することで、素子や配線の配置が行われた後に行われる密度検証の際に、検証領域１０がその拡張方向にずれて設定された際に、検証領域１０内での素子の密度は基準密度を満たす。

【0023】

また、図１の例では、密度保障領域１２ａに対して、素子領域１１ａを挟んで対向する密度保障領域１２ｂが設けられている。これにより、密度検証の際に、検証領域１０が、素子領域１１の他の辺の延長方向（図１ではｙ方向）にずれて設定された際にも、検証領域１０内での素子の密度は基準密度を満たす。

【0024】

ステップＳ６：配置部２ｅは、複数の素子のそれぞれについて、拡張後の密度保障領域と素子領域とを合わせてあらたな素子領域としたものを回路ブロック内に配置する。図１に示すように、複数の素子のそれぞれに対応した、素子領域１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，…，１３ｎが回路ブロック１４内に配置される。

【0025】

なお、素子領域１３〜１３ｎの配置の際、隣接する素子領域間では、それぞれの密度保障領域に指定された層の配置の可否によっては、密度保障領域同士を重ねてもよい。この点については後述する。

【0026】

ステップＳ７：面積算出部２ｆは、回路ブロック１４内に配置される素子領域１３〜１３ｎの面積に基づき回路ブロック１４の面積を算出する。また、面積算出部２ｆは、設計対象の半導体装置に含まれる各回路ブロックの面積の算出結果に基づき、半導体装置の面積を見積もる。

【0027】

なお、配線領域を考慮した配置及び面積算出については後述する。
以上のように、本実施の形態の設計方法及び設計装置１では、フロアプランの段階で、検証領域１０内での層の面密度が許容範囲内となるよう、層の配置の可否が指定された密度保障領域の設定が行われ、密度保障領域を含む素子領域に基づき面積算出が行われる。

【0028】

素子配置後の密度検証でエラーが生じると、レイアウト修正により回路ブロックの面積が見積面積よりも増加する可能性があり、その増加を抑制するためにさらなるレイアウト修正が行われる可能性がある。

【0029】

この状況は、アナログ回路のように、使用される素子（抵抗素子、容量素子、トランジスタなど）のサイズが大きく、連続して配置される場合に発生しやすい。特に拡散層やポリシリコン層の面密度が高くなりやすい。

【0030】

しかし、本実施の形態の設計方法及び設計装置１では、上記の構成により密度検証時のエラーの発生が抑制されるため、エラー発生時に行われるレイアウト修正による見積面積からの増加を抑えられる。そのため、その面積増加を抑制するためのさらなるレイアウト修正などによる半導体装置の設計工数の増加を抑制できる。

【0031】

（第２の実施の形態）
以下、第２の実施の形態の設計方法及び設計装置の一例を示す。
図３は、第２の実施の形態の設計装置の一例を示す図である。

【0032】

設計装置は、たとえば、コンピュータ２０であり、プロセッサ２１によって装置全体が制御されている。プロセッサ２１には、バス２９を介してＲＡＭ（Random Access Memory）２２と複数の周辺機器が接続されている。プロセッサ２１は、マルチプロセッサであってもよい。プロセッサ２１は、たとえばＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、またはＰＬＤ（Programmable Logic Device）である。またプロセッサ２１は、ＣＰＵ、ＭＰＵ、ＤＳＰ、ＡＳＩＣ、ＰＬＤのうちの２以上の要素の組み合わせであってもよい。

【0033】

ＲＡＭ２２は、コンピュータ２０の主記憶装置として使用される。ＲＡＭ２２には、プロセッサ２１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２２には、プロセッサ２１による処理に必要な各種データが格納される。

【0034】

バス２９に接続されている周辺機器としては、ＨＤＤ（Hard Disk Drive）２３、グラフィック処理装置２４、入力インタフェース２５、光学ドライブ装置２６、機器接続インタフェース２７及びネットワークインタフェース２８がある。

【0035】

ＨＤＤ２３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ２３は、コンピュータ２０の補助記憶装置として使用される。ＨＤＤ２３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。なお、補助記憶装置としては、フラッシュメモリなどの半導体記憶装置を使用することもできる。

【0036】

グラフィック処理装置２４には、モニタ２４ａが接続されている。グラフィック処理装置２４は、プロセッサ２１からの命令にしたがって、画像をモニタ２４ａの画面に表示させる。モニタ２４ａとしては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置などがある。

【0037】

入力インタフェース２５には、キーボード２５ａとマウス２５ｂとが接続されている。入力インタフェース２５は、キーボード２５ａやマウス２５ｂから送られてくる信号をプロセッサ２１に送信する。なお、マウス２５ｂは、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボールなどがある。

【0038】

光学ドライブ装置２６は、レーザ光などを利用して、光ディスク２６ａに記録されたデータの読み取りを行う。光ディスク２６ａは、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２６ａには、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）などがある。

【0039】

機器接続インタフェース２７は、コンピュータ２０に周辺機器を接続するための通信インタフェースである。たとえば機器接続インタフェース２７には、メモリ装置２７ａやメモリリーダライタ２７ｂを接続することができる。メモリ装置２７ａは、機器接続インタフェース２７との通信機能を搭載した記録媒体である。メモリリーダライタ２７ｂは、メモリカード２７ｃへのデータの書き込み、またはメモリカード２７ｃからのデータの読み出しを行う装置である。メモリカード２７ｃは、カード型の記録媒体である。

【0040】

ネットワークインタフェース２８は、ネットワーク２８ａに接続されている。ネットワークインタフェース２８は、ネットワーク２８ａを介して、他のコンピュータまたは通信機器との間でデータの送受信を行う。

【0041】

以上のようなハードウェア構成によって、第２の実施の形態の処理機能を実現することができる。なお、図１に示した第１の実施の形態の設計装置１も、図３に示したコンピュータ２０と同様のハードウェアにより実現することができる。

【0042】

コンピュータ２０は、たとえばコンピュータ読み取り可能な記録媒体に記録されたプログラムを実行することにより、第２の実施の形態の処理機能を実現する。コンピュータ２０に実行させる処理内容を記述したプログラムは、様々な記録媒体に記録しておくことができる。たとえば、コンピュータ２０に実行させるプログラムをＨＤＤ２３に格納しておくことができる。プロセッサ２１は、ＨＤＤ２３内のプログラムの少なくとも一部をＲＡＭ２２にロードし、プログラムを実行する。またコンピュータ２０に実行させるプログラムを、光ディスク２６ａ、メモリ装置２７ａ、メモリカード２７ｃなどの可搬型記録媒体に記録しておくこともできる。可搬型記録媒体に格納されたプログラムは、たとえばプロセッサ２１からの制御により、ＨＤＤ２３にインストールされた後、実行可能となる。またプロセッサ２１が、可搬型記録媒体から直接プログラムを読み出して実行することもできる。

【0043】

（設計方法の一例）
図４は、第２の実施の形態の設計方法の各処理で参照または生成されるデータ群の一例を示す図である。

【0044】

データ群３０は、ネットリスト３１、素子生成基準情報３２、密度基準情報３３、生成素子／素子領域情報３４、素子配置情報３５、オーバーラップテーブル３６を含む。
ネットリスト３１は、設計対象の半導体装置に含まれるトランジスタや抵抗素子などの素子の接続情報や、各素子のサイズパラメータなどの素子情報を含む。

【0045】

素子生成基準情報３２は、素子の生成に関する設計基準の情報を含む。
密度基準情報３３は、密度検証の単位となる検証領域の大きさや、層の面密度の許容範囲の情報を含む。

【0046】

生成素子／素子領域情報３４は、生成された素子や素子領域に関する情報を含む。
素子配置情報３５は、素子領域の回路ブロックへの配置に関する情報を含む。
オーバーラップテーブル３６は、密度保障領域の重ね合わせの可否や重ね合わせの程度を示す情報を含む。

【0047】

データ群３０は、たとえば、ＨＤＤ２３に格納される。
図５は、第２の実施の形態の設計方法の一例の処理の流れを示すフローチャートである。

【0048】

コンピュータ２０において、プロセッサ２１は、ＨＤＤ２３に格納されたプログラムを読み出してＲＡＭ２２上に展開して、たとえば、図５に示すような各ステップの処理を実行する。

【0049】

ステップＳ１０：プロセッサ２１は、ネットリスト３１と素子生成基準情報３２に基づき、複数の素子を生成する。
図６は、素子の生成例を示す図である。

【0050】

図６では、ネットリスト３１に記述されているサイズパラメータ（ゲート幅やゲート長など）と、素子生成基準情報３２に基づく大きさの拡散領域４１及びゲート電極４０ａ，４０ｂを有するトランジスタＴｒ１が生成されている例が示されている。なお、トランジスタＴｒ１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）である。

【0051】

また、抵抗Ｒ１，Ｒ２，Ｒ３、トランジスタ（ＭＯＳＦＥＴ）Ｔｒ２，Ｔｒ３，Ｔｒ４を含む回路で、抵抗Ｒ１がポリシリコン抵抗４２ａ，４２ｂ、抵抗Ｒ２がポリシリコン抵抗４３ａ，４３ｂで生成されている例が示されている。

【0052】

ステップＳ１１：プロセッサ２１は、素子生成基準情報３２を参照して、近接配置することが指定されている複数の素子については、１つの素子として合成する。同じ種類の素子でも、チップ上で離れた場所に配置されると、プロセスばらつきにより、異なる特性となる可能性があるためである。

【0053】

図７は、近接配置素子の合成の例を示す図である。
図７では、図６に示した抵抗Ｒ１，Ｒ２を１つの素子として合成した例が示されている。抵抗Ｒ１，Ｒ２は、異なるインスタンス名（素子ごとに固有の名称）が割り当てられているが、プロセッサ２１は、たとえば、それらを１つのインスタンス名とし、１つの素子として扱う。

【0054】

なお、プロセッサ２１は、複数のトランジスタなどについても同様に、１つのインスタンス名とするようにしてもよい。
以上の処理によって生成された素子の情報は、図４に示した生成素子／素子領域情報３４として、たとえば、ＨＤＤ２３に記憶される。

【0055】

ステップＳ１２：プロセッサ２１は、密度基準情報３３に基づき、複数の素子のそれぞれに対して、半導体装置の複数層のうち密度検証の単位となる検証領域内での面密度の許容範囲が決められている層の検証領域を設定する。

【0056】

ステップＳ１３：プロセッサ２１は、密度基準情報３３と生成素子／素子領域情報３４とに基づき、検証領域に含まれる素子の素子領域で、検証領域が占有されているか否かを判定する。素子領域で検証領域が占有されているときには、ステップＳ１４の処理が行われ、占有されていないときには、ステップＳ１５の処理が行われる。

【0057】

ステップＳ１４：プロセッサ２１は、検証領域を占有している素子領域を分割し、検証領域内に素子領域に占有されていない領域を設定する。分割した素子や素子領域の情報は、生成素子／素子領域情報３４として、たとえば、ＨＤＤ２３に記憶される。

【0058】

ステップＳ１５：プロセッサ２１は、検証領域内の素子領域に占有されていない領域（素子領域外）に、密度保障領域を設定する。
ステップＳ１６：プロセッサ２１は、密度保障領域を、素子領域の１辺の延長方向に拡張したあらたな密度保障領域を生成する。生成された密度保障領域の情報は、たとえば、ＨＤＤ２３に記憶される。

【0059】

以下、ステップＳ１２〜Ｓ１６の処理の例を、抵抗素子に拡散層の検証領域が設定されたときと、トランジスタ（ＭＯＳＦＥＴ）に拡散層の検証領域が設定されたときについて説明する。

【0060】

（抵抗素子への検証領域設定時の処理例）
図８は、抵抗素子の素子領域と検証領域の例が示されている。
検証領域５０は、たとえば、所定の大きさの正方形の領域であり、密度検証の単位となる領域である。検証領域５０の大きさは、たとえば、より微細な加工を行う製造プロセスが用いられるほど（製造上の制約が厳しくなるほど）小さく設定される。

【0061】

素子領域５１ａは、図７に示した抵抗素子の素子領域である。図８の例では、検証領域５０は、左下の頂点が、素子領域５１ａの左下の頂点と一致するように設定されている。
図８の例では、素子領域５１ａにより検証領域５０が占有されているため、ステップＳ１４の処理が行われる。

【0062】

図９は、抵抗素子の素子領域の分割と密度保障領域の設定例を示す図である。
図８に示した素子領域５１ａは、図９に示すように、ｙ方向に半分の大きさに分割され、８つのポリシリコン抵抗４２ａ１，４２ｂ１，４３ａ１，４３ｂ１，４２ａ２，４２ｂ２，４３ａ２，４３ｂ２がｘ方向に並べられた素子領域５１ｂが生成されている。また、分割によって検証領域５０内に生じる素子領域５１ｂに占有されていない領域に、密度保障領域５３が設定されている。

【0063】

密度保障領域５３は、拡散層（面密度を許容範囲内とするためのダミーの拡散層（半導体装置の機能には影響を与えない拡散層））の配置を可とすることが指定されたものである。そのため、密度保障領域は、拡散層とポリシリコン抵抗とを近づけられる距離（設計制約に基づく距離）だけ、素子領域５１ｂから離れて設定されている。

【0064】

密度保障領域５３の大きさは、拡散層が密度保障領域５３に配置されたときに、検証領域５０内での面密度が許容範囲内になるように設定される。たとえば、検証領域５０内での拡散層の面密度の許容範囲の下限が大きいほど、密度保障領域５３の大きさは大きく、許容範囲の下限が小さいほど、密度保障領域５３の大きさは小さく設定される。

【0065】

図１０は、密度保障領域を拡張した例を示す図である。
図１０の密度保障領域５３ａは、図９に示した密度保障領域５３が、素子領域５１ｂの上辺の延長方向（ｘ方向）に拡張されたものである。

【0066】

また、図１０の例では、密度保障領域５３ａに対して、素子領域５１ｂを挟んで対向する密度保障領域５３ｂが生成されている。
以上のようにして生成された密度保障領域５３ａ，５３ｂと、素子領域５１ｂを合わせた領域を、素子領域５４とする。

【0067】

（トランジスタへの検証領域設定時の処理例）
図１１は、トランジスタの素子領域と検証領域の例が示されている。
図１１には、図８などに示した検証領域５０と同様の検証領域６０が示されている。

【0068】

素子領域６１は、拡散層６３とゲート電極層６２ａ，６２ｂを含むトランジスタの素子領域である。図１１の例では、検証領域６０は、左下の頂点が、拡散層６３の左下の頂点と一致するように設定されている。

【0069】

図１１の例では、素子領域６１により検証領域６０が占有されていないため、ステップＳ１４の処理は行われない。ただ、検証領域６０内に含まれる拡散層６３の面密度が許容範囲を超えるときには、たとえば、プロセッサ２１は、トランジスタ幅を分割して、検証領域６０内における拡散層の面密度を少なくし、許容範囲内に収まるようにすればよい。

【0070】

図１２は、密度保障領域の設定例を示す図である。
図１２に示すように、検証領域６０内で素子領域６１に占有されていない領域に、密度保障領域６４が設定されている。

【0071】

密度保障領域６４は、拡散層の配置を否とする（禁止とする）ことが指定されたものである。密度保障領域６４には拡散層が配置されないため、密度保障領域６４は、図１２に示すように、素子領域６１に接していてもよい。

【0072】

密度保障領域６４の大きさは、密度保障領域６４内に拡散層を配置しないことで、検証領域５０内での面密度が許容範囲内になるように設定される。たとえば、検証領域６０内での拡散層６３の面密度が、許容範囲の上限に近いほど、密度保障領域６４の大きさは大きく、許容範囲の上限まで余裕があるほど、密度保障領域６４の大きさは小さく設定される。

【0073】

図１３は、密度保障領域を拡張した例を示す図である。
図１３の密度保障領域６４ａは、図１２に示した密度保障領域６４が、素子領域６１の上辺の延長方向（ｘ方向）に拡張されたものである。

【0074】

また、図１３の例では、密度保障領域６４ａに対して、素子領域６１を挟んで対向する密度保障領域６４ｂが生成されている。
以上のようにして生成された密度保障領域６４ａ，６４ｂと、素子領域６１を合わせた領域を、素子領域６５とする。

【0075】

なお、拡散層以外の層、たとえば、ポリシリコン層（ポリシリコン抵抗やゲート電極に用いられる層）などについても検証領域内での面密度が許容範囲内に収まるように密度保障領域が設定されていてもよい。その場合、各層についての密度保障領域が設定されることになるが、素子領域（密度保障領域を含めたもの）の大きさは、最も大きくなる密度保障領域に基づき決まる。

【0076】

次に、図５のステップＳ１７以降の処理を説明する。
ステップＳ１７：プロセッサ２１は、ネットリスト３１や生成素子／素子領域情報３４に基づき、複数の素子のそれぞれについて、拡張後の密度保障領域と素子領域とを合わせてあらたな素子領域としたものを回路ブロック内に配置する。

【0077】

素子領域の回路ブロック内への配置は、たとえば、以下のようにして行われる。
（素子領域の回路ブロック内への配置例）
プロセッサ２１は、まず、複数の素子のそれぞれについて、拡張後の密度保障領域と素子領域とを合わせてあらたな素子領域としたものを、たとえば、大きい順に配列する。

【0078】

図１４は、素子領域の配列例を示す図である。
図１４には、各素子について生成された素子領域７０，７１，７２，７３，７４，７５，７６，７７，７８，７９，８０，８１，８２，８３，８４（密度保障領域を含むもの）が、左から大きい順に配列されている。

【0079】

素子領域７０〜８４を配置する回路ブロックの幅をＷ１とすると、素子領域７０〜８４は、たとえば、３段で配置される。すなわち、素子領域７０〜７２による段と、素子領域７３〜７７による段と、素子領域７８〜８４による段である。

【0080】

プロセッサ２１は、さらに各段の素子領域７０〜８４の位置を揃える。
図１５は、各段の素子領域の位置を揃えた例を示す図である。
図１５に示すように、たとえば、素子領域７３〜７７による段では、素子領域７３〜７７内の素子領域７３ａ，７４ａ，７５ａ，７６ａ，７７ａの上辺が揃えられている。

【0081】

このように各段において位置揃えを行うと、各段の素子領域７０〜８４の概略の外形は、以下のようになる。
図１６は、各段の素子領域の概略の外形の一例を示す図である。

【0082】

領域９０は、素子領域７０〜７２による段の概略の外形を示し、領域９１は、素子領域７３〜７７による段の概略の外形を示し、領域９２は、素子領域７８〜８４による段の概略の外形を示している。

【0083】

プロセッサ２１は、回路ブロック内に素子領域７０〜８４を効率よく配置して、回路ブロックの面積を小さくできるように、上記の領域９０〜９２を用いて、回路ブロックへの配置の位置決めを行う。

【0084】

図１７は、回路ブロックへの素子領域の配置の位置決め例を示す図である。
図１７に示すように、回路ブロック１００内で、図１６に示した領域９２は１８０度回転されており、領域９２の斜辺が、領域９１の斜辺と対向するように配置されている。

【0085】

領域９０〜９２を用いた位置決めが終わると、プロセッサ２１は、その位置決め結果に基づき、素子領域７０〜８４を回路ブロック１００内に配置する。
図１８は、素子領域の回路ブロックへの配置例を示す図である。

【0086】

回路ブロック１００内に、図１７に示した位置決め結果に基づき、各段の素子領域７０〜８４が配置されている。配置結果は、素子配置情報３５として、たとえば、ＨＤＤ２３に記憶される。

【0087】

ステップＳ１８：プロセッサ２１は、密度基準情報３３に基づき、オーバーラップテーブル３６を作成する。
オーバーラップテーブル３６は、たとえば、以下の手順で作成される。

【0088】

（オーバーラップテーブル作成手順の例）
プロセッサ２１は、検証領域内での拡散層の面密度の許容範囲の下限と、検証領域の大きさに基づき、拡散層の配置を可とすることが指定される密度保障領域の基準の大きさを決定する。

【0089】

図１９は、検証領域内での拡散層の配置を可とすることが指定される密度保障領域の設定例を示す図である。
検証領域１１０の大きさが１０μｍ×１０μｍであり、検証領域１１０内での拡散層の面密度の許容範囲の下限が２０％であるとする。このとき、拡散層の配置を可とすることが指定される密度保障領域１１１ａは、ｘ方向の長さを１０μｍとすると、ｙ方向の長さは２μｍ以上あればよい。

【0090】

さらに、プロセッサ２１は、検証領域内での拡散層の面密度の許容範囲の上限と、検証領域の大きさに基づき、拡散層の配置を否とすることが指定される密度保障領域の基準の大きさを決定する。

【0091】

図２０は、検証領域内での拡散層の配置を否とすることが指定される密度保障領域の設定例を示す図である。
図１９と同様、検証領域１１０の大きさが１０μｍ×１０μｍであり、検証領域１１０内での拡散層の面密度の許容範囲の上限が７０％であるとする。このとき、拡散層の配置を否とすることが指定される密度保障領域１１１ｂは、ｘ方向の長さを１０μｍとすると、ｙ方向の長さは３μｍ以上あればよい。

【0092】

図２１は、隣接する素子領域の配置例を示す図である。
ポリシリコン抵抗による素子領域１２０，１２１には、拡散層の配置を可とすることが指定される密度保障領域１２０ａ，１２１ａが設定されている。各密度保障領域１２０ａ，１２１ａの幅は、１０μｍ×１０μｍの検証領域１１０内で２０％の面密度の許容範囲の下限を満たすように２μｍとなっている。

【0093】

しかしながら、上記のように検証領域１１０内で２０％の面密度の許容範囲の下限を満たす密度保障領域の幅は、検証領域１１０内で、２μｍであればよいため、図２１の密度保障領域１２０ａ，１２１ａは、重ね合わせられる。

【0094】

図２２は、密度保障領域の重ね合わせの一例を示す図である。
図２２では、図２１に示した密度保障領域１２０ａ，１２１ａが重ね合わされて２μｍの幅の密度保障領域１２２が形成されている。

【0095】

なお、拡散層の配置を否とすることが指定される密度保障領域と、拡散層の配置を可とすることが指定される密度保障領域との重ね合わせは不可である。また、拡散層の配置を否とすることが指定される密度保障領域同士の重ね合わせは可である。図２０に示したような条件では、検証領域１１０内での密度保障領域の幅は３μｍ以上あればよいため、各密度保障領域の幅の合計が３μｍを超える部分は重ね合わせられる。

【0096】

また、異なる層に関して設定された密度保障領域同士も、条件によっては重ね合わせが可である。ただし、ポリシリコン層（ダミーのポリシリコン層）の配置を可とすることが指定される密度保障領域と、拡散層の配置を可とすることが指定される密度保障領域との重ね合わせは、半導体装置の製造プロセスの都合上、不可である。

【0097】

オーバーラップテーブル３６は、上記の点をテーブル情報としてまとめたものであり、たとえば、以下のようなものとなる。
図２３は、オーバーラップテーブルの一例を示す図である。

【0098】

図２３に示されているオーバーラップテーブル３６には、拡散層とポリシリコン層についての２種類の密度保障領域（拡散層またはポリシリコン層の配置を可とするものと、否とするもの）の重ね合わせが可か不可であるかが示されている。また、図２３のオーバーラップテーブル３６は、図１９、図２０で示した条件（ポリシリコン層の場合も）で設定された密度保障領域に関するものである。

【0099】

オーバーラップテーブル３６の“２”は、図２１、図２２で示したように、拡散層（ポリシリコン層の場合も）の配置を可とすることが指定される密度保障領域同士において２μｍを超える部分については重ね合わせが可であることを示している。

【0100】

また、オーバーラップテーブル３６の“３”は、前述したように、拡散層（ポリシリコン層の場合も）の配置を否とすることが指定される密度保障領域同士において３μｍを超える部分については重ね合わせが可であることを示している。

【0101】

作成されたオーバーラップテーブル３６は、たとえば、ＨＤＤ２３に記憶される。
なお、オーバーラップテーブル３６は、図５に示した各処理の開始前に予め作成され、たとえば、ＨＤＤ２３に記憶されていてもよい。

【0102】

ステップＳ１９：プロセッサ２１は、上記のようなオーバーラップテーブル３６を参照して、回路ブロック内に配置した素子領域の位置を調整する。
図２４は、素子領域の位置を調整した例を示す図である。

【0103】

図２４には、図１８に示した素子領域の配置を調整した例が示されている。また、１，２段目に配列された素子領域が、トランジスタによるものであり、３段目に配列された素子領域が、ポリシリコン抵抗によるものであるときの調整例が示されている。

【0104】

１，２段目に配列された素子領域が、トランジスタによるものであるとき、その素子領域における密度保障領域には、拡散層の配置を否とすることが指定されている。したがって、１，２段目の素子領域の密度保障領域は、図２３に示したオーバーラップテーブル３６によると、３μｍを超える部分については重ね合わせできる。このため、図２４に示すように、たとえば、隣接する１段目の素子領域７０と２段目の素子領域７３などにおいて、それぞれの密度保障領域７０ｂ，７３ｂは、重ね合わされている。

【0105】

３段目に配列された素子領域が、ポリシリコン抵抗によるものであるとき、その素子領域における密度保障領域には、拡散層の配置を可とすることが指定されている。したがって、２，３段目の素子領域の密度保障領域は、図２３に示したオーバーラップテーブル３６によると、重ね合わせは不可である。このため、図２４に示すように、たとえば、隣接する２段目の素子領域７７と３段目の素子領域７８などにおいて、それぞれの密度保障領域７７ｂ，７８ｂは、重ね合わされていない。しかし、回路ブロック１００の面積を小さくするために、接触するまで近づけられている。

【0106】

位置調整後の素子領域の配置情報は、素子配置情報３５として、たとえば、ＨＤＤ２３に記憶される。
ステップＳ２０：プロセッサ２１は、ネットリスト３１と、素子配置情報３５に基づき、配線領域を設定する。配線領域を設定する方法はいくつかあるが、プロセッサ２１は、自動配線を行い、その結果に基づき配線領域を求めてもよい。

【0107】

密度保障領域が、メタル層（配線層）以外の配置の可否が指定されているものであるとき、密度保障領域を配線領域として利用できる。
図２５は、配線領域の設定例を示す図である。

【0108】

図２５には、図２４に示した位置調整後の素子領域の密度保障領域を利用して、プロセッサ２１が、配線領域１３０，１３１，１３２，１３３を設定した例が示されている。
配線領域１３０〜１３３では、配線を配置するためには足りないときには、配線領域を追加することになる。

【0109】

図２６は、配線領域の追加例を示す図である。
図２６の例では、図２５に示した１段目と２段目の素子領域の密度保障領域を重ねていた部分を離すことで配線領域１３１を拡張した配線領域１３１ａが設定されている。これにより、配線１３１ｂを配置する配線領域１３１ａが確保できる。

【0110】

配線領域の追加により、素子領域の位置が調整されたときには、素子配置情報３５が更新される。
ステップＳ２１：プロセッサ２１は、素子配置情報３５に基づき、回路ブロックの面積を算出する。

【0111】

以下、上記の設計方法を用いた回路ブロックの面積見積もり例を説明する。
（面積見積もり例）
まず、比較例として、拡散層の面密度を考慮しないで面積見積もりを行う例を示す。

【0112】

図２７は、拡散層の面密度を考慮しない場合のトランジスタの素子領域の配置例である。
図２７には、たとえば、設計時において、モニタ２４ａ上に表示される画面１４０の例が示されている。素子領域１４１は、トランジスタが配置される素子領域であり、ｘ方向及びｙ方向の長さは１０μｍとなっている。同様の素子領域が、計１０個、２段に分けて設計制約を満たすように所定の間隔で配置されている。

【0113】

図２７の例では、これら素子領域群によるｘ方向の長さは、５３．７１μｍ、ｙ方向の長さは、２０．９４μｍとなっており、面積は約１１２４．７μｍ²と見積もられる。
しかしながら、密度検証の際の検証領域の大きさが、１０μｍ×１０μｍであるとき、上記のような素子領域１４１は、検証領域を占有してしまう。たとえば、拡散層の検証領域内での面密度の許容範囲の上限が７０％であるとすると、拡散層を多く含む上記のような素子領域１４１を用いた場合、その上限を超えてしまう可能性がある。その場合、拡散層を配置しない領域を設けるなどのレイアウト修正が行われ、面積が上記の見積もり面積よりも増加し、その増加分を減らすためのさらなるレイアウト修正が行われることになり、工数が増加する。

【0114】

これに対し、本実施の形態の設計方法では、前述したように素子領域が検証領域を占有するときには、その素子領域は分割され、密度保障領域が設定される。
図２８は、素子領域の分割と密度保障領域の設定例を示す図である。

【0115】

画面１４０ａには、図２７に示したような１０個の素子領域がｙ方向に半分に分割され、２０個の素子領域としてｘ方向に２０個分配列された例が示されている。たとえば、素子領域１４１ａのｙ方向の長さは５μｍ、ｘ方向の長さは１０μｍである。

【0116】

また、素子領域１４１ａには、密度保障領域１４２ａ，１４２ｂが設定されている（他の素子領域についても同様）。この密度保障領域１４２ａ，１４２ｂは、検証領域１４３内での拡散層の面密度の許容範囲の上限を超えないように、拡散層の配置を否とすることが指定されているものである。拡散層の検証領域内での面密度の許容範囲の上限が７０％であるとすると、密度保障領域１４２ａ，１４２ｂのｙ方向の長さは、３μｍ以上あればよい。

【0117】

図２９は、分割した素子領域を複数段で配列した例を示す図である。
図２９では、想定される回路ブロックの幅に収まるように、図２８に示したような分割した素子領域を５段で配列した例が示されている。上下に隣接する素子領域に設定されている密度保障領域は重ね合わされている。たとえば、素子領域１４４ａと素子領域１４５ａとの間の密度保障領域１４６は、素子領域１４４ａ，１４５ａのそれぞれについて設定された密度保障領域を重ね合わせたものである。

【0118】

図２９の例では、密度保障領域を含めた素子領域群によるｘ方向の長さは、５３．７１μｍ、ｙ方向の長さは、３１μｍとなっており、面積は約１６６５．０μｍ²と見積もられる。

【0119】

このように、面積は、図２７に示した拡散層の面密度を考慮しない場合のトランジスタの素子領域の配置例の場合よりも大きく見積もられる。しかしながら、上記のような密度保障領域を含めた配置及び面積算出が行われるため、素子やダミー拡散層などの配置後の密度検証の際、エラーの発生が抑制される。そのため、発生したエラーに対処するためのレイアウト修正や、そのレイアウト修正に伴う面積増加を抑制するためのさらなるレイアウト修正などによる半導体装置の設計工数の増加を抑制できる。

【0120】

また、隣接する素子領域の密度保障領域を重ね合わせることや、密度保障領域を配線領域として使用することにより、回路ブロック及びその回路ブロックを含む半導体装置の面積が小さくなる。また、重ね合わせの際には、重ね合わせの可否や重ね合わせの程度を示すオーバーラップテーブルを用いることで、高速に素子領域の配置を決定できる。

【0121】

以上、実施の形態に基づき、本発明の設計方法、設計装置及びプログラムの一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

【符号の説明】

【0122】

１ 設計装置（コンピュータ）
２ プロセッサ
３ 記憶部
１０ 検証領域
１１，１１ａ，１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，…，１３ｎ 素子領域
１２，１２ａ，１２ｂ 密度保障領域
１４ 回路ブロック

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】