【図1】第１実施形態の半導体装置１００の上面を示す概略図である。

【図2】図１におけるＩＩ‐ＩＩの断面を示す概略図である。

【図3A】第１エピタキシャル層１４を形成する段階を示す図である。

【図3B】酸化シリコン膜６０およびフォトレジスト層６２を形成する段階を示す図である。

【図3C】酸化シリコン膜６０を介して第１エピタキシャル層１４をエッチングする段階を示す図である。

【図3D】ダメージ除去段階を経て、トレンチ部３０を形成する段階を示す図である。

【図3E】第２エピタキシャル層２０を形成する段階を示す図である。

【図3F】酸化シリコン膜３６および窒化シリコン膜３７を順に形成する段階を示す図である。

【図3G】窒化シリコン膜３７を部分的に除去する段階を示す図である。

【図3H】ＬＯＣＯＳ領域５２を形成する段階を示す図である。

【図3I】第２導電型ウェル４６、第１導電型ソース領域４８、層間絶縁膜５０、ソース電極５４およびドレイン電極５６を設ける段階を示す図である。

【図4】第２実施形態の半導体装置２００の断面を示す概略図である。

【図5】第２実施形態の変形例を示す概略図である。

【図6】端部１５を含む領域８２にカウンタードープをする段階を示す図である。