特開 2016-5319 電圧レギュレータの安全性を向上する方法、電源システムおよびコンピュータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2016-5319(P2016-5319A)

(43)【公開日】2016年1月12日

(54)【発明の名称】電圧レギュレータの安全性を向上する方法、電源システムおよびコンピュータ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20151208BHJP

【ＦＩ】

   H02M3/155 C

【審査請求】有

【請求項の数】18

【出願形態】ＯＬ

【全頁数】14

(21)【出願番号】特願2014-122932(P2014-122932)

(22)【出願日】2014年6月14日

(71)【出願人】

【識別番号】505205731

【氏名又は名称】レノボ・シンガポール・プライベート・リミテッド

(74)【代理人】

【識別番号】100106699

【弁理士】

【氏名又は名称】渡部 弘道

(74)【代理人】

【識別番号】100132595

【弁理士】

【氏名又は名称】袴田 眞志

(72)【発明者】

【氏名】織田大原 重文

(72)【発明者】

【氏名】ジョナサン・ランダル・ヒンケル

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AA20

5H730AS19

5H730BB13

5H730BB14

5H730BB57

5H730BB82

5H730DD04

5H730EE59

5H730FD01

5H730FF09

5H730FG05

5H730XX04

5H730XX19

5H730XX25

5H730XX38

5H730XX42

(57)【要約】

【課題】電圧レギュレータの安全性を向上させる。
【解決手段】直流電力源から電力の供給を受けるソース・パワーレーン２３４ａに保護用のＭＯＳ−ＦＥＴ２３５ａを配置する。ソース・パワーレーンから分岐したフォーク・パワーレーン２０４ａ〜２０４ｃのそれぞれに電圧レギュレータ（ＶＲ）２０５ａ〜２０５ｃを接続する。ＰＴＣサーミスタ３５１ａ〜３５５ａは、ＶＲの半導体チップの表面または近辺に配置される。いずれかのＰＴＣサーミスタの温度が上昇したときに保護コントローラ２０１ａがＭＯＳ−ＦＥＴ２３５ａをオフ状態にする。さらに各ＶＲは、半導体チップの内部に組み込んだ温度センサが検出する温度が上昇したときにＢＭＣ２０３ａを経由してＭＯＳ−ＦＥＴ２３５ａをオフ状態にする。
【選択図】図４

【特許請求の範囲】

【請求項1】

コンピュータの電源システムであって、
直流電力源から電力の供給を受けるパワーレーンに配置した保護スイッチと、
それぞれがスイッチング素子含み前記パワーレーンから分岐して配置した複数の電圧レギュレータと、
各電圧レギュレータの温度を検出する温度センサと、
いずれかの前記電圧レギュレータの温度が上昇したときに前記保護スイッチをオフ状態にして前記複数の電圧レギュレータに供給する電力を停止するコントローラと
を有する電源システム。

【請求項2】

前記スイッチング素子が半導体チップに組み込まれ、前記温度センサが前記半導体チップの表面または近辺の温度を検出する請求項１に記載の電源システム。

【請求項3】

前記温度センサが、ＰＴＣサーミスタである請求項２に記載の電源システム。

【請求項4】

前記温度センサが前記半導体チップの内部の温度を検出するように前記半導体チップに組み込まれている請求項２に記載の電源システム。

【請求項5】

前記電圧レギュレータが電圧および電流から計算した前記スイッチング素子のオン抵抗またはオフ抵抗に異常を検知したときに前記保護スイッチをオフ状態にするための信号を前記コントローラに送る請求項１に記載の電源システム。

【請求項6】

前記複数の電圧レギュレータが相互に異なる電圧を出力する第１の電圧レギュレータと第２の電圧レギュレータを含み、前記電圧レギュレータの負荷が前記第１の電圧レギュレータの出力電圧と前記第２の電圧レギュレータの出力電圧で動作するデバイスを含む請求項１に記載の電源システム。

【請求項7】

複数のサブシステムを含むコンピュータであって、各サブシステムが、
プロセッサとシステム・メモリを含む複数のデバイスと、
直流電力源から電力の供給を受けるパワーレーンに設けた保護スイッチと、
それぞれがスイッチング素子を含み前記複数のデバイスに電力を供給する複数の電圧レギュレータと、
各電圧レギュレータの温度を検出する第1の温度センサと、
いずれかの前記電圧レギュレータの温度が上昇したときに前記保護スイッチをオフ状態にする第１の保護回路と
を有するコンピュータ。

【請求項8】

前記スイッチング素子が半導体チップに組み込まれ、前記第１の保護回路は前記半導体チップの表面または近辺の温度が上昇したときに前記保護スイッチをオフ状態にする請求項７に記載のコンピュータ。

【請求項9】

さらに前記半導体チップに組み込まれた第２の温度センサを有し、
前記第２の温度センサが検出した温度が上昇したときに前記保護スイッチをオフ状態にする第２の保護回路と
を有する請求項８に記載のコンピュータ。

【請求項10】

前記コンピュータがブレード・サーバを構成するサーバ・ユニットで、該サーバ・ユニットは、前記直流電力源に接続されたミッドプレーンに接続する電力端子を含み、前記サーバ・ユニットを前記ミッドプレーンに接続する際に、突入電流を抑制するように前記保護スイッチを制御するコントローラを含む請求項７に記載のコンピュータ。

【請求項11】

前記複数のサブシステムが、
それぞれプロセッサとシステム・メモリを含み相互に独立して機能する複数の主サブシステムと、
前記複数の主サブシステムが機能を発揮するために利用する共通サブシステムと
を含む請求項１０に記載のコンピュータ。

【請求項12】

前記共通サブシステムの前記第１の保護回路が前記保護スイッチをオフ状態にするときに前記複数の主サブシステムの前記保護スイッチをオフ状態にする請求項１１に記載のコンピュータ。

【請求項13】

ラックの表面に前記コンピュータの動作状態を表示するフロント・パネルを備え、前記第１の保護回路が前記保護スイッチをオフ状態にするときに前記フロント・パネルに異常内容を表示する請求項１０に記載のコンピュータ。

【請求項14】

ソース・パワーレーンから直流の電力の供給を受けるサブシステムが搭載する電圧レギュレータの安全性を向上する方法であって、
前記ソース・パワーレーンから分岐する複数のフォーク・パワーレーンのそれぞれにスイッチング素子を含む電圧レギュレータを設けるステップと、
各電圧レギュレータのスイッチング素子の温度を検出するステップと、
いずれかの電圧レギュレータの前記温度が上昇したときに前記ソース・パワーレーンが供給する電力を停止するステップと
を有する方法。

【請求項15】

前記スイッチング素子が半導体チップに組み込まれており、前記温度を検出するステップが、前記半導体チップの表面または近辺の温度を検出するステップを含む請求項１４に記載の方法。

【請求項16】

前記温度を検出するステップが、前記半導体チップの内部の温度を検出するステップを含む請求項１に記載の方法。

【請求項17】

前記スイッチング素子のオン抵抗またはオフ抵抗が異常になったときに前記ソース・パワーレーンが供給する電力を停止するステップを有する請求項１４に記載の方法。
前記保護スイッチ

【請求項18】

前記サブシステムが、
プロセッサとシステム・メモリを負荷とする複数の主サブシステムと、
前記主サブシステムが機能を発揮するためにアクセスする共通サブシステムを含み、
前記電力を停止するステップが、前記共通サブシステムのソース・パワーレーンが供給する電力を停止する際に、前記複数の主サブシステムのソース・パワーレーンが供給する電力を停止するステップを含む請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング素子を含む電圧レギュレータの安全性を向上する技術に関し、さらにはスイッチング素子の発煙および焼損を防止する技術に関する。

【背景技術】

【0002】

図７は、サーバに適用する従来の典型的な電源システムの概要を説明するための図である。電源供給ユニット（ＰＳＵ）５０１は、サーバを構成する複数のサブシステム５０３〜５０７に直流電圧で電力を供給する。各サブシステム５０３〜５０７は主として、ＰＳＵ５０１の出力電圧を安定した所定の電圧に変換する電圧レギュレータ（ＶＲ）５１１ａ〜５１１ｃと、各ＶＲに対応するＣＰＵ、メモリ、およびハードディスク・ドライブ（ＨＤＤ）などの負荷５１３ａ〜５１３ｃで構成されている。各ＶＲ５１１ａ〜５１１ｃの１次側にはヒューズ５０９ａ〜５０９ｃを設けている。いずれかの負荷５１３ａ〜５１３ｃの電力が停止しても他の負荷に電力が供給されていれば、サブシステム５０３としては完全に機能が停止しないようになっている。

【0003】

特許文献１は、過負荷が発生したときにスイッチング動作を停止する保護機能を備えたスイッチング電源装置を開示する。特許文献２は、負荷回路が短絡したときにスイッチング素子またはヒューズで保護するスイッチング・レギュレータを開示する。特許文献３は、障害が発生したブレード・サーバへの電源供給を停止して、予備系のブレード・サーバに切り換えるクラスタ・システムを開示する。特許文献４は、ラックマウント型のサーバに過負荷保護の可能な複数の開閉部を経由して交流電源を供給する電源制御装置を開示する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００７−１１６８９０号公報

【特許文献2】特開平０９−１８２２７７号公報

【特許文献3】特開２００６−２７７２１０号公報

【特許文献4】特開２００４−２２２３５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の電源装置は、過負荷になったときにスイッチング素子を停止することで回路を保護することができる。特許文献２のスイッチング・レギュレータは負荷が短絡したときの２次電圧の低下を検出してスイッチング素子を停止することで回路を保護することができる。特許文献２には、従来技術として負荷が短絡したときに流れる大電流でヒューズを溶断させて回路を保護することが記載されている。

【0006】

すなわち従来のスイッチング素子を備える直流の電源装置では、負荷に短絡故障が発生した場合に、スイッチング素子をオフ状態にして回路の保護ができる。この場合、スイッチング素子が短絡故障に対する保護スイッチとしての機能が発揮できるのはスイッチング素子が正常に動作する場合に限られる。スイッチング素子は、比較的高い信頼性を保つように製造されており、故障することは一般的に少ないと考えてよいためその限りにおいてはこのような保護思想に問題はないといえる。

【0007】

さらに、図７の電源システムでは、ＶＲ５１１ａ〜５１１ｃのスイッチング素子が閉状態で故障して短絡電流が流れる場合に、１次側のヒューズ５０９ａ〜５０９ｃを溶断させて当該系統だけを遮断することができる。ヒューズ５０９ａ〜５０９ｃは、制御回路も不要でかつ安価であるため、めったに発生しないようなスイッチング素子の故障に対してはこのような保護思想は合理的なものであった。

【0008】

ところが、図７に示す電源システムでも、ＶＲ５１１ａ〜５１１ｃが発煙したり焼損したりすることがある。その現象を調べると、スイッチング素子の焼損が激しいことがわかる。スイッチング素子が焼損する直接的な原因は大電流で多量の発熱を発生していることにある。もし、スイッチング素子が閉状態で故障したとすれば、短絡電流が流れてヒューズ５０９ａ〜５０９ｃのいずれかが溶断するはずであるが、発煙および焼損が発生するということは、ヒューズ５０９ａ〜５０９ｃが溶断しないか、溶断してもそのタイミングが回路と協調していないといえる。

【0009】

ヒューズ５０９ａ〜５０９ｃは、ＶＲ５１１ａ〜５１１ｃに通電を開始する際の突入電流（インラッシュ電流）の繰り返しで素子が劣化しないようにする必要があり、さらに目的が短絡保護にあることなどから溶断電流はＶＲ５１１ａ〜５１１ｃの定格電流よりも相当大きく、また、溶断時間も長いものを採用する必要がある。一例としてヒューズ５０９ａ〜５０９ｃの電流−時間特性では、ＶＲ５１１ａ〜５１１ｃの定格電流の２倍の電流を流したときに溶断するまでに２分間必要とする。この電流値と通電時間はスイッチング素子に発煙および焼損をもたらすのに十分な値である。

【0010】

スイッチング素子が、抵抗がゼロに近い状態で短絡故障する（これを完全短絡という。）場合は、電流値は大きくても溶断時間が短いため、発煙および焼損が発生する前にヒューズ５０９ａ〜５０９ｃが溶断して回路を遮断することができる。しかしある抵抗を伴う態様で短絡故障する（これを抵抗短絡という。）と、ヒューズ５０９ａ〜５０９ｃが溶断する前に、またはヒューズ５０９ａ〜５０９ｃが溶断しないでスイッチング素子が発煙および焼損して回路が遮断されることがわかってきた。

【0011】

スイッチング素子はオン／オフの頻度が高いため経年的に劣化する。スイッチング素子が激しい発熱を伴って焼損すると、付近のデバイスがすべて損傷してしまいときには正常なサブシステムまで交換が必要になる。また、スイッチング素子が発熱すると火災の危険性でてくるため、たとえ可能性は低くてもこのような事態を放置することは好ましくない。ＰＳＵ５０１は各サブシステム５０３〜５０７に電力を供給する必要があるためＶＲ５１１ａ〜５１１ｃに比べて定格電流は大きく、その保護回路でもスイッチング素子に抵抗短絡が発生したときの発煙や焼損を防ぐことはできない。

【0012】

また、負荷５１３ａ〜５１３ｃは、複数のＶＲ５１１ａ〜５１１ｃから電源の供給を受けるデバイスを含むため別の問題が生ずる。たとえば、負荷５１３ｂがＶＲ５１１ａからも電源の供給を受けるデバイスを含む場合に、ヒューズ５０９ａが溶断したときは、ＶＲ５１１ａからの電源が停止したにもかかわらずＶＲ５１１ｂからの電源が継続して供給されると、負荷５１３ｂのデバイスにラッチアップが発生して二次的な発煙および焼損につながる可能性が高まる。

【0013】

そこで本発明の目的は、電圧レギュレータの安全性を向上させた電源システムを提供することにある。さらに、本発明の目的は、スイッチング素子の抵抗短絡に対する安全性を向上させた電源システムを提供することにある。さらに本発明の目的はスイッチング素子の焼損を防ぐことが可能な電源システムを提供することにある。さらに本発明の目的はそのような電源システムを搭載したコンピュータおよび安全性を向上する方法を提供することにある。

【課題を解決するための手段】

【0014】

本発明は、直流電力源から電力の供給を受けるパワーレーンに配置した保護スイッチと、それぞれがスイッチング素子を含みパワーレーンから分岐して配置した複数の電圧レギュレータと、各電圧レギュレータの温度を検出する温度センサと、いずれかの電圧レギュレータの温度が上昇したときに保護スイッチをオフ状態にして複数の電圧レギュレータに供給する電力を停止するコントローラとを有する電源システムを提供する。上記の構成によりスイッチング素子が抵抗短絡で故障する場合でも、温度を検出して保護スイッチをオフ状態にすることで発煙や焼損を防止できる。

【0015】

スイッチング素子が半導体チップに組み込まれるときに、温度センサは半導体チップの表面または近辺の温度を検出することができる。半導体チップの外側から温度を検出することで、急激に温度が上昇する場合であっても温度センサはその影響を受けないで保護スイッチを確実にオフ状態にすることができる。温度センサは、ＰＴＣサーミスタとすることができる。コントローラは半導体チップに組み込まれた温度センサが検出する温度が上昇したときに保護スイッチをオフ状態にすることができる。

【0016】

半導体チップの外側の温度を検出する温度センサと内側の温度を検出する温度センサを設けることで、スイッチング素子に急激な発熱があっても確実に保護することができる。電圧レギュレータは電圧または電流から計算したスイッチング素子のオン抵抗またはオフ抵抗が上昇したときに保護スイッチをオフ状態にするための信号をコントローラに送ることができる。本発明は複数の電圧レギュレータが異なる電圧を出力する第１の電圧レギュレータと第２の電圧レギュレータを含み、負荷が第１の電圧レギュレータの出力電圧と第２の電圧レギュレータの出力電圧で動作するデバイスを含む場合に適している。この場合、いずれかの電圧レギュレータに異常が発生したときにすべての電圧レギュレータを停止するため、負荷のデバイスのラッチアップを防ぐことができる。

【発明の効果】

【0017】

本発明により、電圧レギュレータの安全性を向上させた電源システムを提供することができた。さらに、本発明により、スイッチング素子の抵抗短絡に対する安全性を向上させた電源システムを提供することができた。さらに本発明によりスイッチング素子の焼損を防ぐことが可能な電源システムを提供することができた。さらに本発明によりそのような電源システムを搭載したコンピュータおよび安全性を向上する方法を提供することができた。

【図面の簡単な説明】

【0018】

【図1】ブレード・サーバ１０の概要を説明するための図である。

【図2】ブレード・サーバ１０の概要を説明するための図である。

【図3】サーバ・ユニット１００ａを構成する複数のサブシステムの概要を説明するための図である。

【図4】主サブシステム１５１ａの回路構成を説明するための概略の機能ブロック図である。

【図5】ＶＲ２０５ａの回路構成を説明するための概略の機能ブロック図である。

【図6】電源システムの動作を説明するためのフローチャートである。

【図7】サーバに適用する従来の典型的な電源システムを説明するための図である。

【発明を実施するための形態】

【0019】

本発明にかかる電源システムは、好適には集合型コンピュータ・システムに適用できる。集合型コンピュータ・システムは、同等のコンピュータ機能を備える複数のコンピュータ・ユニットで構成される。各コンピュータ・ユニットは、プロセッサ、システム・メモリ、Ｉ／Ｏコントローラ、記憶装置および周辺デバイスなどのハードウェアとオペレーティング・システム、アプリケーション・プログラムなどのソフトウェアで構成されている。

【0020】

各コンピュータ・ユニットには、商用電源を直流電圧に変換したＰＳＵが電力を供給する。ＰＳＵはコンピュータ・システムに対して１台だけ設けてもよいし、複数のコンピュータ・ユニットのグループに対して１台ずつ設けてもよい。各コンピュータ・ユニットは、複数のサブシステムを含む。各サブシステムは複数のＶＲを含む。集合型コンピュータ・システムは、ラックマウント型のサーバ、ブレード・サーバまたはルータなどとして実現することもできる。

【0021】

図１〜図３は、ブレード・サーバ１０の概要を説明するための図である。図１（Ａ）はブレード・サーバ１０の外形を示し、図１（Ｂ）は内部構成を示している。図２は、ＰＳＵ２１と各サーバ・ユニット１００ａ〜１００ｈで構成する電源系統の概要を示し、図３は、サーバ・ユニット１００ａを構成する複数のサブシステムの概要を示している。

【0022】

図１でラック１１は表面にフロント・パネル２３を備え、内部に複数のサーバ・ユニット１００ａ〜１００ｈ、ミッドプレーン１３、スイッチ・モジュール１５、シャーシ・マネジメント・モジュール（ＣＭＭ）１７、ファン・モジュール１９およびＰＳＵ２１を収納する。サーバ・ユニット１００ａ〜１００ｈは、それぞれ独立したエンクロージャにマザーボードを含んでおり、内部に独立したコンピュータとして動作するためのハードウェアとソフトウェア資源を含んでいる。

【0023】

ミッドプレーン１３は、信号および電力の配線と、両面に各モジュールを結合するコネクタを含む回路基板である。サーバ・ユニット１００ａ〜１００ｈは、ＰＳＵ２１の出力電圧で通電しているミッドプレーン１３にホットスワップで接続することができる。スイッチ・モジュール１５は、ネットワークや外部の記憶装置に接続するためのスイッチ群を含む。ＣＭＭ１７は、ブレード・サーバ１０の動作状態を遠方に通知したり、フロント・パネル２３に表示したりする。ファン・モジュール１９は、ラック１１の内部の熱を放熱する。ＰＳＵ２１は、交流電圧を直流電圧に変換して、サーバ・ユニット１００ａ〜１００ｈおよびその他のモジュールに電力を供給する。

【0024】

図２で、サーバ・ユニット１００ａ〜１００ｈは、電力端子１０５ａ〜１０５ｈおよび信号端子１０７ａ〜１０７ｈでミッドプレーン１３に接続されている。ミッドプレーン１３には、ＰＳＵ２１およびＣＭＭ１７が接続されている。ＣＭＭ１７にはフロント・パネル２３が接続されている。ＰＳＵ２１は、ミッドプレーン１３および電力端子１０５ａ〜１０５ｈを通じて各サーバ・ユニット１００ａ〜１００ｈに電力を供給する。

【0025】

図３でサーバ・ユニット１００ａの電源端子１０５ａには、ルート・パワーレーン１０６ａにソース・パワーレーン２３４ａ〜２３４ｃが接続されている。ソース・パワーレーン２３４ａ、２３４ｂには、主サブシステム１５１ａ、１５１ｂが接続され、ソース・パワーレーン２３４ｃには共通サブシステム１５１ｃが接続されている。ここに、ルート・パワーレーン１０６ａは、ＰＳＵ２１から受け取った電力を３つのサブシステム１５１ａ〜１５１ｃに供給する電路に相当し、ソース・パワーレーン２３４ａ〜２３４ｃは３つのサブシステム１５１ａ〜１５１に電力を供給する電路に相当する。

【0026】

主サブシステム１５１ａ、１５１ｂは、ＣＰＵおよびシステム・メモリなどを含んで構成されておりそれぞれ相互に独立して動作する。共通サブシステム１５１ｃは、主サブシステム１５１ａ、１５１ｂがコンピュータとして機能するために両者または一方が利用する必要があるＩ／ＯコントローラやＨＤＤなどを含んで構成されており独立して機能することはない。本発明の適用において主サブシステム１５１ａ、１５１ｂの数は１個以上でよい。また、共通サブシステム１５１ｃはその機能を各主サブシステム１５１ａ、１５１ｂに組み込んで省略することもできる。各サブシステム１５１ａ〜１５１ｃは、保護用のＭＯＳ−ＦＥＴ２３５ａ〜２３５ｃ、ＢＭＣ（Base Management Controller）２０３ａ〜２０３ｃ、ＶＲ２０５ａ〜２０９ａ、２０５ｂ〜２０９ｂ、２０５ｃ〜２０９ｃを含んでいる。

【0027】

ＶＲは、ＰＳＵ２１の出力電圧を負荷に応じた所定の安定した電圧に変換するスイッチング・レギュレータである。ＶＲ２０５ａ〜２０９ａはＣＰＵ、システム・メモリなどの負荷２１１ａ〜２１５ａに電力を供給し、ＶＲ２０５ｂ〜２０９ｂはＣＰＵ、システム・メモリなどの負荷２１１ｂ〜２１５ｂに電力を供給し、ＶＲ２０５ｃ〜２０９ｃはＨＤＤ、Ｉ／Ｏコントローラなどの負荷２１１ｃ〜２１５ｃに電力を供給する。ＢＭＣ２０３ａ〜２０３ｃは、信号端子１０５ｂを通じてサブシステム１５１ａ〜１５１ｃの動作状態をＣＭＭ１７に通知する他に、ＭＯＳ−ＦＥＴ２３５ａ〜２３５ｃを制御する。

【0028】

図４は、主サブシステム１５１ａの回路構成を説明するための概略の機能ブロック図である。ソース・パワーレーン２３４ａ上の入力端子ＶＩＮには、ルート・パワーレーン１０６ａを経由してＰＳＵ２１が電力を供給する。入力端子ＶＩＮには電流センス抵抗２３３ａ、ｎ型のＭＯＳ−ＦＥＴ２３５ａが直列に接続されている。電流センス抵抗２３３ａの両端は保護コントローラ２０１ａに接続されている。ＭＯＳ−ＦＥＴ２３５ａのゲートは保護コントローラ２０１に接続されている。ＭＯＳ−ＦＥＴ２３５ａからは、フォーク・パワーレーン２０４ａ〜２０４ｃが分岐しており、それぞれにＶＲ２０５ａ〜２０９ａが接続されている。

【0029】

フォーク・パワーレーン２０４ａ〜２０４ｃは、それぞれ対応するＶＲ２０５ａ〜２０９ａに電力を供給する電路に相当する。ＶＲ２０５ａ〜２０９ａはそれぞれ対応する負荷２１１ａ〜２１５ａが使用する安定した所定の電圧Ｖ２１、Ｖ２２、Ｖ２３を出力する。ＶＲ２０５ａは主としてＣＰＵで構成された負荷２１１ａに電力を供給し、ＶＲ２０７ａは主としてシステム・メモリで構成された負荷２１３ａに電力を供給し、ＶＲ２０９ａはその他のデバイスで構成された負荷２１５ａに電力を供給する。

【0030】

各負荷２１１ａ〜２１５ａが含むデバイスの中には、他のＶＲが出力する電圧を使用して複数の電圧で動作するものを含む。入力端子ＶＩＮは、直列に接続された抵抗２３５ａおよびＰＴＣ（positive temperature coefficient）サーミスタ３５１ａ〜３５５ａでグランドに接続されている。ＰＴＣサーミスタ３５１ａ〜３５５ａは、通常温度では平坦な温度−抵抗特性を備えているが、一定の温度（キューリー温度）を越えると急激に抵抗値が増大する素子である。

【0031】

ＰＴＣサーミスタ３５１ａ〜３５５ａは、ＶＲ２０５ａ〜２０９ａを構成するスイッチング回路３０３（図５）の半導体チップの表面または近辺の環境温度を計測するように配置されている。ｎ型のＭＯＳ−ＦＥＴ２３１ａはゲートが抵抗２３５ａとＰＴＣサーミスタ３５１ａの接続点に接続され、ドレインが保護コントローラ２０１ａの端子２０２ａに接続され、ソースがグランドに接続されている。ＭＯＳ−ＦＥＴ２３１ａのドレインには、入力端子ＶＩＮとグランドの間に直列に接続された分圧抵抗２３７ａ、２３９ａの接続点が接続されている。

【0032】

ＭＯＳ−ＦＥＴ２３１ａのドレインは、並列に接続されたｎ型のＭＯＳ−ＦＥＴ２５１ａ、２５３ａのドレインに接続されている。ＭＯＳ−ＦＥＴ２５１ａ、２５３ａのソースはグランドに接続されている。ＭＯＳ−ＦＥＴ２５１ａのゲートはＢＭＣ２０３ａに接続されている。ＭＯＳ−ＦＥＴ２５３ａのゲートは共通サブシステム１５１ｃが搭載するＢＭＣ２０３ｃに接続されている。

【0033】

電源端子ＶＣＣからは保護コントローラ２０１ａ、ＶＲ２０５ａ〜２０９ａ、およびＢＭＣ２０３ａの駆動用の電力を供給する。主サブシステム１５１ｂも同様の構成であるが、共通サブシステム１５１ｃは、ＭＯＳ−ＦＥＴ２５３ａに相当する他の主サブシステム１５１ａ、１５１ｂのＢＭＣ２０３ａ、２０３ｂの信号で動作するＭＯＳ−ＦＥＴは存在しない点が異なる。

【0034】

図５は、ＶＲ２０５ａの回路構成を説明するための概略の機能ブロック図である。ＶＲ２０５ａは実際にはさらに多くの素子を含むが、図５は、本発明の理解に必要な範囲で示している。ＶＲ２０５ａは主として、ＰＷＭコントローラ３０１、スイッチング回路３０３およびリアクトル３１３で構成されている。スイッチング回路３０３は、ドライバ回路３０５、ｎ型のＭＯＳ−ＦＥＴ３０９、３１１、および温度検出回路３０７などが１つの半導体チップの中に組み込まれている。

【0035】

ドライバ回路３０５は、ＰＷＭコントローラ３０１からのＰＷＭ信号を受け取ってフォーク・パワーレーン２０４ａに直列に接続されたＭＯＳ−ＦＥＴ３０９、３１１を同期整流方式でスイッチング制御して、入力電圧Ｖ１１を安定した出力電圧Ｖ２１に変換し、ノード３３３からリアクトル３１３を通じて出力端子ＶＯＵＴｒに電力を出力する。ドライバ回路３０５は、演算増幅器を備えており、ノード３３１の入力電圧Ｖ１１、ノード３３３の出力電圧Ｖ２１、ローサイドのＭＯＳ−ＦＥＴ３１１のオン抵抗とノード３３３の電圧から計算した、ＭＯＳ−ＦＥＴ３１１を流れる電流Ｉ１１、リアクトル３１３の抵抗とコンデンサ３１５の電圧から計算した出力電流Ｉ２１などを計測する。

【0036】

ドライバ回路３０５は、ノード３３３の出力電圧Ｖ２１をＰＷＭコントローラ３０１にフィードバックする。ＰＷＭコントローラ３０１は、フィードバックされた電圧Ｖｆｂと設定された電圧を比較してＰＷＭ信号のデューティ比を制御する。ドライバ回路３０５は、入力電圧Ｖ１１、出力電圧Ｖ２１、電流Ｉ２１、Ｉ２２などに異常が発生した場合および電圧と電流から計算したＭＯＳ−ＦＥＴ３０９、３１１のオン抵抗またはオフ抵抗が規定値以上の変化をしたときにＰＷＭコントローラ３０１にエラー信号を出力する。

【0037】

温度検出回路３０７は、スイッチング回路３０３の半導体チップに組み込まれた温度センサを含み、半導体チップの内部温度Ｔ１が所定値を越えたときにＰＷＭコントローラ３０１にエラー信号を送る。ドライバ回路３０５または温度検出回路３０７からエラー信号を受け取ったＰＷＭコントローラ３０１はエラー信号をＢＭＣ２０３ａに出力する。なお、エラー信号は、ＰＷＭコントローラ３０１を経由しないでドライバ回路３０５がＢＭＣ２０３ａに直接送るようにしてもよい。

【0038】

ＰＴＣサーミスタ３５１ａは、スイッチング回路３０３の表面またはその近傍に取り付けられ、ＶＲ２０５ａから独立した回路で、ソース・パワーレーン２３４ａの入力端子ＶＩＮ（図４）とグランドとの間に他のＰＴＣサーミスタ３５３ａ、３５５ａと直列に接続される。ＶＲ２０７ａ、２０９ａも同様の構成にすることができる。

【0039】

なお、図１〜図５は本実施の形態を説明するために、本実施の形態に関連する主要なハードウェアの構成および接続関係を簡略化して記載したに過ぎないものである。ここまでの説明で言及した以外にも、電源システムを構成するには多くのデバイスが使われる。しかしそれらは当業者には周知であるので、ここでは詳しく言及しない。図で記載した複数のブロックを１個の集積回路もしくは装置としたり、逆に１個のブロックを複数の集積回路もしくは装置に分割して構成したりすることも、当業者が任意に選択することができる範囲においては本発明の範囲に含まれる。

【0040】

つぎに、図４、図５に示した電源システムの動作を図６のフローチャートを参照して説明する。ここでは、主として主サブシステム１５１ａの動作について説明するが主サブシステム１５１ｂおよび共通サブシステム１５１ｃについても同様に理解することができでる。ブロック４０１でサーバ・ユニット１００ａの電力端子１０５ａおよび信号端子１０５ｂを通電状態のミッドプレーン１３に接続すると主サブシステム１５１ａの保護コントローラ２０１ａに電源が入る。このときＭＯＳ−ＦＥＴ２３１ａ、２５１ａ、２５３ａはオフ状態である。

【0041】

保護コントローラ２０１ａは、分圧抵抗２３７、２３９を通じて入力電圧ＶＩＮを検出したときに、ＭＯＳ−ＦＥＴ２３５ａのゲート電圧を制御して、突入電流を抑制する。保護コントローラ２０１ａは突入電流が消滅するとＭＯＳ−ＦＥＴ２３５ａを完全なオン状態にする。つづいて、ブロック４０３でＶＲ２０５ａ〜２０９ａが動作を開始して負荷２１１ａ〜２１５ａに電力を供給する。

【0042】

ブロック４０５で、ＭＯＳ−ＦＥＴ３０９、３１１のオン抵抗またはオフ抵抗の増大などのＭＯＳ−ＦＥＴ３０９の抵抗短絡につながるような予兆となる異常がＶＲ２０５ａに発生する。ブロック４０７でドライバ回路３０５が電圧Ｖ１１、Ｖ２１、電流Ｉ１１、Ｉ２１などからＶＲ２０５ａの異常を検出した場合はエラー信号を出力してブロック４０９に移行する。また、温度検出回路３０７が内部温度Ｔ１に異常を検出したときもエラー信号を出力してブロック４０９に移行する。

【0043】

ブロック４０９でＰＷＭコントローラ３０１はドライバ回路３０５または温度検出器３０７からエラー信号を受け取ると、ＢＭＣ２０３ａにエラー信号を出力する。エラー信号に応答したＢＭＣ２０３ａが、ＭＯＳ−ＦＥＴ２５１ａをオン状態にすると、端子２０２ａの電位が低下して保護コントローラ２０１ａは、ＭＯＳ−ＦＥＴ２３５ａをオフ状態にして、ＶＲ２０５ａ〜２０９ａの電力がすべて停止する。ドライバ回路３０５または温度検出回路３０７がエラー信号を出力してＭＯＳ−ＦＥＴ２３５ａをオフ状態にする回路を１次保護回路という。

【0044】

図７の電源システムのように、故障に対応するＶＲだけをヒューズの溶断で停止させる場合は、動作を続けるＶＲの負荷においてラッチアップが発生する可能性があったが、本実施の形態では、すべてのＶＲ２０５ａ〜２０９ａを停止させるためラッチアップは発生しない。なお、ラッチアップは、ＣＭＯＳタイプのＩＣに形成されるバイポーラ・タイプの寄生トランジスタが導通状態になる現象でラッチアップが発生したＩＣは破壊される場合がある。ＶＲ２０７ａ、２０９ａ、主サブシステム１５１ｂおよび共通サブシステム１５１ｃも異常があると同様に動作する。

【0045】

１次保護回路は、ＰＷＭコントローラ３０１およびドライバ回路３０５または温度検出回路３０７がエラー信号を出力できる場合には有効であるが、それらがエラー信号を出力する前に熱で故障する場合がある。１次保護回路では、ＢＭＣ２０３ａを経由しないでドライバ回路３０５または温度検出回路３０７が保護コントローラ２０１ａの端子２０２ａに直接信号を送るようにしてもよい。

【0046】

ブロック４２１では、１次保護回路の動作と並行して温度を検出するＰＴＣサーミスタ３５１ａの温度が上昇してキューリー温度を越えると抵抗値が急激に増加する。その結果、ＭＯＳ−ＦＥＴ２３１ａはゲート電圧が上昇するためオン状態になって、端子２０２ａの電位が低下し、保護コントローラ２０１ａはＭＯＳ−ＦＥＴ２３５ａをオフ状態にする。このとき保護コントローラ２０１ａは、ＢＭＣ２０３ａにソース・パワーレーン２３４ａの電力を停止したことを通知する。ＶＲ２０７ａ、２０９ａに対応するＰＴＣサーミスタ３５３ａ、３５５ａの抵抗が増加したときも同様にＭＯＳ−ＦＥＴ２３５ａはオフ状態になる。

【0047】

ＰＴＣサーミスタ３５１ａ〜３５５ａが、ＭＯＳ−ＦＥＴ２３５ａをオフ状態にする回路を２次保護回路ということにする。２次保護回路は、１次保護回路を構成するスイッチング回路３０３、ＰＷＭコントローラ３０１、およびＢＭＣ２０３ａとは独立した系統にしており、スイッチング回路３０３の発熱の影響を受けないため、１次保護回路が機能しない場合でも確実に保護できる。１次保護回路と２次保護回路のいずれも機能しない場合はやがてＭＯＳ−ＦＥＴ３０９は焼損するが、本実施の形態では二重の保護回路を備えているためその可能性は低い。

【0048】

１次保護回路または２次保護回路が動作して共通サブシステム１５１ｃが停止すると、主サブシステム１５１ａ、１５１ｂはサーバ・ユニット１００としての機能を発揮することができない。ブロック４１１では共通サブシステム１５１ｃが保護用のＭＯＳ−ＦＥＴ２３５ａ〜２３５ｃをオフ状態にした場合は、ブロック４１３に移行する。共通サブシステム１５１ｃは、ＶＲ２０５ｃ〜２０９ｃに故障が発生したときにＢＭＣ２０３ｃはＭＯＳ−ＦＥＴ２３５ｃをオフ状態にすると同時に主サブシステム１５１ａ、１５１ｂのＭＯＳ−ＦＥＴ２３５ａ、２３５ｂもオフ状態にする。

【0049】

主サブシステム１５１ａ、１５１ｂは、いずれか一方だけでも、共通サブシステム１５１ｃとともにサーバ・ユニット１００としての機能を発揮することができる。したがって、主サブシステム１５１ａ、１５１ｂのいずれかがＭＯＳ−ＦＥＴ２３５ａ、２３５ｂをオフ状態にすることがあっても、他の主サブシステムおよび共通サブシステム１５１ｃを停止させることはない。

【0050】

ブロック４１５では、ＭＯＳ−ＦＥＴ２３５ａ〜２３５ｃをオフ状態にしたＢＭＣ２０３ａ〜２０３ｃが、ＣＭＭ１７に通知する。ＣＭＭ１７は、フロント・パネル２３にエラー内容を表示する。保護コントローラ２０１ａは、ＭＯＳ−ＦＥＴ２３１ａ２５１ａ、２５３ａの動作によりＭＯＳ−ＦＥＴ２３５ａをオフ状態にしたときは、ユーザが手動でリセットしない限り復帰させないようにして安全を確保することができる。

【0051】

これまで本発明について図面に示した特定の実施の形態をもって説明してきたが、本発明は図面に示した実施の形態に限定されるものではなく、本発明の効果を奏する限り、これまで知られたいかなる構成であっても採用することができることはいうまでもないことである。

【符号の説明】

【0052】

１０ ブレード・サーバ
１１ ラック
１７ シャーシ・マネジメント・モジュール（ＣＭＭ）
２１ 電源供給ユニット（ＰＳＵ）
２３ フロント・パネル
１００ａ〜１００ｈ サーバ・ユニット
１０５ａ〜１０５ｈ 電力端子
１０７ａ〜１０７ｈ 信号端子
１０６ａ ルート・パワーレーン
１５１ａ、１５１ｂ 主サブシステム
１５１ｃ 共通サブシステム
２０４ａ〜２０４ｃ フォーク・パワーレーン
２０５ａ〜２０９ａ、２０５ｂ〜２０９ｂ、２０５ｃ〜２０９ｃ 電圧レギュレータ（ＶＲ）
２３４ａ〜２３４ｃ ソース・パワーレーン
３０１ ＰＷＭコントローラ
３０５ スイッチング回路
３０７ 温度検出回路
３０９、３１１ スイッチング素子
３５１ａ〜３５５ａ ＰＴＣサーミスタ
２１１ａ〜２１５ａ、２１１ｂ〜２１５ｂ、２１１ｃ〜２１５ｃ 負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】