知財求人 - 知財ポータルサイト「IP Force」
▶ シナプティクス・ディスプレイ・デバイス株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2017-112537(P2017-112537A)
(43)【公開日】2017年6月22日
(54)【発明の名称】インバータ回路
(51)【国際特許分類】
H03K 17/16 20060101AFI20170526BHJP
H03K 19/0948 20060101ALI20170526BHJP
H02M 3/07 20060101ALI20170526BHJP
【ＦＩ】
H03K17/16 J
H03K19/094 B
H02M3/07
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
【全頁数】19
(21)【出願番号】特願2015-246444(P2015-246444)
(22)【出願日】2015年12月17日
(71)【出願人】
【識別番号】308017571
【氏名又は名称】シナプティクス・ジャパン合同会社
(74)【代理人】
【識別番号】100102864
【弁理士】
【氏名又は名称】工藤 実
(74)【代理人】
【識別番号】100117617
【弁理士】
【氏名又は名称】中尾 圭策
(72)【発明者】
【氏名】清水 尚司
【テーマコード（参考）】
5H730
5J055
5J056
【Ｆターム（参考）】
5H730AA14
5H730AS04
5H730BB02
5H730BB57
5H730DD04
5H730DD12
5H730DD28
5H730FG01
5H730FG30
5J055AX27
5J055BX16
5J055CX29
5J055DX12
5J055EX07
5J055EY01
5J055EY10
5J055EY21
5J055EZ12
5J055EZ20
5J055EZ50
5J055FX05
5J055FX19
5J055GX01
5J055GX04
5J056AA03
5J056AA05
5J056BB19
5J056CC05
5J056CC21
5J056CC30
5J056DD29
5J056EE07
5J056GG09
5J056KK01
(57)【要約】
【課題】インバータ回路の貫通電流を低減する。【解決手段】インバータ回路が、ＰＭＯＳトランジスタＭＰ１１と、ＮＭＯＳトランジスタＭＮ１１と、入力信号ＶＩＮ２が入力される入力端子１１とＰＭＯＳトランジスタＭＰ１１のゲートの間に接続された遅延素子Ｄ１と、入力端子１１とＰＭＯＳトランジスタＭＰ１１のゲートの間に遅延素子Ｄ１と並列に接続されたスイッチ素子ＳＷ１と、入力端子１１とＮＭＯＳトランジスタＭＮ１１のゲートの間に接続された遅延素子Ｄ２と、入力端子１１とＮＭＯＳトランジスタＭＮ１１のゲートの間に遅延素子Ｄ２と並列に接続されたスイッチ素子ＳＷ２とを具備する。スイッチ素子ＳＷ１、ＳＷ２は、出力端子１３の電位に応答して動作する。
【選択図】図３
【特許請求の範囲】
【請求項1】
高電位側端子にソースが接続され、出力端子にドレインが接続された第１ＰチャネルＭＩＳＦＥＴと、
前記高電位側端子より低い電位を有する低電位側端子にソースが接続され、前記出力端子にドレインが接続された第１ＮチャネルＭＩＳＦＥＴと、
入力信号が入力される入力端子と前記第１ＰチャネルＭＩＳＦＥＴのゲートの間に接続された第１遅延素子と、
前記入力端子と前記第１ＰチャネルＭＩＳＦＥＴのゲートの間に前記第１遅延素子と並列に接続された第１スイッチ素子と、
前記入力端子と前記第１ＮチャネルＭＩＳＦＥＴのゲートの間に接続された第２遅延素子と、
前記入力端子と前記第１ＮチャネルＭＩＳＦＥＴのゲートの間に前記第２遅延素子と並列に接続された第２スイッチ素子
とを具備し、
前記第１スイッチ素子と前記第２スイッチ素子とが、前記出力端子の電位に応答して動作する
インバータ回路。
前記高電位側端子より低い電位を有する低電位側端子にソースが接続され、前記出力端子にドレインが接続された第１ＮチャネルＭＩＳＦＥＴと、
入力信号が入力される入力端子と前記第１ＰチャネルＭＩＳＦＥＴのゲートの間に接続された第１遅延素子と、
前記入力端子と前記第１ＰチャネルＭＩＳＦＥＴのゲートの間に前記第１遅延素子と並列に接続された第１スイッチ素子と、
前記入力端子と前記第１ＮチャネルＭＩＳＦＥＴのゲートの間に接続された第２遅延素子と、
前記入力端子と前記第１ＮチャネルＭＩＳＦＥＴのゲートの間に前記第２遅延素子と並列に接続された第２スイッチ素子
とを具備し、
前記第１スイッチ素子と前記第２スイッチ素子とが、前記出力端子の電位に応答して動作する
インバータ回路。
【請求項2】
請求項１に記載のインバータ回路であって、
前記第１スイッチ素子は、前記出力端子が第１電位であるときにオフ状態になり、前記出力端子が前記第１電位より高い第２電位であるときにオン状態になるように構成され、
前記第２スイッチ素子は、前記出力端子が前記第１電位であるときにオン状態になり、前記出力端子が前記第２電位であるときにオフ状態になるように構成された
インバータ回路。
前記第１スイッチ素子は、前記出力端子が第１電位であるときにオフ状態になり、前記出力端子が前記第１電位より高い第２電位であるときにオン状態になるように構成され、
前記第２スイッチ素子は、前記出力端子が前記第１電位であるときにオン状態になり、前記出力端子が前記第２電位であるときにオフ状態になるように構成された
インバータ回路。
【請求項3】
請求項１に記載のインバータ回路であって、
前記第１スイッチ素子は、第２ＮチャネルＭＩＳＦＥＴを含み、
前記第２スイッチ素子は、第２ＰチャネルＭＩＳＦＥＴを含み、
前記第２ＮチャネルＭＩＳＦＥＴのソースとドレインの一方が前記入力端子に接続され、他方が前記第１ＰチャネルＭＩＳＦＥＴのゲートに接続され、
前記第２ＰチャネルＭＩＳＦＥＴのソースとドレインの一方が前記入力端子に接続され、他方が前記第２ＮチャネルＭＩＳＦＥＴのゲートに接続され、
前記第２ＮチャネルＭＩＳＦＥＴ及び前記第２ＰチャネルＭＩＳＦＥＴのゲートが、前記出力端子に接続された
インバータ回路。
前記第１スイッチ素子は、第２ＮチャネルＭＩＳＦＥＴを含み、
前記第２スイッチ素子は、第２ＰチャネルＭＩＳＦＥＴを含み、
前記第２ＮチャネルＭＩＳＦＥＴのソースとドレインの一方が前記入力端子に接続され、他方が前記第１ＰチャネルＭＩＳＦＥＴのゲートに接続され、
前記第２ＰチャネルＭＩＳＦＥＴのソースとドレインの一方が前記入力端子に接続され、他方が前記第２ＮチャネルＭＩＳＦＥＴのゲートに接続され、
前記第２ＮチャネルＭＩＳＦＥＴ及び前記第２ＰチャネルＭＩＳＦＥＴのゲートが、前記出力端子に接続された
インバータ回路。
【請求項4】
請求項３に記載のインバータ回路であって、
更に、インバータを備え、
前記第１スイッチ素子は、更に、ソースとドレインの一方が前記入力端子に接続され、他方が前記第１ＰチャネルＭＩＳＦＥＴのゲートに接続された第３ＰチャネルＭＩＳＦＥＴを含み、
前記第２スイッチ素子は、更に、ソースとドレインの一方が前記入力端子に接続され、他方が前記第１ＮチャネルＭＩＳＦＥＴのゲートに接続された第３ＮチャネルＭＩＳＦＥＴを含み、
前記インバータは、入力が前記出力端子に接続され、出力が前記第３ＰチャネルＭＩＳＦＥＴと前記第３ＮチャネルＭＩＳＦＥＴのゲートに接続された
インバータ回路。
更に、インバータを備え、
前記第１スイッチ素子は、更に、ソースとドレインの一方が前記入力端子に接続され、他方が前記第１ＰチャネルＭＩＳＦＥＴのゲートに接続された第３ＰチャネルＭＩＳＦＥＴを含み、
前記第２スイッチ素子は、更に、ソースとドレインの一方が前記入力端子に接続され、他方が前記第１ＮチャネルＭＩＳＦＥＴのゲートに接続された第３ＮチャネルＭＩＳＦＥＴを含み、
前記インバータは、入力が前記出力端子に接続され、出力が前記第３ＰチャネルＭＩＳＦＥＴと前記第３ＮチャネルＭＩＳＦＥＴのゲートに接続された
インバータ回路。
【請求項5】
請求項１乃至４のいずれかに記載のインバータ回路であって、
前記第１遅延素子と前記第２遅延素子とが、いずれも、抵抗素子である
インバータ回路。
前記第１遅延素子と前記第２遅延素子とが、いずれも、抵抗素子である
インバータ回路。
【請求項6】
高電位側端子にソースが接続され、出力端子にドレインが接続された第１ＰチャネルＭＩＳＦＥＴと、
前記高電位側端子より低い電位を有する低電位側端子にソースが接続され、前記出力端子にドレインが接続された第１ＮチャネルＭＩＳＦＥＴと、
入力信号が入力される入力端子と前記第１ＰチャネルＭＩＳＦＥＴのゲートの間に接続された第１抵抗素子と、
前記入力端子と前記第１ＮチャネルＭＩＳＦＥＴのゲートの間に接続された第２抵抗素子と、
第２ＮチャネルＭＩＳＦＥＴと、
第２ＰチャネルＭＩＳＦＥＴ
とを具備し、
前記第２ＮチャネルＭＩＳＦＥＴのソースとドレインの一方が前記入力端子に接続され、他方が前記第１ＰチャネルＭＩＳＦＥＴのゲートに接続され、
前記第２ＰチャネルＭＩＳＦＥＴのソースとドレインの一方が前記入力端子に接続され、他方が前記第２ＮチャネルＭＩＳＦＥＴのゲートに接続され、
前記第２ＮチャネルＭＩＳＦＥＴ及び前記第２ＰチャネルＭＩＳＦＥＴのゲートが、前記出力端子に接続された
インバータ回路。
前記高電位側端子より低い電位を有する低電位側端子にソースが接続され、前記出力端子にドレインが接続された第１ＮチャネルＭＩＳＦＥＴと、
入力信号が入力される入力端子と前記第１ＰチャネルＭＩＳＦＥＴのゲートの間に接続された第１抵抗素子と、
前記入力端子と前記第１ＮチャネルＭＩＳＦＥＴのゲートの間に接続された第２抵抗素子と、
第２ＮチャネルＭＩＳＦＥＴと、
第２ＰチャネルＭＩＳＦＥＴ
とを具備し、
前記第２ＮチャネルＭＩＳＦＥＴのソースとドレインの一方が前記入力端子に接続され、他方が前記第１ＰチャネルＭＩＳＦＥＴのゲートに接続され、
前記第２ＰチャネルＭＩＳＦＥＴのソースとドレインの一方が前記入力端子に接続され、他方が前記第２ＮチャネルＭＩＳＦＥＴのゲートに接続され、
前記第２ＮチャネルＭＩＳＦＥＴ及び前記第２ＰチャネルＭＩＳＦＥＴのゲートが、前記出力端子に接続された
インバータ回路。
【請求項7】
入力信号に対してレベルシフトを行って出力信号を出力するレベルシフタであって、
前記レベルシフタの前記出力信号を出力する出力段が、請求項１乃至６のいずれかに記載のインバータ回路を備えている
レベルシフタ。
前記レベルシフタの前記出力信号を出力する出力段が、請求項１乃至６のいずれかに記載のインバータ回路を備えている
レベルシフタ。
【請求項8】
発振動作を行って周期信号を生成する発振部と、
請求項１乃至６のいずれかに記載のインバータ回路
とを備え、
前記インバータ回路の前記入力端子に前記周期信号が入力される
発振回路。
請求項１乃至６のいずれかに記載のインバータ回路
とを備え、
前記インバータ回路の前記入力端子に前記周期信号が入力される
発振回路。
【請求項9】
外部出力回路を備える半導体集積回路であって、
前記外部出力回路が、請求項１乃至６のいずれかに記載のインバータ回路を備えており、
前記インバータ回路が、前記出力端子から、当該半導体集積回路の外部の装置に外部出力信号を出力する
半導体集積回路。
前記外部出力回路が、請求項１乃至６のいずれかに記載のインバータ回路を備えており、
前記インバータ回路が、前記出力端子から、当該半導体集積回路の外部の装置に外部出力信号を出力する
半導体集積回路。
【請求項10】
請求項７に記載のレベルシフタを備えた
チャージポンプ回路。
チャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、インバータ回路に関する。
【背景技術】
【0002】
近年の半導体集積回路は、その高機能化に起因して、消費電力がますます増加する傾向にある。例えば、近年の表示パネルドライバでは、表示パネルの画素数の増加等の要因により、消費電力の増大が顕著になっている。消費電力の低減は、近年の半導体集積回路における重要な課題の一つである。
【0003】
半導体集積回路の消費電力の増加の要因の一つとして、インバータ回路、特に、ＣＭＯＳ（complementary metal oxide semiconductor）インバータの貫通電流が知られている。以下では、ＣＭＯＳインバータの貫通電流について議論する。
【0004】
図１は、最も典型的なＣＭＯＳインバータ１００の構成を示している。ＣＭＯＳインバータ１００は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを備えている。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートは、入力信号ＶＩＮ１が入力される入力端子１０１に共通に接続されている。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１のドレインは、出力信号ＶＯＵＴ１を出力する出力端子１０２に共通に接続されている。ＰＭＯＳトランジスタＭＰ１のソースは高電位側端子１０３(例えば、電源端子)に接続され、ＮＭＯＳトランジスタＭＮ１のソースは低電位側端子１０４（例えば、接地端子）に接続されている。図１において、記号“ＣＬＯＡＤ”は、ＣＭＯＳインバータ１００の出力端子１０２に接続される負荷容量を表している。
【0005】
図２は、図１のＣＭＯＳインバータ１００の動作の一例を示すタイミングチャートである。図２には、入力信号ＶＩＮ１及び出力信号ＶＯＵＴ１の電位、及び、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とをそれぞれ流れる電流Ｉｐ１、Ｉｎ１の大きさ｜Ｉｐ１｜、｜Ｉｎ１｜が図示されている。初期状態では、入力信号ＶＩＮ１がＬｏｗレベル（図１の動作においては接地電位ＶＳＳ）であるとする。この場合、ＰＭＯＳトランジスタＭＰ１がオン状態、ＮＭＯＳトランジスタＭＮ１がオフ状態になるため、出力信号ＶＯＵＴ１がＨｉｇｈレベル（図１の動作においては電源電位ＶＤＤ）になる。
【0006】
入力信号ＶＩＮ１がＬｏｗレベルからＨｉｇｈレベルに遷移すると、ＰＭＯＳトランジスタＭＰ１がオフ状態になり、ＮＭＯＳトランジスタＭＮ１がオン状態になるので、出力信号ＶＯＵＴ１は、ＨｉｇｈレベルからＬｏｗレベルに遷移する。詳細には、ＮＭＯＳトランジスタＭＮ１がオンされることにより負荷容量ＣＬＯＡＤから低電位側端子１０４にＮＭＯＳトランジスタＭＮ１を介して電流が流れ、負荷容量ＣＬＯＡＤから電荷が引き抜かれる。この結果、出力信号ＶＯＵＴ１がＬｏｗレベルになる。なお、図１において、時刻ｔ１は、入力信号ＶＩＮ１のＬｏｗレベルからＨｉｇｈレベルへの遷移が開始される時刻を示しており、時刻ｔ２は、出力信号ＶＯＵＴ１がＬｏｗレベルになる時刻を表している。出力信号ＶＯＵＴ１は、時刻ｔ１から立ち下がり時間ｔＦ１だけ遅れた時刻ｔ２にＬｏｗレベルになる。
【0007】
ここで、時刻ｔ１から時刻ｔ２の間においては、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１の両方がオン状態になる時間が存在し、当該時間においては、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１との両方に電流が流れる。即ち、出力信号ＶＯＵＴ１がＨｉｇｈレベルからＬｏｗレベルに遷移する時刻ｔ１と時刻ｔ２の間の時間において、貫通電流が流れてしまう。
【0008】
入力信号ＶＩＮ１がＨｉｇｈレベルからＬｏｗレベルに遷移する場合も同様である。時刻ｔ３において、入力信号ＶＩＮ１のＨｉｇｈレベルからＬｏｗレベルへの遷移が開始されると、時刻ｔ３から立ち上がり時間ｔＲ１だけ遅れた時刻ｔ４に出力信号ＶＯＵＴ１がＨｉｇｈレベルに立ち上がる。ここで、時刻ｔ３から時刻ｔ４の間において、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１の両方がオン状態になる時間が存在し、当該時間においてＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１との両方に電流が流れる。言い換えれば、出力信号ＶＯＵＴ１がＬｏｗレベルからＨｉｇｈレベルに遷移する時刻ｔ３とから時刻ｔ４の間において、貫通電流が流れてしまう。
【0009】
貫通電流の低減のための技術は、様々に提案されている。例えば、特開２００５−１７５５５０号公報（特許文献１）及び特開２０１０−１７８０３８号公報（特許文献２）は、遅延素子（遅延回路）を用いてＣＭＯＳインバータのトランジスタ（ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ）がオンオフするタイミングを制御することで貫通電流を低減する技術を開示している。また、特開２０１１−８７０３６号公報（特許文献３）は、出力信号を出力する共通ノードの電圧を検知し、その検知結果に応じてＣＭＯＳインバータのトランジスタのオンオフを制御する検知回路を備える出力バッファ回路を開示している。
【0010】
しかしながら、発明者の検討によれば、公知の貫通電流の低減のための技術には改善の余地がある。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】特開２００５−１７５５５０号公報
【特許文献2】特開２０１０−１７８０３８号公報
【特許文献3】特開２０１１−８７０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【0012】
したがって、本発明の目的は、インバータ回路の貫通電流を低減するための技術を提供することにある。本発明の他の目的、新規な特徴は、以下の開示から当業者には理解されよう。
【課題を解決するための手段】
【0013】
本発明の一の観点では、インバータ回路が、高電位側端子にソースが接続され、出力端子にドレインが接続された第１ＰチャネルＭＩＳＦＥＴと、高電位側端子より低い電位を有する低電位側端子にソースが接続され、出力端子にドレインが接続された第１ＮチャネルＭＩＳＦＥＴと、入力信号が入力される入力端子と第１ＰチャネルＭＩＳＦＥＴのゲートの間に接続された第１遅延素子と、入力端子と第１ＰチャネルＭＩＳＦＥＴのゲートの間に第１遅延素子と並列に接続された第１スイッチ素子と、入力端子と第１ＮチャネルＭＩＳＦＥＴのゲートの間に接続された第２遅延素子と、入力端子と第１ＮチャネルＭＩＳＦＥＴのゲートの間に第２遅延素子と並列に接続された第２スイッチ素子とを具備する。第１スイッチ素子と第２スイッチ素子とは、出力端子の電位に応答して動作する。
【0014】
本発明の他の観点では、インバータ回路が、高電位側端子にソースが接続され、出力端子にドレインが接続された第１ＰチャネルＭＩＳＦＥＴと、高電位側端子より低い電位を有する低電位側端子にソースが接続され、出力端子にドレインが接続された第１ＮチャネルＭＩＳＦＥＴと、入力信号が入力される入力端子と第１ＰチャネルＭＩＳＦＥＴのゲートの間に接続された第１抵抗素子と、入力端子と第１ＮチャネルＭＩＳＦＥＴのゲートの間に接続された第２抵抗素子と、第２ＮチャネルＭＩＳＦＥＴと、第２ＰチャネルＭＩＳＦＥＴとを具備する。第２ＮチャネルＭＩＳＦＥＴは、ソースとドレインの一方が入力端子に接続され、他方が第１ＰチャネルＭＩＳＦＥＴのゲートに接続される。第２ＰチャネルＭＩＳＦＥＴは、ソースとドレインの一方が入力端子に接続され、他方が第２ＮチャネルＭＩＳＦＥＴのゲートに接続される。第２ＮチャネルＭＩＳＦＥＴ及び第２ＰチャネルＭＩＳＦＥＴのゲートは、出力端子に接続される。
【発明の効果】
【0015】
本発明によれば、インバータ回路の貫通電流を低減するための技術が提供される。
【図面の簡単な説明】
【0016】
【図2】ＣＭＯＳインバータの動作の例を示すタイミングチャートである。
【図3】本発明の一実施形態におけるインバータ回路の構成を示す回路図である。
【図5】本実施形態のインバータ回路の、より具体的な実施例を示す回路図である。
【図6】本実施形態のインバータ回路の他の実施例を示す回路図である。
【図7】本実施形態のインバータ回路の更に他の実施例を示す回路図である。
【図8】本実施形態のインバータ回路の応用例を示す回路図である。
【図9】本実施形態のインバータ回路の他の応用例を示す回路図である。
【図10】本実施形態のインバータ回路の更に他の応用例を示す回路図である。
【図11】本実施形態のインバータ回路の更に他の応用例を示す回路図である。
【発明を実施するための形態】
【0017】
以下、添付図面を参照しながら本発明の実施形態について説明する。なお、添付図面においては、同一、類似又は対応する構成要素を同一又は類似の参照番号により参照することがあることに留意されたい。
【0018】
図３は、本発明の一実施形態のインバータ回路１０の構成を示す回路図である。インバータ回路１０は、入力端子１１に入力された入力信号ＶＩＮ２に応答して、出力端子１２から出力信号ＶＯＵＴ２を出力するように構成されている。インバータ回路１０は、ＰＭＯＳトランジスタＭＰ１１と、ＮＭＯＳトランジスタＭＮ１１と、遅延素子Ｄ１、Ｄ２と、スイッチ素子ＳＷ１、ＳＷ２とを備えている。図３において、記号“ＣＬＯＡＤ”は、インバータ回路１０の出力端子１２に接続される負荷容量を表している。なお、当業者には周知であるように、ＰＭＯＳトランジスタは、ＰチャネルＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）の一種であり、ＮＭＯＳトランジスタは、ＮチャネルＭＩＳＦＥＴの一種である。
【0019】
ＰＭＯＳトランジスタＭＰ１１は、ドレインが出力端子１２に接続され、ソースが高電位側端子１３（例えば、電源端子）に接続されている。本実施形態では、高電位側端子１３は、電源電位ＶＤＤ１に固定されている。ＮＭＯＳトランジスタＭＮ１１は、ドレインが出力端子１２に接続され、ソースが低電位側端子１４（例えば、接地端子）に接続されている。本実施形態では、低電位側端子１４は、接地電位ＶＳＳに固定されている。
【0020】
ＰＭＯＳトランジスタＭＰ１１のゲートと入力端子１１の間に、遅延素子Ｄ１とスイッチ素子ＳＷ１とが並列に接続されており、ＮＭＯＳトランジスタＭＮ１１のゲートと入力端子１１の間に、遅延素子Ｄ２とスイッチ素子ＳＷ２とが並列に接続されている。遅延素子Ｄ１、Ｄ２は、入力信号ＶＩＮ２を遅延し、遅延した入力信号ＶＩＮ２を出力する。遅延素子Ｄ１、Ｄ２は、１つの回路素子で構成されてもよいし、又は２つ以上の回路素子から構成されてもよい。同様に、スイッチ素子ＳＷ１、ＳＷ２は、１つの回路素子で構成されてもよいし、又は２つ以上の回路素子から構成されてもよい。
【0021】
スイッチ素子ＳＷ１、ＳＷ２は、いずれも、出力端子１２の電位に応答して動作する。本実施形態では、スイッチ素子ＳＷ１、ＳＷ２は、一方がオンである場合に他方がオフされるように動作する。詳細には、スイッチ素子ＳＷ１は、出力端子１２がＨｉｇｈレベル（本実施形態では、電源電位ＶＤＤ１）である場合にオンし、出力端子１２がＬｏｗレベル（本実施形態では、接地電位ＶＳＳ）である場合にオフするように構成される。一方、スイッチ素子ＳＷ２は、出力端子１２がＨｉｇｈレベルである場合にオフし、出力端子１２がＬｏｗレベルである場合にオンするように構成される。
【0022】
このような構成のインバータ回路１０は、簡便な回路構成でありながら、貫通電流を有効に低減できる。図４は、本実施形態のインバータ回路１０の動作の例を示すタイミングチャートである。図４には、入力信号ＶＩＮ２及び出力信号ＶＯＵＴ２の電位、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１のゲート電位Ｖｇｐ２、Ｖｇｎ２、並びに、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１とをそれぞれ流れる電流Ｉｐ２、Ｉｎ２の大きさ｜Ｉｐ２｜、｜Ｉｎ２｜が図示されている。図４には、遅延素子Ｄ１、Ｄ２の遅延時間が、いずれもＴＤであるとしてインバータ回路１０の動作が図示されている。
【0023】
以下の説明においては、初期状態において、入力信号ＶＩＮ２がＬｏｗレベル（接地電位ＶＳＳ）であるとする。この場合、ＰＭＯＳトランジスタＭＰ１１がオン状態、ＮＭＯＳトランジスタＭＮ１１がオフ状態になるため、出力信号ＶＯＵＴ２がＨｉｇｈレベル（電源電位ＶＤＤ）になる。
【0024】
出力信号ＶＯＵＴ２がＨｉｇｈレベルであると、スイッチ素子ＳＷ１がオンになり、スイッチ素子ＳＷ２がオフになる。スイッチ素子ＳＷ１がオンになると、入力端子１１とＰＭＯＳトランジスタＭＰ１１のゲートとを遅延素子Ｄ１を通過せずに電気的に接続する経路が形成される。一方、スイッチ素子ＳＷ２はオフであるので、入力端子１１とＮＭＯＳトランジスタＭＮ１１のゲートとは、遅延素子Ｄ２を介して電気的に接続される。
【0025】
この状態において、入力信号ＶＩＮ２がＬｏｗレベルからＨｉｇｈレベルに遷移したとする。図４において、入力信号ＶＩＮ２のＬｏｗレベルからＨｉｇｈレベルへの遷移が開始される時刻は、記号“ｔ１１”で示されている。
【0026】
時刻ｔ１１においては、スイッチ素子ＳＷ１がオンであり、入力端子１１とＰＭＯＳトランジスタＭＰ１１のゲートとが遅延素子Ｄ１を通過せずに電気的に接続されているので、ＰＭＯＳトランジスタＭＰ１１のゲート電位Ｇｇｐ２については入力信号ＶＩＮ２からの遅延が実質的に発生しない。よって、ＰＭＯＳトランジスタＭＰ１１のゲート電位Ｇｇｐ２は、入力信号ＶＩＮ２のＬｏｗレベルからＨｉｇｈレベルへの遷移と実質的に同時にＬｏｗレベルからＨｉｇｈレベルに遷移する。
【0027】
一方、時刻ｔ１１においては、スイッチ素子ＳＷ２がオフであり、入力端子１１とＮＭＯＳトランジスタＭＮ１１のゲートとが遅延素子Ｄ２を介して電気的に接続されているので、ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｇｇｎ２は、入力信号ＶＩＮ２から遅延時間ＴＤだけ遅れてＬｏｗレベルからＨｉｇｈレベルへの遷移を開始する。図４では、ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｇｇｎ２のＬｏｗレベルからＨｉｇｈレベルへの遷移が開始する時刻が記号“ｔ１２”で示されている。
【0028】
ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｇｇｎ２がＨｉｇｈレベルになり、ＮＭＯＳトランジスタＭＮ１１がオン状態になると、出力信号ＶＯＵＴ２は、ＨｉｇｈレベルからＬｏｗレベルに遷移する。詳細には、ＮＭＯＳトランジスタＭＮ１１がオンされることにより負荷容量ＣＬＯＡＤから低電位側端子１４にＮＭＯＳトランジスタＭＮ１１を介して電流が流れ、負荷容量ＣＬＯＡＤから電荷が引き抜かれる。この結果、出力信号ＶＯＵＴ２がＬｏｗレベルになる。図４では、出力信号ＶＯＵＴ２がＬｏｗレベルになった時刻が、記号“ｔ１３”で示されている。
【0029】
このような動作では、ＮＭＯＳトランジスタＭＮ１１がオフ状態からオン状態に遷移するタイミングは、ＰＭＯＳトランジスタＭＰ１１がオン状態からオフ状態に遷移するタイミングから遅延素子Ｄ２の遅延時間ＴＤだけ遅れる。このため、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１との両方がオン状態である時間を短縮し、貫通電流を低減することができる。
【0030】
理想的な場合には、遅延素子Ｄ２の遅延時間ＴＤを十分に長くすることにより、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１との両方がオン状態になる時間をゼロにすることも可能である。この場合、貫通電流は、実質的にゼロになる。ただし、遅延素子Ｄ２の遅延時間ＴＤが短くても、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１との両方がオン状態である時間を短縮することができるので、貫通電流を低減する効果は得られることに留意すべきである。図４には、遅延素子Ｄ２の遅延時間ＴＤがＰＭＯＳトランジスタＭＰ１１のゲート電位Ｇｇｐ２の立ち上がり時間よりも長く、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１との両方がオン状態になる時間がゼロである動作が図示されている。
【0031】
入力信号ＶＩＮ２がＨｉｇｈレベルからＬｏｗレベルに遷移する場合も同様である。図４において、入力信号ＶＩＮ２のＨｉｇｈレベルからＬｏｗレベルへの遷移が開始される時刻は、記号“ｔ１４”で示されている。
【0032】
時刻ｔ１４においては、スイッチ素子ＳＷ２がオンであり、入力端子１１とＮＭＯＳトランジスタＭＮ１１のゲートとが遅延素子Ｄ２を通過せずに電気的に接続されているので、ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｇｇｎ２については入力信号ＶＩＮ２からの遅延が実質的に発生しない。よって、ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｇｇｎ２は、入力信号ＶＩＮ２のＨｉｇｈレベルからＬｏｗレベルへの遷移と実質的に同時にＨｉｇｈレベルからＬｏｗレベルに遷移する。
【0033】
一方、時刻ｔ１４においては、スイッチ素子ＳＷ１がオフであり、入力端子１１とＰＭＯＳトランジスタＭＰ１１のゲートとが遅延素子Ｄ１を介して電気的に接続されているので、ＰＭＯＳトランジスタＭＰ１１のゲート電位Ｇｇｐ２は、入力信号ＶＩＮ２から遅延時間ＴＤだけ遅れてＨｉｇｈレベルからＬｏｗレベルへの遷移を開始する。図４では、ＰＭＯＳトランジスタＭＰ１１のゲート電位Ｇｇｐ２のＨｉｇｈレベルからＬｏｗレベルへの遷移が開始する時刻が記号“ｔ１５”で示されている。
【0034】
ＰＭＯＳトランジスタＭＰ１１のゲート電位Ｇｇｐ２がＬｏｗレベルになり、ＰＭＯＳトランジスタＭＰ１１がオン状態になると、出力信号ＶＯＵＴ２は、ＬｏｗレベルからＨｉｇｈレベルに遷移する。詳細には、ＰＭＯＳトランジスタＭＰ１１がオンされることにより高電位側端子１３から負荷容量ＣＬＯＡＤにＰＭＯＳトランジスタＭＰ１１を介して電流が流れ、負荷容量ＣＬＯＡＤが充電される。この結果、出力信号ＶＯＵＴ２がＨｉｇｈレベルになる。図４では、出力信号ＶＯＵＴ２がＨｉｇｈレベルになった時刻が、記号“ｔ１６”で示されている。
【0035】
このような動作では、ＰＭＯＳトランジスタＭＰ１１がオフ状態からオン状態に遷移するタイミングは、ＮＭＯＳトランジスタＭＮ１１がオン状態からオフ状態に遷移するタイミングから遅延素子Ｄ１の遅延時間ＴＤだけ遅れる。このため、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１との両方がオン状態である時間を短縮し、貫通電流を低減することができる。
【0036】
理想的な場合には、遅延素子Ｄ１の遅延時間ＴＤを十分に長くすることにより、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１との両方がオン状態になる時間をゼロにすることも可能である。この場合、貫通電流は、実質的にゼロになる。ただし、遅延素子Ｄ１の遅延時間ＴＤが短くても、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１との両方がオン状態である時間を短縮することができるので、貫通電流を低減する効果は得られることに留意すべきである。図４には、遅延素子Ｄ１の遅延時間ＴＤがＮＭＯＳトランジスタＭＮ１１のゲート電位Ｇｇｎ２の立ち上がり時間よりも長く、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１との両方がオン状態になる時間がゼロである動作が図示されている。
【0037】
以下では、本実施形態のインバータ回路１０のより具体的な実施例について説明する。
【0038】
図５は、一実施例におけるインバータ回路１０Ａの構成を示す回路図である。図５の回路構成では、図４のインバータ回路１０における遅延素子Ｄ１、Ｄ２として、それぞれ、抵抗素子Ｒ１、Ｒ２が用いられる。抵抗素子Ｒ１、Ｒ２としては、例えば、ポリシリコン抵抗や拡散抵抗が用いられてもよい。また、後述されるように、抵抗素子Ｒ１、Ｒ２としては、ゲートの電位が固定されたＭＯＳトランジスタが用いられてもよい。
【0039】
また、図４のインバータ回路１０におけるスイッチ素子ＳＷ１としてＮＭＯＳトランジスタＭＮ１２が用いられ、スイッチ素子ＳＷ２としてＰＭＯＳトランジスタＭＰ１３が用いられる。ＮＭＯＳトランジスタＭＮ１２は、そのソース及びドレインの一方が入力端子１１に接続され、他方がＰＭＯＳトランジスタＭＰ１１のゲートに接続される。ＰＭＯＳトランジスタＭＰ１３は、そのソース及びドレインの一方が入力端子１１に接続され、他方がＮＭＯＳトランジスタＭＮ１１のゲートに接続される。
【0040】
図５の構成によれば、簡便な構成でありながら、図４に示された動作を実現し、貫通電流を有効に低減することができる。加えて、遅延素子Ｄ１、Ｄ２として抵抗素子Ｒ１、Ｒ２が用いられる図５の構成は、遅延素子Ｄ１、Ｄ２それ自体の消費電力が小さいという利点がある。例えば、遅延素子Ｄ１、Ｄ２として直列接続されたインバータを用いると、遅延素子Ｄ１、Ｄ２それ自体における消費電力が増大するという問題が生じ得る。遅延素子Ｄ１、Ｄ２として受動素子である抵抗素子Ｒ１、Ｒ２を用いれば、このような問題は生じない。
【0041】
抵抗素子Ｒ１、Ｒ２の抵抗値は、抵抗素子Ｒ１、Ｒ２において発生する遅延、即ち、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｖｇｐ２、Ｖｇｎ２の入力信号ＶＩＮ２からの遅延時間に影響し、よって、出力信号ＶＯＵＴ２の立ち上がり時間（即ち、入力信号ＶＩＮ２がＨｉｇｈレベルからＬｏｗレベルに立ち下がってから出力信号ＶＯＵＴ２がＬｏｗレベルからＨｉｇｈレベルに遷移するのに要する時間）及び立ち下がり時間（即ち、出力信号ＶＯＵＴ２がＨｉｇｈレベルからＬｏｗレベルに遷移するのに要する時間）に影響する。例えば、抵抗素子Ｒ１の抵抗値が増大すると、ＰＭＯＳトランジスタＭＰ１１のゲート電位Ｖｇｐ２の入力信号ＶＩＮ２からの遅延時間が増大し、よって、出力信号ＶＯＵＴ２の立ち上がり時間が長くなる。同様に、抵抗素子Ｒ２の抵抗値が増大すると、ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｖｇｎ２の入力信号ＶＩＮ２からの遅延時間が増大し、よって、出力信号ＶＯＵＴ２の立ち下がり時間が長くなってしまう。
【0042】
出力信号ＶＯＵＴ２の立ち上がり時間及び立ち下がり時間は、それぞれ、ＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１のゲート容量にも依存する。詳細には、出力信号ＶＯＵＴ２の立ち上がり時間は、ＰＭＯＳトランジスタＭＰ１１のゲート電位Ｖｇｐ２の立ち下がり時間に依存し、ＰＭＯＳトランジスタＭＰ１１のゲート電位Ｖｇｐ２の立ち下がり時間は、抵抗素子Ｒ１の抵抗値ＲＲ１とＰＭＯＳトランジスタＭＰ１１のゲート容量ＣＧＰ１１とで定まる時定数ＲＲ１・ＣＧＰ１１に依存する。同様に、出力信号ＶＯＵＴ２の立ち下がり時間は、ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｖｇｎ２の立ち上がり時間に依存し、ＮＭＯＳトランジスタＭＮ１１のゲート電位Ｖｇｐ２の立ち上がり時間は、抵抗素子Ｒ２の抵抗値ＲＲ２とＮＭＯＳトランジスタＭＮ１１のゲート容量ＣＧＮ１１とで定まる時定数ＲＲ２・ＣＧＮ１１に依存する。出力信号ＶＯＵＴ２の立ち上がり時間と立ち下がり時間との差異が大きいと、設計上の問題が生じ得る。
【0043】
出力信号ＶＯＵＴ２の立ち上がり時間と立ち下がり時間との差異を小さくするためには、抵抗素子Ｒ１、Ｒ２の抵抗値ＲＲ１、ＲＲ２は、下記の条件を満たすことが望ましい。【数1】
【数2】
【0044】
図６は、他の実施例におけるインバータ回路１０Ｂの構成を示す回路図である。図６の回路構成では、図５の回路構成と同様に、図４のインバータ回路１０における遅延素子Ｄ１、Ｄ２として、それぞれ、抵抗素子Ｒ１、Ｒ２が用いられる。
【0045】
また、図４のインバータ回路１０におけるスイッチ素子ＳＷ１、ＳＷ２としてトランスファーゲート１５、１６が用いられる。加えて、トランスファーゲート１５、１６を動作させるためにインバータＩＶ１が設けられる。インバータＩＶ１は、その入力が出力端子１２に接続されており、出力端子１２から出力される出力信号ＶＯＵＴ２と相補の信号を出力する。
【0046】
トランスファーゲート１５は、ソースが共通に接続され、且つ、ドレインが共通に接続されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を備えている。ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２の共通接続されたソース（又は共通接続されたドレイン）が入力端子１１に接続されており、共通接続されたドレイン（又は共通接続されたソース）がＰＭＯＳトランジスタＭＰ１１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１２のゲートは、インバータＩＶ１の出力に接続され、ＮＭＯＳトランジスタＭＮ１２のゲートは、出力端子１２に接続されている。
【0047】
同様に、トランスファーゲート１６は、ソースが共通に接続され、且つ、ドレインが共通に接続されたＰＭＯＳトランジスタＭＰ１３及びＮＭＯＳトランジスタＭＮ１３を備えている。ＰＭＯＳトランジスタＭＰ１３及びＮＭＯＳトランジスタＭＮ１３の共通接続されたソース（又は共通接続されたドレイン）が入力端子１１に接続されており、共通接続されたドレイン（又は共通接続されたソース）がＮＭＯＳトランジスタＭＮ１１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１３のゲートは、出力端子１２に接続され、ＮＭＯＳトランジスタＭＮ１３のゲートは、インバータＩＶ１の出力に接続されている。
【0049】
図７は、更に他の実施例におけるインバータ回路１０Ｃの構成を示す回路図である。図７の回路構成では、図４のインバータ回路１０における遅延素子Ｄ１、Ｄ２として、それぞれ、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタのゲートの電位が固定されたトランスファーゲート１７、１８が用いられる。
【0050】
詳細には、トランスファーゲート１７は、ソースが共通に接続され、且つ、ドレインが共通に接続されたＰＭＯＳトランジスタＭＰ１４及びＮＭＯＳトランジスタＭＮ１４を備えている。ＰＭＯＳトランジスタＭＰ１４及びＮＭＯＳトランジスタＭＮ１４の共通接続されたソース（又は共通接続されたドレイン）が、入力端子１１に接続されており、共通接続されたドレイン（又は共通接続されたソース）がＰＭＯＳトランジスタＭＰ１１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１４のゲートは接地電位ＶＳＳに固定され、ＮＭＯＳトランジスタＭＮ１４のゲートは、電源電位ＶＤＤ１に固定されている。
【0051】
一方、トランスファーゲート１８は、ソースが共通に接続され、且つ、ドレインが共通に接続されたＰＭＯＳトランジスタＭＰ１５及びＮＭＯＳトランジスタＭＮ１５を備えている。ＰＭＯＳトランジスタＭＰ１５及びＮＭＯＳトランジスタＭＮ１５の共通接続されたソース（又は共通接続されたドレイン）が、入力端子１１に接続されており、共通接続されたドレイン（又は共通接続されたソース）がＮＭＯＳトランジスタＭＮ１１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１５のゲートは接地電位ＶＳＳに固定され、ＮＭＯＳトランジスタＭＮ１５のゲートは、電源電位ＶＤＤ１に固定されている。
【0052】
また、図７の回路構成では、図６の回路構成と同様に、図４のインバータ回路１０におけるスイッチ素子ＳＷ１、ＳＷ２としてトランスファーゲート１５、１６が用いられる。加えて、トランスファーゲート１５、１６を動作させるためにインバータＩＶ１が設けられる。インバータＩＶ１は、その入力が出力端子１２に接続されており、出力端子１２から出力される出力信号ＶＯＵＴ２と相補の信号を出力する。
【0053】
トランスファーゲート１５は、ソースが共通に接続され、且つ、ドレインが共通に接続されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を備えている。ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２の共通接続されたソース（又は共通接続されたドレイン）が入力端子１１に接続されており、共通接続されたドレイン（又は共通接続されたソース）がＰＭＯＳトランジスタＭＰ１１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１２のゲートは、インバータＩＶ１の出力に接続され、ＮＭＯＳトランジスタＭＮ１２のゲートは、出力端子１２に接続されている。
【0054】
同様に、トランスファーゲート１６は、ソースが共通に接続され、且つ、ドレインが共通に接続されたＰＭＯＳトランジスタＭＰ１３及びＮＭＯＳトランジスタＭＮ１３を備えている。ＰＭＯＳトランジスタＭＰ１３及びＮＭＯＳトランジスタＭＮ１３の共通接続されたソース（又は共通接続されたドレイン）が入力端子１１に接続されており、共通接続されたドレイン（又は共通接続されたソース）がＮＭＯＳトランジスタＭＮ１１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１３のゲートは、出力端子１２に接続され、ＮＭＯＳトランジスタＭＮ１３のゲートは、インバータＩＶ１の出力に接続されている。
【0056】
本実施形態のインバータ回路（１０、１０Ａ〜１０Ｃ）は、半導体集積回路に集積化される様々な回路において使用され得る。本実施形態のインバータ回路は、特に、高速動作は要求されないが大きな駆動能力を要求される出力段として使用されることが好適である。以下では、本実施形態のインバータ回路の好適な応用例について記載する。なお、以下では、図５に図示されたインバータ回路１０Ａが用いられる応用例が記載されるが、インバータ回路１０Ａの代わりに、図３、図６、図７に図示されているインバータ回路１０、１０Ｂ、１０Ｃを用いてもよいことに留意されたい。
【0058】
詳細には、レベルシフタ３０は、インバータＩＶ２と、ＮＭＯＳトランジスタＭＮ１６、ＭＮ１７と、ＰＭＯＳトランジスタＭＰ１６、ＭＰ１７と、図５に図示された構成のインバータ回路１０Ａを備えている。以下では、レベルシフタ３０の構成について詳細に説明する。
【0059】
レベルシフタ３０の入力端子３１は、ＮＭＯＳトランジスタＭＮ１７のゲートに接続されると共に、インバータＩＶ２を介してＮＭＯＳトランジスタＭＮ１６のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１６は、そのドレインがノード３２に接続されており、ソースが低電位側端子３３に接続されている。ＮＭＯＳトランジスタＭＮ１７は、そのドレインがノード３４に接続されており、ソースが低電位側端子３５に接続されている。ＰＭＯＳトランジスタＭＰ１６は、そのドレインがノード３２に接続されており、ソースが高電位側端子３６に接続されており、ゲートがノード３４に接続されている。ＰＭＯＳトランジスタＭＰ１７は、そのドレインがノード３４に接続されており、ソースが高電位側端子３７に接続されており、ゲートがノード３２に接続されている。高電位側端子３６、３７は、いずれも、電源電位ＶＤＤ１に固定されている。ノード３４が、インバータ回路１０Ａの入力端子１１に接続される。
【0060】
このような構成のレベルシフタ３０は、入力端子３１に入力された入力信号ＶＩＮに対してレベルシフトを行って出力信号ＶＯＵＴを生成する。即ち、入力信号ＶＩＮとしてＨｉｇｈレベルがＶＤＤ２（＜ＶＤＤ１）でありＬｏｗレベルが接地電位ＶＳＳである信号が入力されると、レベルシフタ３０は、該入力信号ＶＩＮに応答して、ＨｉｇｈレベルがＶＤＤ１でありＬｏｗレベルが接地電位ＶＳＳである出力信号ＶＯＵＴを出力する。
【0062】
発振回路４０は、発振部４１とインバータ回路１０Ａとを備えている。発振部４１は、発振動作を行って周期信号を生成するように構成されており、インバータＩＶ３〜ＩＶ５と、抵抗素子Ｒ３と、容量素子Ｃ１とを備えている。インバータＩＶ３〜ＩＶ５は、ノード４２、４３の間に直列に接続されている。抵抗素子Ｒ３は、ノード４２、４３の間にインバータＩＶ３〜ＩＶ５に並列に接続されている。容量素子Ｃ１は、インバータＩＶ４の出力（インバータＩＶ５の入力）とノード４２の間に接続されている。このような構成では、発振部４１は、矩形波の周期信号を生成する。
【0063】
インバータ回路１０Ａの入力端子１１は、ノード４３に接続されており、インバータ回路１０Ａは、発振部４１によって生成された周期信号に対応する波形を有する出力信号ＶＯＵＴ２を出力する。図９に図示されている構成では、出力信号ＶＯＵＴ２として矩形波の周期信号を出力端子１２から出力することになる。出力端子１２を駆動する駆動能力は、インバータ回路１０ＡのＰＭＯＳトランジスタＭＰ１１、ＮＭＯＳトランジスタＭＮ１１の駆動能力（より具体的には、ゲート幅）によって調節可能である。
【0064】
図１０は、本実施形態のインバータ回路１０Ａを用いた外部出力回路５０の構成の例を示す回路図である。図１０の外部出力回路５０は、当該外部出力回路５０が集積化された半導体ＩＣチップ（integrated circuit chip）の外部にあるデバイスに信号を出力するように構成されており、例えば、液晶表示パネルに集積化されたＧＩＰ（gate in panel）回路に制御信号ＳＯＵＴを供給する制御出力回路（しばしば、パネルインターフェース回路と呼ばれる）に適用される。ここで、ＧＩＰ回路とは、液晶表示パネルのゲート線を駆動する回路であり、ＳＯＧ（system on glass）技術を用いて液晶表示パネルのガラス基板上に集積化される。図１０の外部出力回路５０においても、インバータ回路１０Ａが出力段として用いられる。
【0065】
外部出力回路５０は、制御ロジック５１と、レベルシフタ５２と、インバータ回路１０Ａとを備えている。制御ロジック５１は、外部から供給される制御信号ＳＬＯＧＩＣに応答して、制御信号ＳＯＵＴと同一論理の論理信号を出力する。レベルシフタ５２は、制御ロジック５１から受け取った論理信号に対してレベルシフトを行う。図１０の構成では、レベルシフタ５２は、制御ロジック５１から受け取った論理信号と相補の論理の論理信号を出力する。レベルシフタ５２の出力が、インバータ回路１０Ａの入力端子１１として用いられる。
【0066】
図１０の構成では、インバータ回路１０Ａの高電位側端子１３がゲート線のＨｉｇｈレベルの電位ＶＧＨに固定され、低電位側端子１４がゲート線のＬｏｗレベルの電位ＶＧＬに固定される。このような構成によれば、Ｈｉｇｈレベルが電位ＶＧＨであり、Ｌｏｗレベルが電位ＶＧＬであるように生成された制御信号ＳＯＵＴをＧＩＰ回路に供給することができる。
【0067】
図１１は、本実施形態のインバータ回路１０Ａを含むレベルシフタを用いて構成されたチャージポンプ回路６０の構成の例を示す回路図である。チャージポンプ回路６０は、制御ロジック６１と、レベルシフタ６２〜６５と、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３と、ＮＭＯＳトランジスタＭＮ２１と、キャパシタＣ２とを備えている。
【0068】
制御ロジック６１は、外部から供給されるクロック信号ＳＬＯＧＩＣに応答して、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３と、ＮＭＯＳトランジスタＭＮ２１のオンオフを制御する制御信号を出力する。
【0069】
レベルシフタ６２〜６４は、それぞれ、制御ロジック６１から受け取った制御信号に対してレベルシフトを行って、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のゲートを駆動するゲート駆動信号を生成する。レベルシフタ６２、６４は、制御ロジック６１から受け取った制御信号と同一の論理のゲート駆動信号を生成し、レベルシフタ６３は、制御ロジック６１から受け取った制御信号と相補の論理のゲート駆動信号を生成する。
【0070】
レベルシフタ６５は、それぞれ、制御ロジック６１から受け取った制御信号に対してレベルシフトを行って、ＮＭＯＳトランジスタＭＮ２１のゲートを駆動するゲート駆動信号を生成する。レベルシフタ６５は、制御ロジック６１から受け取った制御信号と同一の論理のゲート駆動信号を生成する。
【0071】
ここで、本実施形態では、レベルシフタ６２〜６５として、図８に図示された構成のレベルシフタが用いられる。ただし、制御ロジック６１から受け取った制御信号と相補の論理のゲート駆動信号を生成するレベルシフタ６２については、インバータ回路１０Ａの入力端子１１が（ノード３４でなく）ノード３２に接続される。
【0072】
ＰＭＯＳトランジスタＭＰ２１は、ソースが高電位側端子６７に接続され、ドレインがノード６８に接続されている。本実施形態では、高電位側端子６７が、安定化電源で生成された電源電位ＶＣＩＰに固定される。ＮＭＯＳトランジスタＭＮ２１は、ドレインがノード６８に接続され、ソースが低電位側端子６９に接続される。本実施形態では、低電位側端子６９は、アナログ回路用の接地電位ＡＧＮＤに固定される。
【0073】
キャパシタＣ２は、ノード６８とノード７０の間に接続される。キャパシタＣ２は、昇圧動作のために用いられる。
【0074】
ＰＭＯＳトランジスタＭＰ２２は、ソースが高電位側端子７１に接続され、ドレインがノード７０に接続されている。本実施形態では、高電位側端子７１が、電源電位ＶＣＩＰに固定される。上述のように、電源電位ＶＣＩＰは、安定化電源によって生成される。
【0075】
ＰＭＯＳトランジスタＭＰ２３は、ソースがノード７０に接続され、ドレインが出力端子７２に接続される。
【0076】
図１１に図示された構成のチャージポンプ回路６０は、クロック信号ＣＬＫの供給を受けると、キャパシタＣ２を用いた昇圧動作を行い、電源電位ＶＣＩＰの２倍の電位を有する電位ＶＧＨを出力端子７２に生成する。
【0077】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。
【符号の説明】
【0078】
１０、１０Ａ、１０Ｂ、１０Ｃ：インバータ回路１１ ：入力端子
１２ ：出力端子
１３ ：高電位側端子
１４ ：低電位側端子
１５、１６、１７、１８：トランスファーゲート
３０ ：レベルシフタ
３１ ：入力端子
３２、３４：ノード
３３、３５：低電位側端子
３６ ：高電位側端子
３７ ：高電位側端子
４０ ：発振回路
４１ ：発振部
４２、４３ ：ノード
５０ ：出力回路
５１ ：制御ロジック
５２ ：レベルシフタ
６０ ：チャージポンプ回路
６１ ：制御ロジック
６２、６３、６４、６５：レベルシフタ
６７、７１：高電位側端子
６８、７０：ノード
６９ ：低電位側端子
７２ ：出力端子
１００ ：ＣＭＯＳインバータ
１０１ ：入力端子
１０２ ：出力端子
１０３ ：高電位側端子
１０４ ：低電位側端子
Ｃ１ ：容量素子
Ｃ２ ：キャパシタ
Ｄ１、Ｄ２ ：遅延素子
ＩＶ１〜ＩＶ５：インバータ
ＭＮ１、ＭＮ１１〜１７、ＭＮ２１：ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ１１〜１７、ＭＰ２１〜ＭＰ２３：ＰＭＯＳトランジスタ
ＭＰ１１ ：ＰＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３：抵抗素子
ＳＷ１、ＳＷ２：スイッチ素子