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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2017-130660(P2017-130660A)
(43)【公開日】2017年7月27日
(54)【発明の名称】ＴＳＶ構造体を有した多重積層素子
(51)【国際特許分類】
H01L 27/00 20060101AFI20170630BHJP
H01L 21/8234 20060101ALI20170630BHJP
H01L 27/088 20060101ALI20170630BHJP
H01L 23/522 20060101ALI20170630BHJP
H01L 21/768 20060101ALI20170630BHJP
H01L 21/3205 20060101ALI20170630BHJP
H01L 27/14 20060101ALI20170630BHJP
H01L 21/822 20060101ALI20170630BHJP
H01L 27/04 20060101ALI20170630BHJP
H01L 27/06 20060101ALI20170630BHJP
H01L 27/08 20060101ALI20170630BHJP
H01L 21/8238 20060101ALI20170630BHJP
H01L 27/092 20060101ALI20170630BHJP
H01L 21/8242 20060101ALI20170630BHJP
H01L 27/108 20060101ALI20170630BHJP
H01L 21/8244 20060101ALI20170630BHJP
H01L 27/11 20060101ALI20170630BHJP
H01L 21/8246 20060101ALI20170630BHJP
H01L 27/105 20060101ALI20170630BHJP
H01L 21/76 20060101ALI20170630BHJP
H01L 25/065 20060101ALI20170630BHJP
H01L 25/07 20060101ALI20170630BHJP
H01L 25/18 20060101ALI20170630BHJP
H01L 27/146 20060101ALI20170630BHJP
【ＦＩ】
H01L27/00 301C
H01L27/08 102D
H01L21/88 J
H01L27/14 D
H01L27/08 102E
H01L27/04 D
H01L27/06 102A
H01L27/08 331E
H01L27/08 321G
H01L27/08 321F
H01L27/00 301B
H01L27/10 671B
H01L27/10 621Z
H01L27/10 681B
H01L27/10 681A
H01L27/10 681F
H01L27/10 381
H01L27/10 447
H01L21/76 L
H01L25/08 C
H01L27/14 F
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【全頁数】27
(21)【出願番号】特願2017-6119(P2017-6119)
(22)【出願日】2017年1月17日
(31)【優先権主張番号】10-2016-0006566
(32)【優先日】2016年1月19日
(33)【優先権主張国】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
(74)【代理人】
【識別番号】110000051
【氏名又は名称】特許業務法人共生国際特許事務所
(72)【発明者】
【氏名】姜 泌 圭
(72)【発明者】
【氏名】李 鎬 珍
(72)【発明者】
【氏名】朴 炳 律
(72)【発明者】
【氏名】金 兌 泳
(72)【発明者】
【氏名】金 石 鎬
【テーマコード（参考）】
4M118
4M119
5F032
5F033
5F038
5F048
5F083
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA09
4M118CA03
4M118CA34
4M118EA01
4M118EA14
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4M118GA02
4M118GC07
4M118GD04
4M118HA21
4M118HA24
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4M118HA33
4M119AA11
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4M119EE21
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4M119FF13
4M119FF16
4M119KK04
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5F083NA01
5F083PR42
5F083PR52
5F083ZA05
5F083ZA12
(57)【要約】
【課題】電気的に高性能且つ高信頼度なＴＳＶ構造体を有した多重積層素子を提供する。【解決手段】下部基板、下部基板上の第１絶縁層、及び第１絶縁層上のＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）パッドを有した下部素子と、中間基板、中間基板上の第２絶縁層、及び第２絶縁層上の第１ＴＳＶバンプを有した中間素子と、上部基板、上部基板上の第３絶縁層、及び第３絶縁層上の第２ＴＳＶバンプを有した上部素子と、上部基板、第３絶縁層、第２絶縁層及び中間基板を貫通し、第１ＴＳＶバンプ、第２ＴＳＶバンプ及びＴＳＶパッドと電気的に連結されたＴＳＶ構造体と、を含み、該中間素子は、中間基板とＴＳＶ構造体の下部との間に絶縁性の第１ＴＳＶスペーサを有し、該上部素子は、上部基板と、ＴＳＶ構造体の上部との間に絶縁性の第２ＴＳＶスペーサを有し、該第２絶縁層及び第３絶縁層とＴＳＶ構造体の側面とが直接に接触する。
【選択図】図１
【特許請求の範囲】
【請求項1】
下部基板、前記下部基板上の第１絶縁層、及び前記第１絶縁層上のＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）パッドを有した下部素子と、
中間基板、前記中間基板上の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有した中間素子と、
上部基板、前記上部基板上の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有した上部素子と、
前記上部基板、前記第３絶縁層、前記第２絶縁層及び前記中間基板を貫通し、前記第１ＴＳＶバンプ、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと電気的に連結されたＴＳＶ構造体と、を含み、
前記中間素子は、前記中間基板と、前記ＴＳＶ構造体の下部との間に絶縁性の第１ＴＳＶスペーサを有し、
前記上部素子は、前記上部基板と、前記ＴＳＶ構造体の上部との間に絶縁性の第２ＴＳＶスペーサを有し、
前記第２絶縁層及び前記第３絶縁層と、前記ＴＳＶ構造体の側面とが直接に接触する、ことを特徴とする多重積層素子。
中間基板、前記中間基板上の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有した中間素子と、
上部基板、前記上部基板上の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有した上部素子と、
前記上部基板、前記第３絶縁層、前記第２絶縁層及び前記中間基板を貫通し、前記第１ＴＳＶバンプ、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと電気的に連結されたＴＳＶ構造体と、を含み、
前記中間素子は、前記中間基板と、前記ＴＳＶ構造体の下部との間に絶縁性の第１ＴＳＶスペーサを有し、
前記上部素子は、前記上部基板と、前記ＴＳＶ構造体の上部との間に絶縁性の第２ＴＳＶスペーサを有し、
前記第２絶縁層及び前記第３絶縁層と、前記ＴＳＶ構造体の側面とが直接に接触する、ことを特徴とする多重積層素子。
【請求項2】
前記第１ＴＳＶバンプと前記第２ＴＳＶバンプとが直接に接触し、
前記ＴＳＶ構造体の前記上部の底の一部は、前記第２ＴＳＶバンプの一部と接触することを特徴とする請求項１に記載の多重積層素子。
前記ＴＳＶ構造体の前記上部の底の一部は、前記第２ＴＳＶバンプの一部と接触することを特徴とする請求項１に記載の多重積層素子。
【請求項3】
前記ＴＳＶ構造体の下部は、前記中間基板を貫通し、前記ＴＳＶ構造体の上部は、前記上部基板を貫通し、
前記ＴＳＶ構造体の前記下部の側面は、前記第１ＴＳＶスペーサと接触し、
前記ＴＳＶ構造体の前記上部の側面は、前記第２ＴＳＶスペーサと接触することを特徴とする請求項１に記載の多重積層素子。
前記ＴＳＶ構造体の前記下部の側面は、前記第１ＴＳＶスペーサと接触し、
前記ＴＳＶ構造体の前記上部の側面は、前記第２ＴＳＶスペーサと接触することを特徴とする請求項１に記載の多重積層素子。
【請求項4】
前記下部素子は、
前記第１絶縁層上の下部ＴＳＶ配線と、
前記下部ＴＳＶ配線と、前記ＴＳＶパッドとを垂直方向に連結する下部ＴＳＶビアプラグと、をさらに含むことを特徴とする請求項１に記載の多重積層素子。
前記第１絶縁層上の下部ＴＳＶ配線と、
前記下部ＴＳＶ配線と、前記ＴＳＶパッドとを垂直方向に連結する下部ＴＳＶビアプラグと、をさらに含むことを特徴とする請求項１に記載の多重積層素子。
【請求項5】
前記中間素子は、
前記第２絶縁層上の中間ＴＳＶ配線と、
前記中間ＴＳＶ配線と前記第１ＴＳＶバンプとを垂直方向に連結する中間ＴＳＶビアプラグと、をさらに含むことを特徴とする請求項１に記載の多重積層素子。
前記第２絶縁層上の中間ＴＳＶ配線と、
前記中間ＴＳＶ配線と前記第１ＴＳＶバンプとを垂直方向に連結する中間ＴＳＶビアプラグと、をさらに含むことを特徴とする請求項１に記載の多重積層素子。
【請求項6】
前記上部素子は、
前記第３絶縁層上の上部ＴＳＶ配線と、
前記上部ＴＳＶ配線と、前記第２ＴＳＶバンプとを垂直方向に連結する上部ＴＳＶビアプラグと、をさらに含むことを特徴とする請求項５に記載の多重積層素子。
前記第３絶縁層上の上部ＴＳＶ配線と、
前記上部ＴＳＶ配線と、前記第２ＴＳＶバンプとを垂直方向に連結する上部ＴＳＶビアプラグと、をさらに含むことを特徴とする請求項５に記載の多重積層素子。
【請求項7】
前記下部素子は、
セル領域内の前記第１絶縁層上の下部セル金属層と、
前記下部セル金属層上の下部セルビアプラグと、
前記下部セルビアプラグ上の下部セルバンプと、をさらに含み、
前記中間素子は、
前記セル領域内の前記第２絶縁層上の中間セル金属層と、
前記中間セル金属層上の中間セルビアプラグと、
前記中間セルビアプラグ上の中間セルバンプと、をさらに含み、
前記下部セルバンプと前記中間セルバンプとが電気的に連結されることを特徴とする請求項１に記載の多重積層素子。
セル領域内の前記第１絶縁層上の下部セル金属層と、
前記下部セル金属層上の下部セルビアプラグと、
前記下部セルビアプラグ上の下部セルバンプと、をさらに含み、
前記中間素子は、
前記セル領域内の前記第２絶縁層上の中間セル金属層と、
前記中間セル金属層上の中間セルビアプラグと、
前記中間セルビアプラグ上の中間セルバンプと、をさらに含み、
前記下部セルバンプと前記中間セルバンプとが電気的に連結されることを特徴とする請求項１に記載の多重積層素子。
【請求項8】
前記中間素子は、
セル領域内の前記第２絶縁層上の中間セル金属層と、
前記中間セル金属層上の中間セルビアプラグと、
前記中間セルビアプラグ上の中間セルバンプと、をさらに含み、
前記上部素子は、
セル領域内の前記第３絶縁層上の上部セル金属層と、
前記上部セル金属層上の上部セルビアプラグと、
前記上部セルビアプラグ上の上部セルバンプと、をさらに含み、
前記中間セルバンプと前記上部セルバンプとが電気的に連結されることを特徴とする請求項１に記載の多重積層素子。
セル領域内の前記第２絶縁層上の中間セル金属層と、
前記中間セル金属層上の中間セルビアプラグと、
前記中間セルビアプラグ上の中間セルバンプと、をさらに含み、
前記上部素子は、
セル領域内の前記第３絶縁層上の上部セル金属層と、
前記上部セル金属層上の上部セルビアプラグと、
前記上部セルビアプラグ上の上部セルバンプと、をさらに含み、
前記中間セルバンプと前記上部セルバンプとが電気的に連結されることを特徴とする請求項１に記載の多重積層素子。
【請求項9】
前記第１ＴＳＶスペーサは、前記ＴＳＶ構造体と、前記中間基板のバルク領域とを電気的に絶縁し、
前記第２ＴＳＶスペーサは、前記ＴＳＶ構造体と、前記上部基板のバルク領域とを電気的に絶縁することを特徴とする請求項１に記載の多重積層素子。
前記第２ＴＳＶスペーサは、前記ＴＳＶ構造体と、前記上部基板のバルク領域とを電気的に絶縁することを特徴とする請求項１に記載の多重積層素子。
【請求項10】
下部基板、前記下部基板上の多層の第１絶縁層、及び前記第１絶縁層上のＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）パッドを有する下部素子と、
中間基板、前記中間基板を貫通する絶縁性の第１ＴＳＶスペーサ、前記中間基板上の多層の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有する中間素子と、
上部基板、前記上部基板を貫通する絶縁性の第２ＴＳＶスペーサ、前記上部基板上の多層の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有する上部素子と、
前記上部基板、前記多層の第３絶縁層、前記多層の第２絶縁層、及び前記中間基板を貫通し、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと接触するＴＳＶ構造体と、を含み、
前記第１ＴＳＶスペーサは、前記中間基板と前記ＴＳＶ構造体とを電気的に絶縁し、
前記第２ＴＳＶスペーサは、前記上部基板と前記ＴＳＶ構造体とを電気的に絶縁し、
前記第１ＴＳＶスペーサと前記第２ＴＳＶスペーサは、離隔して分離された、ことを特徴とする多重積層素子。
中間基板、前記中間基板を貫通する絶縁性の第１ＴＳＶスペーサ、前記中間基板上の多層の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有する中間素子と、
上部基板、前記上部基板を貫通する絶縁性の第２ＴＳＶスペーサ、前記上部基板上の多層の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有する上部素子と、
前記上部基板、前記多層の第３絶縁層、前記多層の第２絶縁層、及び前記中間基板を貫通し、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと接触するＴＳＶ構造体と、を含み、
前記第１ＴＳＶスペーサは、前記中間基板と前記ＴＳＶ構造体とを電気的に絶縁し、
前記第２ＴＳＶスペーサは、前記上部基板と前記ＴＳＶ構造体とを電気的に絶縁し、
前記第１ＴＳＶスペーサと前記第２ＴＳＶスペーサは、離隔して分離された、ことを特徴とする多重積層素子。
【請求項11】
前記第１ＴＳＶスペーサは、前記ＴＳＶ構造体の下部を取り囲み、
前記第２ＴＳＶスペーサは、前記ＴＳＶ構造体の上部を取り囲むことを特徴とする請求項１０に記載の多重積層素子。
前記第２ＴＳＶスペーサは、前記ＴＳＶ構造体の上部を取り囲むことを特徴とする請求項１０に記載の多重積層素子。
【請求項12】
前記第１絶縁層は、第１下部層間絶縁層、第１中間層間絶縁層、及び第１上部層間絶縁層を含み、
前記第２絶縁層は、第２下部層間絶縁層、第２中間層間絶縁層、及び第２上部層間絶縁層を含み、
前記第３絶縁層は、第３下部層間絶縁層、第３中間層間絶縁層、及び第３上部層間絶縁層を含み、
前記第１ＴＳＶスペーサの一端部と、前記第２下部層間絶縁層とが接触し、
前記第２ＴＳＶスペーサの一端部と、前記第３下部層間絶縁層とが接触することを特徴とする請求項１０に記載の多重積層素子。
前記第２絶縁層は、第２下部層間絶縁層、第２中間層間絶縁層、及び第２上部層間絶縁層を含み、
前記第３絶縁層は、第３下部層間絶縁層、第３中間層間絶縁層、及び第３上部層間絶縁層を含み、
前記第１ＴＳＶスペーサの一端部と、前記第２下部層間絶縁層とが接触し、
前記第２ＴＳＶスペーサの一端部と、前記第３下部層間絶縁層とが接触することを特徴とする請求項１０に記載の多重積層素子。
【請求項13】
前記ＴＳＶ構造体は、前記第１絶縁層を貫通しないことを特徴とする請求項１２に記載の多重積層素子。
【請求項14】
前記下部素子は、
セル領域内に形成されたメモリセル及び下部セル金属層と、
周辺領域内に形成された下部周辺金属層及び下部ＴＳＶ配線と、
前記下部ＴＳＶ配線と前記ＴＳＶパッドとを垂直方向に連結する下部ＴＳＶビアプラグと、をさらに含み、
前記中間素子は、
前記セル領域内に形成されたロジックトランジスタ及び中間セル金属層と、
前記周辺領域内の中間周辺金属層及び中間ＴＳＶ配線と、
前記中間ＴＳＶ配線と前記第１ＴＳＶバンプとを垂直方向に連結する中間ＴＳＶビアプラグと、をさらに含み、
前記上部素子は、
前記セル領域内のフォトダイオード及び上部セル金属層と、
前記周辺領域内の上部周辺金属層及び上部ＴＳＶ配線と、
前記上部ＴＳＶ配線と前記第２ＴＳＶバンプとを垂直方向に連結する上部ＴＳＶビアプラグと、をさらに含むことを特徴とする請求項１０に記載の多重積層素子。
セル領域内に形成されたメモリセル及び下部セル金属層と、
周辺領域内に形成された下部周辺金属層及び下部ＴＳＶ配線と、
前記下部ＴＳＶ配線と前記ＴＳＶパッドとを垂直方向に連結する下部ＴＳＶビアプラグと、をさらに含み、
前記中間素子は、
前記セル領域内に形成されたロジックトランジスタ及び中間セル金属層と、
前記周辺領域内の中間周辺金属層及び中間ＴＳＶ配線と、
前記中間ＴＳＶ配線と前記第１ＴＳＶバンプとを垂直方向に連結する中間ＴＳＶビアプラグと、をさらに含み、
前記上部素子は、
前記セル領域内のフォトダイオード及び上部セル金属層と、
前記周辺領域内の上部周辺金属層及び上部ＴＳＶ配線と、
前記上部ＴＳＶ配線と前記第２ＴＳＶバンプとを垂直方向に連結する上部ＴＳＶビアプラグと、をさらに含むことを特徴とする請求項１０に記載の多重積層素子。
【請求項15】
前記中間素子は、前記中間セル金属層上の中間セルバンプ及び前記中間セル金属層と、前記中間セルバンプとを垂直方向に連結する中間セルビアプラグをさらに含み、
前記上部素子は、前記上部セル金属層上の上部セルバンプ、及び前記上部セル金属層と、前記上部セルバンプとを垂直方向に連結する上部セルビアプラグをさらに含み、
前記中間セルバンプと前記上部セルバンプとが電気的に連結されることを特徴とする請求項１４に記載の多重積層素子。
前記上部素子は、前記上部セル金属層上の上部セルバンプ、及び前記上部セル金属層と、前記上部セルバンプとを垂直方向に連結する上部セルビアプラグをさらに含み、
前記中間セルバンプと前記上部セルバンプとが電気的に連結されることを特徴とする請求項１４に記載の多重積層素子。
【請求項16】
前記下部素子は、前記下部セル金属層上の下部セルバンプ、及び前記下部セル金属層と前記下部セルバンプとを垂直方向に連結する下部セルビアプラグをさらに含み、
前記中間素子は、前記中間セル金属層上の中間セルバンプ、及び前記中間セル金属層と前記中間セルバンプとを垂直方向に連結する中間セルビアプラグをさらに含み、
前記下部セルバンプと前記中間セルバンプとが電気的に連結されることを特徴とする請求項１４に記載の多重積層素子。
前記中間素子は、前記中間セル金属層上の中間セルバンプ、及び前記中間セル金属層と前記中間セルバンプとを垂直方向に連結する中間セルビアプラグをさらに含み、
前記下部セルバンプと前記中間セルバンプとが電気的に連結されることを特徴とする請求項１４に記載の多重積層素子。
【請求項17】
前記ＴＳＶ構造体は、前記第２ＴＳＶバンプの上面、及び前記ＴＳＶパッドの上面と直接に接触し、
前記第１ＴＳＶバンプの上面と、前記第２ＴＳＶバンプの下面とが直接に接触することを特徴とする請求項１０に記載の多重積層素子。
前記第１ＴＳＶバンプの上面と、前記第２ＴＳＶバンプの下面とが直接に接触することを特徴とする請求項１０に記載の多重積層素子。
【請求項18】
前記ＴＳＶ構造体は、前記第１ＴＳＶバンプの上面、及び前記第２ＴＳＶバンプの上面と直接に接触し、
前記第１ＴＳＶバンプの下面と、前記ＴＳＶパッドの上面とが直接に接触することを特徴とする請求項１０に記載の多重積層素子。
前記第１ＴＳＶバンプの下面と、前記ＴＳＶパッドの上面とが直接に接触することを特徴とする請求項１０に記載の多重積層素子。
【請求項19】
前記ＴＳＶ構造体は、相対的に広い上部、及び相対的に狭い下部を含み、
前記上部の底の一部は、前記第２ＴＳＶバンプの上面の一部と直接に接触することを特徴とする請求項１０に記載の多重積層素子。
前記上部の底の一部は、前記第２ＴＳＶバンプの上面の一部と直接に接触することを特徴とする請求項１０に記載の多重積層素子。
【請求項20】
下部基板、前記下部基板上の第１絶縁層、及び前記第１絶縁層上のＴＳＶパッドを有した下部素子と、
中間基板、前記中間基板上の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有した中間素子と、
上部基板、前記上部基板上の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有した上部素子と、
前記上部基板、前記第３絶縁層、前記第２絶縁層及び前記中間基板を貫通し、前記第１ＴＳＶバンプ、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと電気的に連結されたＴＳＶ構造体と、を含み、
前記中間素子は、前記中間基板と前記ＴＳＶ構造体との間に絶縁性の第１ＴＳＶスペーサを有し、
前記上部素子は、前記上部基板と前記ＴＳＶ構造体との間に絶縁性の第２ＴＳＶスペーサを有し、
前記第１ＴＳＶスペーサと前記第２ＴＳＶスペーサは、前記第３絶縁層を挟んで互いに垂直方向に離隔して分離された、ことを特徴とする多重積層素子。
中間基板、前記中間基板上の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有した中間素子と、
上部基板、前記上部基板上の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有した上部素子と、
前記上部基板、前記第３絶縁層、前記第２絶縁層及び前記中間基板を貫通し、前記第１ＴＳＶバンプ、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと電気的に連結されたＴＳＶ構造体と、を含み、
前記中間素子は、前記中間基板と前記ＴＳＶ構造体との間に絶縁性の第１ＴＳＶスペーサを有し、
前記上部素子は、前記上部基板と前記ＴＳＶ構造体との間に絶縁性の第２ＴＳＶスペーサを有し、
前記第１ＴＳＶスペーサと前記第２ＴＳＶスペーサは、前記第３絶縁層を挟んで互いに垂直方向に離隔して分離された、ことを特徴とする多重積層素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ、シリコン貫通ビア）構造体を有する多重積層素子に関する。
【背景技術】
【0002】
複数個の半導体素子を積層して１つのシステムを構成する多重積層素子が多様に研究されている。例えば、イメージセンサ、ロジック素子及びメモリ素子を積層し、１つのシステムを構成する多重積層半導体素子が提案された。多重積層素子における各々の半導体素子は電気的に連結されなければならない。多重積層素子の各半導体素子を電気的に連結するために、最も応答速度が速くて安定しているＴＳＶ構造体を利用する方法が提案された。しかし、少なくとも２つの半導体素子を完全に垂直に貫通するＴＳＶ構造体を形成するために、高度のフォトリソグラフィ技術及びエッチング技術が要求される。特に、数十〜数百μｍに達する厚みの半導体基板と、多層の絶縁層とを貫通する電気的に高性能且つ高信頼度なＴＳＶ構造体の形成は、非常に困難である。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、電気的に高性能且つ高信頼度なＴＳＶ構造体を有する多重積層素子を提供することである。本発明が解決しようとする他の課題は、電気的に高性能且つ高信頼度なＴＳＶ構造体を有した多重積層素子の形成方法を提供することである。
【課題を解決するための手段】
【0004】
本発明の技術的思想の一実施形態による多重積層素子は、下部基板、前記下部基板上の第１絶縁層、及び前記第１絶縁層上のＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）パッドを有した下部素子と、中間基板、前記中間基板上の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有した中間素子と、上部基板、前記上部基板上の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有した上部素子と、前記上部基板、前記第３絶縁層、前記第２絶縁層及び前記中間基板を貫通し、前記第１ＴＳＶバンプ、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと電気的に連結されたＴＳＶ構造体と、を含む。前記中間素子は、前記中間基板と、前記ＴＳＶ構造体の下部との間に絶縁性の第１ＴＳＶスペーサを有する。前記上部素子は、前記上部基板と、前記ＴＳＶ構造体の上部との間に絶縁性の第２ＴＳＶスペーサを有する。前記第２絶縁層及び前記第３絶縁層と、前記ＴＳＶ構造体の側面とが直接に接触する。
【0005】
本発明の技術的思想の一実施形態による多重積層素子は、下部基板、前記下部基板上の多層の第１絶縁層、及び前記第１絶縁層上のＴＳＶパッドを有する下部素子と、中間基板、前記中間基板を貫通する絶縁性の第１ＴＳＶスペーサ、前記中間基板上の多層の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有する中間素子と、上部基板、前記中間基板を貫通する絶縁性の第２ＴＳＶスペーサ、前記上部基板上の多層の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有する上部素子と、前記上部基板、前記多層の第３絶縁層、前記多層の第２絶縁層、及び前記中間基板を貫通し、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと接触するＴＳＶ構造体と、を含む。前記第１ ＴＳＶスペーサは、前記中間基板と前記ＴＳＶ構造体とを電気的に絶縁し、前記第２ ＴＳＶスペーサは、前記上部基板と前記ＴＳＶ構造体とを電気的に絶縁し、前記第１ＴＳＶスペーサと前記第２ＴＳＶスペーサは、離隔、分離される。
【0006】
本発明の技術的思想の一実施形態による多重積層素子は、下部基板、前記下部基板上の第１絶縁層、及び前記第１絶縁層上のＴＳＶパッドを有した下部素子と、中間基板、前記中間基板上の第２絶縁層、及び前記第２絶縁層上の第１ＴＳＶバンプを有した中間素子と、上部基板、前記上部基板上の第３絶縁層、及び前記第３絶縁層上の第２ＴＳＶバンプを有した上部素子と、前記上部基板、前記第３絶縁層、前記第２絶縁層及び前記中間基板を貫通し、前記第１ＴＳＶバンプ、前記第２ＴＳＶバンプ及び前記ＴＳＶパッドと電気的に連結されたＴＳＶ構造体と、を含む。前記中間素子は、前記中間基板と前記ＴＳＶ構造体との間に絶縁性の第１ＴＳＶスペーサを有し、前記上部素子は、前記上部基板と前記ＴＳＶ構造体との間に絶縁性の第２ＴＳＶスペーサを有し、前記第１ＴＳＶスペーサと前記第２ＴＳＶスペーサは、前記第３絶縁層を挟んで互いに垂直方向に離隔、分離される。
【発明の効果】
【0007】
本発明の技術的思想によれば、ＴＳＶ構造体が多重積層素子を電気的に高信頼性をもって連結するので、多重積層半導体素子が電気的に安定、且つ高速動作できる。本発明の技術的思想によれば、多重積層された素子は、セル領域において、バンプを利用して直接にボンディングされるので、データ及び情報が高速伝達できる。
本発明の技術的思想によれば、基板内にのみ形成されたＴＳＶスペーサが、基板とＴＳＶ構造体とを電気的に絶縁するので、ＴＳＶ構造体が、高い縦横比（ａｓｐｅｃｔ＿ｒａｔｉｏ）を有するにも拘らず基板から電気的に絶縁できる。
本発明の技術的思想によれば、ＴＳＶホール内に、別途の絶縁層が形成されないので、さらに微細なＴＳＶ構造体が形成される。
本発明の技術的思想によれば、ＴＳＶホール内に、別途の絶縁層が形成されないので、ホールの開口不良（ｈｏｌｅ ｎｏｔ−ｏｐｅｎ）が防止され、接触抵抗が低くなる。
【図面の簡単な説明】
【0008】
【図1】本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
【図2】本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
【図3】本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
【図4】本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面である。
【図5】本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
【図6】本発明の技術的思想の多様な実施形態による多重積層素子を概念的に図示した縦断面図である。
【図7】本発明の技術的思想の多様な実施形態によるＴＳＶ構造体の横断面図及び縦断面図であり、（ａ）は、図１のＩ−Ｉ’に沿って切り取ったＴＳＶ構造体の横断面図であり、（ｂ）は、図１のＩＩ−ＩＩ’に沿って切り取ったＴＳＶ構造体の縦断面図である。
【図8】本発明の技術的思想の多様な実施形態によるＴＳＶ構造体の横断面図及び縦断面図であり、（ａ）は、図１のＩ−Ｉ’に沿って切り取ったＴＳＶ構造体の横断面図であり、（ｂ）は、図１のＩＩ−ＩＩ’に沿って切り取ったＴＳＶ構造体の縦断面図である。
【図9】本発明の技術的思想の多様な実施形態によるＴＳＶ構造体の横断面図及び縦断面図であり、（ａ）は、図１のＩ−Ｉ’に沿って切り取ったＴＳＶ構造体の横断面図であり、（ｂ）は、図１のＩＩ−ＩＩ’に沿って切り取ったＴＳＶ構造体の縦断面図である。
【図10】本発明の技術的思想の一実施形態による下部素子の形成方法について説明する図面である。
【図11】本発明の技術的思想の一実施形態による下部素子の形成方法について説明する図面である。
【図12】本発明の技術的思想の一実施形態による下部素子の形成方法について説明する図面である。
【図13】本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
【図14】本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
【図15】本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
【図16】本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
【図17】本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
【図18】本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
【図19】本発明の技術的思想の一実施形態による中間素子の形成方法について説明する図面である。
【図20】本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
【図21】本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
【図22】本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
【図23】本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
【図24】本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
【図25】本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
【図26】本発明の技術的思想の一実施形態による上部素子の形成方法について説明する図面である。
【図27】本発明の技術的思想の一実施形態による、下部素子、中間素子及び上部素子を積層してなる多重積層素子におけるＴＳＶ構造体の形成方法について説明する図面である。
【図28】本発明の技術的思想の一実施形態による、下部素子、中間素子及び上部素子を積層してなる多重積層素子におけるＴＳＶ構造体の形成方法について説明する図面である。
【図29】本発明の技術的思想の一実施形態による、下部素子、中間素子及び上部素子を積層してなる多重積層素子におけるＴＳＶ構造体の形成方法について説明する図面である。
【図30】本発明の技術的思想の一実施形態による、下部素子、中間素子及び上部素子を積層してなる多重積層素子におけるＴＳＶ構造体の形成方法について説明する図面である。
【発明を実施するための形態】
【0010】
図１を参照すれば、本発明の技術的思想の一実施形態による多重積層素子１０Ａは、多重積層された下部素子１００Ａ、中間素子２００Ａ、上部素子３００Ａ、並びに上部素子３００Ａと中間素子２００Ａとを貫通し、下部素子１００Ａ、中間素子２００Ａ及び上部素子３００Ａを電気的に連結するＴＳＶ（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ）構造体４００を含む。例えば、下部素子１００Ａは、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などのメモリ素子を含み、中間素子２００Ａは、マイクロプロセッサなどのロジック素子を含み、上部素子３００Ａは、イメージセンサを含む。
【0011】
下部素子１００Ａは、下部基板１０１内に形成された複数個の分離領域１０５、埋め込まれたセルゲート構造体１１０、下部基板１０１上に形成された周辺ゲート構造体１１５、ビットライン構造体１２０、絶縁層１４１〜１４５、ストレージ構造体１３０、下部金属層１５１，１５２，１５３、下部ＴＳＶビアプラグ１６３、下部ＴＳＶパッド１７３、及び下部パッシベーション層１４８を含む。セルゲート構造体１１０、ビットライン構造体１２０及びストレージ構造体１３０は、セル領域ＣＡ内に配置され、周辺ゲート構造体１１５、下部ＴＳＶビアプラグ１６３及び下部ＴＳＶパッド１７３は、周辺領域ＰＡ内に配置される。絶縁層１４１〜１４５は、第１下部層間絶縁層１４１、モールディング絶縁層１４２、第１中間層間絶縁層１４３、キャッピング絶縁層１４４及び第１上部層間絶縁層１４５を含む。
【0012】
下部基板１０１は、シリコンウェーハ、シリコンゲルマニウムウェーハ又はＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）ウェーハなどの半導体基板のうちの一つを含む。分離領域１０５は、例えば、トレンチ内に充填されたシリコン酸化物を含む。分離領域１０５は、例えば、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）形態を有する。
【0013】
セルゲート構造体１１０は、各々、ゲートトレンチ内に形成されたセルゲート絶縁層１１１、セルゲート電極１１２及びセルゲートキャッピング層１１３を含む。セルゲート絶縁層１１１は、前記ゲートトレンチの下部の内壁上にコンフォーマルに形成され、セルゲート電極１１２は、セルゲート絶縁層１１１によって、下面及び側面が囲まれている。セルゲートキャッピング層１１３は、前記ゲートトレンチを充填するように、セルゲート絶縁層１１１及びセルゲート電極１１２の上に形成される。セルゲート絶縁層１１１は、シリコン酸化物又は金属酸化物を含み、セルゲート電極１１２は、伝導性金属バリア物質及び金属電極物質を含み、セルゲートキャッピング層１１３は、シリコン窒化物を含むが、これに限定されない。
【0014】
周辺ゲート構造体１１５は、各々、下部基板１０１上に形成された周辺ゲート絶縁層１１６及び周辺ゲート電極１１７を含む。周辺ゲート絶縁層１１６は、シリコン酸化物又は金属酸化物を含み、周辺ゲート電極１１７は、伝導性金属バリア物質及び金属電極物質を含むが、これに限定されない。
【0015】
ビットライン構造体１２０は、セルゲート構造体１１０間の下部基板１０１上に形成される。ビットライン構造体１２０は、各々、ビットラインコンタクトプラグ１２１及びビットライン電極１２２を含み、ビットラインコンタクトプラグ１１１は、ドーピングされたシリコン、金属、金属シリサイド又は金属化合物のような伝導体を含み、ビットライン電極１１２は、金属、金属合金又は金属化合物などの伝導体を含む。
【0016】
ストレージ構造体１３０は、各々、ストレージコンタクトプラグ１３１及びストレージノード１３２を含み、ストレージコンタクトプラグ１３１は、第１下部層間絶縁層１４１を垂直に貫通し、下部基板１０１とストレージノード１３２とを電気的に連結する。ストレージコンタクトプラグ１３１は、例えばドーピングされたシリコン、金属又は金属化合物を含むストレージノード１３２は、モールディング絶縁層１４２を垂直に貫通し、ストレージコンタクトプラグ１３１と電気的に連結される。ストレージノード１３２は、例えばドーピングされたシリコン又は金属を含む。
【0017】
第１下部層間絶縁層１４１は、ビットライン構造体１２０及び周辺ゲート構造体１１５を覆い、ストレージコンタクトプラグ１３１の側面を囲む。モールディング絶縁層１４２は、ストレージノード１３２の側面を囲む。第１下部層間絶縁層１４１は、ストレージコンタクトプラグ１３１と好ましくは共面（ｃｏ−ｐｌａｎａｒ）をなし、モールディング絶縁層１４２は、ストレージノード１３２と好ましくは共面をなす。第１中間層間絶縁層１４３は、モールディング絶縁層１４２と下部金属層１５１，１５２，１５３との間に形成される。第１下部層間絶縁層１４１、モールディング絶縁層１４２及び第１中間層間絶縁層１４３は、例えば、シリコン酸化物又はシリコン窒化物を含む。
【0018】
下部金属層１５１，１５２，１５３は、第１中間層間絶縁層１４３上に形成される。例えば、下部金属層１５１，１５２，１５３は、セル領域ＣＡ内に配置された下部セル金属層１５１、周辺領域ＰＡ内に配置された下部周辺金属層１５２、及び下部ＴＳＶ配線１５３を含む。下部金属層１５１乃至１５３は、例えば、水平に延びる配線形態、あるいは円形又は多角形のパッド形態を含む。
【0019】
キャッピング絶縁層１４４は、下部金属層１５１，１５２，１５３の側面を囲み、且つ／又は下部金属層１５１，１５２，１５３と好ましくは共面をなす。キャッピング絶縁層１４４は、例えばシリコン窒化物又はシリコン酸化物を含む。第１上部層間絶縁層１４５は、キャッピング絶縁層１４４及び下部金属層１５１，１５２，１５３を覆う。第１上部層間絶縁層１４５は、シリコン酸化物、シリコン窒化物、又はその組み合わせを含むが、これに限定されない。
【0020】
下部ＴＳＶビアプラグ１６３は、第１上部層間絶縁層１４５を貫通し、下部ＴＳＶ配線１５３と下部ＴＳＶパッド１７３とを電気的に連結する。下部ＴＳＶビアプラグ１６３は、例えば金属又は金属化合物を含む。
【0021】
下部ＴＳＶパッド１７３は、下部ＴＳＶ配線１５３及び下部ＴＳＶビアプラグ１６３と整列される。下部ＴＳＶパッド１７３は、銅（Ｃｕ）などの金属を含む。
【0022】
下部パッシベーション層１４８は、下部ＴＳＶパッド１７３の側面を囲む。下部パッシベーション層１４８は、下部ＴＳＶパッド１７３と好ましくは共面をなす。下部パッシベーション層１４８は、中間素子２００Ａと接着されるように、例えばシリコン酸化物を含む。
【0023】
中間素子２００Ａは、中間基板２０１内に形成された複数個の分離領域２０５、下部ＴＳＶスペーサ２８０、中間基板２０１上に形成されたロジックゲート構造体２１０、絶縁層２４１，２４３，２４５、中間金属層２５１，２５２，２５３、中間ビアプラグ２６１，２６３、中間バンプ２７１，２７３、中間パッシベーション層２４８及び背面パッシベーション層２４９を含む。絶縁層２４１，２４３，２４５は、第２下部層間絶縁層２４１、第２中間層間絶縁層２４３及び第２上部層間絶縁層２４５を含み、中間金属層２５１，２５２，２５３は、セル領域ＣＡ内に配置された中間セル金属層２５１、周辺領域ＰＡ内に配置された中間周辺金属層２５２、及び中間ＴＳＶ配線２５３を含む。中間ビアプラグ２６１，２６３は、中間セルビアプラグ２６１及び中間ＴＳＶビアプラグ２６３を含む。中間バンプ２７１，２７３は、セル領域ＣＡ内に配置された中間セルバンプ２７１、及び周辺領域ＰＡ内に配置された中間ＴＳＶバンプ２７３を含む。
【0024】
中間基板２０１は、シリコン、シリコンゲルマニウム又はＳＯＩなどの半導体基板を含み、分離領域２０５は、シリコン酸化物を含んでＳＴＩ形態を有するが、これに限定されない。
【0025】
下部ＴＳＶスペーサ２８０は、中間基板２０１とＴＳＶ構造体４００との間に形成される。例えば、下部ＴＳＶスペーサ２８０は、中間基板２０１内にだけ形成される。下部ＴＳＶスペーサ２８０は、シリコン酸化物又はシリコン窒化物などの絶縁物を含む。下部ＴＳＶスペーサ２８０は、ＴＳＶ構造体４００の側面の一部を囲み、ＴＳＶ構造体４００と、中間基板２０１のバルク領域とを電気的に絶縁する。
【0026】
ロジックゲート構造体２１０は、各々、中間基板２０１上に形成されたロジックゲート絶縁層２１１及びロジックゲート電極２１２を含む。ロジックゲート絶縁層２１１は、シリコン酸化物又は金属酸化物を含み、ロジックゲート電極２１２は、金属酸化物又は金属を含むが、これに限定されない。
【0027】
第２下部層間絶縁層２４１は、ロジックゲート２１０を覆う。
【0028】
中間金属層２５１，２５２，２５３は、セル領域ＣＡ内に配置された中間セル金属層２５１、周辺領域ＰＡ内に配置された中間周辺金属層２５２、及び中間ＴＳＶ配線２５３を含む。中間金属層２５１，２５２，２５３は、配線形態及び／又はパッド形態を有する。中間金属層２５１，２５２，２５３は、例えば金属又は金属化合物を含む。
【0029】
第２中間層間絶縁層２４３は、中間金属層２５１，２５２，２５３の側面を囲む。第２中間層間絶縁層２４３は、例えばシリコン窒化物又はシリコン酸化物を含む。
【0030】
第２上部層間絶縁層２４５は、第２中間層間絶縁層２４３及び中間金属層２５１，２５２，２５３上に形成される。第２上部層間絶縁層２４５は、例えばシリコン酸化物、シリコン窒化物、又はその組み合わせを含む。
【0031】
中間ビアプラグ２６１，２６３は、第２上部層間絶縁層２４５を垂直に貫通し、中間セル金属層２５１と連結される中間セルビアプラグ２６１、及び中間ＴＳＶ配線２５３と連結される中間ＴＳＶプラグ２６３を含む。
【0032】
中間バンプ２７１，２７３は、中間セルビアプラグ２６１上に形成された中間セルバンプ２７１、及び中間ＴＳＶビアプラグ２６３上に形成された中間ＴＳＶバンプ２７３を含む。中間ビアプラグ２６１，２６３及び中間バンプ２７１，２７３は、例えば銅（Ｃｕ）又はタングステン（Ｗ）などの金属又は金属化合物を含む。
【0033】
中間パッシベーション層２４８は、中間バンプ２７１，２７３の側面を囲む。中間パッシベーション層２４８は、上部素子３００Ａと接着されるように、例えばシリコン酸化物を含む。
【0034】
背面パッシベーション層２４９は、中間基板２０１の下面上に形成される。背面パッシベーション層２４９は、下部素子１００Ａの下部パッシベーション層１４８と接着されるように、例えばシリコン酸化物を含む。
【0035】
上部素子３００Ａは、上部基板３０１内に形成されたフォトダイオード３０３、分離領域３０５、上部ＴＳＶスペーサ３８０、上部基板３０１の下面上に形成されたトランジスタ構造体３１０、絶縁層３４１，３４３，３４５、上部金属層３５１，３５２，３５３、上部ビアプラグ３６１，３６３、上部バンプ３７１，３７３、上部パッシベーション層２４８、及び上部基板３０１の上面上に形成された反射防止層３９１、素子キャッピング層３９２、カラーフィルタ３９３及びマイクロレンズ３９４を含む。上部素子３００Ａは、上部基板３０１が上側を向き、絶縁層３４１，３４３，３４５が下側を向くように配置される。
【0036】
上部基板３０１は、例えばシリコン、シリコンゲルマニウム又はＳＯＩなどの半導体基板を含む。分離領域３０５は、例えばシリコン酸化物を含んで、ＳＴＩ形態を有する。フォトダイオード３０３は、各々、例えばｎ−ドーピングされた領域及びｐ−ドーピングされた領域を含む。
【0037】
上部ＴＳＶスペーサ３８０は、上部基板３０１とＴＳＶ構造体４００との間に形成される。例えば、上部ＴＳＶスペーサ３８０は、上部基板３０１内にだけ形成される。上部ＴＳＶスペーサ３８０は、例えばシリコン酸化物又はシリコン窒化物のような絶縁物を含む。上部ＴＳＶスペーサ３８０は、ＴＳＶ構造体４００の側面の一部を囲み、ＴＳＶ構造体４００と、上部基板３０１のバルク領域とを電気的に絶縁する。
【0038】
下部ＴＳＶスペーサ２８０と上部ＴＳＶスペーサ３８０は、垂直方向に離隔、分離される。下部ＴＳＶスペーサ２８０と上部ＴＳＶスペーサ３８０との間に、中間素子２００Ａの絶縁層２４１，２４３，２４５，２４８、及び上部素子３００Ａの絶縁層３４１，３４３，３４５，３４８が介在される。
【0039】
トランジスタ３１０は、上部基板３０１上に形成された、トランジスタ絶縁層３１１及びトランジスタ電極３１２を含む。トランジスタ絶縁層３１１は、例えばシリコン酸化物又は金属酸化物を含み、トランジスタ電極３１２は、例えばドーピングされたシリコン、金属、金属シリサイド又は金属化合物を含む。
【0040】
絶縁層３４１，３４３，３４５は、第３下部層間絶縁層３４１、第３中間層間絶縁層３４３及び第３上部層間絶縁層３４５を含む。本発明の技術的思想を理解しやすいように、第３下部層間絶縁層３４１が、上部基板３０１と近いように図中で上側に図示され、かつ第３上部層間絶縁層３４５が、上部基板３０１から遠いように図中で下側に図示された。第３下部層間絶縁層３４１は、トランジスタ３１０を覆う。第３中間層間絶縁層３４３は、上部金属層３５１，３５２，３５３の側面を囲み、上部金属層３５１，３５２，３５３と好ましくは共面をなす。第３中間層間絶縁層３４３は、例えばシリコン窒化物又はシリコン酸化物を含む。第３上部層間絶縁層３４５は、上部金属層３５１，３５２，３５３及び第３中間層間絶縁層３４３を覆う。第３下部層間絶縁層３４１及び第３上部層間絶縁層３４５は、例えばシリコン酸化物、シリコン窒化物、又はその組み合わせを含む。
【0041】
上部金属層３５１，３５２，３５３は、フォトダイオード３０３と整列されるようにセル領域ＣＡ内に配置された上部セル金属層３５１、トランジスタ３０３と整列されるように周辺領域ＰＡ内に配置された上部周辺金属層３５２、及び上部ＴＳＶ配線３５３を含む。金属層３５１，３５２，３５３は、例えば金属又は金属化合物を含む。
【0042】
上部ビアプラグ３６１は、第３上部金属層３４５を垂直に貫通し、上部セル金属層３５１と連結された上部セルビアプラグ３６１、及び上部ＴＳＶ配線３５３と連結された上部ＴＳＶビアプラグ３６３を含む。
【0043】
上部バンプ３７１，３７３は、第３上部層間絶縁層３４５上に形成される。上部バンプ３７１，３７３は、上部セルビアプラグ３６１と連結された上部セルバンプ３７１、及び上部ＴＳＶビアプラグ３６３と連結された上部ＴＳＶバンプ３７３を含む。
【0044】
上部パッシベーション層３４８は、上部バンプ３７１，３７３の側面を囲み、好ましくは共面をなす。上部パッシベーション層３４８は、中間素子２００Ａの中間パッシベーション層２４８と接着されるように、シリコン酸化物を含んでもよい。
【0045】
反射防止層３９１は、上部基板３０１の上面上に、全体的にコンフォーマルに形成される。素子キャッピング層３９２は、反射防止層３９１上に、全体的にコンフォーマルに形成される。反射防止層３９１及び素子キャッピング層３９２は、各々、例えばシリコン窒化物、シリコン酸化物又はシリコン酸窒化物のうち一つを含む。カラーフィルタ３９３及びマイクロレンズ３９４は、有機物を含み得る。
【0046】
ＴＳＶ構造体４００は、上部素子３００Ａ及び中間素子２００Ａを垂直に貫通し、下部素子１００Ａの下部ＴＳＶパッド１７３と電気的に連結される。ＴＳＶ構造体４００は、上部素子３００Ａを貫通し、断面積が相対的に広い上部４００Ｕと、中間素子２００Ａを貫通し、断面積が相対的に狭い下部４００Ｌと、を含む。上部４００Ｕの底の一部には、上部素子３００Ａの上部ＴＳＶバンプ３７３の一部が露出される。ＴＳＶ構造体４００の上部４００Ｕは、上部基板３０１のバルク領域と電気的に絶縁されるように、上部ＴＳＶスペーサ３８０を介して離隔される。ＴＳＶ構造体４００の上部４００Ｕの側面は、第３下部層間絶縁層３４１、第３中間層間絶縁層３４３及び第３上部層間絶縁層３４５によって囲まれ、且つ直接に接触する。
ＴＳＶ構造体４００の下部４００Ｌは、中間基板２０１のバルク領域と電気的に絶縁されるように、下部ＴＳＶスペーサ２８０で離隔される。
ＴＳＶ構造体４００の下部４００Ｌの側面は、上部素子３００Ａの上部パッシベーション層３４８、中間素子２００Ａの中間パッシベーション層２４８、第２上部層間絶縁層２４５、第２中間層間絶縁層２４３、第２下部層間絶縁層２４１、背面パッシベーション層２４９、及び下部素子１００Ａの下部パッシベーション層１４８によって囲まれ、且つ直接に接触する。
ＴＳＶ構造体４００の下部４００Ｌは、下部素子１００Ａの下部ＴＳＶパッド１７３と接触する。ＴＳＶ構造体４００は、ＴＳＶプラグ４２０、及びＴＳＶプラグ４２０を囲むＴＳＶバリア層４１０を含む。
【0047】
図２を参照すれば、本発明の技術的思想の一実施形態による多重積層素子１０Ｂは、下部素子１００Ｂ、中間素子２００Ａ及び上部素子３００Ａを含み、下部素子１００Ｂは、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を含む。従って、下部素子１００Ｂは、セル領域ＣＡ内に形成された複数個のセルゲート構造体１３５を含み、セルゲート構造体１３５は、例えばＳＲＡＭセルを形成できる。セルゲート構造体１３５は、各々、セルゲート絶縁層１３６及びセルトランジスタ電極１３７を含む。セルゲート構造体１３５は、例えばＮＭＯＳ（ｎｅｇａｔｉｖｅ ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びＰＭＯＳ（ｐｏｓｉｔｉｖｅ ｃｈａｎｎｅｌ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含み、多様な論理回路を構成できる。これ以外の、説明していない構成要素は、図１を参照すれば理解できるであろう。
【0048】
図３を参照すれば、本発明の技術的思想の一実施形態による多重積層素子１０Ｃは、下部素子１００Ｃ、中間素子２００Ａ及び上部素子３００Ａを含み、下部素子１００Ｃは、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を含む。従って、下部素子１００Ｃは、セルゲート１８１、ソースコンタクト１８４、ソース配線１８５、セル下部電極１８６、磁気抵抗（ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）セル１８７、上部電極１８８及びビットライン配線１８９を含む。セルゲート１８１は、各々、セルゲート絶縁層１８２及びセルゲート電極１８３を含む。これ以外の、説明していない構成要素は、図１を参照すれば理解できるであろう。
【0049】
図４を参照すれば、本発明の技術的思想の一実施形態による多重積層素子１０Ｄは、下部素子１００Ｄ、中間素子２００Ｂ及び上部素子３００Ｂを含み、下部素子１００Ｄと中間素子２００Ｂは、複数のバンプ１７１，２７１，２７３、及びパッド１７３を介してボンディングされる。ここで、中間素子２００Ｂは、図１乃至図３に示した中間素子２００Ａと比較し、図中で上下が逆転している。
【0050】
下部素子１００Ｄは、図１に図示された下部素子１００Ａと比較すると、第１上部層間絶縁層１４５を垂直に貫通し、下部セル金属層１５１と連結された下部セルビアプラグ１６１、及び下部セルビアプラグ１６１上の下部セルバンプ１７１をさらに含む。下部パッシベーション層１４８は、下部セルバンプ１７１の側面を囲む。下部セルバンプ１７１及び中間セルバンプ２７１は、直接に互いに接触してボンディングされる。
【0051】
中間素子２００Ｂの中間ＴＳＶバンプ２７３は、下部ＴＳＶパッド１７３と直接に接触してボンディングされる。従って、ＴＳＶ構造体４００の下部４００Ｌの底部は、中間ＴＳＶバンプ２７３の上面と直接に接触できる。
【0052】
上部素子３００Ｂは、上部パッシベーション層３４８上に、バッファ層３４７をさらに含む。上部パッシベーション層３４８及びバッファ層３４７は、例えばシリコン酸化物、シリコン窒化物、又はその組み合わせを含む。
【0053】
図５を参照すれば、本発明の技術的思想の一実施形態による多重積層素子１０Ｅは、下部素子１００Ｅ、中間素子２００Ｂ及び上部素子３００Ｂを含む。下部素子１００Ｅは、ＳＲＡＭを含む。この外の説明していない構成要素は、図４を参照して理解できるであろう。
【0054】
図６を参照すれば、本発明の技術的思想の一実施形態による多重積層素子１０Ｆは、下部素子１００Ｆ、中間素子２００Ｂ及び上部素子３００Ｂを含む。下部素子１００Ｆは、ＭＲＡＭを含む。この外の説明していない構成要素は、図４を参照して理解できるであろう。
【0055】
図７乃至図９は、本発明の技術的思想の多様な実施形態によるＴＳＶ構造体の横断面図及び縦断面図である。図７乃至図９において、（ａ）は、図１のＩ−Ｉ’に沿って切り取ったＴＳＶ構造体の横断面図であり、（ｂ）は、図２のＩＩ−ＩＩ’に沿って切り取ったＴＳＶ構造体の縦断面図である。
【0056】
図７を参照すれば、ＴＳＶ構造体４００の上部４００Ｕ及び下部４００Ｌは、各々、上部ＴＳＶスペーサ３８０及び下部ＴＳＶスペーサ２８０と接触する。
【0057】
図８を参照すれば、ＴＳＶ構造体４００の上部４００Ｕ及び下部４００Ｌは、上部ＴＳＶスペーサ３８０及び下部ＴＳＶスペーサ２８０から離隔される。ＴＳＶ構造体４００と、上部ＴＳＶスペーサ３８０又は下部ＴＳＶスペーサ２８０との離隔空間には、各々、上部基板３０１又は中間基板２０１の一部が存在する。
【0058】
図９を参照すれば、ＴＳＶ構造体４００の上部４００Ｕ及び下部４００Ｌは、上部ＴＳＶスペーサ３８０及び下部ＴＳＶスペーサ２８０と、一部が離隔され、一部が接触している。
【0059】
図７乃至図９をさらに参照すれば、ＴＳＶ構造体４００と、上部ＴＳＶスペーサ３８０及び下部ＴＳＶスペーサ２８０とは、多様な形態に形成されることが十分に理解できるであろう。いかなる場合にも、上部基板３０１及び中間基板２０１のバルク領域と、ＴＳＶ構造体４００は、上部ＴＳＶスペーサ３８０及び下部ＴＳＶスペーサ２８０によって電気的に絶縁される。
【0060】
図１０乃至図１２は、本発明の技術的思想の一実施形態による下部素子１００Ａの形成方法について説明し、図１３乃至図１９は、本発明の技術的思想の一実施形態による中間素子２００Ａの形成方法について説明し、図２０乃至図２６は、本発明の技術的思想の一実施形態による上部素子３００Ａの形成方法について説明し、図２７乃至図３０は、下部素子１００Ａ、中間素子２００Ａ及び上部素子３００Ａを積層した、本発明の技術的思想の一実施形態による多重積層素子１０Ａの形成方法について説明している。
【0061】
図１０を参照すれば、本発明の技術的思想の一実施形態による下部素子１００Ａの形成方法は、下部基板１０１内に複数個の分離領域１０５、及び埋め込まれたセルゲート構造体１１０を形成し、下部基板１０１上に、周辺ゲート構造体１１５、ビットライン構造体１２０、第１下部層間絶縁層１４１、モールディング絶縁層１４２及びストレージ構造体１３０を形成する工程を含む。セルゲート構造体１１０、ビットライン構造体１２０及びストレージ構造体１３０は、セル領域ＣＡ内に配置され、周辺ゲート構造体１１５は、周辺領域ＰＡ内に配置される。
【0062】
分離領域１０５の形成方法は、例えば、下部基板１０１内にトレンチを形成し、トレンチ内に、シリコン酸化物を充填する工程を含む。
【0063】
埋め込まれたセルゲート構造体１１０の形成は、例えば、下部基板１０１内にゲートトレンチを形成し、前記ゲートトレンチの下部の内壁上に、セルゲート絶縁層１１１をコンフォーマルに形成し、セルゲート絶縁層１１１上に、前記ゲートトレンチの下部を充填するセルゲート電極１１２を形成し、セルゲート絶縁層１１１及びセルゲート電極１１２の上に、前記ゲートトレンチを充填するセルゲートキャッピング層ドル１１３を形成する工程を含む。セルゲート絶縁層１１１は、例えばシリコン酸化物又は金属酸化物を含み、酸化工程、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程又はＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程を利用して形成される。また、セルゲート電極１１２は、例えば、金属又は金属化合物を含み、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程、ＣＶＤ工程又はメッキ工程を利用して形成される。さらに、セルゲートキャッピング層１１３は、例えばシリコン窒化物又はシリコン酸化物を含み、ＣＶＤ工程を利用して形成される。
【0064】
周辺ゲート構造体１１５の形成方法は、例えば、下部基板１０１上に、絶縁層及び伝導層を形成し、フォトリソグラフィ工程及びエッチング工程を遂行し、周辺ゲート絶縁層１１６及び周辺ゲート電極１１７を形成する工程を含む。また、周辺ゲート絶縁層１１６は、例えばシリコン酸化物又は金属酸化物を含み、ＣＶＤ工程又はＡＬＤ工程を利用して形成される。さらに、周辺ゲート電極１１７は、例えば金属又は金属化合物を含み、ＣＶＤ工程を利用して形成される。
【0065】
ビットライン構造体１２０の形成方法は、例えば、下部基板１０１上に、伝導性ビットラインコンタクトプラグ１２１を形成し、ビットラインコンタクトプラグ１２１上に、ビットライン電極１２２を形成する工程を含む。ビットラインコンタクトプラグ１２１は、例えばドーピングされたシリコン、金属又は金属化合物を含み、エピタキシャル成長工程、ＣＶＤ工程又はＰＶＤ工程を利用して形成される。さらに、ビットライン電極１２２は、例えば金属又は金属化合物を含み、ＣＶＤ工程又はＰＶＤ工程を利用して形成される。
【0066】
ストレージ構造体１３０の形成方法は、例えば、第１下部層間絶縁層１４１を垂直に貫通し、下部基板１０１と連結されるストレージコンタクトプラグ１３１を形成し、モールディング絶縁層１４２内に、ストレージノード１３２を形成する工程を含む。
【0067】
第１下部層間絶縁層１４１及びモールディング絶縁層１４２の形成方法は、例えばＣＶＤ工程又はコーティング工程を遂行し、シリコン酸化物を形成する工程を含む。
【0068】
図１１を参照すれば、下部素子１００Ａの形成方法は、上述の方法で形成した図１０に示す、中途生成状態の下部素子に対して、例えば、モールディング絶縁層１４２及びストレージノード１３２の上に、第１中間層間絶縁層１４３、キャッピング絶縁層１４４、金属層１５１，１５２，１５３及び上部層間絶縁層１４７を形成する工程を含む。第１中間層間絶縁層１４３は、例えばシリコン酸化物を含む。キャッピング絶縁層１４４は、例えばシリコン窒化物などの、第１中間層間絶縁層１４３より緻密な（ｄｅｎｓｅｒ）絶縁物を含む。キャッピング絶縁層１４４は、例えば金属層１５１，１５２，１５３の側面を囲み、且つ金属層１５１，１５２，１５３と好ましくは共面をなす。
金属層１５１，１５２，１５３は、セル領域ＣＡ内に配置された下部セル金属層１５１、周辺領域ＰＡ内に配置された下部周辺金属層１５２、及び下部ＴＳＶ配線１５３を含む。金属層１５１，１５２，１５３は、例えばＣＶＤ工程を利用して形成された金属又は金属化合物を含む。上部層間絶縁層１４７は、例えばシリコン酸化物又はシリコン窒化物を含む。第１中間層間絶縁層１４３、キャッピング絶縁層１４４及び第１上部層間絶縁層１４５は、例えばＣＶＤ工程を利用して形成される。
【0069】
図１２を参照すれば、下部素子１００Ａの形成方法は、上述の方法で形成した図１１に示す、中途生成状態の下部素子に対して、例えば、第１上部層間絶縁層１４５を垂直に貫通し、下部ＴＳＶ配線１５３と電気的に連結される下部ＴＳＶビアプラグ１６３を形成し、下部ＴＳＶビアプラグ１６３上に、下部ＴＳＶパッド１７３を形成する工程を含む。下部ＴＳＶビアプラグ１６３及び下部ＴＳＶパッド１７３は、例えば金属又は金属化合物を含む。下部素子１００Ａの形成方法は、例えば、下部ＴＳＶパッド１７３と共面をなす下部パッシベーション層１４８を、ＣＶＤ工程及びＣＭＰ工程を利用して形成する工程をさらに含む。下部パッシベーション層１４８は、例えばシリコン酸化物を含む。
【0070】
図１３を参照すれば、本発明の技術的思想の一実施形態による中間素子２００Ａの形成方法は、例えば中間基板２０１内に、複数個の分離領域２０５を形成する工程を含む。分離領域２０５の形成方法は、例えば中間基板２０１内にトレンチを形成し、前記トレンチ内に、シリコン酸化物を充填する工程を含む。
【0071】
図１４を参照すれば、前記、中間素子２００Ａの形成方法は、上述の方法で形成した図１３に示す、中途生成状態の中間素子に対して、例えば、中間基板２０１上に、下部トレンチマスク２８１を形成し、下部トレンチマスク２８１をエッチングマスクとして利用するエッチング工程を遂行し、下部ＴＳＶトレンチ２８２を形成する工程を含む。下部ＴＳＶトレンチ２８２は、分離領域２０５のトレンチよりも深い。下部トレンチマスク２８２は、例えばフォトレジスト、シリコン酸化物又はシリコン窒化物のうち１以上を含む。その後、下部トレンチマスク２８１は、除去される。下部ＴＳＶトレンチ２８２は上面から視て、例えば四角形又は円形の形態を有する。すなわち、図面（断面図）に見える２つのトレンチは、空間的に連結される。
【0072】
図１５を参照すれば、前記、中間素子２００Ａの形成方法は、上述の方法で形成した図１４に示す、中途生成状態の中間素子に対して、例えば、下部ＴＳＶトレンチ２８２内に絶縁物を充填し、下部ＴＳＶスペーサ２８０を形成する工程を含む。下部ＴＳＶスペーサ２８０は、例えば、ＣＶＤ工程、ＡＬＤ工程又はコーティング工程を利用して、下部ＴＳＶトレンチ２８２内に充填されたシリコン酸化物又はシリコン窒化物などの絶縁物を含む。その後、前記、中間素子２００Ａの形成方法は、例えば、ＣＭＰなどの平坦化工程を遂行し、中間基板２０１と下部ＴＳＶスペーサ２８０とを共面化する工程をさらに含む。
【0073】
図１６を参照すれば、前記、中間素子２００Ａの形成方法は、上述の方法で形成した図１５に示す、中途生成状態の中間素子に対して、例えば、中間基板２０１上に、ロジックゲート構造体２１０、（層間）絶縁層２４１，２４３，２４５及び金属層２５１，２５２，２５３を形成する工程を含む。ロジックゲート構造体２１０は、各々、例えばロジックゲート絶縁層２１１及びロジックゲート電極２１２を含む。ロジックゲート絶縁層２１１は、例えばＣＶＤ工程を利用して形成されたシリコン酸化物又は金属酸化物を含む。ロジックゲート電極２１２は、例えばＣＶＤ工程を利用して形成された金属酸化物又は金属を含む。金属層２５１，２５２，２５３は、中間セル金属層２５１、中間周辺金属層２５２及び中間ＴＳＶ配線２５３を含む。金属層２５１，２５２，２５３は、例えばＣＶＤ工程を利用して形成された金属又は金属化合物を含む。（層間）絶縁層２４１，２４３，２４５は、ロジックゲート２１０を覆う第２下部層間絶縁層２４１、金属層２５１，２５２，２５３の側面を囲み、金属層２５１，２５２，２５３と好ましくは共面をなす第２中間層間絶縁層２４３及び第２上部層間絶縁層２４５を含む。第２下部層間絶縁層２４１、第２中間層間絶縁層２４３及び第２上部層間絶縁層２４５は、例えばＣＶＤ工程を利用して形成されたシリコン酸化物又はシリコン窒化物を含む。
【0074】
図１７を参照すれば、前記、中間素子２００Ａの形成方法は、上述の方法で形成した図１６に示す、中途生成状態の中間素子に対して、例えば、第２上部層間絶縁層２４５を垂直に貫通し、中間セル金属層２５１及び中間ＴＳＶ配線２５３と、各々電気的に連結される中間ビアプラグ２６１，２６３を形成し、中間ビアプラグ２６１，２６３上に、中間バンプ２７１，２７３を形成し、中間バンプ２７１，２７３の側面を囲み、中間バンプ２７１，２７３と共面をなす中間パッシベーション層２４８を形成する工程を含む。中間ビアプラグ２６１，２６３は、中間セルビアプラグ２６１及び中間ＴＳＶビアプラグ２６３を含む。中間バンプ２７１，２７３は、中間セルバンプ２７１及び中間ＴＳＶバンプ２７３を含む。中間バンプ２７１，２７３は、例えば金属又は金属化合物を含む。中間パッシベーション層２４８は、例えばシリコン酸化物を含む。
【0075】
図１８を参照すれば、前記、中間素子２００Ａの形成方法は、上述の方法で形成した図１７に示す、中途生成状態の中間素子に対して、例えば、中間基板２０１を図中で上下を逆転し、中間基板２０１の下面（ＢＳ）をリセスする工程を含み、下部ＴＳＶスペーサ２８０の下端部が露出される。この工程で、下部ＴＳＶスペーサ２８０の下端部も、部分的に除去される。中間基板２０１の下面（ＢＳ）をリセスする工程は、例えばグラインディング工程、ＣＭＰ工程又はエッチング工程を含む。
【0076】
図１９を参照すれば、前記、中間素子２００Ａの形成方法は、上述の方法で形成した図１８に示す、中途生成状態の中間素子に対して、例えば、中間基板２０１のリセスされた下面（ＢＳ）上に、背面パッシベーション層２４９を形成する工程を含む。背面パッシベーション層２４９は、例えばＣＶＤ工程を利用して形成されたシリコン酸化物を含む。その後、前記、中間素子２００Ａの形成方法は、中間基板２０１を再度逆転する工程を含む。中間素子２００Ａは、例えばマイクロプロセッサなどのロジック素子を含む。
【0077】
図２０を参照すれば、本発明の技術的思想の一実施形態による上部素子３００Ａの形成方法は、上部基板３０１内に、フォトダイオード３０３及び分離領域３０５を形成する工程を含む。上部基板３０１は、例えばシリコン、シリコンゲルマニウム又はＳＯＩなどの半導体基板を含み、フォトダイオード３０３は、例えばｎ−ドーピング領域及びｐ−ドーピング領域を含み、分離領域３０５は、例えばシリコン酸化物を含んで、ＳＴＩ形態を有する。
【0078】
図２１を参照すれば、前記、上部素子３００Ａの形成方法は、上述の方法で形成した図２０に示す、中途生成状態の上部素子に対して、例えば、上部基板３０１上に、上部トレンチマスク３８１を形成し、上部トレンチマスク３８１をエッチングマスクとして利用するエッチング工程を遂行し、上部ＴＳＶトレンチ３８２を形成する工程を含む。上部トレンチマスク３８１は、例えばフォトレジスト、シリコン酸化物又はシリコン窒化物のうち１以上を含む。その後、上部トレンチマスク３８１は、除去される。
【0079】
図２２を参照すれば、前記、上部素子３００Ａの形成方法は、上述の方法で形成した図２１に示す、中途生成状態の上部素子に対して、例えば、上部ＴＳＶトレンチ３８２内に絶縁物を充填し、上部ＴＳＶスペーサ３８０を形成する工程を含む。上部ＴＳＶスペーサ３８０は、例えばＣＶＤ工程又はＡＬＤ工程を利用して形成されたシリコン酸化物又はシリコン窒化物などの絶縁物を含む。その後、前記、上部素子３００Ａの形成方法は、例えばＣＭＰなどの平坦化工程を遂行し、上部基板３０１と上部ＴＳＶスペーサ３８０とを共面化する工程を含む。
【0080】
図２３を参照すれば、上部素子３００Ａの形成方法は、上述の方法で形成した図２２に示す、中途生成状態の上部素子に対して、例えば、上部基板３０１上にトランジスタ３１０を形成し、トランジスタ３１０を覆う第３下部層間絶縁層３４１を形成し、第３下部層間絶縁層３４１上に、金属層３５１，３５２，３５３を形成し、金属層３５１，３５２，３５３の側面を囲む第３中間層間絶縁層３４３を形成する工程を含む。第３下部層間絶縁層３４１は、例えばシリコン酸化物を含む。金属層３５１，３５２，３５３は、上部セル金属層３５１、上部周辺金属層３５２及び上部ＴＳＶ配線３５３を含む。金属層３５１，３５２，３５３は、例えば金属又は金属化合物を含む。第３中間層間絶縁層３４３は、例えばシリコン窒化物又はシリコン酸化物を含む。第３中間層間絶縁層３４３は、金属層３５１，３５２，３５３と好ましくは共面をなす。
【0081】
図２４を参照すれば、前記、上部素子３００Ａの形成方法は、上述の方法で形成した図２３に示す、中途生成状態の上部素子に対して、例えば、金属層３５１，３５２，３５３及び第３中間層間絶縁層３４３の上に、第３上部層間絶縁層３４５を形成し、かつ第３上部層間絶縁層３４５を垂直に貫通する上部ビアプラグ３６１，３６３を形成し、上部ビアプラグ３６１，３６３上に、上部バンプ３７１，３７３を形成し、上部バンプ３７１，３７３の側面を囲む上部パッシベーション層３４８を形成する工程を含む。第３上部層間絶縁層３４５は、例えばシリコン酸化物を含む。上部ビアプラグ３６１，３６３は、上部セルビアプラグ３６１及び上部ＴＳＶビアプラグ３６３を含み、上部バンプ３７１，３７３は、上部セルバンプ３７１及び上部ＴＳＶバンプ３７３を含む。上部ビアプラグ３６１，３６３及び上部バンプ３７１，３７３は、例えば金属又は金属酸化物を含む。
【0082】
図２５を参照すれば、前記、上部素子３００Ａの形成方法は、上述の方法で形成した図２４に示す、中途生成状態の上部素子に対して、例えば、上部基板３０１を図中で上下逆転し、上部基板３０１の下面（ＢＳ）をリセスする工程を含む。この工程において、上部ＴＳＶスペーサ３８０の下端部が露出されて部分的に除去される。上部基板３０１の下面（ＢＳ）をリセスする工程は、例えばグラインディング工程、ＣＭＰ工程又はエッチング工程を含む。
【0083】
図２６を参照すれば、前記、上部素子３００Ａの形成方法は、上述の方法で形成した図２５に示す、中途生成状態の上部素子に対して、例えば、上部基板３０１のリセスされた下面（ＢＳ）上に、ラッピング層３４９を形成する工程を含む。ラッピング層３４９は、中間素子２００Ａと接着されるように、例えばシリコン酸化物を含む。
【0084】
図２７を参照すれば、本発明の技術的思想の一実施形態による多重積層素子１０Ａの形成方法は、下部素子１００Ａ、中間素子２００Ａ及び上部素子３００Ａを積層する工程を含む。下部素子１００Ａの前面と中間素子２００Ａの背面とが接着され、中間素子２００Ａの前面と、上部素子３００Ａの前面とが接着される。ここで、前記下部素子１００Ａの前面は、下部ＴＳＶパッド１７３及び下部パッシベーション層１４８が形成された表面を意味し、前記中間素子２００Ａの背面は、背面パッシベーション層２４９が形成された表面を意味する。また、前記中間素子２００Ａの前面は、前記中間素子２００Ａの背面と対向する表面を意味し、前記上部素子３００Ａの前面は、上部バンプ３７３及び上部パッシベーション層３４８が形成された表面を意味する。
【0085】
具体的には、下部素子１００Ａの下部パッシベーション層１４８と、中間素子２００Ａの背面パッシベーション層２４９とが接着され、中間素子２００Ａの中間パッシベーション層２４８と、上部素子３００Ａの上部パッシベーション層３４８とが接着される。このとき、下部素子１００Ａの下部ＴＳＶパッド１７３と、中間素子２００Ａの下部ＴＳＶスペーサ２８０とが整列され、中間素子２００Ａの中間セルバンプ２７１，中間ＴＳＶバンプ２７３と、上部素子３００Ａの上部セルバンプ３７１，上部ＴＳＶバンプ３７３とが各々垂直方向に整列される。一実施形態において、中間バンプ２７１，２７３と上部バンプ３７１，３７３は、直接にボンディングされる。例えば、下部セルバンプ２７１と上部セルバンプ３７１とが直接に整列されてボンディングされ、下部ＴＳＶバンプ２７３と上部ＴＳＶバンプ３７３とが直接に整列されてボンディングされる。
【0086】
図２８を参照すれば、前記、多重積層素子１０Ａの形成方法は、上述の方法で形成した図２７に示す、中途生成状態の多重積層素子に対して、例えば、上部素子１００Ａの表面上に、ＴＳＶマスクＭを形成し、ＴＳＶマスクＭをエッチングマスクとして利用する異方性エッチング工程を利用して、上部基板３０１、上部素子３００Ａの絶縁層３４１，３４３，３４５，３４８，３４９、中間素子２００Ｂの（層間）絶縁層２４１，２４３，２４５，２４８，２４９及び中間基板２０１を貫通し、下部素子１００Ａの下部ＴＳＶパッド１７３を露出させるＴＳＶホールＨを形成する工程を含む。
【0087】
ＴＳＶマスクＭは、例えばフォトレジスト、シリコン酸化物、シリコン窒化物、又はその積層を含む。
【0088】
ＴＳＶホールＨの内壁上に、下部ＴＳＶスペーサ２８０及び／又は上部ＴＳＶスペーサ３８０が露出される。ＴＳＶホールＨ内に、上部ＴＳＶバンプ３７３及びＴＳＶパッド１７３が露出される。上部素子３００Ａを貫通するＴＳＶホールＨの上部は、中間素子２００Ａを貫通するＴＳＶホールＨの下部よりも広い断面積を有する。何故ならば、ＴＳＶホールＨの下部の異方性エッチングは、ＴＳＶホールＨの上部の底部に存在する中間ＴＳＶバンプ２７３及びこれに整列する上部ＴＳＶバンプの下方には進行しないからである。
【0089】
従って、ＴＳＶホールＨの上部底に、上部ＴＳＶバンプ３７３の一部が露出され、ＴＳＶホールＨの下部底に、下部ＴＳＶパッド１７３の一部が露出される。ＴＳＶホールＨ内に、下部基板１０１、中間基板２０１及び上部基板３０１は、露出されない。その後、ＴＳＶマスクＭが除去される。
【0090】
図２９を参照すれば、前記、多重積層素子１０Ａの形成方法は、上述の方法で形成した図２８に示す、中途生成状態の多重積層素子に対する、ＴＳＶ構造体４００の形成工程を含む。具体的には、前記、多重積層素子１０Ａの形成方法は、例えば、ＴＳＶホールＨの内壁上にＴＳＶバリア層４１０をコンフォーマルに形成し、ＴＳＶホールＨを例えば銅（Ｃｕ）などの金属で充填してＴＳＶプラグ４２０を形成し、ＣＭＰなどの平坦化工程を遂行し、ＴＳＶバリア層４１０及びＴＳＶプラグ４２０を含むＴＳＶ構造体４００を形成する工程を含む。前記ＣＭＰ工程によって、ラッピング層３４９も除去される。ＴＳＶバリア層４１０は、例えばチタン窒化物（ＴｉＮ）又はタンタル窒化物（ＴａＮ）などの金属化合物を含む。ＴＳＶプラグ４２０は、例えば銅（Ｃｕ）又はタングステン（Ｗ）などの金属を含む。また、ＴＳＶバリア層４１０は、例えばＰＶＤ工程又はＣＶＤ工程を利用して形成され、ＴＳＶプラグ４２０は、例えばメッキ工程、ＰＶＤ工程又はＣＶＤ工程を利用して形成される。
【0091】
図３０を参照すれば、前記、多重積層素子１０Ａの形成方法は、上述の方法で形成した図２９に示す、中途生成状態の多重積層素子に対して、例えば、上部基板３０１上に、反射防止層３９１及び素子キャッピング層３９２を形成する工程を含む。反射防止層３９１は、例えばシリコン窒化物層、シリコン酸化物層、又はその組み合わせを含む。素子キャッピング層３９２は、例えばシリコン酸化物層、シリコン窒化物層、又はその組み合わせを含む。
【0092】
その後、図１を参照すれば、前記、多重積層素子１０Ａの形成方法は、例えば上述の方法で形成した図３０に示す素子キャッピング層３９２の上に、カラーフィルタ３９３及びマイクロレンズ３９４を形成する工程を含む。カラーフィルタ３９３及びマイクロレンズ３９４は、有機物を含み得る。
【0093】
以上、添付された図面を参照し、本発明の実施例について説明したが、本発明が属する技術分野の当業者であるならば、本発明が、その技術的思想や必須な特徴を変更せずとも、他の具体的な形態に実施されるということを理解できるであろう。従って、以上で記述した実施形態は、全ての面において、例示的なものであり且つ、限定的ではないと理解されなければならない。
【産業上の利用可能性】
【0094】
本発明のＴＳＶ構造体を有した多重積層素子は、例えば、電子装置関連の技術分野に効果的に適用可能である。
【符号の説明】
【0095】
１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ 多層積層素子１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００Ｆ 下部素子
１０１ 下部基板
１０５ 分離領域
１１０ セルゲート構造体
１１１ セルゲート絶縁層
１１２ セルゲート電極
１１３ セルゲートキャッピング層
１１５ 周辺ゲート構造体
１１６ 周辺ゲート絶縁層
１１７ 周辺ゲート電極
１２０ ビットライン構造体
１２１ ビットラインコンタクトプラグ
１２２ ビットライン電極
１３０ ストレージ構造体
１３１ ストレージコンタクトプラグ
１３２ ストレージノード
１３５ セルゲート構造体
１３６ セルゲート絶縁層
１３７ セルトランジスタ電極
１４１ 絶縁層、第１下部層間絶縁層
１４２ 絶縁層、モールディング絶縁層
１４３ 絶縁層、第１中間層間絶縁層
１４４ 絶縁層、キャッピング絶縁層
１４５ 絶縁層、第１上部層間絶縁層
１４８ 絶縁層、下部パッシベーション層
１５１ 下部金属層、下部セル金属層
１５２ 下部金属層、下部周辺金属層
１５３ 下部金属層、下部ＴＳＶ配線
１６３ 下部ＴＳＶビアプラグ
１７１ 下部セルバンプ
１７３ 下部ＴＳＶパッド
１８１ セルゲート
１８２ セルゲート絶縁層
１８３ セルゲート電極
１８４ ソースコンタクト
１８５ ソース配線
１８６ セル下部電極
１８７ 磁気抵抗セル
１８８ 上部電極
１８９ ビットライン配線
２００Ａ，２００Ｂ 中間素子
２０１ 中間基板
２０５ 分離領域
２１０ ロジックゲート構造体
２１１ ロジックゲート絶縁層
２１２ ロジックゲート電極
２４１ 絶縁層、第２下部層間絶縁層
２４３ 絶縁層、第２中間層間絶縁層
２４５ 絶縁層、第２上部層間絶縁層
２４８ 絶縁層、中間パッシベーション層
２４９ 絶縁層、背面パッシベーション層
２５１〜２５３ 中間金属層
２５１ 中間金属層、中間セル金属層
２５２ 中間金属層、中間周辺金属層
２５３ 中間金属層、中間ＴＳＶ配線
２６１ 中間ビアプラグ、中間セルビアプラグ
２６３ 中間ビアプラグ、中間ＴＳＶビアプラグ
２７１ 中間バンプ、中間セルバンプ
２７３ 中間バンプ、中間ＴＳＶバンプ
２８０ 下部ＴＳＶスペーサ
２８２ 下部ＴＳＶトレンチ
３００Ａ，３００Ｂ 上部素子
３０１ 上部基板
３０３ フォトダイオード
３０５ 分離領域
３１０ トランジスタ構造体
３４１ 絶縁層、第３下部層間絶縁層
３４３ 絶縁層、第３中間層間絶縁層
３４５ 絶縁層、第３上部層間絶縁層
３４７ バッファ層
３４８ 絶縁層、上部パッシベーション層
３４９ 絶縁層、ラッピング層
３５１ 上部金属層、上部セル金属層
３５２ 上部金属層、上部周辺金属層
３５３ 上部金属層、上部ＴＳＶ配線
３６１、３６３ 上部ビアプラグ
３７１ 上部バンプ、上部セルバンプ
３７３ 上部バンプ、上部ＴＳＶバンプ
３８０ 上部ＴＳＶスペーサ
３８２ 上部ＴＳＶトレンチ
３９１ 反射防止層
３９２ 素子キャッピング層
３９３ カラーフィルタ
３９４ マイクロレンズ
４００ ＴＳＶ構造体
４００Ｕ ＴＳＶ構造体４００の上部
４００Ｌ ＴＳＶ構造体４００の下部
４１０ ＴＳＶバリア層
４２０ ＴＳＶプラグ
ＢＳ 中間基板の下面（上下逆転後の上面）
ＣＡ セル領域
Ｈ ＴＳＶホール
Ｍ ＴＳＶマスク
ＰＡ 周辺領域