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特開2017-152673ジェット・アンド・フラッシュ・インプリントリソグラフィにおけるマルチフィールドオーバーレイ制御
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2017-152673(P2017-152673A)
(43)【公開日】2017年8月31日
(54)【発明の名称】ジェット・アンド・フラッシュ・インプリントリソグラフィにおけるマルチフィールドオーバーレイ制御
(51)【国際特許分類】
H01L 21/027 20060101AFI20170804BHJP
G03F 9/00 20060101ALI20170804BHJP
B29C 59/02 20060101ALI20170804BHJP
B29C 33/38 20060101ALI20170804BHJP
【ＦＩ】
H01L21/30 502D
G03F9/00 H
B29C59/02 B
B29C33/38
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
【全頁数】48
(21)【出願番号】特願2016-216767(P2016-216767)
(22)【出願日】2016年11月4日
(31)【優先権主張番号】62/251,177
(32)【優先日】2015年11月5日
(33)【優先権主張国】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＳＭＡＬＬＴＡＬＫ
(71)【出願人】
【識別番号】505212212
【氏名又は名称】ボード・オブ・リージェンツ， ジ・ユニバーシティー・オブ・テキサス・システム
(74)【代理人】
【識別番号】100104765
【弁理士】
【氏名又は名称】江上 達夫
(74)【代理人】
【識別番号】100107331
【弁理士】
【氏名又は名称】中村 聡延
(72)【発明者】
【氏名】シドルガタ ヴィ．スリニーヴァッサン
(72)【発明者】
【氏名】パラス アジャイ
(72)【発明者】
【氏名】アンシュマン チェララ
【テーマコード（参考）】
2H197
4F202
4F209
5F146
【Ｆターム（参考）】
2H197AA09
2H197EB18
2H197HA03
2H197JA23
4F202AF01
4F202AG05
4F202AH33
4F202AJ06
4F202AR02
4F202CA19
4F202CB01
4F202CB29
4F202CD05
4F202CK12
4F209AF01
4F209AG05
4F209AH33
4F209AJ06
4F209AR02
4F209PA02
4F209PB01
4F209PC01
4F209PC05
4F209PN09
4F209PQ11
5F146AA31
5F146AA32
5F146DA26
(57)【要約】 （修正有）
【課題】マルチプルフィールドにサブ５ｎｍオーバーレイを実現するためのジェット・アンド・フラッシュ・インプリントリソグラフィにおけるマルチフィールドオーバーレイ制御方法を提供する。【解決手段】そのような一の技術では、ウェハサーマルアクチュエータを用いてウェハ側からオーバーレイを減少させる。他の技術では、テンプレートのトポロジーは、マルチフィールドテンプレートの複数フィールド間のフィールド間機械的結合を減少させることでテンプレートのマルチプルフィールドでオーバーレイを同時に減少できるように、最適化される。その先の技術は、シングル及びマルチフィールドのオーバーレイ実施を同時に達成するために、ウェハサーマル及びテンプレート駆動技術を結合する。
【選択図】なし
【特許請求の範囲】
【請求項1】
同時に多数の位置でインプリントするマルチプルリソグラフィフィールドと、
フィールド間機械的結合を減少させ、且つ同時に前記多重リソグラフィフィールドのオーバーレイ制御を許可するために、複数の非パターン化領域で加工された多孔と、
を備えることを特徴とするテンプレート。
フィールド間機械的結合を減少させ、且つ同時に前記多重リソグラフィフィールドのオーバーレイ制御を許可するために、複数の非パターン化領域で加工された多孔と、
を備えることを特徴とするテンプレート。
【請求項2】
前記マルチプルリソグラフィフィールドは、複数の非パターン化領域により分離されることを特徴とする請求項１に記載のテンプレート。
【請求項3】
インプリント材料は、前記複数の非パターン化領域の凹部領域の使用によりプリントされた前記マルチプルリソグラフィフィールドに制限されることを特徴とする請求項１に記載のテンプレート。
【請求項4】
前記多孔の位置は、最適化パラメータの母集団を用いた最適化アルゴリズムを用いて決定されることを特徴とする請求項１に記載のテンプレート。
【請求項5】
前記最適化パラメータは、テンプレート密度行列と、補正力位置とを備えることを特徴とする請求項４に記載のテンプレート。
【請求項6】
前記多孔の位置は、最適オーバーレイ誤差に基づいて選択されることを特徴とする請求項１に記載のテンプレート。
【請求項7】
前記オーバーレイ制御は、Ｘ及びＹでの移動誤差、Ｘ及びＹでの倍率誤差、直交度誤差、及び角度誤差のうちの一の誤差を減少させる工程を備えることを特徴とする請求項１に記載のテンプレート。
【請求項8】
前記オーバーレイ制御は、オーバーレイでの高次誤差を減少させる工程を備えることを特徴とする請求項１に記載のテンプレート。
【請求項9】
複数のフィールドの配列を備えるウェハと、ここで、前記複数のフィールドの配列のニ以上のフィールドは、同時に多数の位置でインプリントするリソグラフィフィールドであり、
熱膨張や熱収縮を引き起こし、結果としてオーバーレイ減少をもたらす、前記二以上のリソグラフィフィールド各々の下にある加熱／冷却要素の格子と、
を備えることを特徴とするウェハシステム。
熱膨張や熱収縮を引き起こし、結果としてオーバーレイ減少をもたらす、前記二以上のリソグラフィフィールド各々の下にある加熱／冷却要素の格子と、
を備えることを特徴とするウェハシステム。
【請求項10】
前記オーバーレイ減少は、Ｘ及びＹでの移動誤差、Ｘ及びＹでの倍率誤差、直交度誤差、及び角度誤差のうちの一の誤差を減少させる工程を備えることを特徴とする請求項９に記載のウェハシステム。
【請求項11】
前記オーバーレイ減少は、オーバーレイでの高次誤差を減少させる工程を備えることを特徴とする請求項９に記載のウェハシステム。
【請求項12】
前記加熱／冷却要素は、ペルチェ効果で動作することを特徴とする請求項９に記載のウェハシステム。
【請求項13】
熱膨張や熱収縮を引き起こし、結果としてＸ及びＹでの台形誤差、直交度誤差、及び高次誤差のオーバーレイ誤差の減少をもたらす、リソグラフィされた一のフィールドの下にある加熱／冷却要素の格子を備えることを特徴とするフォトリソグラフィ用ウェハシステム。
【請求項14】
同時に多数の位置でインプリントするマルチプルリソグラフィフィールドと、フィールド間機械的結合を減少させ、且つ同時に前記多重リソグラフィフィールドのオーバーレイ制御を許可するために、複数の非パターン化領域で加工された多孔と、を備えるテンプレートと、
複数のフィールドの配列を備えるウェハと、ここで、前記複数のフィールドの配列のニ以上のフィールドは、同時に多数の位置でインプリントするリソグラフィフィールドであり、熱膨張や熱収縮を引き起こし、結果としてオーバーレイ減少をもたらす、前記二以上のリソグラフィフィールド各々の下にある加熱／冷却要素の格子と、を備えるウェハシステムと、
を備え、
前記多孔を介した前記オーバーレイ制御と前記加熱／冷却要素の格子とが、協調してオーバーレイ制御する
ことを特徴とするシステム。
複数のフィールドの配列を備えるウェハと、ここで、前記複数のフィールドの配列のニ以上のフィールドは、同時に多数の位置でインプリントするリソグラフィフィールドであり、熱膨張や熱収縮を引き起こし、結果としてオーバーレイ減少をもたらす、前記二以上のリソグラフィフィールド各々の下にある加熱／冷却要素の格子と、を備えるウェハシステムと、
を備え、
前記多孔を介した前記オーバーレイ制御と前記加熱／冷却要素の格子とが、協調してオーバーレイ制御する
ことを特徴とするシステム。
【請求項15】
前記オーバーレイ制御は、Ｘ及びＹでの移動誤差、Ｘ及びＹでの倍率誤差、直交度誤差、及び角度誤差のうちの一の誤差を減少させる工程を備えることを特徴とする請求項１４に記載のシステム。
【請求項16】
前記オーバーレイ制御は、オーバーレイでの高次誤差を減少させる工程を備えることを特徴とする請求項１４に記載のシステム。
【請求項17】
テンプレートにおける複数の孔の最適位置を特定するコンピュータプログラム製品であって、該コンピュータプログラム製品は、実施されるプログラムコードを有するコンピュータ読取可能記憶媒体を備えており、
前記プログラムコードは、
最適化パラメータの初期母集団を受信するプログラミング指示と、
最適化パラメータの現在の組に対して前記テンプレートのコンプライアンス行列を算出するプログラミング指示と、
前記コンプライアンス行列を用いて誤差事例各々に対して残余誤差を決定するプログラミング指示と、
前記決定された残余誤差のうち最大残余誤差を識別するプログラミング指示と、
前記最大残余誤差が収束すること、又は反復数が閾値を超えることに応じて、前記テンプレートに前記複数の孔を配置するために用いられる最適化パラメータの前記現在の組を選択するプログラミング指示と、
を備える
ことを特徴とするコンピュータプログラム製品。
前記プログラムコードは、
最適化パラメータの初期母集団を受信するプログラミング指示と、
最適化パラメータの現在の組に対して前記テンプレートのコンプライアンス行列を算出するプログラミング指示と、
前記コンプライアンス行列を用いて誤差事例各々に対して残余誤差を決定するプログラミング指示と、
前記決定された残余誤差のうち最大残余誤差を識別するプログラミング指示と、
前記最大残余誤差が収束すること、又は反復数が閾値を超えることに応じて、前記テンプレートに前記複数の孔を配置するために用いられる最適化パラメータの前記現在の組を選択するプログラミング指示と、
を備える
ことを特徴とするコンピュータプログラム製品。
【請求項18】
前記最大残余誤差が収束していないこと、又は前記反復数が前記閾値を超えていないことに応じて、最適化パラメータの新たな組を形成する最適化パラメータの母集団を選択、再結合、及び変異させる工程と、
最適化パラメータの前記新たな組に対して前記テンプレートの前記コンプライアンス行列を算出させる工程と、
を更に備えることを特徴とする請求項１７に記載のコンピュータプログラム製品。
最適化パラメータの前記新たな組に対して前記テンプレートの前記コンプライアンス行列を算出させる工程と、
を更に備えることを特徴とする請求項１７に記載のコンピュータプログラム製品。
【請求項19】
前記最適化パラメータは、テンプレート密度行列と、補正力位置とを備えることを特徴とする請求項１７に記載のコンピュータプログラム製品。
【請求項20】
前記誤差事例は、Ｘ及びＹでの移動誤差、Ｘ及びＹでの倍率誤差、直交度誤差、角度誤差、及びオーバーレイでの高次誤差のうちの一又は複数の誤差を含むことを特徴とする請求項１７に記載のコンピュータプログラム製品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、全米科学財団により授与された認可番号ＥＥＣ１１６０４９４の下、政府の支援を得て行われたものである。米国政府は、本発明の特定の権利を有する。
【0002】
本発明は、一般にはインプリントリソグラフィに関し、より詳細にはジェット・アンド・フラッシュ・インプリントリソグラフィ（Ｊ−ＦＩＬ）におけるマルチフィールドオーバーレイ制御（例えば、サブ５ｎｍ）に関する。
【背景技術】
【0003】
サブ３ｎｍ大面積パターニングが研究により実証されている状況で、インプリントリソグラフィは、サブ２５ｎｍパターニングアプリケーションに理想的に適している。費用やパターンの複雑性の点では、それは自己整列ダブルパターニング（ＳＡＤＰ）や誘導自己組織化（ＤＳＡ）等のその他のリソグラフィ技術に勝る多大な利益を提供する。インプリントリソグラフィの特定形態であるジェット・アンド・フラッシュ・インプリントリソグラフィ（Ｊ−ＦＩＬ）の欠陥及びオーバーレイ制御の最近の進展により、最新メモリ等の費用重視の装置を製造するＳＡＤＰに近い競争者として、Ｊ−ＦＩＬが築かれた。
【0004】
インプリントリソグラフィにおける継続的課題の一つは、（少なくともＣＭＯＳ装置用）フォトリソグラフィよりもスループットが低いことである。スループットは、主に、オーバーレイ制御可能領域により管理される。Ｊ−ＦＩＬは、フォトリソグラフィスキャナとの併用及びマッチを可能とするために、２６ｍｍ×３３ｍｍのフィールドサイズを用いる。現在のオーバーレイ技術を用いると、Ｊ−ＦＩＬは、一のインプリントでシングルフィールドしかパターン化できない。これは、スループットを、一時間当たり約２０ウェハに限定してしまう。
【0005】
Ｊ−ＦＩＬのシングルフィールドオーバーレイでは、図１Ａから図１Ｈに示すように、８つの補正可能な配向が補償される。図１Ａは、Ｘでの移動の補正可能な配向を示す図である。図１Ｂは、Ｙでの移動の補正可能な配向を示す図である。図１Ｃは、回転（θ）の補正可能な配向を示す図である。図１Ｄは、Ｘでの倍率の補正可能な配向を示す図である。図１Ｅは、Ｙでの倍率の補正可能な配向を示す図である。図１Ｆは、直交度（γ）の補正可能な配向を示す図である。図１Ｇは、Ｘでの台形の補正可能な配向を示す図である。図１Ｈは、Ｙでの台形の補正可能な配向を示す図である。
【0006】
配向値は、配向マークを用いて一のフィールドの各隅部で得られ、８つの補正可能な配向（移動、回転等）に線形変形される。剛体誤差、即ちＸ、Ｙでの移動及び回転は、ウェハステージにより減少される。５つのスケール／形状誤差（ＸＹ倍率、直行度、及びＸＹ台形）は、倍率／スケール制御システム（ＭＳＣＳ）を用いて減少される。その他の詳細については、ここにそのまま参照として組み込まれたＣｈｅｒａｌａ等の研究で確認できる（Cherala et al., "Nanoscale Magnification and Shape Control System for Precision Overlay in Jet and Flash Imprint Lithography," IEEE/ASME Transactions on Mechatronics, Vol. 20, No. 1, February 2015, pp. 122-132）。
【0007】
フォトリソグラフィと異なり、Ｊ−ＦＩＬは、フィールドサイズによっては本来限定されない。実際、全ウェハ高分解インプリントは、以前からビットパターン化媒体に対して実施されてきた。しかしながら、大面積ＣＭＯＳに対しては、大面積インプリント能力は十分ではない。また、フィールド間（又はウェハレベルグリッド誤差）及びフィールド内オーバーレイ誤差の両誤差の減少を含む、大面積オーバーレイ減少能力を有する必要がある。即ち、ウェハの各フィールドは、ウェハレベルグリッド誤差とともに、フィールド内オーバーレイ誤差を有する可能性がある。マルチフィールドテンプレートでは、これらの誤差成分の全てを独立して減少させることは現在困難であり、従って、ＣＭＯＳに対するＪ−ＦＩＬのスループットを限定するマルチフィールドオーバーレイには課題となっている。
【発明の概要】
【0008】
本発明の一の実施形態において、テンプレートは、同時に多数の位置でインプリントするマルチプルリソグラフィフィールドを備える。前記テンプレートは、フィールド間機械的結合を減少させ、且つ同時に前記多重リソグラフィフィールドのオーバーレイ制御を許可するために、複数の非パターン化領域で加工された多孔を更に備える。
【0009】
本発明の他の実施形態において、ウェハシステムは、複数のフィールドの配列を備えるウェハを備える。ここで、前記複数のフィールドの配列の二以上のフィールドは、同時に多数の位置でインプリントするリソグラフィイールドである。前記ウェハシステムは、熱膨張や熱収縮を引き起こし、結果としてオーバーレイ減少をもたらす、前記二以上のリソグラフィフィールド各々の下にある加熱／冷却要素の格子を更に備える。
【0010】
本発明の更なる実施形態において、フォトリソグラフィ用ウェハシステムは、熱膨張や熱収縮を引き起こし、結果としてＸ及びＹでの台形誤差、直交度誤差、及び高次誤差のオーバーレイ誤差の減少をもたらす、リソグラフィされた一のフィールドの下にある加熱／冷却要素の格子を備える。
【0011】
本発明の他の実施形態において、システムは、同時に多数の位置でインプリントするマルチプルリソグラフィフィールドを備えるテンプレートを備える。該テンプレートは、フィールド間機械的結合を減少させ、且つ同時に前記多重リソグラフィフィールドのオーバーレイ制御を許可するために、複数の非パターン化領域で加工された多孔を更に備える。前記システムは、複数のフィールドの配列を備えるウェハを備えるウェハシステムを備える。ここで、前記複数のフィールドの配列の二以上のフィールドは、同時に多数の位置でインプリントするリソグラフィイールドである。前記ウェハシステムは、熱膨張や熱収縮を引き起こし、結果としてオーバーレイ減少をもたらす、前記二以上のリソグラフィフィールド各々の下にある加熱／冷却要素の格子を更に備える。前記多孔を介した前記オーバーレイ制御と前記加熱／冷却要素の格子とが、協調してオーバーレイ制御する。
【0012】
本発明の更なる実施形態において、コンピュータプログラム製品は、テンプレートにおける複数の孔の最適位置を特定するコンピュータプログラム製品であって、該コンピュータプログラム製品は、実施されるプログラムコードを有するコンピュータ読取可能記憶媒体を備えており、前記プログラムコードは、最適化パラメータの初期母集団（population）を受信するプログラミング指示を備える。前記プログラムコードは、最適化パラメータの現在の組（set）に対して前記テンプレートのコンプライアンス行列を算出するプログラミング指示を更に備える。加えて、前記プログラムコードは、前記コンプライアンス行列を用いて誤差事例各々に対して残余誤差を決定するプログラミング指示を備える。更に、前記プログラムコードは、前記決定された残余誤差のうち最大残余誤差を識別するプログラミング指示を備える。加えて、前記プログラムコードは、前記最大残余誤差が収束すること、又は反復数が閾値を超えることに応じて、前記テンプレートに前記複数の孔を配置するために用いられる最適化パラメータの前記現在の組を選択するプログラミング指示を備える。
【0013】
上述したコンピュータプログラム製品の実施形態の他の形態は、方法及びシステムに存在する。
【0014】
上記には、次の本発明の詳細な説明がよりよく理解されるように、本発明の一又は複数の実施形態の特徴及び技術的利点をむしろ一般的に概説した。以下に、本発明の特許請求の範囲の主題を形成する本発明の他の特徴及び利点について説明する。
【図面の簡単な説明】
【0015】
本発明は、下記の詳細な説明を下記図面と併せて考慮すると、よりよく理解されよう。【図1A】Ｘでの移動の補正可能な配向を示す図である。
【図1B】Ｙでの移動の補正可能な配向を示す図である。
【図1C】回転（θ）の補正可能な配向を示す図である。
【図1D】Ｘでの倍率の補正可能な配向を示す図である。
【図1E】Ｙでの倍率の補正可能な配向を示す図である。
【図1F】直交度（γ）の補正可能な配向を示す図である。
【図1G】Ｘでの台形の補正可能な配向を示す図である。
【図1H】Ｙでの台形の補正可能な配向を示す図である。
【図2】本発明の実施形態に係る、３００ｍｍウェハ上の複数のフィールドの配列のデュアルインプリントフィールドペアを示す図である。
【図3】本発明の実施形態に係る、テンプレートの縁部の補正力印加と、各フィールドの隅部に位置する配向マークを用いた誤差の計測を示す図である。
【図4】本発明の実施形態に係る、Ｙｉｎ法の性能を評価するコンピュータシミュレーションの結果を示す表Ｔａｂｌｅ１である。
【図5A】本発明の実施形態に係る、一のフィールドに適用されたシングルフィールドインプリントに対するＸでの倍率の補正可能な配向を示す図である。
【図5B】本発明の実施形態に係る、一のフィールドに適用されたデュアルフィールドインプリントに対する回転の補正可能な配向を示す図である。
【図5C】本発明の実施形態に係る、一のフィールドに適用されたクワッドフィールドインプリントに対する直交度（γ）の補正可能な配向を示す図である。
【図6】本発明の実施形態に係る、項ｋ１がＸでの移動に対応する１次誤差を表すことを示す図である。
【図7】本発明の実施形態に係る、項ｋ２がＹでの移動に対応する１次誤差を表すことを示す図である。
【図8】本発明の実施形態に係る、項ｋ３がＸでの倍率に対応する１次誤差を表すことを示す図である。
【図9】本発明の実施形態に係る、項ｋ４がＹでの倍率に対応する１次誤差を表すことを示す図である。
【図10】本発明の実施形態に係る、項ｋ５が直交度に対応する１次誤差を表すことを示す図である。
【図11】本発明の実施形態に係る、項ｋ６が回転に対応する１次誤差を表すことを示す図である。
【図12】本発明の実施形態に係る、１次誤差が減少した後の例示的誤差状態を示す図である。
【図13】本発明の実施形態に係る、例示的な高次誤差項を示す図である。
【図14】本発明の実施形態に係る、例示的な高次誤差項を示す図である。
【図15】本発明の実施形態に係る、例示的な高次誤差項を示す図である。
【図16】本発明の実施形態に係る、例示的な高次誤差項を示す図である。
【図17】本発明の実施形態に係る、テンプレート上の注意深く選択された位置で複数の孔を加工することによりフィールド間結合を減少させることを示す図である。
【図18】本発明を実施するハードウェア環境の代表である演算装置のハードウェア構成における本発明の実施形態を示す図である。
【図19】本発明の実施形態に係る、テンプレートにおける複数の孔の最適位置を特定する方法を示すフローチャートである。
【図20】本発明の実施形態に係る、トポロジー及び力位置最適化テンプレートのジオメトリを示す図である。
【図21】本発明の実施形態に係る、テンプレートが、デュアルフィールドオーバーレイ用のＹｉｎの均一固体テンプレートよりも格段に良好に機能することを示す表Ｔａｂｌｅ２である。
【図22A】本発明の実施形態に係る、例示的なデュアルフィールド構成と、下に配置された複数のサーマルアクチュエータ（加熱器／冷却器）とを含むウェハを備えた３００ｍｍウェハシステムを示す図である。
【図22B】本発明の実施形態に係る、例示的なデュアルフィールド構成と、下に配置された複数のサーマルアクチュエータ（加熱器／冷却器）とを含むウェハを備えた３００ｍｍウェハシステムを示す図である。
【図23】本発明の実施形態に係る、ウェハ熱作動法の性能を評価するコンピュータシミュレーションの結果を示す表Ｔａｂｌｅ３である。
【図24】本発明の実施形態に係る、デュアル及びクワッドフィールドの事例についてガンマ及びシータ誤差に対するハイブリッド作動スキームのシミュレーションされた性能を示す表Ｔａｂｌｅ４である。
【図25】本発明の実施形態に係る、ハイブリッド作動を用いるサブ５ｎｍ最終オーバーレイの初期誤差限界を示す表Ｔａｂｌｅ５である。
【図26】本発明の実施形態に係る、ガス背圧によるウェハの反りを防止するための小型真空ポケットを用いる例示的なチャックを示す図である。
【発明を実施するための形態】
【0016】
以下に、ジェット・アンド・フラッシュ・インプリントリソグラフィ（Ｊ−ＦＩＬ）のスループット改善と併せて本発明について説明するが、本発明の原理は、ショットイメージ配置を改善させるフォトリソグラフィスキャナで用いられてよい。当業者は、本発明の原理をそのような実施に応用することができるであろう。更に、本発明の原理をそのような実施に応用する実施形態は、本発明の範囲に含まれる。
【0017】
背景技術で記載したように、ウェハの各フィールドは、ウェハレベルグリッド誤差とともに、フィールド内オーバーレイ誤差を有する可能性がある。マルチフィールドテンプレートでは、これらの誤差成分の全てを独立して減少させることは現在困難であり、従って、マルチフィールドオーバーレイには課題となっている。
【0018】
本発明の原理は、マルチフィールドサブ５ｎｍオーバーレイ向けの技術を提供する。これは、ＣＭＯＳに対するＪ−ＦＩＬのスループットを実質的に改善させうる。本発明の原理は、ウェハオーバーレイの全てに適用されるが、デュアルフィールドとクワッドフィールドに絞って本発明を説明する。例示的デュアルフィールド構成を図２に示す。
【0019】
図２は、本発明の実施形態に係る、３００ｍｍウェハ２００上の複数のフィールド２０２の配列のデュアルインプリントフィールド２０１Ａ、２０１Ｂのペアを示す図である。フィールド２０１Ａ、２０１Ｂは、まとめて複数のフィールド２０１、又は個々に一のフィールド２０１と称されてよい。一の実施形態では、フィールド２０１等であるフィールド２０２は、同時に多数の位置でインプリントするリソグラフィフィールドである。このような構成では、ウェハフィールド２０２の２／３近くを、二つずつインプリントでき、よって約１．５ｘの総スループットゲインが得られ、その結果リソグラフィ費用が減少する。
【0020】
テンプレート作動を用いるデュアルフィールドオーバーレイは、ここにそのまま参照として組み込まれたＢ．Ａ．Ｙｉｎにより先に提案されている（B.A. Yin, “Dual Field Nano Precision Overlay,” Master’s Thesis, 2010, pp. 1-40）。Ｙｉｎ法は、Ｃｈｅｒａｌａのシングルフィールドオーバーレイ技術のデュアルフィールドテンプレートへの拡張である（以下に説明）。特に、Ｃｈｅｒａｌａの技術と同様に、本発明の実施形態に係る図３に示すように、補正力３０１Ａ、３０１Ｂは、テンプレート３０２の縁部に印加され、各フィールドの隅部に位置する配向マークを用いて誤差が計測される。
【0021】
図３を参照すると、図３は、対応のデュアルフィールド２０１Ａ、２０１Ｂを備えた標準１７０２５テンプレート３０２を示す図である。図示された二つのフィールド２０１Ａ、２０１Ｂは、Ｙｉｎのデュアルフィールド構成である。力の印加位置は、テンプレート３０２の縁部で矢印により示す。
【0022】
国際半導体技術ロードマップ（ＩＴＲＳ）は、２０１７年に関してＤＲＡＭオーバーレイ要件は４．０ｎｍ、３シグマであろうと予想している。Ｙｉｎ法は、簡易ではあるが、サブ５ｎｍデュアルフィールドオーバーレイには十分ではない。Ｔａｂｌｅ１は、図４に示すように、本発明の実施形態に係るＹｉｎ法の性能を評価するコンピュータシミュレーションの結果を示す表である。図４に示すように、考慮される誤差の事例の最終オーバーレイは、全ての誤差の事例について５ｎｍ未満であることが分かる。
【0023】
ここで、シミュレーションではテンプレート上に引張力が可能である。しかしながら、テンプレートを押したり引いたりできる倍率／スケール制御システム（ＭＳＣＳ）の構築が困難であるため、これは実際のテンプレートでは不可能である。この問題は、テンプレートをパターン化しながら（正の倍率誤差は、引張力の効果に匹敵）、一定の正の倍率型誤差を意図的に導入することにより解決できる。
【0024】
ここで更に、ここで用いられるデュアルフィールドは、先に説明された例示的なデュアルフィールドと同じである。クワッドフィールド構成は、図５Ｃに示すように、デュアルフィールド構成の二つのフィールドによって規定される長方形の四つの隅部に配置された四つのフィールドを有する。
【0025】
図５Ａから図５Ｃを参照すると、図５Ａは、本発明の実施形態に係る、一つのフィールド５０１に適用されたシングルフィールドインプリントに対するＸでの倍率の補正可能な配向を示す図である。図５Ｂは、本発明の実施形態に係る、一つのフィールド５０１に適用されたデュアルフィールドインプリントに対する回転の補正可能な配向を示す図である。図５Ｃは、本発明の実施形態に係る、一つのフィールド５０１に適用されたクワッドフィールドインプリントに対する直交度（γ）の補正可能な配向を示す図である。
【0026】
一の実施形態では、全てのテンプレート構成に対して、複数のフィールド（パターン化領域）は隆起領域上にあり、非フィールド領域の全ては凹んでいると仮定する。このような凹部の詳細は、ここにそのまま参照として組み込まれた米国特許第７，７２７，４５３号明細書に示される。特に、米国特許第７，７２７，４５３号明細書では、間隙ｈ２（図１５参照）は凹部領域と基板との間で規定され、間隙ｈ１（図１５参照）はフィールド（パターン化領域）と基板との間で規定される。また、ｈ１は実質的にｈ２よりも低い。これにより、硬化性液体の細管ベース抑制が可能となり、よって硬化性液体は、パターン化領域で実質的に重ねられたままになるように制限される。本発明では、正確な液体閉じ込めにより、図５Ｂ及び図５Ｃに示すマルチプル分割フィールドのパターニングが可能であり、先にパターン化されたフィールドと干渉せずに、その後の非パターン化フィールドのパターニングも可能である。
【0027】
マルチプルフィールドのオーバーレイ誤差減少に加えて、本発明は、トポロジー最適化技術、テンプレート力作動、及びシングルフィールド及びマルチプルフィールドにおける高次オーバーレイ減少を含む、オーバーレイ誤差を改善するウェハ熱作動スキーム、を用いることもできる。シングルフィールドの高次減少の考えは、下記に挙げられた３つの特徴のうちの一つ以上の特徴を用いるフォトリソグラフィにも適用できる。
【0028】
一のフィールドにおける一般的なオーバーレイ状態は、次の方程式を用いて説明できる。
【0029】
【数1】
【0030】
但し、ｄｘ及びｄｙはフィールド上の任意の点（ｘ，ｙ）の直交変形状態を表す。展開式の係数は、特異な変形成分を表す。即ち、項ｋ１からｋ６は１次誤差を表す。ｋ１及びｋ２は、本発明の実施形態に係る、図６及び図７に示すようなＸ及びＹでの移動に夫々対応する。ｋ３及びｋ４は、本発明の実施形態に係る、図８及び図９に示すようなＸ及びＹでの倍率に夫々対応する。ｋ５及びｋ６は、本発明の実施形態に係る、図１０及び図１１に示すような直交度及び回転に夫々等しい。
【0031】
第１項は、通常、オーバーレイ誤差の大部分を構成する。しかしながら、最先端のオーバーレイ制御では、高次誤差も補正される必要がある。図１２は、本発明の実施形態に係る、１次誤差が減少した後の例示的誤差状態を示す図である。図１３から図１６は、本発明の実施形態に係る、例示的な高次誤差項を示す図である。
【0032】
一の実施形態では、下記特徴のうちの、一又は複数の特徴の能力を最適化することにより、高次オーバーレイ減少が更に高められる。●ウェハ−熱作動を用いるウェハ側からのオーバーレイの補正、
●選択的に機械加工された位置を有するテンプレートのトポロジーの最適化、及び
●ウェハ―熱及びテンプレート作動技術の結合により、著しく改善されたシングル及びマルチプルフィールドオーバーレイ性能を達成。
【0033】
Ｙｉｎ法で用いられるような均一固体テンプレートでは、二つのフィールド間に多くの機械的結合がある。従って、シングルフィールドに対してサブ１ｎｍオーバーレイを作成できる方法と同じ方法では、デュアルフィールドの場合には類似のオーバーレイを作成できない。なぜなら、一のフィールドでの誤差減少が、他のフィールドでの誤差を引き起こすからである。しかしながら、フィールド間結合は、本発明の実施形態に係る図１７に示すような、テンプレート３０２上で注意深く選択された位置に孔１７０１を機械加工することにより減少できる。加えて、テンプレート補正力の位置は、ここにそのまま参照として組み込まれた下記の方法（１）から（３）のうちの一つの方法を用いて更に性能を改善するように最適化できる。即ち、（１）Bendsoe et al., “Topology Optimization - Theory, Methods and Applications,” Springer-Verlag Berlin Heidelberg, 2003、（２）Tai et al., “Multiobjective Topology Optimization using a Genetic Algorithm and a Morphological Representation of Geometry,” 6th World Congress of Structural and Multidisciplinary Optimization, Rio de Janeiro, 30 May - 03 June 2005, Brazil、（３）Jakiela et al., “Continuum Structural Topology Design with Genetic Algorithms,” Comput. Methods Appl. Mech. Engrg., Vol. 186, 2000, pp. 339-356。
【0034】
上述のように、フィールド間結合は、テンプレート３０２上で注意深く選択された位置に孔１７０１を機械加工することにより減少でき、よってマルチプルリソグラフィフィールド２０１で同時にオーバーレイ制御（例えば、Ｘ及びＹでの移動誤差の減少、Ｘ及びＹでの倍率誤差の減少、直交度誤差の減少、角度誤差の減少、及びオーバーレイの高次誤差の減少）が可能となる。これらの孔１７０１がテンプレート３０２のどこに作成されるべきかについては明らかではない。その結果、トポロジー最適化アルゴリズム（以下に説明）は、孔１７０１の最適位置を特定するために用いられる。特に、トポロジー最適化アルゴリズムは、結果として生じる配置が所定の性能目標を満たすように、所与の負荷や境界条件に対して、所与の設計空間内で材料配置を最適化する。
【0035】
一の実施形態では、トポロジー最適化アルゴリズムは、以下に説明するコンピューティングシステムを介して実施されてよい。
【0036】
ここで図面を詳細に参照すると、図１８は、本発明を実施するハードウェア環境の代表である演算装置１８００のハードウェア構成における本発明の実施形態を示す図である。計算装置１８００は、複数の孔１７０１（図１７）の最適位置を特定する能力を有して構成された任意の種類の計算装置（例えば、ポータブルコンピューティングユニット、携帯情報端末（ＰＤＡ）、スマートフォン、ラップトップコンピュータ、携帯電話、ナビゲーション装置、ゲーム機、デスクトップコンピュータシステム、ワークステーション、インターネット家電等）であってよい。図１８を参照すると、演算装置１８００は、システムバス１８０２によりその他の各種の構成要素に連結されたプロセッサ１８０１を有してよい。オペレーティングシステム１８０３は、プロセッサ１８０１上で実行されてよく、図１８の各種構成要素の機能を制御し、調整する。本発明の原理に係るアプリケーション１８０４は、オペレーティングシステム１８０３と併せて実行されてよく、オペレーティングシステム１８０３にコールを与える。コールは、アプリケーション１８０４により実行されるべき各種の機能又はサービスを実施する。アプリケーション１８０４は、例えば、以下に更に説明される複数の孔１７０１の最適位置を特定するアプリケーションを含んでよい。
【0037】
図１８を再び参照すると、読み出し専用メモリ（ＲＯＭ）１８０５は、システムバス１８０２に連結されていてよく、演算装置１８００のある基本機能を制御する基本入出力システム（ＢＩＯＳ）を含んでよい。ランダムアクセスメモリ（ＲＡＭ）１８０６及びディスクアダプタ１８０７も、システムバス１８０２に連結されていてよい。尚、オペレーティングシステム１８０３及びアプリケーション１８０５を含むソフトウェア構成要素は、演算装置１８００の実行メインメモリであるＲＡＭ１８０６へロードされてよい。ディスクアダプタ１８０７は、ディスクユニット１８０８、例えばディスクドライブと通信するＩＤＥ（Integrated Drive Electronics）アダプタであってよい。尚、複数の孔１７０１の最適位置を特定するプログラムは、ディスクユニット１８０８又はアプリケーション１８０４内に常駐してよい。
【0038】
演算装置１８００は、バス１８０２に連結された通信アダプタ１８０９を更に含んでよい。通信アダプタ１８０９は、バス１８０２を外部ネットワークに相互接続してよく、よって、演算装置１８００はその他のデバイスと通信可能となる。
【0039】
複数のＩ／Ｏデバイスも、ユーザインターフェースアダプタ１８１０及びディスプレイアダプタ１８１１を介して演算装置１８００に接続されてもよい。キーボード１８１２、マウス１８１３、及びスピーカ１８１４の全ては、ユーザインターフェースアダプタ１８１０を介してバス１８０２に相互接続されてよい。ディスプレイモニタ１８１５は、ディスプレイアダプタ１８１１によりシステムバス１８０２に接続されてよい。このように、ユーザは、キーボード１８１２又はマウス１８１３を介して演算装置１８００に入力可能であり、ディスプレイ１８１５又はスピーカ１８１４を介して演算装置１８００からの出力を受信可能である。タッチスクリーン能力を有するディスプレイ１８１５や仮想キーボードであるキーボード１８１２等の、図１８に図示されていないその他の入力機構が、演算装置１８００にデータを入力するために用いられてよい。図１８の演算装置１８００は、図１８に示した要素の範囲に制限されず、図１８に示したよりも少ない又は多い要素を含んでよい。
【0040】
本発明は、システム、方法、及び／又はコンピュータプログラム製品であってよい。コンピュータプログラム製品は、プロセッサに本発明の複数の態様を実行させるコンピュータ読み取り可能プログラム命令を有する、コンピュータ読み取り可能記憶媒体（又は複数媒体）を含んでよい。
【0041】
コンピュータ読み取り可能記憶媒体は、命令実行装置による使用命令を保持且つ格納する有形のデバイスであってよい。コンピュータ読み取り可能記憶媒体は、例えば、電子記憶装置、磁気記憶装置、光学記憶装置、電磁記憶装置、半導体記憶装置、又はこれらの任意の適切な組み合わせであってよいが、これらに限定されない。完全に網羅しているわけではないが、コンピュータ読み取り可能記憶媒体の更に詳細な例は、下記を含む。即ち、ポータブルコンピュータディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ又はフラッシュメモリ）、スタティックＲＡＭ（ＳＲＡＭ）、ポータブルコンパクトディスクＲＯＭ（ＣＤ−ＲＯＭ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、メモリスティック、フロッピーディスク、命令が記録されたグルーブの隆起構造体又はパンチカード等の機械的に符号化されたデバイス、並びにこれらの任意の適切な組み合わせである。ここで用いられるコンピュータ読み取り可能記憶媒体は、ラジオ波又はその他の自由に伝播する電磁波、導波管又は他の伝送媒体を介して伝播する電磁波（例えば、光ファイバケーブルを介して伝播する光パルス）、又はワイヤを介して伝送される電気信号等の、一時的な信号それ自体として解釈されるべきではない。
【0042】
ここで説明されたコンピュータ読み取り可能プログラム命令は、コンピュータ読み取り可能記憶媒体から夫々の演算／処理装置へダウンロードできる。或いは、例えばインターネット、ローカルエリアネットワーク、広域ネットワーク、及び／又は無線ネットワークであるネットワークを介して外部のコンピュータ又は外部の記憶媒体へダウンロードできる。ネットワークは、銅の伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイコンピュータ及び／又はエッジサーバを備えてよい。各演算／処理装置のネットワークアダプタカード又はネットワークインターフェースは、ネットワークからコンピュータ読み取り可能プログラム命令を受信し、夫々の演算／処理装置内のコンピュータ読み取り可能記憶媒体に記憶させるためにコンピュータ読み取り可能プログラム命令を転送する。
【0043】
本発明の動作を実行するコンピュータ読み取り可能プログラム命令は、アセンブリ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、或いはＳｍａｌｌｔａｌｋ、Ｃ＋＋等のオブジェクト指向プログラミング言語や、「Ｃ」プログラミング言語又は類似のプログラミング言語等の従来の手続型プログラミング言語を含む、一又は複数のプログラミング言語の任意の組み合わせで作成されたソースコード又はオブジェクトコードであってよい。コンピュータ読み取り可能プログラム命令は、ユーザのコンピュータ上で完全に実行されてよく、スタンドアローンソフトウェアパッケージとしてユーザのコンピュータ上で部分的に実行されてよく、ユーザのコンピュータ上で部分的に且つリモートコンピュータ上で部分的に実行されてよく、或いはリモートコンピュータ又はサーバ上で完全に実行されてよい。後者の場合には、リモートコンピュータは、ローカルエリアネットワーク（ＬＡＮ）又は広域ネットワーク（ＷＡＮ）を含む任意の種類のネットワークを介してユーザコンピュータに接続されてよい。或いは、接続は、外部コンピュータに対して（例えば、インターネットサービスプロバイダを用いてインターネットを介して）なされてよい。ある実施形態では、例えばプログラマブルロジック回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、又はプログラマブルロジックアレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行するために、コンピュータ読み取り可能プログラム命令の状態情報を用いて電子回路を個人用設定とすることで、コンピュータ読み取り可能プログラム命令を実行してよい。
【0044】
本発明の複数の態様は、本発明の実施形態に係る方法、装置（システム）、及びコンピュータプログラム製品のフローチャート図示及び／又はブロック図を参照して、ここに説明される。フローチャート図示及び／又はブロック図の各ブロックや、フローチャート図示及び／又はブロック図のブロックの組み合わせは、コンピュータ読み取り可能プログラム命令によって実施できることは理解されよう。
【0045】
これらのコンピュータ読み取り可能プログラム命令は、機械を製造するために、汎用コンピュータ、専用コンピュータ、又はその他のプログラマブルデータ処理装置のプロセッサに提供されてよい。結果として、これらのコンピュータ又はその他のプログラマブルデータ処理装置のプロセッサを介して実行される命令が、フローチャート及び／又はブロック図の一又は複数のブロックで特定される機能／行為を実施する手段を作成する。これらのコンピュータ読み取り可能プログラム命令は、命令が記憶されたコンピュータ読み取り可能記憶媒体が、フローチャート及び／又はブロック図の一又は複数のブロックで特定される機能／行為の態様を実施する命令を含む製造物品を含むように、コンピュータ、プログラマブルデータ処理装置、及び／又はその他の装置に特定の方法で機能するに命令するコンピュータ読み取り可能記憶媒体に記憶されてもよい。
【0046】
コンピュータ読み取り可能プログラム命令は、コンピュータ、その他のプログラマブルデータ処理装置、又はその他の装置上で実行する命令が、フローチャート及び／又はブロック図の一又は複数のブロックで特定される機能／行為の態様を実施するように、コンピュータ、その他のプログラマブルデータ処理装置、又はその他の装置にロードされ、一連の動作ステップがコンピュータ、その他のプログラマブルデータ処理装置、又はその他の装置上で実行されてコンピュータ実施工程を作成してもよい。
【0047】
図面のフローチャート及びブロック図は、本発明の各種実施形態に係るシステム、方法、コンピュータプログラム製品の可能な実施におけるアーキテクチャ、機能性及び動作を示す。この点について、フローチャート又はブロック図の各ブロックは、特定された（一又は複数の）論理機能を実施する一又は複数の実行可能命令を含む、一部の命令、セグメント、又はモジュールを表してよい。他の実施においては、ブロックに記入された機能は、図に記入された順序から外れて生じてよい。例えば、連続して示された二のブロックは、実際には、ほぼ同時に実行されてよく、或いは、これらのブロックは、関係する機能性に応じて、時には逆の順序で実行されてよい。尚、ブロック図及び／又はフローチャート図示の各ブロックや、ブロック図及び／又はフローチャート図示のブロックの任意の組み合わせは、特定された機能又は行為を実行、或いは特殊用途ハードウェアおよびコンピュータ命令の組み合わせを実施する特殊用途ハードウェアベースシステムにより実施できる。
【0048】
上述のように、トポロジー最適化アルゴリズムは、図１９に関連して以下に説明するように、複数の孔１７０１の最適位置を特定するために用いられる。
【0050】
特に、トポロジー最適化アルゴリズムは、結果として生じる配置が所定の性能目標を満たすように、所与の負荷や境界条件に対して、所与の設計空間内で材料配置を最適化する。
【0051】
図３、図４、図５Ａ−図５Ｃ、及び図１７及び図１８と併せて図１９を参照すると、ステップ１９０１において、演算装置１８００は、テンプレート密度行列や補正力位置等の、最適化パラメータの初期母集団（population）を受信する。
【0052】
ステップ１９０２において、演算装置１８００は、最適化パラメータの現在の組（set）に対してテンプレート３０２のコンプライアンス行列を算出する。
【0053】
テンプレート作動及び残余誤差算出のためのコンプライアンス行列を参照すると、即部に印加された力に起因するテンプレートの一般的な変形状態は、ナビエ・コーシー方程式（Navier-Cauchy equations）を用いて求められる。
【0054】
【数2】
【0055】
但し、uバーは変形フィールド、Fは体積力（body force）、νはポアソン比、はせん断弾性率である。これはuバーで線形であるので、格子点でのテンプレート変形は次式によってより簡単に記載できる。
【0056】
【数3】
【0057】
但し、{Ftemplate}は、テンプレート側部に印加された力のベクトルであり、{δ}はグリッド格子点でのテンプレート変形のベクトルであり、Cはテンプレートコンプライアンス行列である。{Ftemplate}の３力成分は、テンプレートの静的平衡を保持するために用いられなければならない。これらの３力成分は、残りの力成分に線形従属するであろう。{Ftemplate}は独立した力の組み合わせという点で以下のように表すことができる。
【0058】
【数4】
【0059】
但し、noFはテンプレート補正力の総数であり、αnoFx1は力{FNtemplate}noFx(noF-3)の基底集合の作動度合のベクトルである。テンプレート補正力は、以下となる。
【0060】
【数5】
【0061】
C*{FNtemplate}（ここでCtemplateとして称される）は、基準力の組み合わせユニット作動に対して一般的な板の変形方程式を解き、結果として生じる変形ベクトルを集めて行列とすることにより求められる。{δ}を最適に補正するために必要な{Ftemplate}は、最大残余オーバーレイ誤差を最小にするための最適化問題を解くことにより求められる。
【0062】
【数6】
【0063】
但し、wはＸ及びＹでの最大残余オーバーレイ誤差であり、FLは制限圧縮／引張力である。これは、線形計画問題であり、一般的に入手可能な数理計画ソフトウェアを用いて解くことができる。
【0064】
ウェハ熱作動及び残余誤差算出のためのコンプライアンス行列を参照すると、ウェハ熱作動は、一次方程式でも記載できる。
【0065】
【数7】
【0066】
但し、{T}はサーマルアクチュエータに印加される温度の集合（基準温度２９８Ｋに関連）であり、{δ}は格子点でのウェハ変形のベクトルであり、Cthermalは熱コンプライアンス行列である。テンプレート作動と同様に、{δ}を最適に補正するために必要な{T}は、最大残余オーバーレイ誤差を最小にするための最適化問題を解くことにより求められる。
【0067】
【数8】
【0068】
ステップ１９０３において、演算装置１８００は、コンプライアンス行列を用いて、複数の誤差の事例（例えば、Ｘ及びＹでの移動誤差、Ｘ及びＹでの倍率誤差、直交度誤差、角度誤差、オーバーレイでの高次誤差）の夫々に対して残余誤差を決定する。
【0069】
ステップ１９０４において、演算装置１８００は、決定された残余誤差のうち最大残余誤差を識別する。
【0070】
ステップ１９０５において、演算装置１８００により、最大残余誤差が収束するか、又は反復数が閾値を超えるかに関して決定される。但し、そのような閾値はユーザが選択できる。最大残余誤差の収束に関して、収束を規定するために使用できる基準は多数ある。一の共通基準は、目的関数における分数変化率である。分数変化率が所定の値より低くなると、収束が達成されたといえる。
【0071】
最大残余誤差が収束した、又は反復数が閾値を超えた場合には、テンプレート密度行列や補正力位置等の最適化パラメータの母集団が最適化される。この結果、演算装置１８００は、ステップ１９０６において、テンプレート３０２に複数の孔１７０１を配置する為に用いられるそのような最適化パラメータの母集団を選択する。
【0072】
しかしながら、最大残余誤差が収束していない、又は反復数が閾値を超えていな場合には、ステップ１９０７において、演算装置１８００は、テンプレート密度行列や補正直位置等の、最適化パラメータの母集団を選択、再結合、及び変異させる。その後、テンプレート３０２のコンプライアンス行列が、最適化パラメータの新たな組に対して算出される。
【0073】
一の実施形態では、方法１９００のアルゴリズムは、テンプレート３０２の平面応力有限要素分析の頃に構築される。テンプレート３０２は、境界力に係る位置ずれが算出するために、先ずメッシュにかけられる。任意のトポロジーを表すため、密度係数「」は、各メッシュ要素に関連する。は、その要素での材料の有無に対応して、１又は０であってよい（計算上の問題を避けるために、小さい数が通常０の代わりに用いられる）。テンプレート３０２近くの力の印加点を特定するために、幾何学パラメータが４つ選択される。メッシュ状態、行列、及び補正力位置（及び大きさ）を与えると、有限要素の解が得られる。テンプレートコンプライアンス行列（Ctemplate）は、有限要素の解を全ての基準力の組み合わせについて求めることにより得られる。その後、最大残余オーバーレイ誤差が、上記のように得られる。これは、目的関数の出力である。この出力を最小にするために用いられる最適化手順は、遺伝的アルゴリズム（ＧＡと称する）である。ＧＡを選択する理由は、一次関数の計算のみを必要とするからであり、連続的でも微分可能でもないここでの目的関数に非常に適している。一の実施形態では、Matlab（登録商標）のＧＡツールボックスが、実際の実施に用いられる。
【0074】
図２０は、本発明の実施形態に係る、トポロジー及び力位置最適化テンプレートのジオメトリを示す図である。
【0075】
図２０を参照すると、複数の領域２００１は、テンプレート３０２が機械加工される必要がある場所である。領域２０１Ａ及び２０１Ｂは、二つのフィールドの位置を示す。更に、複数のマーク２００２は、力の印加点である。
【0076】
図２０に示すように、一の実施形態では、テンプレート３０２の１／４のみが、トポロジー最適化に用いられる。これは、必要計算量を減らして最適化テンプレートの鏡面対称性を加えるために行われる。
【0077】
本発明の実施形態に係る図２１のＴａｂｌｅ２に示すように、テンプレート３０２は、デュアルフィールドオーバーレイに対して、Ｙｉｎの均一固体テンプレートよりも格段に良好に機能することが分かる。
【0078】
開示されたアルゴリズムに関して留意すべき一態様は、特異なＪ−ＦＩＬアプリケーションに存在する可能性のある新たな制約を容易に含めうる点である。例えば、シータ誤差専用の最適化テンプレートを得るかもしれず、利用可能な最適化領域をテンプレート中心の交差部に変えるかもしれない。
【0079】
テンプレート３０２の作動によるオーバーレイ制御に加え、本発明は、ウェハ熱作動を介してオーバーレイを制御してよい。一の実施形態では、ウェハ２２０１（図２２Ａ及び図２２Ｂ）は、結果として生じる熱膨張や熱収縮がオーバーレイ減少をもたらす（Ｘ及びＹでの移動誤差、Ｘ及びＹでの倍率誤差、直交度誤差、角度誤差、オーバーレイでの高次誤差等の誤差を減らす）ように、マルチプルスポットにおいて制御された様式で加熱・冷却される。図２２Ａ及び図２２Ｂは、本発明の実施形態に係る、例示的なデュアルフィールド構成２０１Ａ及び２０１Ｂと、下に配置された複数のサーマルアクチュエータ（加熱器／冷却器）とを含むウェハ２２０１を備えた３００ｍｍウェハシステム２２００を示す図である。
【0080】
図２２Ａ及び図２２Ｂを参照すると、一の実施形態では、加熱／冷却要素２２０２、２２０３の６×８（例示）グリッドは、夫々、各フィールド２０１Ａ、２０１Ｂの下に配置される。一の実施形態では、加熱／冷却要素２２０２、２２０３は、ペルチェ効果で動作する。一の実施形態では、ウェハ２２０１の残りは、室温（例えば、２９８ケルビン）で保持される。
【0081】
図２３のＴａｂｌｅ３は、本発明の実施形態に係る、ウェハ熱作動法の性能を評価するコンピュータシミュレーションの結果を示す表である。
【0082】
サーマルアクチュエータは領域的に分配されているので、一般に、フィールド２０１当たりの作動自由度はより高くできる。これは、サーマルアクチュエータが局所的な等方性膨張／収縮源であるという事実ととともに、倍率及び移動型誤差を非常に良好に減少できることを意味する。また、オーバーレイ制御は、フィールド数が増加しても悪化しない。よって、ある状況での誤差が主に倍率及び移動要素を含んでいても、ウェハ熱作動は、デュアルフィールド、クワッドフィールド、更にはウェハオーバーレイの全てに対して効果的な解決法である。しかしながら、熱作動の等方性の理由により、サーマルアクチュエータを用いるだけでは、シータ及びガンマ誤差は減少しない可能性がある。
【0083】
熱作動及びテンプレート作動技術は、線形に結合されてよい（「ハイブリッド作動スキーム」）。図２４のＴａｂｌｅ４は、本発明の実施形態に係る、デュアル及びクワッドフィールドの事例についてガンマ及びシータ誤差に対するハイブリッド作動スキームのシミュレーションされた性能を示す表である。Ｔａｂｌｅ４の結果に対して、テンプレート３０２はトポロジー最適化がなされていない。
【0084】
ハイブリッド作動スキームを用いることで、サブ５ｎｍデュアル及びクワッドオーバーレイが可能であることが分かる。
【0085】
ハイブリッド作動を用いたサブ５ｎｍ最終オーバーレイへの初期誤差限界に関して、Ｔａｂｌｅ２から４（夫々、図２１、図２３、図２４を参照）では、作動性能は、６つの初期誤差の事例に対して評価されており、多数のフィールドのうち、一のフィールドのみがこの誤差を有している。これは、他のフィールドに影響を与えずに、一のフィールドにおいてオーバーレイ誤差を独立して減少させる際、作動スキームが如何に良好に機能するかを評価するのに理想的である。しかしながら、実際のリソグラフィツールでは、複数のフィールドは、多数のフィールドにおける各フィールド上に複数種類の初期誤差を有する可能性がある。誤差限界は、デュアル及びクワッドフィールドオーバーレイの両方に対して導出され、これにより、図２５のＴａｂｌｅ５に示すようなハイブリッド作動を用いるサブ５ｎｍ残余オーバーレイが保証される。図２５のＴａｂｌｅ５は、本発明の実施形態に係る、ハイブリッド作動を用いるサブ５ｎｍ最終オーバーレイの初期誤差限界を示す表である。作動性能は、二つのフィールド／四つのフィールドのいずれかにかかるＴａｂｌｅ５に示す誤差事例の全ての組み合わせについて試験された。これらは、テンプレート製作中の有用なガイドラインとして役立つだろう。
【0086】
熱オーバーレイ制御用チャックの設計における重要な因子は、温度設定時間である。設定時間を高くすると、スループットを妥協させてしまい、これは、高スループットがマルチフィールドオーバーレイの全目標であるので、望ましくない。温度設定時間は、チャック及びウェハの熱伝導度や厚み、ウェハ−チャック接触抵抗、及びチャック−加熱器接触抵抗に依存する。
【0087】
半導体産業においてウェハチャックを作成するのに一般的な材料は、炭化けい素（ＳｉＣ）である。ＳｉＣはシリコンよりも表面粗さが格段に高いため、これら両者間の熱接触は良くない。従って、レギュラーピン型ＳｉＣチャックは、ウェハ−ピン接触抵抗が高いため、ここでは理想的ではない。
【0088】
一の考えうる解決方法は、チャックとウェハとの間の空間をヘリウム等の軽ガスで充填したチャックを用いることである。軽ガスは、ガス伝導を用いて熱接触を向上させる。しかしながら、背圧が高くなると、ある領域ではウェハがピンとの接触を失い始めるため、熱伝達の均一性の問題が引き起こされよう。この結果、チャックは、本発明の実施形態に係る、図２６に示すガス背圧によるウェハの反りを防止するための小型真空ポケットを用いてよい。図２６を参照すると、チャック２６００は、シール２６０２に囲まれた、ヘリウム等の軽ガス２６０１で充填される。チャック２６００は、環状ピンの形態の真空ポケット２６０３の配列を用いる。これらのピンは、ウェハとウェハチャック２６００との間の空間がガス充填される際でも、ウェハチャック２６００に対して確実にウェハを保持する。このような設計は、ウェハの反りを防止しながら、同時に、ガス伝導を用いてウェハとチャック２６００との間の熱伝導度を向上させる。
【0089】
本発明の各種実施形態の説明は、例示の目的のために提示されたが、開示された実施形態に包括又は限定されるものではない。説明された実施形態の範囲や思想から逸脱することなく多くの変形や変更が当業者には明らかであろう。ここで用いられた文言は、実施形態の原理、実地応用、又は市場での技術を越えた技術改善を最良に説明するために、又は当業者がここで開示した実施形態を理解できるように選択された。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【外国語明細書】
【発明の名称】MULTI-FIELD OVERLAY CONTROL IN JET AND FLASH IMPRINT LITHOGRAPHY GOVERNMENT INTERESTS
【技術分野】
This invention was made with government support under Grant No. EEC1160494 awarded by the National Science Foundation. The U.S. government has certain rights in the invention.
The present invention relates generally to imprint lithography, and more particularly to multi-field overlay control (e.g., sub-5nm) in Jet and Flash Imprint Lithography (J-FIL).
【背景技術】
Imprint lithography is ideally suited for sub-25nm patterning applications, with sub-3nm large area patterning demonstrated in research. It offers significant advantages over other lithography techniques, such as self-aligned double patterning (SADP) and directed self-assembly (DSA) in terms of cost and pattern complexity. Recent advances in defect and overlay control in Jet and Flash Imprint Lithography (J-FIL), a specific form of imprint lithography, have set-up J-FIL as a close contender to SADP for manufacturing cost-sensitive devices, such as advanced memory.
One of the ongoing issues with imprint lithography is lower throughput in comparison to photolithography (at least for CMOS devices). Throughput is governed mainly by the area over which overlay can be controlled. J-FIL uses a field size of 26 mm x 33 mm to enable mix and match with photolithography scanners. With current overlay techniques, J-FIL can pattern only a single such field in one imprint. This limits the throughput to about 20 wafers per hour.
For single field overlay in J-FIL, eight alignment correctibles are compensated as shown in Figures 1A-1H. Figure 1A illustrates the alignment correctible of the translation in X. Figure 1B illustrates the alignment correctible of the translation in Y. Figure 1C illustrates the alignment correctible of rotation (θ). Figure 1D illustrates the alignment correctible of the magnification in X. Figure 1E illustrates the alignment correctible of the magnification in Y. Figure 1F illustrates the alignment correctible of the orthogonality (γ). Figure 1G illustrates the alignment correctible of the trapezoid in X. Figure 1H illustrates the alignment correctible of the trapezoid in Y.
Alignment values are obtained at each corner of a field using alignment marks, and are linearly transformed into the eight alignment correctibles (translation, rotation, etc.). The rigid body errors - translation in X, Y and rotation are reduced by the wafer stage. The five scale/shape errors (X Y magnification, orthogonality, and X Y trapezoid) are reduced using the Magnification/Scale Control System (MSCS). Additional details can be found in the work of Cherala et al., "Nanoscale Magnification and Shape Control System for Precision Overlay in Jet and Flash Imprint Lithography," IEEE/ASME Transactions on Mechatronics, Vol. 20, No. 1, February 2015, pp. 122-132, which is hereby incorporated by reference herein in its entirety.
Unlike photolithography, J-FIL is not fundamentally limited by field size. In fact, whole wafer high resolution imprinting has been previously demonstrated for bit patterned media. But for large area CMOS applications, large area imprinting capability is not enough. It is also necessary to have large area overlay reduction capability, which includes reducing both inter-field (or wafer level grid errors) as well as intra-field overlay errors. In other words, each field in a wafer might have intra-field overlay errors as well as wafer level grid errors. It is currently difficult to independently reduce all of these error components in a multi-field template thereby presenting a challenge to multi-field overlay limiting J-FIL’s throughput for CMOS applications.
【発明の概要】
In one embodiment of the present invention, a template comprises multiple lithography fields for imprinting at multiple locations simultaneously. The template further comprises multiple holes machined in unpatterned regions to reduce inter-field mechanical coupling and permit overlay control over the multiple lithography fields simultaneously.
In another embodiment of the present invention, a wafer system comprises a wafer comprising an array of fields, where two or more fields of the array of fields are lithography fields for imprinting at multiple locations simultaneously. The wafer system further comprises a grid of heating/cooling elements underneath each of the two or more lithography fields causing thermal expansion and contraction resulting in overlay reduction.
In a further embodiment of the present invention, a wafer system for photolithography, comprises a grid of heating/cooling elements underneath a field being lithographed causing thermal expansion and contraction resulting in reduction of the following overlay errors: trapezoidal errors in X and Y, orthogonality errors and higher order errors.
In another embodiment of the present invention, a system comprises a template comprising multiple lithography fields for imprinting at multiple locations simultaneously. The template further comprises multiple holes machined in unpatterned regions to reduce inter-field mechanical coupling and permit overlay control over the multiple lithography fields simultaneously. The system further comprises a wafer system comprising a wafer comprising an array of fields, where two or more fields of the array of fields are lithography fields for imprinting at multiple locations simultaneously. The wafer system further comprises a grid of heating/cooling elements underneath each of the two or more lithography fields causing thermal expansion and contraction resulting in overlay control. The overlay control via the multiple holes and the grid of heating/cooling elements control overlay in a coordinated manner.
In a further embodiment of the present invention, a computer program product for locating optimal locations of holes in a template, the computer program product comprising a computer readable storage medium having program code embodied therewith, the program code comprises the programming instructions for receiving an initial population of optimization parameters. The program code further comprises the programming instructions for calculating a compliance matrix of the template for a current set of optimization parameters. The program code additionally comprises the programming instructions for determining a residual error for each of the error cases using the compliance matrix. Furthermore, the program code comprises the programming instructions for identifying a maximum residual error out of the determined residual errors. Additionally, the program code comprises the programming instructions for selecting the current set of optimization parameters to be utilized to place the holes in the template in response to the maximum residual error converging or a number of iterations exceeding a threshold value.
Other forms of the embodiment of the computer program product described above are in a method and in a system.
The foregoing has outlined rather generally the features and technical advantages of one or more embodiments of the present invention in order that the detailed description of the present invention that follows may be better understood. Additional features and advantages of the present invention will be described hereinafter which may form the subject of the claims of the present invention.
【図面の簡単な説明】
A better understanding of the present invention can be obtained when the following detailed description is considered in conjunction with the following drawings, in which:
Figure 1A illustrates the alignment correctible of the translation in X;
Figure 1B illustrates the alignment correctible of the translation in Y;
Figure 1C illustrates the alignment correctible of rotation (θ);
Figure 1D illustrates the alignment correctible of the magnification in X;
Figure 1E illustrates the alignment correctible of the magnification in Y;
Figure 1F illustrates the alignment correctible of the orthogonality (γ);
Figure 1G illustrates the alignment correctible of the trapezoid in X;
Figure 1H illustrates the alignment correctible of the trapezoid in Y;
Figure 2 illustrates a pair of dual-imprinted fields in an array of fields on a 300 mm wafer in accordance with an embodiment of the present invention;
Figure 3 illustrates applying correction forces at the edges of the template and measuring errors using alignment marks located at the corners of each field in accordance with an embodiment of the present invention;
Figure 4 is a table, Table 1, showing the results of a computer simulation for evaluating the performance of Yin’s method in accordance with an embodiment of the present invention;
Figure 5A illustrates the alignment correctible of the magnification in X for a single field imprint applied to a field in accordance with an embodiment of the present invention;
Figure 5B illustrates the alignment correctible of the rotation for the dual-field imprint applied to a field in accordance with an embodiment of the present invention;
Figure 5C illustrates the alignment correctible of the orthogonality (γ) for the quad-field imprint applied to a field in accordance with an embodiment of the present invention;
Figures 6 and 7 illustrate that the terms k1 and k2 represent the first order errors corresponding to the translation in X and Y, respectively, in accordance with an embodiment of the present invention;
Figures 8 and 9 illustrate that the terms k3 and k4 represent the first order errors corresponding to the magnification in X and Y, respectively, in accordance with an embodiment of the present invention;
Figures 10 and 11 illustrate that the terms k5 and k6 represent the first order errors corresponding to orthogonality and rotation, respectively, in accordance with an embodiment of the present invention;
Figure 12 shows an exemplary error state after first-order errors have been reduced in accordance with an embodiment of the present invention;
Figures 13-16 show some exemplary higher-order error terms in accordance with an embodiment of the present invention;
Figure 17 illustrates reducing the inter-field coupling by machining holes at carefully chosen locations on the template in accordance with an embodiment of the present invention;
Figure 18 illustrates an embodiment of the present invention of the hardware configuration of a computing device which is representative of a hardware environment for practicing the present invention;
Figure 19 is a flowchart of a method for locating the optimal location of the holes in a template in accordance with an embodiment of the present invention;
Figure 20 illustrates the topology and force location optimized template geometry in accordance with an embodiment of the present invention;
Figure 21 is a table, Table 2, showing that the template performs significantly better than Yin’s uniformly solid template for dual-field overlay in accordance with an embodiment of the present invention;
Figures 22A-22B illustrate a 300 mm wafer system with a wafer that includes exemplary dual-field configuration and thermal actuators (heaters/coolers) placed underneath in accordance with an embodiment of the present invention;
Figure 23 is a table, Table 3, showing the results of a computer simulation for evaluating the performance of the wafer thermal actuation method in accordance with an embodiment of the present invention;
Figure 24 is a table, Table 4, showing the simulated performance of the hybrid actuation scheme for gamma and theta errors for dual and quad field cases in accordance with an embodiment of the present invention;
Figure 25 is a table, Table 5, showing the initial error limits for sub-5nm final overlay using hybrid actuation in accordance with an embodiment of the present invention; and
Figure 26 illustrates an exemplary chuck using small vacuum pockets to prevent wafer bowing due to gas back-pressure in accordance with an embodiment of the present invention.
【発明を実施するための形態】
While the following discusses the present invention in connection with improving throughput in jet and flash imprint lithography (J-FIL), the principles of the present invention may be used in photolithography scanners for improving shot image placement. A person of ordinary skill in the art would be capable of applying the principles of the present invention to such implementations. Further, embodiments applying the principles of the present invention to such implementations would fall within the scope of the present invention.
As discussed in the Background section, each field in a wafer might have intra-field overlay errors as well as wafer level grid errors. It is currently difficult to independently reduce all of these error components in a multi-field template thereby presenting a challenge to multi-field overlay.
The principles of the present invention provide a technique for multi-field sub-5nm overlay, which could substantially improve J-FIL’s throughput for CMOS applications. While the principles of the present invention may apply to whole wafer overlay, the description of the present invention focuses on dual-field and quad-field overlay. An exemplary dual-field configuration is shown in Figure 2.
Figure 2 illustrates a pair of dual-imprinted fields 201A-201B in an array of fields 202 on a 300 nm wafer 200 in accordance with an embodiment of the present invention. Fields 201A-201B may collectively or individually be referred to as fields 201 or field 201, respectively. In one embodiment, fields 202, such as fields 201, are lithography fields for imprinting at multiple locations simultaneously. In such a configuration, close to two-thirds of the wafer fields 202 can be imprinted two at a time, giving an overall throughput gain of about 1.5x thereby resulting in lowering the cost for lithography.
Dual-field overlay using template actuation has been previously proposed before by B.A. Yin, “Dual Field Nano Precision Overlay,” Master’s Thesis, 2010, pp. 1-40, which is hereby incorporated herein by reference in its entirety. Yin’s method is an extension of the single field overlay technique of Cherala for a dual-field template (discussed below). In particular, as in Cherala’s technique, correction forces 301A-301B are applied at the edges of the template 302 and errors are measured using alignment marks located at the corners of each field as shown in Figure 3 in accordance with an embodiment of the present invention.
Referring to Figure 3, Figure 3 illustrates a standard 17025 template 302 with corresponding dual-fields 201A-201B. The two fields 201A-201B shown are in Yin’s dual field configuration. The force application locations are shown by the arrows at the edges of template 302.
International Technology Roadmap for Semiconductors (ITRS) projects that for the year 2017 DRAM overlay requirements would be 4.0 nm 3-sigma. Yin’s method, while straightforward, is not sufficient for sub-5nm dual-field overlay. Table 1, as shown in Figure 4, shows the results of a computer simulation for evaluating the performance of Yin’s method in accordance with an embodiment of the present invention. As illustrated in Figure 4, it can be seen that the final overlay for the considered error cases is not below 5 nm for all error cases.
It is noted that tensile forces are allowed on the template in the simulation. However, this is not possible on a real template since it is difficult to build a Magnification/Scale Control System (MSCS) which can push as well as pull the template. The problem can be solved by deliberately introducing a fixed positive magnification type error while patterning the template (the positive magnification error emulates the effect of tensile forces).
It is further noted that the dual-field configuration used herein is the same as the exemplary dual-field previously discussed. The quad-field configuration has four fields placed in the four corners of the rectangle defined by the two fields of the dual-field configuration as shown in Figure 5C.
Referring now to Figures 5A-5C, Figure 5A illustrates the alignment correctible of the magnification in X for a single field imprint applied to field 501 in accordance with an embodiment of the present invention. Figure 5B illustrates the alignment correctible of the rotation for the dual-field imprint applied to field 501 in accordance with an embodiment of the present invention. Figure 5C illustrates the alignment correctible of the orthogonality (γ) for the quad-field imprint applied to field 501 in accordance with an embodiment of the present invention.
In one embodiment, for all the template configurations, it is assumed that the fields (patterning areas) are on a raised region and all of the non-field areas are recessed. The details of such recesses are provided in U.S. Patent No. 7,727,453 which is hereby incorporated herein by reference in its entirety. In particular, in U.S. Patent No. 7,727,453, the gap h2 (see Figure 15) is defined between the recessed region and the substrate, while the gap h1 (see Figure 15) is defined between the field (patterning region) and the substrate; and h1 is substantially lower than h2. This enables capillary based inhibition of curable liquid thereby confining the curable liquid to remain substantially superimposed with the patterning area. In the present invention, this precise liquid confinement allows for patterning of multiple separated fields -shown in Figures 5B-5C- and then allows subsequent patterning of unpatterned fields without interference with the previously patterned fields.
In addition to overlay error reduction over multiple fields, the present invention can also use the topology optimization techniques, the template force actuation, and wafer thermal actuation scheme to improve overlay errors, including higher order overlay reduction in a single field and over multiple fields. The idea of higher order reduction over a single field can also be applied to photolithography using one or more of the three features listed below.
The general overlay state of a field can be described using the following set of equations:
【数１】
where, dx and dy represent the orthogonal deformation state at any point (x,y) on the field. The coefficients in the expansion represent specific deformation components - terms k1 to k6 represent first order errors. k1 and k2 correspond to translation in X and Y as shown in Figures 6 and 7, respectively, in accordance with an embodiment of the present invention. k3 and k4 correspond to magnification in X and Y as shown in Figures 8 and 9, respectively, in accordance with an embodiment of the present invention. k5 and k6 are equivalent to orthogonality and rotation as shown in Figure 10 and 11, respectively, in accordance with an embodiment of the present invention.
The first order terms generally constitute the bulk of the overlay errors. However, for state-of-the-art overlay control higher-order errors need to be corrected as well. Figure 12 shows an exemplary error state after first-order errors have been reduced in accordance with an embodiment of the present invention. Figures 13-16 show some exemplary higher-order error terms in accordance with an embodiment of the present invention.
In one embodiment, the higher order overlay reduction is further enhanced by co-optimizing the capabilities of one or more of the following features:
・ Correcting overlay from the wafer side using wafer-thermal actuators,
・ Optimizing the topology of the template with selectively machined locations, and
・ Combining wafer-thermal and template actuation techniques to achieve significantly improved single and multi-field overlay performance.
In a uniformly solid template, as used in Yin’s method, there is a large amount of mechanical coupling between the two fields. Therefore, the same method which can produce sub-1nm overlay for a single field cannot produce similar overlay for the dual-field case since error reduction in one field induces errors in the other field. The inter-field coupling can, however, be reduced by machining holes 1701 at carefully chosen locations on template 302 as shown in Figure 17 in accordance with an embodiment of the present invention. Additionally, the locations of template correction forces can be optimized to further improve performance using one of the following methods which are incorporated by reference herein in its entirety: (1) Bendsoe et al., “Topology Optimization - Theory, Methods and Applications,” Springer-Verlag Berlin Heidelberg, 2003; (2) Tai et al., “Multiobjective Topology Optimization using a Genetic Algorithm and a Morphological Representation of Geometry,” 6th World Congress of Structural and Multidisciplinary Optimization, Rio de Janeiro, 30 May - 03 June 2005, Brazil; and (3) Jakiela et al., “Continuum Structural Topology Design with Genetic Algorithms,” Comput. Methods Appl. Mech. Engrg., Vol. 186, 2000, pp. 339-356.
As discussed above, the inter-field coupling can be reduced by machining holes 1701 at carefully chosen locations on template 302 thereby permitting overlay control over multiple lithography fields 201 simultaneously (e.g., reducing translation errors in X and Y, reducing magnification errors in X and Y, reducing orthogonality errors, reducing angular errors and reducing higher order errors in overlay). It is not obvious as to where these holes 1701 should be made in template 302. As a result, a topology optimization algorithm (discussed below) is used for locating the optimal locations of holes 1701. In particular, the topology optimization algorithm optimizes the material layout within a given design space, for a given set of loads and boundary conditions, such that the resulting layout meets a prescribed set of performance targets.
In one embodiment, the topology optimization algorithm may be implemented via a computing system as discussed below.
Referring now to the Figures in detail, Figure 18 illustrates an embodiment of the present invention of the hardware configuration of a computing device 1800 which is representative of a hardware environment for practicing the present invention. Computing device 1800 may be any type of computing device (e.g., portable computing unit, Personal Digital Assistant (PDA), smartphone, laptop computer, mobile phone, navigation device, game console, desktop computer system, workstation, Internet appliance and the like) configured with the capability of locating the optimal locations of holes 1701 (Figure 17). Referring to Figure 18, computing device 1800 may have a processor 1801 coupled to various other components by system bus 1802. An operating system 1803 may run on processor 1801 and provide control and coordinate the functions of the various components of Figure 18. An application 1804 in accordance with the principles of the present invention may run in conjunction with operating system 1803 and provide calls to operating system 1803 where the calls implement the various functions or services to be performed by application 1804. Application 1804 may include, for example, an application for locating the optimal locations of holes 1701 as discussed further below.
[0064] Referring again to Figure 18, read-only memory ("ROM") 1805 may be coupled to system bus 1802 and include a basic input/output system ("BIOS") that controls certain basic functions of computing device 1800. Random access memory ("RAM") 1806 and disk adapter 1807 may also be coupled to system bus 1802. It should be noted that software components including operating system 1803 and application 1804 may be loaded into RAM 1806, which may be computing device’s 1800 main memory for execution. Disk adapter 1807 may be an integrated drive electronics ("IDE") adapter that communicates with a disk unit 1808, e.g., disk drive. It is noted that the program for locating the optimal locations of holes 1701 may reside in disk unit 1808 or in application 1804.
Computing device 1800 may further include a communications adapter 1809 coupled to bus 1802. Communications adapter 1809 may interconnect bus 1802 with an outside network thereby allowing computing device 1800 to communicate with other devices.
I/O devices may also be connected to computing device 1800 via a user interface adapter 1810 and a display adapter 1811. Keyboard 1812, mouse 1813 and speaker 1814 may all be interconnected to bus 1802 through user interface adapter 1810. A display monitor 1815 may be connected to system bus 1802 by display adapter 1811. In this manner, a user is capable of inputting to computing device 1800 through keyboard 1812 or mouse 1813 and receiving output from computing device 1800 via display 1815 or speaker 1814. Other input mechanisms may be used to input data to computing device 1800 that are not shown in Figure 18, such as display 1815 having touch-screen capability and keyboard 1812 being a virtual keyboard. Computing device 1800 of Figure 18 is not to be limited in scope to the elements depicted in Figure 18 and may include fewer or additional elements than depicted in Figure 18.
The present invention may be a system, a method, and/or a computer program product. The computer program product may include a computer readable storage medium (or media) having computer readable program instructions thereon for causing a processor to carry out aspects of the present invention.
The computer readable storage medium can be a tangible device that can retain and store instructions for use by an instruction execution device. The computer readable storage medium may be, for example, but is not limited to, an electronic storage device, a magnetic storage device, an optical storage device, an electromagnetic storage device, a semiconductor storage device, or any suitable combination of the foregoing. A non-exhaustive list of more specific examples of the computer readable storage medium includes the following: a portable computer diskette, a hard disk, a random access memory (RAM), a read-only memory (ROM), an erasable programmable read-only memory (EPROM or Flash memory), a static random access memory (SRAM), a portable compact disc read-only memory (CD-ROM), a digital versatile disk (DVD), a memory stick, a floppy disk, a mechanically encoded device such as punch-cards or raised structures in a groove having instructions recorded thereon, and any suitable combination of the foregoing. A computer readable storage medium, as used herein, is not to be construed as being transitory signals per se, such as radio waves or other freely propagating electromagnetic waves, electromagnetic waves propagating through a waveguide or other transmission media (e.g., light pulses passing through a fiber-optic cable), or electrical signals transmitted through a wire.
Computer readable program instructions described herein can be downloaded to respective computing/processing devices from a computer readable storage medium or to an external computer or external storage device via a network, for example, the Internet, a local area network, a wide area network and/or a wireless network. The network may comprise copper transmission cables, optical transmission fibers, wireless transmission, routers, firewalls, switches, gateway computers and/or edge servers. A network adapter card or network interface in each computing/processing device receives computer readable program instructions from the network and forwards the computer readable program instructions for storage in a computer readable storage medium within the respective computing/processing device.
Computer readable program instructions for carrying out operations of the present invention may be assembler instructions, instruction-set-architecture (ISA) instructions, machine instructions, machine dependent instructions, microcode, firmware instructions, state-setting data, or either source code or object code written in any combination of one or more programming languages, including an object oriented programming language such as Smalltalk, C++ or the like, and conventional procedural programming languages, such as the "C" programming language or similar programming languages. The computer readable program instructions may execute entirely on the user's computer, partly on the user's computer, as a stand-alone software package, partly on the user's computer and partly on a remote computer or entirely on the remote computer or server. In the latter scenario, the remote computer may be connected to the user's computer through any type of network, including a local area network (LAN) or a wide area network (WAN), or the connection may be made to an external computer (for example, through the Internet using an Internet Service Provider). In some embodiments, electronic circuitry including, for example, programmable logic circuitry, field-programmable gate arrays (FPGA), or programmable logic arrays (PLA) may execute the computer readable program instructions by utilizing state information of the computer readable program instructions to personalize the electronic circuitry, in order to perform aspects of the present invention.
Aspects of the present invention are described herein with reference to flowchart illustrations and/or block diagrams of methods, apparatus (systems), and computer program products according to embodiments of the invention. It will be understood that each block of the flowchart illustrations and/or block diagrams, and combinations of blocks in the flowchart illustrations and/or block diagrams, can be implemented by computer readable program instructions.
These computer readable program instructions may be provided to a processor of a general purpose computer, special purpose computer, or other programmable data processing apparatus to produce a machine, such that the instructions, which execute via the processor of the computer or other programmable data processing apparatus, create means for implementing the functions/acts specified in the flowchart and/or block diagram block or blocks. These computer readable program instructions may also be stored in a computer readable storage medium that can direct a computer, a programmable data processing apparatus, and/or other devices to function in a particular manner, such that the computer readable storage medium having instructions stored therein comprises an article of manufacture including instructions which implement aspects of the function/act specified in the flowchart and/or block diagram block or blocks.
The computer readable program instructions may also be loaded onto a computer, other programmable data processing apparatus, or other device to cause a series of operational steps to be performed on the computer, other programmable apparatus or other device to produce a computer implemented process, such that the instructions which execute on the computer, other programmable apparatus, or other device implement the functions/acts specified in the flowchart and/or block diagram block or blocks.
The flowchart and block diagrams in the Figures illustrate the architecture, functionality, and operation of possible implementations of systems, methods, and computer program products according to various embodiments of the present invention. In this regard, each block in the flowchart or block diagrams may represent a module, segment, or portion of instructions, which comprises one or more executable instructions for implementing the specified logical function(s). In some alternative implementations, the functions noted in the block may occur out of the order noted in the figures. For example, two blocks shown in succession may, in fact, be executed substantially concurrently, or the blocks may sometimes be executed in the reverse order, depending upon the functionality involved. It will also be noted that each block of the block diagrams and/or flowchart illustration, and combinations of blocks in the block diagrams and/or flowchart illustration, can be implemented by special purpose hardware-based systems that perform the specified functions or acts or carry out combinations of special purpose hardware and computer instructions.
As discussed above, a topology optimization algorithm is used for locating the optimal locations of holes 1701 as discussed below in connection with Figure 19.
Figure 19 is a flowchart of a method 1900 for locating the optimal location of holes 1701 (Figure 17) in a template 302 (Figure 17) in accordance with an embodiment of the present invention.
In particular, the topology optimization algorithm optimizes the material layout within a given design space, for a given set of loads and boundary conditions, such that the resulting layout meets a prescribed set of performance targets.
Referring to Figure 19, in conjunction with Figures 3-4, 5A-5C and 17-18, in step 1901, computing device 1800 receives an initial population of optimization parameters, such as the template density matrix and the correction force locations.
In step 1902, computing device 1800 calculates the compliance matrix of template 302 for the current set of parameters.
With respect to the compliance matrix for template actuation and residual error calculation, the general deformation state of the template due to forces applied at the sides can be found using the Navier-Cauchy equations:
【数２】
where, u is the deformation field, F is the body force, ν is Poisson’s ratio and μ is the shear modulus. Since this is linear in u, template deformation at the grid points can be described more simply by the following equation:
【数３】
where, {Ftemplate} is the vector of forces applied at the sides of the template, {δ} is the vector of template deformation at the grid points and C is the template compliance matrix. Three force components of {Ftemplate} must be used for maintaining static equilibrium of the template. These three will be linearly dependent on the remaining force components. {Ftemplate} can be expressed in terms of the independent force combinations as follows:
【数４】
where, noF is the total number of template correction forces and, αnoFx1 is the vector of degrees of activation of the basis set of forces {FNtemplate}noFx(noF-3). The template correction equation now becomes:
【数５】
C*{FNtemplate} (referred to herein as Ctemplate) can be found by solving the general plate deformation equation for unit activations of the basis force combinations and assembling the resulting deformation vectors into a matrix. {Ftemplate} required for optimally correcting {δ} is found by solving an optimization problem for minimizing the maximum residual overlay error:
【数６】
where, w is the maximum residual overlay error in X and Y, and FL is the limiting compressive/tensile force. This is a linear programming problem and can be solved using commonly available mathematical programming software.
With respect to the compliance matrix for wafer thermal actuation and residual error calculation, wafer thermal correction can also be described by a linear equation:
【数７】
where, {T} is the set of temperatures applied at the thermal actuators (relative to the reference temperature of 298K), {δ} is the vector of wafer deformation at the grid points and Cthermal is the thermal compliance matrix. Like template actuation, {T} required for optimally correcting {δ} is found by solving an optimization problem for minimizing the maximum residual overlay error:
【数８】
In step 1903, computing device 1800 determines the residual error for each of the error cases (e.g., translation errors in X and Y, magnification errors in X and Y, orthogonality errors, angular errors, higher order errors in overlay) using the compliance matrix.
In step 1904, computing device 1800 identifies the maximum residual error out of the determined residual errors.
In step 1905, a determination is made by computing device 1800 as to whether the maximum residual error converges or if the number of iterations exceeds a threshold value, where such a threshold value could be user-selected. With respect to the maximum residual error converging, there are a variety of criterions that could be used to define convergence. One common criterion is the fractional change in the objective function. When the fractional change goes below a preset value, convergence is said to be achieved.
If the maximum residual error has converged or if the number of iterations has exceeded a threshold value, then the population of optimization parameters, such as the template density matrix and the correction force locations, has been optimized. As a result, computing device 1800, in step 1906, selects such population of optimization parameters to be utilized to place holes 1701 in template 302.
If, however, the maximum residual error has not converged and the number of iterations has not exceeded a threshold value, then, in step 1907, computing device 1800 selects, recombines and mutates the population of optimization parameters, such as the template density matrix and the correction force locations. The compliance matrix of template 302 is then recalculated for the new set of parameters.
In one embodiment, the algorithm of method 1900 is built around a plane stress finite element analysis of template 302. Template 302 is first meshed to calculate the displacements associated with boundary forces. To represent an arbitrary topology, a density factor “ρ” is associated with each meshed element. ρ can either be one or zero (to avoid computational problems a small number is usually used instead of zero), corresponding to the presence or absence of material at that element. Four geometrical parameters are chosen to locate the force application points around template 302. Given the meshed state, the ρ matrix and the correction force locations (and magnitudes), a finite element solution can be obtained. The template compliance matrix (Ctemplate）can be obtained by finding finite element solutions for all the basis force combinations. The maximum residual overlay error can then be obtained as discussed above. This is the output of the objective function. In one embodiment, the optimization procedure used to minimize this output is a genetic algorithm (referred to as GA). The reason for choosing GA is that it requires only first order function calculations, and is well suited for the objective function here, which is neither continuous nor differentiable. In one embodiment, Matlab（Registered trademark）’s GA toolbox is used for the actual implementation.
Figure 20 illustrates the topology and force location optimized template geometry in accordance with an embodiment of the present invention. Referring to Figure 20, regions 2001 are where template 302 needs to be machined out. Regions 201A-201B indicate the locations of the two fields. Furthermore, marks 2002 are force application points.
As illustrated in Figure 20, in one embodiment, only a quarter of template 302 is used for topology optimization. This is done in order to reduce the amount of computation required and impart the optimized template mirror symmetry.
It can be seen that template 302 performs significantly better than Yin’s uniformly solid template for dual-field overlay as shown in Table 2 of Figure 21 in accordance with an embodiment of the present invention.
One aspect to note about the disclosed algorithm is that it can easily accommodate new constraints that might be present in some specific J-FIL applications. For example, one could find an optimized template for only theta errors and reduce the available optimization region to a cross in the center of the template.
In addition to controlling overlay by actuating template 302, the present invention may control overlay via wafer thermal actuation. In one embodiment, wafer 2201 (Figures 22A-22B) is heated and cooled in a controlled fashion at multiple spots in such a way that the resultant thermal expansion and contraction results in overlay reduction (reducing errors, such as translation errors in X and Y, magnification errors in X and Y, orthogonality errors, angular errors and higher order errors in overlay). Figures 22A-22B illustrate a 300 mm wafer system 2200 with a wafer 2201 that includes exemplary dual-field configuration 201A-201B and thermal actuators (heaters/coolers) placed underneath in accordance with an embodiment of the present invention.
Referring to Figures 22A-22B, in one embodiment, a 6 x 8 (exemplary) grid of heating/cooling elements 2202, 2203, respectively, is placed underneath each field 201A, 201B. In one embodiment, heating/cooling elements 2202, 2203 operate on the peltier effect. In one embodiment, the rest of wafer 2201 is maintained at room temperature (e.g., 298 Kelvin).
Table 3 of Figure 12 shows the results of a computer simulation for evaluating the performance of the wafer thermal actuation method in accordance with an embodiment of the present invention.
Since thermal actuators are distributed in an areal fashion, more actuation degrees of freedom can generally be packed per field 201. This, along with the fact that thermal actuators are localized sources of isotropic expansion/contraction means that they can reduce magnification and translation type errors quite well. Also, overlay control does not deteriorate as the number of fields is increased. Thus, if the errors in a certain situation are mainly composed of magnification and translation components, then wafer thermal actuation is an effective solution for dual-field, quad-field and even whole wafer overlay. However, because of the isotropic nature of thermal actuation, theta and gamma errors may not be reduced using thermal actuators alone.
Thermal and template actuation techniques may be combined (“hybrid actuation scheme”) in a linear fashion. Table 4 of Figure 24 shows the simulated performance of the hybrid actuation scheme for gamma and theta errors for dual and quad field cases in accordance with an embodiment of the present invention. For the results in Table 4, template 302 has not been topology optimized.
It can be seen that sub-5nm dual and quad field overlay is possible using the hybrid actuation scheme.
With respect to the initial error limits for sub-5nm final overlay using hybrid actuation, in Tables 2-4 (see Figures 21, 23 and 24, respectively), actuation performance is evaluated only for six initial error cases, where only one field in a multitude of fields has this error. This is ideal for evaluating how well an actuation scheme performs in independently reducing overlay errors in one field while not affecting the rest. In an actual lithography tool, however, fields might have multiple types of initial errors on every field in a multitude of fields. Error limits have been derived herein, for both dual-field and quad-field overlay, which would ensure sub-5nm residual overlay using hybrid actuation as shown in Table 5 of Figure 25. Table 5 of Figure 25 shows the initial error limits for sub-5nm final overlay using hybrid actuation in accordance with an embodiment of the present invention. Actuation performance was tested for all combinations of the error cases shown in Table 5 applied on any of the two/four fields. These might serve as useful guidelines during template fabrication.
An important factor in the design of chucks for thermal overlay control is the temperature settling time. High settling time could compromise throughput, which is undesirable since high throughput is the whole objective of multi-field overlay. Temperature settling time depends on the thermal conductivities and thicknesses of the chuck and wafer, and the wafer-chuck and chuck-heater contact resistances.
A common material for making wafer chucks in the semiconductor industry is Silicon Carbide (SiC). Since SiC has a significantly higher surface roughness than silicon, thermal contact between the two is poor. Thus, a regular pin-type SiC chuck would not be ideal here since the wafer-pin contact resistance would be high.
One possible solution is to use a chuck with a light gas, such as helium, filled in the space between the chuck and the wafer. The light gas serves to improve thermal contact using gas conduction. However, the higher back pressure might lead to heat transfer uniformity issues, since the wafer might start losing contact with the pins in some regions. As a result, the chuck may utilize small vacuum pockets to prevent wafer bowing due to gas back-pressure as shown in Figure 26 in accordance with an embodiment of the present invention. Referring to Figure 26, chuck 2600 is filled with a light gas 2601, such as helium, surrounded with a seal 2602. Chuck 2600 utilizes an array of vacuum pockets 2603 in the form of annular pins. These pins hold the wafer securely against the wafer chuck 2600 even when the bulk of the space between the wafer and the wafer chuck 2600 is filled with a gas. Such a design enhances thermal conductivity between the wafer and chuck 2600 using gas conduction, while preventing wafer bowing at the same time.
The descriptions of the various embodiments of the present invention have been presented for purposes of illustration, but are not intended to be exhaustive or limited to the embodiments disclosed. Many modifications and variations will be apparent to those of ordinary skill in the art without departing from the scope and spirit of the described embodiments. The terminology used herein was chosen to best explain the principles of the embodiments, the practical application or technical improvement over technologies found in the marketplace, or to enable others of ordinary skill in the art to understand the embodiments disclosed herein.
【技術分野】
This invention was made with government support under Grant No. EEC1160494 awarded by the National Science Foundation. The U.S. government has certain rights in the invention.
The present invention relates generally to imprint lithography, and more particularly to multi-field overlay control (e.g., sub-5nm) in Jet and Flash Imprint Lithography (J-FIL).
【背景技術】
Imprint lithography is ideally suited for sub-25nm patterning applications, with sub-3nm large area patterning demonstrated in research. It offers significant advantages over other lithography techniques, such as self-aligned double patterning (SADP) and directed self-assembly (DSA) in terms of cost and pattern complexity. Recent advances in defect and overlay control in Jet and Flash Imprint Lithography (J-FIL), a specific form of imprint lithography, have set-up J-FIL as a close contender to SADP for manufacturing cost-sensitive devices, such as advanced memory.
One of the ongoing issues with imprint lithography is lower throughput in comparison to photolithography (at least for CMOS devices). Throughput is governed mainly by the area over which overlay can be controlled. J-FIL uses a field size of 26 mm x 33 mm to enable mix and match with photolithography scanners. With current overlay techniques, J-FIL can pattern only a single such field in one imprint. This limits the throughput to about 20 wafers per hour.
For single field overlay in J-FIL, eight alignment correctibles are compensated as shown in Figures 1A-1H. Figure 1A illustrates the alignment correctible of the translation in X. Figure 1B illustrates the alignment correctible of the translation in Y. Figure 1C illustrates the alignment correctible of rotation (θ). Figure 1D illustrates the alignment correctible of the magnification in X. Figure 1E illustrates the alignment correctible of the magnification in Y. Figure 1F illustrates the alignment correctible of the orthogonality (γ). Figure 1G illustrates the alignment correctible of the trapezoid in X. Figure 1H illustrates the alignment correctible of the trapezoid in Y.
Alignment values are obtained at each corner of a field using alignment marks, and are linearly transformed into the eight alignment correctibles (translation, rotation, etc.). The rigid body errors - translation in X, Y and rotation are reduced by the wafer stage. The five scale/shape errors (X Y magnification, orthogonality, and X Y trapezoid) are reduced using the Magnification/Scale Control System (MSCS). Additional details can be found in the work of Cherala et al., "Nanoscale Magnification and Shape Control System for Precision Overlay in Jet and Flash Imprint Lithography," IEEE/ASME Transactions on Mechatronics, Vol. 20, No. 1, February 2015, pp. 122-132, which is hereby incorporated by reference herein in its entirety.
Unlike photolithography, J-FIL is not fundamentally limited by field size. In fact, whole wafer high resolution imprinting has been previously demonstrated for bit patterned media. But for large area CMOS applications, large area imprinting capability is not enough. It is also necessary to have large area overlay reduction capability, which includes reducing both inter-field (or wafer level grid errors) as well as intra-field overlay errors. In other words, each field in a wafer might have intra-field overlay errors as well as wafer level grid errors. It is currently difficult to independently reduce all of these error components in a multi-field template thereby presenting a challenge to multi-field overlay limiting J-FIL’s throughput for CMOS applications.
【発明の概要】
In one embodiment of the present invention, a template comprises multiple lithography fields for imprinting at multiple locations simultaneously. The template further comprises multiple holes machined in unpatterned regions to reduce inter-field mechanical coupling and permit overlay control over the multiple lithography fields simultaneously.
In another embodiment of the present invention, a wafer system comprises a wafer comprising an array of fields, where two or more fields of the array of fields are lithography fields for imprinting at multiple locations simultaneously. The wafer system further comprises a grid of heating/cooling elements underneath each of the two or more lithography fields causing thermal expansion and contraction resulting in overlay reduction.
In a further embodiment of the present invention, a wafer system for photolithography, comprises a grid of heating/cooling elements underneath a field being lithographed causing thermal expansion and contraction resulting in reduction of the following overlay errors: trapezoidal errors in X and Y, orthogonality errors and higher order errors.
In another embodiment of the present invention, a system comprises a template comprising multiple lithography fields for imprinting at multiple locations simultaneously. The template further comprises multiple holes machined in unpatterned regions to reduce inter-field mechanical coupling and permit overlay control over the multiple lithography fields simultaneously. The system further comprises a wafer system comprising a wafer comprising an array of fields, where two or more fields of the array of fields are lithography fields for imprinting at multiple locations simultaneously. The wafer system further comprises a grid of heating/cooling elements underneath each of the two or more lithography fields causing thermal expansion and contraction resulting in overlay control. The overlay control via the multiple holes and the grid of heating/cooling elements control overlay in a coordinated manner.
In a further embodiment of the present invention, a computer program product for locating optimal locations of holes in a template, the computer program product comprising a computer readable storage medium having program code embodied therewith, the program code comprises the programming instructions for receiving an initial population of optimization parameters. The program code further comprises the programming instructions for calculating a compliance matrix of the template for a current set of optimization parameters. The program code additionally comprises the programming instructions for determining a residual error for each of the error cases using the compliance matrix. Furthermore, the program code comprises the programming instructions for identifying a maximum residual error out of the determined residual errors. Additionally, the program code comprises the programming instructions for selecting the current set of optimization parameters to be utilized to place the holes in the template in response to the maximum residual error converging or a number of iterations exceeding a threshold value.
Other forms of the embodiment of the computer program product described above are in a method and in a system.
The foregoing has outlined rather generally the features and technical advantages of one or more embodiments of the present invention in order that the detailed description of the present invention that follows may be better understood. Additional features and advantages of the present invention will be described hereinafter which may form the subject of the claims of the present invention.
【図面の簡単な説明】
A better understanding of the present invention can be obtained when the following detailed description is considered in conjunction with the following drawings, in which:
Figure 1A illustrates the alignment correctible of the translation in X;
Figure 1B illustrates the alignment correctible of the translation in Y;
Figure 1C illustrates the alignment correctible of rotation (θ);
Figure 1D illustrates the alignment correctible of the magnification in X;
Figure 1E illustrates the alignment correctible of the magnification in Y;
Figure 1F illustrates the alignment correctible of the orthogonality (γ);
Figure 1G illustrates the alignment correctible of the trapezoid in X;
Figure 1H illustrates the alignment correctible of the trapezoid in Y;
Figure 2 illustrates a pair of dual-imprinted fields in an array of fields on a 300 mm wafer in accordance with an embodiment of the present invention;
Figure 3 illustrates applying correction forces at the edges of the template and measuring errors using alignment marks located at the corners of each field in accordance with an embodiment of the present invention;
Figure 4 is a table, Table 1, showing the results of a computer simulation for evaluating the performance of Yin’s method in accordance with an embodiment of the present invention;
Figure 5A illustrates the alignment correctible of the magnification in X for a single field imprint applied to a field in accordance with an embodiment of the present invention;
Figure 5B illustrates the alignment correctible of the rotation for the dual-field imprint applied to a field in accordance with an embodiment of the present invention;
Figure 5C illustrates the alignment correctible of the orthogonality (γ) for the quad-field imprint applied to a field in accordance with an embodiment of the present invention;
Figures 6 and 7 illustrate that the terms k1 and k2 represent the first order errors corresponding to the translation in X and Y, respectively, in accordance with an embodiment of the present invention;
Figures 8 and 9 illustrate that the terms k3 and k4 represent the first order errors corresponding to the magnification in X and Y, respectively, in accordance with an embodiment of the present invention;
Figures 10 and 11 illustrate that the terms k5 and k6 represent the first order errors corresponding to orthogonality and rotation, respectively, in accordance with an embodiment of the present invention;
Figure 12 shows an exemplary error state after first-order errors have been reduced in accordance with an embodiment of the present invention;
Figures 13-16 show some exemplary higher-order error terms in accordance with an embodiment of the present invention;
Figure 17 illustrates reducing the inter-field coupling by machining holes at carefully chosen locations on the template in accordance with an embodiment of the present invention;
Figure 18 illustrates an embodiment of the present invention of the hardware configuration of a computing device which is representative of a hardware environment for practicing the present invention;
Figure 19 is a flowchart of a method for locating the optimal location of the holes in a template in accordance with an embodiment of the present invention;
Figure 20 illustrates the topology and force location optimized template geometry in accordance with an embodiment of the present invention;
Figure 21 is a table, Table 2, showing that the template performs significantly better than Yin’s uniformly solid template for dual-field overlay in accordance with an embodiment of the present invention;
Figures 22A-22B illustrate a 300 mm wafer system with a wafer that includes exemplary dual-field configuration and thermal actuators (heaters/coolers) placed underneath in accordance with an embodiment of the present invention;
Figure 23 is a table, Table 3, showing the results of a computer simulation for evaluating the performance of the wafer thermal actuation method in accordance with an embodiment of the present invention;
Figure 24 is a table, Table 4, showing the simulated performance of the hybrid actuation scheme for gamma and theta errors for dual and quad field cases in accordance with an embodiment of the present invention;
Figure 25 is a table, Table 5, showing the initial error limits for sub-5nm final overlay using hybrid actuation in accordance with an embodiment of the present invention; and
Figure 26 illustrates an exemplary chuck using small vacuum pockets to prevent wafer bowing due to gas back-pressure in accordance with an embodiment of the present invention.
【発明を実施するための形態】
While the following discusses the present invention in connection with improving throughput in jet and flash imprint lithography (J-FIL), the principles of the present invention may be used in photolithography scanners for improving shot image placement. A person of ordinary skill in the art would be capable of applying the principles of the present invention to such implementations. Further, embodiments applying the principles of the present invention to such implementations would fall within the scope of the present invention.
As discussed in the Background section, each field in a wafer might have intra-field overlay errors as well as wafer level grid errors. It is currently difficult to independently reduce all of these error components in a multi-field template thereby presenting a challenge to multi-field overlay.
The principles of the present invention provide a technique for multi-field sub-5nm overlay, which could substantially improve J-FIL’s throughput for CMOS applications. While the principles of the present invention may apply to whole wafer overlay, the description of the present invention focuses on dual-field and quad-field overlay. An exemplary dual-field configuration is shown in Figure 2.
Figure 2 illustrates a pair of dual-imprinted fields 201A-201B in an array of fields 202 on a 300 nm wafer 200 in accordance with an embodiment of the present invention. Fields 201A-201B may collectively or individually be referred to as fields 201 or field 201, respectively. In one embodiment, fields 202, such as fields 201, are lithography fields for imprinting at multiple locations simultaneously. In such a configuration, close to two-thirds of the wafer fields 202 can be imprinted two at a time, giving an overall throughput gain of about 1.5x thereby resulting in lowering the cost for lithography.
Dual-field overlay using template actuation has been previously proposed before by B.A. Yin, “Dual Field Nano Precision Overlay,” Master’s Thesis, 2010, pp. 1-40, which is hereby incorporated herein by reference in its entirety. Yin’s method is an extension of the single field overlay technique of Cherala for a dual-field template (discussed below). In particular, as in Cherala’s technique, correction forces 301A-301B are applied at the edges of the template 302 and errors are measured using alignment marks located at the corners of each field as shown in Figure 3 in accordance with an embodiment of the present invention.
Referring to Figure 3, Figure 3 illustrates a standard 17025 template 302 with corresponding dual-fields 201A-201B. The two fields 201A-201B shown are in Yin’s dual field configuration. The force application locations are shown by the arrows at the edges of template 302.
International Technology Roadmap for Semiconductors (ITRS) projects that for the year 2017 DRAM overlay requirements would be 4.0 nm 3-sigma. Yin’s method, while straightforward, is not sufficient for sub-5nm dual-field overlay. Table 1, as shown in Figure 4, shows the results of a computer simulation for evaluating the performance of Yin’s method in accordance with an embodiment of the present invention. As illustrated in Figure 4, it can be seen that the final overlay for the considered error cases is not below 5 nm for all error cases.
It is noted that tensile forces are allowed on the template in the simulation. However, this is not possible on a real template since it is difficult to build a Magnification/Scale Control System (MSCS) which can push as well as pull the template. The problem can be solved by deliberately introducing a fixed positive magnification type error while patterning the template (the positive magnification error emulates the effect of tensile forces).
It is further noted that the dual-field configuration used herein is the same as the exemplary dual-field previously discussed. The quad-field configuration has four fields placed in the four corners of the rectangle defined by the two fields of the dual-field configuration as shown in Figure 5C.
Referring now to Figures 5A-5C, Figure 5A illustrates the alignment correctible of the magnification in X for a single field imprint applied to field 501 in accordance with an embodiment of the present invention. Figure 5B illustrates the alignment correctible of the rotation for the dual-field imprint applied to field 501 in accordance with an embodiment of the present invention. Figure 5C illustrates the alignment correctible of the orthogonality (γ) for the quad-field imprint applied to field 501 in accordance with an embodiment of the present invention.
In one embodiment, for all the template configurations, it is assumed that the fields (patterning areas) are on a raised region and all of the non-field areas are recessed. The details of such recesses are provided in U.S. Patent No. 7,727,453 which is hereby incorporated herein by reference in its entirety. In particular, in U.S. Patent No. 7,727,453, the gap h2 (see Figure 15) is defined between the recessed region and the substrate, while the gap h1 (see Figure 15) is defined between the field (patterning region) and the substrate; and h1 is substantially lower than h2. This enables capillary based inhibition of curable liquid thereby confining the curable liquid to remain substantially superimposed with the patterning area. In the present invention, this precise liquid confinement allows for patterning of multiple separated fields -shown in Figures 5B-5C- and then allows subsequent patterning of unpatterned fields without interference with the previously patterned fields.
In addition to overlay error reduction over multiple fields, the present invention can also use the topology optimization techniques, the template force actuation, and wafer thermal actuation scheme to improve overlay errors, including higher order overlay reduction in a single field and over multiple fields. The idea of higher order reduction over a single field can also be applied to photolithography using one or more of the three features listed below.
The general overlay state of a field can be described using the following set of equations:
【数１】
The first order terms generally constitute the bulk of the overlay errors. However, for state-of-the-art overlay control higher-order errors need to be corrected as well. Figure 12 shows an exemplary error state after first-order errors have been reduced in accordance with an embodiment of the present invention. Figures 13-16 show some exemplary higher-order error terms in accordance with an embodiment of the present invention.
In one embodiment, the higher order overlay reduction is further enhanced by co-optimizing the capabilities of one or more of the following features:
・ Correcting overlay from the wafer side using wafer-thermal actuators,
・ Optimizing the topology of the template with selectively machined locations, and
・ Combining wafer-thermal and template actuation techniques to achieve significantly improved single and multi-field overlay performance.
In a uniformly solid template, as used in Yin’s method, there is a large amount of mechanical coupling between the two fields. Therefore, the same method which can produce sub-1nm overlay for a single field cannot produce similar overlay for the dual-field case since error reduction in one field induces errors in the other field. The inter-field coupling can, however, be reduced by machining holes 1701 at carefully chosen locations on template 302 as shown in Figure 17 in accordance with an embodiment of the present invention. Additionally, the locations of template correction forces can be optimized to further improve performance using one of the following methods which are incorporated by reference herein in its entirety: (1) Bendsoe et al., “Topology Optimization - Theory, Methods and Applications,” Springer-Verlag Berlin Heidelberg, 2003; (2) Tai et al., “Multiobjective Topology Optimization using a Genetic Algorithm and a Morphological Representation of Geometry,” 6th World Congress of Structural and Multidisciplinary Optimization, Rio de Janeiro, 30 May - 03 June 2005, Brazil; and (3) Jakiela et al., “Continuum Structural Topology Design with Genetic Algorithms,” Comput. Methods Appl. Mech. Engrg., Vol. 186, 2000, pp. 339-356.
As discussed above, the inter-field coupling can be reduced by machining holes 1701 at carefully chosen locations on template 302 thereby permitting overlay control over multiple lithography fields 201 simultaneously (e.g., reducing translation errors in X and Y, reducing magnification errors in X and Y, reducing orthogonality errors, reducing angular errors and reducing higher order errors in overlay). It is not obvious as to where these holes 1701 should be made in template 302. As a result, a topology optimization algorithm (discussed below) is used for locating the optimal locations of holes 1701. In particular, the topology optimization algorithm optimizes the material layout within a given design space, for a given set of loads and boundary conditions, such that the resulting layout meets a prescribed set of performance targets.
In one embodiment, the topology optimization algorithm may be implemented via a computing system as discussed below.
Referring now to the Figures in detail, Figure 18 illustrates an embodiment of the present invention of the hardware configuration of a computing device 1800 which is representative of a hardware environment for practicing the present invention. Computing device 1800 may be any type of computing device (e.g., portable computing unit, Personal Digital Assistant (PDA), smartphone, laptop computer, mobile phone, navigation device, game console, desktop computer system, workstation, Internet appliance and the like) configured with the capability of locating the optimal locations of holes 1701 (Figure 17). Referring to Figure 18, computing device 1800 may have a processor 1801 coupled to various other components by system bus 1802. An operating system 1803 may run on processor 1801 and provide control and coordinate the functions of the various components of Figure 18. An application 1804 in accordance with the principles of the present invention may run in conjunction with operating system 1803 and provide calls to operating system 1803 where the calls implement the various functions or services to be performed by application 1804. Application 1804 may include, for example, an application for locating the optimal locations of holes 1701 as discussed further below.
[0064] Referring again to Figure 18, read-only memory ("ROM") 1805 may be coupled to system bus 1802 and include a basic input/output system ("BIOS") that controls certain basic functions of computing device 1800. Random access memory ("RAM") 1806 and disk adapter 1807 may also be coupled to system bus 1802. It should be noted that software components including operating system 1803 and application 1804 may be loaded into RAM 1806, which may be computing device’s 1800 main memory for execution. Disk adapter 1807 may be an integrated drive electronics ("IDE") adapter that communicates with a disk unit 1808, e.g., disk drive. It is noted that the program for locating the optimal locations of holes 1701 may reside in disk unit 1808 or in application 1804.
Computing device 1800 may further include a communications adapter 1809 coupled to bus 1802. Communications adapter 1809 may interconnect bus 1802 with an outside network thereby allowing computing device 1800 to communicate with other devices.
I/O devices may also be connected to computing device 1800 via a user interface adapter 1810 and a display adapter 1811. Keyboard 1812, mouse 1813 and speaker 1814 may all be interconnected to bus 1802 through user interface adapter 1810. A display monitor 1815 may be connected to system bus 1802 by display adapter 1811. In this manner, a user is capable of inputting to computing device 1800 through keyboard 1812 or mouse 1813 and receiving output from computing device 1800 via display 1815 or speaker 1814. Other input mechanisms may be used to input data to computing device 1800 that are not shown in Figure 18, such as display 1815 having touch-screen capability and keyboard 1812 being a virtual keyboard. Computing device 1800 of Figure 18 is not to be limited in scope to the elements depicted in Figure 18 and may include fewer or additional elements than depicted in Figure 18.
The present invention may be a system, a method, and/or a computer program product. The computer program product may include a computer readable storage medium (or media) having computer readable program instructions thereon for causing a processor to carry out aspects of the present invention.
The computer readable storage medium can be a tangible device that can retain and store instructions for use by an instruction execution device. The computer readable storage medium may be, for example, but is not limited to, an electronic storage device, a magnetic storage device, an optical storage device, an electromagnetic storage device, a semiconductor storage device, or any suitable combination of the foregoing. A non-exhaustive list of more specific examples of the computer readable storage medium includes the following: a portable computer diskette, a hard disk, a random access memory (RAM), a read-only memory (ROM), an erasable programmable read-only memory (EPROM or Flash memory), a static random access memory (SRAM), a portable compact disc read-only memory (CD-ROM), a digital versatile disk (DVD), a memory stick, a floppy disk, a mechanically encoded device such as punch-cards or raised structures in a groove having instructions recorded thereon, and any suitable combination of the foregoing. A computer readable storage medium, as used herein, is not to be construed as being transitory signals per se, such as radio waves or other freely propagating electromagnetic waves, electromagnetic waves propagating through a waveguide or other transmission media (e.g., light pulses passing through a fiber-optic cable), or electrical signals transmitted through a wire.
Computer readable program instructions described herein can be downloaded to respective computing/processing devices from a computer readable storage medium or to an external computer or external storage device via a network, for example, the Internet, a local area network, a wide area network and/or a wireless network. The network may comprise copper transmission cables, optical transmission fibers, wireless transmission, routers, firewalls, switches, gateway computers and/or edge servers. A network adapter card or network interface in each computing/processing device receives computer readable program instructions from the network and forwards the computer readable program instructions for storage in a computer readable storage medium within the respective computing/processing device.
Computer readable program instructions for carrying out operations of the present invention may be assembler instructions, instruction-set-architecture (ISA) instructions, machine instructions, machine dependent instructions, microcode, firmware instructions, state-setting data, or either source code or object code written in any combination of one or more programming languages, including an object oriented programming language such as Smalltalk, C++ or the like, and conventional procedural programming languages, such as the "C" programming language or similar programming languages. The computer readable program instructions may execute entirely on the user's computer, partly on the user's computer, as a stand-alone software package, partly on the user's computer and partly on a remote computer or entirely on the remote computer or server. In the latter scenario, the remote computer may be connected to the user's computer through any type of network, including a local area network (LAN) or a wide area network (WAN), or the connection may be made to an external computer (for example, through the Internet using an Internet Service Provider). In some embodiments, electronic circuitry including, for example, programmable logic circuitry, field-programmable gate arrays (FPGA), or programmable logic arrays (PLA) may execute the computer readable program instructions by utilizing state information of the computer readable program instructions to personalize the electronic circuitry, in order to perform aspects of the present invention.
Aspects of the present invention are described herein with reference to flowchart illustrations and/or block diagrams of methods, apparatus (systems), and computer program products according to embodiments of the invention. It will be understood that each block of the flowchart illustrations and/or block diagrams, and combinations of blocks in the flowchart illustrations and/or block diagrams, can be implemented by computer readable program instructions.
These computer readable program instructions may be provided to a processor of a general purpose computer, special purpose computer, or other programmable data processing apparatus to produce a machine, such that the instructions, which execute via the processor of the computer or other programmable data processing apparatus, create means for implementing the functions/acts specified in the flowchart and/or block diagram block or blocks. These computer readable program instructions may also be stored in a computer readable storage medium that can direct a computer, a programmable data processing apparatus, and/or other devices to function in a particular manner, such that the computer readable storage medium having instructions stored therein comprises an article of manufacture including instructions which implement aspects of the function/act specified in the flowchart and/or block diagram block or blocks.
The computer readable program instructions may also be loaded onto a computer, other programmable data processing apparatus, or other device to cause a series of operational steps to be performed on the computer, other programmable apparatus or other device to produce a computer implemented process, such that the instructions which execute on the computer, other programmable apparatus, or other device implement the functions/acts specified in the flowchart and/or block diagram block or blocks.
The flowchart and block diagrams in the Figures illustrate the architecture, functionality, and operation of possible implementations of systems, methods, and computer program products according to various embodiments of the present invention. In this regard, each block in the flowchart or block diagrams may represent a module, segment, or portion of instructions, which comprises one or more executable instructions for implementing the specified logical function(s). In some alternative implementations, the functions noted in the block may occur out of the order noted in the figures. For example, two blocks shown in succession may, in fact, be executed substantially concurrently, or the blocks may sometimes be executed in the reverse order, depending upon the functionality involved. It will also be noted that each block of the block diagrams and/or flowchart illustration, and combinations of blocks in the block diagrams and/or flowchart illustration, can be implemented by special purpose hardware-based systems that perform the specified functions or acts or carry out combinations of special purpose hardware and computer instructions.
As discussed above, a topology optimization algorithm is used for locating the optimal locations of holes 1701 as discussed below in connection with Figure 19.
Figure 19 is a flowchart of a method 1900 for locating the optimal location of holes 1701 (Figure 17) in a template 302 (Figure 17) in accordance with an embodiment of the present invention.
In particular, the topology optimization algorithm optimizes the material layout within a given design space, for a given set of loads and boundary conditions, such that the resulting layout meets a prescribed set of performance targets.
Referring to Figure 19, in conjunction with Figures 3-4, 5A-5C and 17-18, in step 1901, computing device 1800 receives an initial population of optimization parameters, such as the template density matrix and the correction force locations.
In step 1902, computing device 1800 calculates the compliance matrix of template 302 for the current set of parameters.
With respect to the compliance matrix for template actuation and residual error calculation, the general deformation state of the template due to forces applied at the sides can be found using the Navier-Cauchy equations:
【数２】
【数３】
【数４】
【数５】
【数６】
With respect to the compliance matrix for wafer thermal actuation and residual error calculation, wafer thermal correction can also be described by a linear equation:
【数７】
【数８】
In step 1904, computing device 1800 identifies the maximum residual error out of the determined residual errors.
In step 1905, a determination is made by computing device 1800 as to whether the maximum residual error converges or if the number of iterations exceeds a threshold value, where such a threshold value could be user-selected. With respect to the maximum residual error converging, there are a variety of criterions that could be used to define convergence. One common criterion is the fractional change in the objective function. When the fractional change goes below a preset value, convergence is said to be achieved.
If the maximum residual error has converged or if the number of iterations has exceeded a threshold value, then the population of optimization parameters, such as the template density matrix and the correction force locations, has been optimized. As a result, computing device 1800, in step 1906, selects such population of optimization parameters to be utilized to place holes 1701 in template 302.
If, however, the maximum residual error has not converged and the number of iterations has not exceeded a threshold value, then, in step 1907, computing device 1800 selects, recombines and mutates the population of optimization parameters, such as the template density matrix and the correction force locations. The compliance matrix of template 302 is then recalculated for the new set of parameters.
In one embodiment, the algorithm of method 1900 is built around a plane stress finite element analysis of template 302. Template 302 is first meshed to calculate the displacements associated with boundary forces. To represent an arbitrary topology, a density factor “ρ” is associated with each meshed element. ρ can either be one or zero (to avoid computational problems a small number is usually used instead of zero), corresponding to the presence or absence of material at that element. Four geometrical parameters are chosen to locate the force application points around template 302. Given the meshed state, the ρ matrix and the correction force locations (and magnitudes), a finite element solution can be obtained. The template compliance matrix (Ctemplate）can be obtained by finding finite element solutions for all the basis force combinations. The maximum residual overlay error can then be obtained as discussed above. This is the output of the objective function. In one embodiment, the optimization procedure used to minimize this output is a genetic algorithm (referred to as GA). The reason for choosing GA is that it requires only first order function calculations, and is well suited for the objective function here, which is neither continuous nor differentiable. In one embodiment, Matlab（Registered trademark）’s GA toolbox is used for the actual implementation.
Figure 20 illustrates the topology and force location optimized template geometry in accordance with an embodiment of the present invention. Referring to Figure 20, regions 2001 are where template 302 needs to be machined out. Regions 201A-201B indicate the locations of the two fields. Furthermore, marks 2002 are force application points.
As illustrated in Figure 20, in one embodiment, only a quarter of template 302 is used for topology optimization. This is done in order to reduce the amount of computation required and impart the optimized template mirror symmetry.
It can be seen that template 302 performs significantly better than Yin’s uniformly solid template for dual-field overlay as shown in Table 2 of Figure 21 in accordance with an embodiment of the present invention.
One aspect to note about the disclosed algorithm is that it can easily accommodate new constraints that might be present in some specific J-FIL applications. For example, one could find an optimized template for only theta errors and reduce the available optimization region to a cross in the center of the template.
In addition to controlling overlay by actuating template 302, the present invention may control overlay via wafer thermal actuation. In one embodiment, wafer 2201 (Figures 22A-22B) is heated and cooled in a controlled fashion at multiple spots in such a way that the resultant thermal expansion and contraction results in overlay reduction (reducing errors, such as translation errors in X and Y, magnification errors in X and Y, orthogonality errors, angular errors and higher order errors in overlay). Figures 22A-22B illustrate a 300 mm wafer system 2200 with a wafer 2201 that includes exemplary dual-field configuration 201A-201B and thermal actuators (heaters/coolers) placed underneath in accordance with an embodiment of the present invention.
Referring to Figures 22A-22B, in one embodiment, a 6 x 8 (exemplary) grid of heating/cooling elements 2202, 2203, respectively, is placed underneath each field 201A, 201B. In one embodiment, heating/cooling elements 2202, 2203 operate on the peltier effect. In one embodiment, the rest of wafer 2201 is maintained at room temperature (e.g., 298 Kelvin).
Table 3 of Figure 12 shows the results of a computer simulation for evaluating the performance of the wafer thermal actuation method in accordance with an embodiment of the present invention.
Since thermal actuators are distributed in an areal fashion, more actuation degrees of freedom can generally be packed per field 201. This, along with the fact that thermal actuators are localized sources of isotropic expansion/contraction means that they can reduce magnification and translation type errors quite well. Also, overlay control does not deteriorate as the number of fields is increased. Thus, if the errors in a certain situation are mainly composed of magnification and translation components, then wafer thermal actuation is an effective solution for dual-field, quad-field and even whole wafer overlay. However, because of the isotropic nature of thermal actuation, theta and gamma errors may not be reduced using thermal actuators alone.
Thermal and template actuation techniques may be combined (“hybrid actuation scheme”) in a linear fashion. Table 4 of Figure 24 shows the simulated performance of the hybrid actuation scheme for gamma and theta errors for dual and quad field cases in accordance with an embodiment of the present invention. For the results in Table 4, template 302 has not been topology optimized.
It can be seen that sub-5nm dual and quad field overlay is possible using the hybrid actuation scheme.
With respect to the initial error limits for sub-5nm final overlay using hybrid actuation, in Tables 2-4 (see Figures 21, 23 and 24, respectively), actuation performance is evaluated only for six initial error cases, where only one field in a multitude of fields has this error. This is ideal for evaluating how well an actuation scheme performs in independently reducing overlay errors in one field while not affecting the rest. In an actual lithography tool, however, fields might have multiple types of initial errors on every field in a multitude of fields. Error limits have been derived herein, for both dual-field and quad-field overlay, which would ensure sub-5nm residual overlay using hybrid actuation as shown in Table 5 of Figure 25. Table 5 of Figure 25 shows the initial error limits for sub-5nm final overlay using hybrid actuation in accordance with an embodiment of the present invention. Actuation performance was tested for all combinations of the error cases shown in Table 5 applied on any of the two/four fields. These might serve as useful guidelines during template fabrication.
An important factor in the design of chucks for thermal overlay control is the temperature settling time. High settling time could compromise throughput, which is undesirable since high throughput is the whole objective of multi-field overlay. Temperature settling time depends on the thermal conductivities and thicknesses of the chuck and wafer, and the wafer-chuck and chuck-heater contact resistances.
A common material for making wafer chucks in the semiconductor industry is Silicon Carbide (SiC). Since SiC has a significantly higher surface roughness than silicon, thermal contact between the two is poor. Thus, a regular pin-type SiC chuck would not be ideal here since the wafer-pin contact resistance would be high.
One possible solution is to use a chuck with a light gas, such as helium, filled in the space between the chuck and the wafer. The light gas serves to improve thermal contact using gas conduction. However, the higher back pressure might lead to heat transfer uniformity issues, since the wafer might start losing contact with the pins in some regions. As a result, the chuck may utilize small vacuum pockets to prevent wafer bowing due to gas back-pressure as shown in Figure 26 in accordance with an embodiment of the present invention. Referring to Figure 26, chuck 2600 is filled with a light gas 2601, such as helium, surrounded with a seal 2602. Chuck 2600 utilizes an array of vacuum pockets 2603 in the form of annular pins. These pins hold the wafer securely against the wafer chuck 2600 even when the bulk of the space between the wafer and the wafer chuck 2600 is filled with a gas. Such a design enhances thermal conductivity between the wafer and chuck 2600 using gas conduction, while preventing wafer bowing at the same time.
The descriptions of the various embodiments of the present invention have been presented for purposes of illustration, but are not intended to be exhaustive or limited to the embodiments disclosed. Many modifications and variations will be apparent to those of ordinary skill in the art without departing from the scope and spirit of the described embodiments. The terminology used herein was chosen to best explain the principles of the embodiments, the practical application or technical improvement over technologies found in the marketplace, or to enable others of ordinary skill in the art to understand the embodiments disclosed herein.
【請求項１】
A template, comprising:
multiple lithography fields for imprinting at multiple locations simultaneously; and
multiple holes machined in unpatterned regions to reduce inter-field mechanical coupling and permit overlay control over said multiple lithography fields simultaneously.
【請求項２】
The template as recited in claim 1, wherein said multiple lithography fields are separated by unpatterned regions.
【請求項３】 The template as recited in claim 1, wherein imprint material is confined to said multiple lithography fields printed by the use of recessed regions in said unpatterned regions.
【請求項４】
The template as recited in claim 1, wherein locations of said holes are determined using an optimization algorithm using a population of optimization parameters.
【請求項５】
The template as recited in claim 4, wherein said optimization parameters comprise a template density matrix and correction force locations.
【請求項６】
The template as recited in claim 1, wherein locations of said holes are selected based on optimizing overlay errors.
【請求項７】
The template as recited in claim 1, wherein said overlay control comprises reducing one of the following errors: translation errors in X and Y, magnification errors in X and Y, orthogonality errors and angular errors.
【請求項８】
The template as recited in claim 1, wherein said overlay control comprises reducing higher order errors in overlay.
【請求項９】
A wafer system, comprising:
a wafer comprising an array of fields, wherein two or more fields of said array of fields are lithography fields for imprinting at multiple locations simultaneously; and
a grid of heating/cooling elements underneath each of said two or more lithography fields causing thermal expansion and contraction resulting in overlay reduction.
【請求項１０】
The wafer system as recited in claim 9, wherein said overlay reduction comprises reducing one of the following errors: translation errors in X and Y, magnification errors in X and Y, orthogonality errors and angular errors.
【請求項１１】
The wafer system as recited in claim 9, wherein said overlay reduction comprises reducing higher order errors in overlay.
【請求項１２】
The wafer system as recited in claim 9, wherein said heating/cooling elements operate on the peltier effect.
【請求項１３】
A wafer system for photolithography, comprising:
a grid of heating/cooling elements underneath a field being lithographed causing thermal expansion and contraction resulting in reduction of the following overlay errors: trapezoidal errors in X and Y, orthogonality errors and higher order errors.
【請求項１４】
A system, comprising:
a template comprising:
multiple lithography fields for imprinting at multiple locations simultaneously; and
multiple holes machined in unpatterned regions to reduce inter-field mechanical coupling and permit overlay control over said multiple lithography fields simultaneously; and
a wafer system comprising:
a wafer comprising an array of fields, wherein two or more fields of said array of fields are lithography fields for imprinting at multiple locations simultaneously; and
a grid of heating/cooling elements underneath each of said two or more lithography fields causing thermal expansion and contraction resulting in overlay control;
wherein said overlay control via said multiple holes and said grid of heating/cooling elements control overlay in a coordinated manner.
【請求項１５】
The system as recited in claim 14, wherein said overlay control comprises reducing one of the following errors: translation errors in X and Y, magnification errors in X and Y, orthogonality errors and angular errors.
【請求項１６】
The system as recited in claim 14, wherein said overlay control comprises reducing higher order errors in overlay.
【請求項１７】
A computer program product for locating optimal locations of holes in a template, the computer program product comprising a computer readable storage medium having program code embodied therewith, the program code comprising the programming instructions for:
receiving an initial population of optimization parameters;
calculating a compliance matrix of said template for a current set of optimization parameters;
determining a residual error for each of the error cases using said compliance matrix;
identifying a maximum residual error out of said determined residual errors; and
selecting said current set of optimization parameters to be utilized to place said holes in said template in response to said maximum residual error converging or a number of iterations exceeding a threshold value.
【請求項１８】 The computer program product as recited in claim 17 further comprising:
selecting, recombining and mutating a population of optimization parameters forming a new set of optimization parameters in response to said maximum residual error not converging and said number of iterations not exceeding said threshold value; and
calculating said compliance matrix of said template for said new set of optimization parameters.
【請求項１９】
The computer program product as recited in claim 17, wherein said optimization parameters comprise a template density matrix and correction force locations.
【請求項２０】
The computer program product as recited in claim 17, wherein said error cases comprise one or more of the following: translation errors in X and Y, magnification errors in X and Y, orthogonality errors, angular errors and higher order errors in overlay.
A template, comprising:
multiple lithography fields for imprinting at multiple locations simultaneously; and
multiple holes machined in unpatterned regions to reduce inter-field mechanical coupling and permit overlay control over said multiple lithography fields simultaneously.
【請求項２】
The template as recited in claim 1, wherein said multiple lithography fields are separated by unpatterned regions.
【請求項３】 The template as recited in claim 1, wherein imprint material is confined to said multiple lithography fields printed by the use of recessed regions in said unpatterned regions.
【請求項４】
The template as recited in claim 1, wherein locations of said holes are determined using an optimization algorithm using a population of optimization parameters.
【請求項５】
The template as recited in claim 4, wherein said optimization parameters comprise a template density matrix and correction force locations.
【請求項６】
The template as recited in claim 1, wherein locations of said holes are selected based on optimizing overlay errors.
【請求項７】
The template as recited in claim 1, wherein said overlay control comprises reducing one of the following errors: translation errors in X and Y, magnification errors in X and Y, orthogonality errors and angular errors.
【請求項８】
The template as recited in claim 1, wherein said overlay control comprises reducing higher order errors in overlay.
【請求項９】
A wafer system, comprising:
a wafer comprising an array of fields, wherein two or more fields of said array of fields are lithography fields for imprinting at multiple locations simultaneously; and
a grid of heating/cooling elements underneath each of said two or more lithography fields causing thermal expansion and contraction resulting in overlay reduction.
【請求項１０】
The wafer system as recited in claim 9, wherein said overlay reduction comprises reducing one of the following errors: translation errors in X and Y, magnification errors in X and Y, orthogonality errors and angular errors.
【請求項１１】
The wafer system as recited in claim 9, wherein said overlay reduction comprises reducing higher order errors in overlay.
【請求項１２】
The wafer system as recited in claim 9, wherein said heating/cooling elements operate on the peltier effect.
【請求項１３】
A wafer system for photolithography, comprising:
a grid of heating/cooling elements underneath a field being lithographed causing thermal expansion and contraction resulting in reduction of the following overlay errors: trapezoidal errors in X and Y, orthogonality errors and higher order errors.
【請求項１４】
A system, comprising:
a template comprising:
multiple lithography fields for imprinting at multiple locations simultaneously; and
multiple holes machined in unpatterned regions to reduce inter-field mechanical coupling and permit overlay control over said multiple lithography fields simultaneously; and
a wafer system comprising:
a wafer comprising an array of fields, wherein two or more fields of said array of fields are lithography fields for imprinting at multiple locations simultaneously; and
a grid of heating/cooling elements underneath each of said two or more lithography fields causing thermal expansion and contraction resulting in overlay control;
wherein said overlay control via said multiple holes and said grid of heating/cooling elements control overlay in a coordinated manner.
【請求項１５】
The system as recited in claim 14, wherein said overlay control comprises reducing one of the following errors: translation errors in X and Y, magnification errors in X and Y, orthogonality errors and angular errors.
【請求項１６】
The system as recited in claim 14, wherein said overlay control comprises reducing higher order errors in overlay.
【請求項１７】
A computer program product for locating optimal locations of holes in a template, the computer program product comprising a computer readable storage medium having program code embodied therewith, the program code comprising the programming instructions for:
receiving an initial population of optimization parameters;
calculating a compliance matrix of said template for a current set of optimization parameters;
determining a residual error for each of the error cases using said compliance matrix;
identifying a maximum residual error out of said determined residual errors; and
selecting said current set of optimization parameters to be utilized to place said holes in said template in response to said maximum residual error converging or a number of iterations exceeding a threshold value.
【請求項１８】 The computer program product as recited in claim 17 further comprising:
selecting, recombining and mutating a population of optimization parameters forming a new set of optimization parameters in response to said maximum residual error not converging and said number of iterations not exceeding said threshold value; and
calculating said compliance matrix of said template for said new set of optimization parameters.
【請求項１９】
The computer program product as recited in claim 17, wherein said optimization parameters comprise a template density matrix and correction force locations.
【請求項２０】
The computer program product as recited in claim 17, wherein said error cases comprise one or more of the following: translation errors in X and Y, magnification errors in X and Y, orthogonality errors, angular errors and higher order errors in overlay.
【要約】
Techniques for delivering sub-5nm overlay control over multiple fields. One such technique reduces overlay from the wafer side using wafer-thermal actuators. In another technique, the topology of the template is optimized so that the inter-field mechanical coupling between fields in the multi-field template is reduced thereby allowing overlay to be simultaneously reduced in multiple fields in the template. A further technique combines the wafer-thermal and template actuation techniques to achieve significantly improved single and multi-field overlay performance.
Techniques for delivering sub-5nm overlay control over multiple fields. One such technique reduces overlay from the wafer side using wafer-thermal actuators. In another technique, the topology of the template is optimized so that the inter-field mechanical coupling between fields in the multi-field template is reduced thereby allowing overlay to be simultaneously reduced in multiple fields in the template. A further technique combines the wafer-thermal and template actuation techniques to achieve significantly improved single and multi-field overlay performance.
Figure 1A
Figure 1B
Figure 1C
Figure 1D
Figure 1E
Figure 1F
Figure 1G
Figure 1H
Figure 2
Figure 3
Figure 4
Figure 5A
Figure 5B
Figure 5C
Figure 6
Figure 7
Figure 8
Figure 9
Figure 10
Figure 11
Figure 12
Figure 13
Figure 14
Figure 15
Figure 16
Figure 17
Figure 18
Figure 19
Figure 20
Figure 21
Figure 22A
Figure 22B
Figure 23
Figure 24
Figure 25
Figure 26
