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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2017-153350(P2017-153350A)
(43)【公開日】2017年8月31日
(54)【発明の名称】電力変換装置における可聴ノイズの低減
(51)【国際特許分類】
H02M 3/28 20060101AFI20170804BHJP
H02M 7/21 20060101ALI20170804BHJP
【ＦＩ】
H02M3/28 E
H02M7/21 A
H02M3/28 F
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
【外国語出願】
【全頁数】34
(21)【出願番号】特願2017-14282(P2017-14282)
(22)【出願日】2017年1月30日
(31)【優先権主張番号】15/055,337
(32)【優先日】2016年2月26日
(33)【優先権主張国】US
(71)【出願人】
【識別番号】501315784
【氏名又は名称】パワー・インテグレーションズ・インコーポレーテッド
(74)【代理人】
【識別番号】100100181
【弁理士】
【氏名又は名称】阿部 正博
(72)【発明者】
【氏名】ヴィクラム バラクリシュナン
(72)【発明者】
【氏名】ジャオ ミン ファム
(72)【発明者】
【氏名】リカルド ルイス ジャネツィック プリギッツアー
(72)【発明者】
【氏名】ピーター ヴォーン
【テーマコード（参考）】
5H006
5H730
【Ｆターム（参考）】
5H006CA02
5H006CB03
5H006CB07
5H006DA04
5H006DB01
5H006DC05
5H730AA02
5H730AS01
5H730BB43
5H730BB57
5H730CC01
5H730EE02
5H730EE07
5H730EE13
5H730FD01
5H730FD51
5H730FF06
5H730FG07
5H730XX04
5H730XX15
5H730XX26
5H730XX35
(57)【要約】 （修正有）
【課題】電力変換装置で、軽負荷状態での低スイッチング周波数による可聴ノイズの影響を低減する。【解決手段】電力変換装置１００の制御装置は、電流検出信号とフィードバック信号１３３と電流制限信号１６２とに応答して、電力変換装置の出力へのエネルギーの伝達を制御する電力スイッチ１３４をスイッチングするドライブ信号を生成する駆動回路を含む。電流制限値生成器１５０は、出力に接続された負荷に応答して電流制限信号を生成する。可聴ノイズ検出回路１４８は、ドライブ信号に応答してドライブ信号の意図される周波数が可聴ノイズ周波数窓内であるときを示す周波数スキップ信号を生成する。電流制限信号の状態ドライブ信号の意図される周波数が、可聴ノイズ周波数窓内であるとき固定される。第１のラッチ１５８は、周波数スキップ信号とフィードバック信号とに応答して、電流制限値生成器を制御して電流制限値信号を保持する保持信号を生成する。
【選択図】図１
【特許請求の範囲】
【請求項1】
電力変換装置において使用される制御装置であって、
電力スイッチを通る電流を表す電流検出信号に応答して、および、前記電力変換装置の出力を表すフィードバック信号に応答して、前記電力変換装置の前記電力スイッチのスイッチングを制御するドライブ信号を生成して、前記電力変換装置の入力から前記電力変換装置の前記出力へのエネルギーの伝達を制御するように接続された駆動回路と、
前記電力変換装置の前記出力に接続された負荷に応答した電流制限信号を生成するように接続された電流制限値生成器であって、
前記駆動回路が、前記電流制限信号にさらに応答して前記ドライブ信号を生成するように接続された、
前記電流制限値生成器と、
前記ドライブ信号を受信し、前記ドライブ信号に応答して、前記ドライブ信号の意図される周波数が可聴ノイズ周波数窓内であるときを示す周波数スキップ信号を生成するように接続された可聴ノイズ検出回路であって、
前記ドライブ信号の前記意図される周波数が前記可聴ノイズ周波数窓内であることを前記周波数スキップ信号が示すとき、前記電流制限値生成器により生成される前記電流制限信号の状態が、固定されるように接続されている、
前記可聴ノイズ検出回路と、
前記電流制限値生成器を制御して前記電流制限値信号を保持するように接続された保持信号を生成するように接続された第１のラッチであって、
前記第１のラッチが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答して、および、前記電力変換装置の前記出力を表す前記フィードバック信号に応答して、前記保持信号を生成するように接続されている、
前記第１のラッチと、
を備える、制御装置。
電力スイッチを通る電流を表す電流検出信号に応答して、および、前記電力変換装置の出力を表すフィードバック信号に応答して、前記電力変換装置の前記電力スイッチのスイッチングを制御するドライブ信号を生成して、前記電力変換装置の入力から前記電力変換装置の前記出力へのエネルギーの伝達を制御するように接続された駆動回路と、
前記電力変換装置の前記出力に接続された負荷に応答した電流制限信号を生成するように接続された電流制限値生成器であって、
前記駆動回路が、前記電流制限信号にさらに応答して前記ドライブ信号を生成するように接続された、
前記電流制限値生成器と、
前記ドライブ信号を受信し、前記ドライブ信号に応答して、前記ドライブ信号の意図される周波数が可聴ノイズ周波数窓内であるときを示す周波数スキップ信号を生成するように接続された可聴ノイズ検出回路であって、
前記ドライブ信号の前記意図される周波数が前記可聴ノイズ周波数窓内であることを前記周波数スキップ信号が示すとき、前記電流制限値生成器により生成される前記電流制限信号の状態が、固定されるように接続されている、
前記可聴ノイズ検出回路と、
前記電流制限値生成器を制御して前記電流制限値信号を保持するように接続された保持信号を生成するように接続された第１のラッチであって、
前記第１のラッチが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答して、および、前記電力変換装置の前記出力を表す前記フィードバック信号に応答して、前記保持信号を生成するように接続されている、
前記第１のラッチと、
を備える、制御装置。
【請求項2】
前記電流制限値生成器を制御して前記電流制限信号の前記状態をラッチするように接続された中断信号を生成するように接続された第２のラッチであって、
前記第２のラッチが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答して、および、前記電力変換装置の前記出力を表す前記フィードバック信号に応答して、前記中断信号を生成するように接続されている、
前記第２のラッチと、
前記第１のラッチと前記第２のラッチとにより受信されるように接続された出力を含む第１の論理ゲートであって、
前記第１の論理ゲートが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号を受信するように接続された第１の入力を含み、
前記第１の論理ゲートが、前記電力変換装置の前記出力を表す前記フィードバック信号に応答するように接続された第２の入力を含む、
前記第１の論理ゲートと、
前記第１のラッチの出力を受信するように接続された第１の入力を含む第２の論理ゲートであって、
前記第２の論理ゲートが、前記電力変換装置の前記出力を表す前記フィードバック信号に応答するように接続された第２の入力を含む、
前記第２の論理ゲートと、
前記電流制限値生成器により受信されるように接続された出力を含む第３の論理ゲートであって、
前記第２の論理ゲートが、前記第２の論理ゲートの出力を受信するように接続された第１の入力を含み、
前記第３の論理ゲートが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答するように接続された第２の入力を含む、
前記第３の論理ゲートと、
をさらに備える、請求項１に記載の制御装置。
前記第２のラッチが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答して、および、前記電力変換装置の前記出力を表す前記フィードバック信号に応答して、前記中断信号を生成するように接続されている、
前記第２のラッチと、
前記第１のラッチと前記第２のラッチとにより受信されるように接続された出力を含む第１の論理ゲートであって、
前記第１の論理ゲートが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号を受信するように接続された第１の入力を含み、
前記第１の論理ゲートが、前記電力変換装置の前記出力を表す前記フィードバック信号に応答するように接続された第２の入力を含む、
前記第１の論理ゲートと、
前記第１のラッチの出力を受信するように接続された第１の入力を含む第２の論理ゲートであって、
前記第２の論理ゲートが、前記電力変換装置の前記出力を表す前記フィードバック信号に応答するように接続された第２の入力を含む、
前記第２の論理ゲートと、
前記電流制限値生成器により受信されるように接続された出力を含む第３の論理ゲートであって、
前記第２の論理ゲートが、前記第２の論理ゲートの出力を受信するように接続された第１の入力を含み、
前記第３の論理ゲートが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答するように接続された第２の入力を含む、
前記第３の論理ゲートと、
をさらに備える、請求項１に記載の制御装置。
【請求項3】
前記可聴ノイズ検出回路が、
前記ドライブ信号に応答してセットされるように接続された第３のラッチと、
前記第３のラッチの出力に応答して、第１の閾値周波数を上回る周波数において前記ドライブ信号のパルスが検出されたか否かを示す第１の周波数信号を出力するように接続された第１の周波数閾値回路と、
前記第３のラッチの前記出力に応答して、第２の閾値周波数未満の周波数において前記ドライブ信号の前記パルスが検出されたか否かを示す第２の周波数信号を出力するように接続された第２の周波数閾値回路と、
前記第３のラッチと前記第１の周波数閾値回路と前記第２の周波数閾値回路とに応答して、前記ドライブ信号の前記周波数が前記可聴ノイズ周波数窓内であることを示す前記周波数スキップ信号を生成するように接続された第４の論理ゲートであって、前記可聴ノイズ周波数窓が、前記第１の閾値周波数と前記第２の閾値周波数との間である、前記第４の論理ゲートと、
を備える、
請求項１に記載の制御装置。
前記ドライブ信号に応答してセットされるように接続された第３のラッチと、
前記第３のラッチの出力に応答して、第１の閾値周波数を上回る周波数において前記ドライブ信号のパルスが検出されたか否かを示す第１の周波数信号を出力するように接続された第１の周波数閾値回路と、
前記第３のラッチの前記出力に応答して、第２の閾値周波数未満の周波数において前記ドライブ信号の前記パルスが検出されたか否かを示す第２の周波数信号を出力するように接続された第２の周波数閾値回路と、
前記第３のラッチと前記第１の周波数閾値回路と前記第２の周波数閾値回路とに応答して、前記ドライブ信号の前記周波数が前記可聴ノイズ周波数窓内であることを示す前記周波数スキップ信号を生成するように接続された第４の論理ゲートであって、前記可聴ノイズ周波数窓が、前記第１の閾値周波数と前記第２の閾値周波数との間である、前記第４の論理ゲートと、
を備える、
請求項１に記載の制御装置。
【請求項4】
前記第３のラッチが、前記第１の周波数閾値回路と前記第２の周波数閾値回路とに応答してリセットされるように接続されている、
請求項３に記載の制御装置。
請求項３に記載の制御装置。
【請求項5】
前記第１の周波数閾値回路が、
第１の電流源と、
第１のコンデンサと、
前記第１の電流源と前記第１のコンデンサとの間に接続された第１のスイッチであって、前記第１のスイッチが、前記第３のラッチの前記出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、前記第１のスイッチと、
前記第１のコンデンサの第１の端部と前記第１のコンデンサの第２の端部との間に接続された第２のスイッチと、
前記第２のスイッチと前記第３のラッチの前記出力との間に接続された第１のインバーターであって、前記第２のスイッチが、前記第１のインバーターの出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、前記第１のインバーターと、
前記第１のコンデンサに接続されて、前記第１のコンデンサにかかる電圧と第１の電圧基準との第１の比較に応答して、前記第１の周波数信号を出力する第１の比較器と、
を備える、
請求項３に記載の制御装置。
第１の電流源と、
第１のコンデンサと、
前記第１の電流源と前記第１のコンデンサとの間に接続された第１のスイッチであって、前記第１のスイッチが、前記第３のラッチの前記出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、前記第１のスイッチと、
前記第１のコンデンサの第１の端部と前記第１のコンデンサの第２の端部との間に接続された第２のスイッチと、
前記第２のスイッチと前記第３のラッチの前記出力との間に接続された第１のインバーターであって、前記第２のスイッチが、前記第１のインバーターの出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、前記第１のインバーターと、
前記第１のコンデンサに接続されて、前記第１のコンデンサにかかる電圧と第１の電圧基準との第１の比較に応答して、前記第１の周波数信号を出力する第１の比較器と、
を備える、
請求項３に記載の制御装置。
【請求項6】
前記第２の周波数閾値回路が、
第２の電流源と、
第２のコンデンサと、
前記第２の電流源と前記第２のコンデンサとの間に接続された第３のスイッチであって、前記第３のスイッチが、前記第３のラッチの前記出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、前記第３のスイッチと、
前記第２のコンデンサの第１の端部と前記第２のコンデンサの第２の端部との間に接続された第４のスイッチと、
前記第４のスイッチと前記第３のラッチの前記出力との間に接続された第２のインバーターであって、前記第４のスイッチが、前記第２のインバーターの出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、前記第２のインバーターと、
前記第２のコンデンサに接続されて、前記第２のコンデンサにかかる電圧と第２の電圧基準との第２の比較に応答して、前記第２の周波数信号を出力する第２の比較器と、
を備える、
請求項５に記載の制御装置。
第２の電流源と、
第２のコンデンサと、
前記第２の電流源と前記第２のコンデンサとの間に接続された第３のスイッチであって、前記第３のスイッチが、前記第３のラッチの前記出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、前記第３のスイッチと、
前記第２のコンデンサの第１の端部と前記第２のコンデンサの第２の端部との間に接続された第４のスイッチと、
前記第４のスイッチと前記第３のラッチの前記出力との間に接続された第２のインバーターであって、前記第４のスイッチが、前記第２のインバーターの出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、前記第２のインバーターと、
前記第２のコンデンサに接続されて、前記第２のコンデンサにかかる電圧と第２の電圧基準との第２の比較に応答して、前記第２の周波数信号を出力する第２の比較器と、
を備える、
請求項５に記載の制御装置。
【請求項7】
前記第１のコンデンサの大きさは、前記第２のコンデンサの大きさより小さい、
請求項６に記載の制御装置。
請求項６に記載の制御装置。
【請求項8】
電力変換装置であって、
前記電力変換装置の入力と前記電力変換装置の出力との間に接続されたエネルギー伝達素子と、
前記エネルギー伝達素子と前記電力変換装置の前記入力とに接続された電力スイッチと、
前記電力変換装置の前記出力を表す前記フィードバック信号を生成するように接続された検出回路と、
前記電力スイッチに接続された制御装置と、
を備え、
前記制御装置が、
前記電力スイッチを通る電流を表す電流検出信号に応答して、および前記フィードバック信号に応答して、前記電力変換装置の前記電力スイッチのスイッチングを制御するドライブ信号を生成して、前記電力変換装置の入力から前記電力変換装置の前記出力への前記エネルギー伝達素子を通した前記エネルギーの伝達を制御するように接続された駆動回路と、
前記電力変換装置の前記出力に接続された負荷に応答した電流制限信号を生成するように接続された電流制限値生成器であって、
前記駆動回路が、前記電流制限信号にさらに応答して、前記ドライブ信号を生成するように接続された、
前記電流制限値生成器と、
前記ドライブ信号を受信して、前記ドライブ信号に応答して、前記ドライブ信号の意図される周波数が可聴ノイズ周波数窓内であるときを示す周波数スキップ信号を生成するように接続された可聴ノイズ検出回路であって、
前記ドライブ信号の前記周波数が前記可聴ノイズ周波数窓内であることを前記周波数スキップ信号が示すとき、前記電流制限値生成器により生成される前記電流制限信号の状態が、固定されるように接続されている、
前記可聴ノイズ検出回路と、
前記電流制限値生成器を制御して前記電流制限値信号を保持するように接続された保持信号を生成するように接続された第１のラッチであって、
前記第１のラッチが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答して、および、前記電力変換装置の前記出力を表す前記フィードバック信号に応答して、前記保持信号を生成するように接続された、
前記第１のラッチと、
を含む、
電力変換装置。
前記電力変換装置の入力と前記電力変換装置の出力との間に接続されたエネルギー伝達素子と、
前記エネルギー伝達素子と前記電力変換装置の前記入力とに接続された電力スイッチと、
前記電力変換装置の前記出力を表す前記フィードバック信号を生成するように接続された検出回路と、
前記電力スイッチに接続された制御装置と、
を備え、
前記制御装置が、
前記電力スイッチを通る電流を表す電流検出信号に応答して、および前記フィードバック信号に応答して、前記電力変換装置の前記電力スイッチのスイッチングを制御するドライブ信号を生成して、前記電力変換装置の入力から前記電力変換装置の前記出力への前記エネルギー伝達素子を通した前記エネルギーの伝達を制御するように接続された駆動回路と、
前記電力変換装置の前記出力に接続された負荷に応答した電流制限信号を生成するように接続された電流制限値生成器であって、
前記駆動回路が、前記電流制限信号にさらに応答して、前記ドライブ信号を生成するように接続された、
前記電流制限値生成器と、
前記ドライブ信号を受信して、前記ドライブ信号に応答して、前記ドライブ信号の意図される周波数が可聴ノイズ周波数窓内であるときを示す周波数スキップ信号を生成するように接続された可聴ノイズ検出回路であって、
前記ドライブ信号の前記周波数が前記可聴ノイズ周波数窓内であることを前記周波数スキップ信号が示すとき、前記電流制限値生成器により生成される前記電流制限信号の状態が、固定されるように接続されている、
前記可聴ノイズ検出回路と、
前記電流制限値生成器を制御して前記電流制限値信号を保持するように接続された保持信号を生成するように接続された第１のラッチであって、
前記第１のラッチが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答して、および、前記電力変換装置の前記出力を表す前記フィードバック信号に応答して、前記保持信号を生成するように接続された、
前記第１のラッチと、
を含む、
電力変換装置。
【請求項9】
前記制御装置が、
前記電流制限値生成器を制御して前記電流制限信号の前記状態をラッチするように接続された中断信号を生成するように接続された前記第２のラッチであって、
前記第２のラッチが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答して、および、前記電力変換装置の前記出力を表す前記フィードバック信号に応答して、前記中断信号を生成するように接続されている、
前記第２のラッチと、
前記第１のラッチと前記第２のラッチとにより受信されるように接続された出力を含む第１の論理ゲートであって、
前記第１の論理ゲートが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号を受信するように接続された第１の入力を含み、
前記第１の論理ゲートが、前記電力変換装置の前記出力を表す前記フィードバック信号に応答するように接続された第２の入力を含む、
前記第１の論理ゲートと、
前記第１のラッチの出力を受信するように接続された第１の入力を含む第２の論理ゲートであって、
前記第２の論理ゲートが、前記電力変換装置の前記出力を表す前記フィードバック信号に応答するように接続された第２の入力を含む、
前記第２の論理ゲートと、
前記電流制限値生成器により受信されるように接続された出力を含む第３の論理ゲートであって、
前記第２の論理ゲートが、前記第２の論理ゲートの出力を受信するように接続された第１の入力を含み、
前記第３の論理ゲートが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答するように接続された第２の入力を含む、
第３の論理ゲートと、
をさらに備える、
請求項８に記載の電力変換装置。
前記電流制限値生成器を制御して前記電流制限信号の前記状態をラッチするように接続された中断信号を生成するように接続された前記第２のラッチであって、
前記第２のラッチが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答して、および、前記電力変換装置の前記出力を表す前記フィードバック信号に応答して、前記中断信号を生成するように接続されている、
前記第２のラッチと、
前記第１のラッチと前記第２のラッチとにより受信されるように接続された出力を含む第１の論理ゲートであって、
前記第１の論理ゲートが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号を受信するように接続された第１の入力を含み、
前記第１の論理ゲートが、前記電力変換装置の前記出力を表す前記フィードバック信号に応答するように接続された第２の入力を含む、
前記第１の論理ゲートと、
前記第１のラッチの出力を受信するように接続された第１の入力を含む第２の論理ゲートであって、
前記第２の論理ゲートが、前記電力変換装置の前記出力を表す前記フィードバック信号に応答するように接続された第２の入力を含む、
前記第２の論理ゲートと、
前記電流制限値生成器により受信されるように接続された出力を含む第３の論理ゲートであって、
前記第２の論理ゲートが、前記第２の論理ゲートの出力を受信するように接続された第１の入力を含み、
前記第３の論理ゲートが、前記可聴ノイズ検出回路により生成された前記周波数スキップ信号に応答するように接続された第２の入力を含む、
第３の論理ゲートと、
をさらに備える、
請求項８に記載の電力変換装置。
【請求項10】
前記可聴ノイズ検出回路が、
前記ドライブ信号に応答してセットされるように接続された第３のラッチと、
前記第３のラッチの出力に応答して、第１の閾値周波数を上回る周波数において前記ドライブ信号のパルスが検出されたか否かを示す第１の周波数信号を出力するように接続された第１の周波数閾値回路と、
前記第３のラッチの前記出力に応答して、第２の閾値周波数未満の周波数において前記ドライブ信号の前記パルスが検出されたか否かを示す第２の周波数信号を出力するように接続された第２の周波数閾値回路と、
前記第３のラッチと前記第１の周波数閾値回路と前記第２の周波数閾値回路とに応答して、前記ドライブ信号の前記周波数が前記可聴ノイズ周波数窓内であることを示す前記周波数スキップ信号を生成するように接続された第４の論理ゲートであって、
前記可聴ノイズ周波数窓が、前記第１の閾値周波数と前記第２の閾値周波数との間である、
前記第４の論理ゲートと、
を備える、
請求項８に記載の電力変換装置。
前記ドライブ信号に応答してセットされるように接続された第３のラッチと、
前記第３のラッチの出力に応答して、第１の閾値周波数を上回る周波数において前記ドライブ信号のパルスが検出されたか否かを示す第１の周波数信号を出力するように接続された第１の周波数閾値回路と、
前記第３のラッチの前記出力に応答して、第２の閾値周波数未満の周波数において前記ドライブ信号の前記パルスが検出されたか否かを示す第２の周波数信号を出力するように接続された第２の周波数閾値回路と、
前記第３のラッチと前記第１の周波数閾値回路と前記第２の周波数閾値回路とに応答して、前記ドライブ信号の前記周波数が前記可聴ノイズ周波数窓内であることを示す前記周波数スキップ信号を生成するように接続された第４の論理ゲートであって、
前記可聴ノイズ周波数窓が、前記第１の閾値周波数と前記第２の閾値周波数との間である、
前記第４の論理ゲートと、
を備える、
請求項８に記載の電力変換装置。
【請求項11】
前記第３のラッチが、前記第１の周波数閾値回路と前記第２の周波数閾値回路とに応答して、リセットされるように接続されている、
請求項１０に記載の電力変換装置。
請求項１０に記載の電力変換装置。
【請求項12】
前記第１の周波数閾値回路が、
第１の電流源と、
第１のコンデンサと、
前記第１の電流源と前記第１のコンデンサとの間に接続された第１のスイッチであって、
前記第１のスイッチが、前記第３のラッチの前記出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、
前記第１のスイッチと、
前記第１のコンデンサの第１の端部と前記第１のコンデンサの第２の端部との間に接続された第２のスイッチと、
前記第２のスイッチと前記第３のラッチの前記出力との間に接続された第１のインバーターであって、
前記第２のスイッチが、前記第１のインバーターの出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、
前記第１のインバーターと、
前記第１のコンデンサに接続されて、前記第１のコンデンサにかかる電圧と第１の電圧基準との第１の比較に応答して、前記第１の周波数信号を出力する第１の比較器と、
を備える、
請求項１０に記載の電力変換装置。
第１の電流源と、
第１のコンデンサと、
前記第１の電流源と前記第１のコンデンサとの間に接続された第１のスイッチであって、
前記第１のスイッチが、前記第３のラッチの前記出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、
前記第１のスイッチと、
前記第１のコンデンサの第１の端部と前記第１のコンデンサの第２の端部との間に接続された第２のスイッチと、
前記第２のスイッチと前記第３のラッチの前記出力との間に接続された第１のインバーターであって、
前記第２のスイッチが、前記第１のインバーターの出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、
前記第１のインバーターと、
前記第１のコンデンサに接続されて、前記第１のコンデンサにかかる電圧と第１の電圧基準との第１の比較に応答して、前記第１の周波数信号を出力する第１の比較器と、
を備える、
請求項１０に記載の電力変換装置。
【請求項13】
前記第２の周波数閾値回路が、
第２の電流源と、
第２のコンデンサと、
前記第２の電流源と前記第２のコンデンサとの間に接続された第３のスイッチであって、
前記第３のスイッチが、前記第３のラッチの前記出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、
前記第３のスイッチと、
前記第２のコンデンサの第１の端部と前記第２のコンデンサの第２の端部との間に接続された第４のスイッチと、
前記第４のスイッチと前記第３のラッチの前記出力との間に接続された第２のインバーターであって、
前記第４のスイッチが、前記第２のインバーターの出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、
前記第２のインバーターと、
前記第２のコンデンサに接続されて、前記第２のコンデンサにかかる電圧と第２の電圧基準との第２の比較に応答して、前記第２の周波数信号を出力する第２の比較器と、
を備える、
請求項１２に記載の電力変換装置。
第２の電流源と、
第２のコンデンサと、
前記第２の電流源と前記第２のコンデンサとの間に接続された第３のスイッチであって、
前記第３のスイッチが、前記第３のラッチの前記出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、
前記第３のスイッチと、
前記第２のコンデンサの第１の端部と前記第２のコンデンサの第２の端部との間に接続された第４のスイッチと、
前記第４のスイッチと前記第３のラッチの前記出力との間に接続された第２のインバーターであって、
前記第４のスイッチが、前記第２のインバーターの出力に応答して、スイッチオンおよびスイッチオフされるように接続されている、
前記第２のインバーターと、
前記第２のコンデンサに接続されて、前記第２のコンデンサにかかる電圧と第２の電圧基準との第２の比較に応答して、前記第２の周波数信号を出力する第２の比較器と、
を備える、
請求項１２に記載の電力変換装置。
【請求項14】
前記第１のコンデンサの大きさが、前記第２のコンデンサの大きさより小さい、
請求項１３に記載の電力変換装置。
請求項１３に記載の電力変換装置。
【請求項15】
前記電力変換装置の前記出力に接続されて、前記電力変換装置の前記出力を整流する整流器をさらに備える、
請求項８に記載の電力変換装置。
請求項８に記載の電力変換装置。
【請求項16】
前記整流器が、ダイオードを備える、
請求項１５に記載の電力変換装置。
請求項１５に記載の電力変換装置。
【請求項17】
前記整流器が、前記電力変換装置の前記出力を整流するように接続されたスイッチを備える同期整流器回路である、
請求項１５に記載の電力変換装置。
請求項１５に記載の電力変換装置。
【請求項18】
前記フィードバック信号に応答して、前記電力変換装置の前記出力を整流する前記同期整流器回路により受信されるように接続された二次制御信号を生成するように接続された二次制御装置をさらに備える、
請求項１７に記載の電力変換装置。
請求項１７に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、概して、電力変換装置に関し、特に、軽負荷状態中の低スイッチング周波数に関連する可聴ノイズの影響を低減する制御装置に関する。
【背景技術】
【0002】
電子機器は、動作に電力を使用する。現在の多くの電子機器に給電するために、スイッチング電力変換装置が、その高効率と小寸法と軽量とを理由として一般的に使用される。従来の壁のコンセント差込口は、高電圧の交流を提供する。スイッチング電力変換装置では、エネルギー伝達素子を通して、高電圧の交流（ＡＣ：ａｌｔｅｒｎａｔｉｎｇ ｃｕｒｒｅｎｔ）入力が変換されて、適切に調節された直流（ＤＣ：ｄｉｒｅｃｔ ｃｕｒｒｅｎｔ）出力を提供する。スイッチング電力変換装置制御回路は、通常、１つまたは複数の出力量を表す１つまたは複数の入力を検出することにより、および、閉ループにおいて出力を制御することにより、出力調節を提供する。動作時、デューティ比（典型的には、総スイッチング周期に対するスイッチのオン期間の比）を変化させることにより、スイッチング周波数を変化させることにより、または、スイッチング電力変換装置におけるスイッチの単位時間あたりのパルス数を変化させることにより、所望の出力を提供するためスイッチが使用される。
【0003】
以下の図を参照しながら、本発明の非限定的かつ非網羅的な実施形態について説明し、異なる図の中の同様な参照符号は、別段の指定がない限り、同様な部分を示す。
【図面の簡単な説明】
【0004】
【図1】本発明の教示に従った、制御装置を含む例示的なフライバックスイッチング電力変換装置の概略ブロック図を示す。
【図2A】本発明の教示に従った、例示的な可聴ノイズ示唆回路の概略ブロック図を示す。
【図2B】本発明の教示に従った、第１の周波数閾値回路と第２の周波数閾値回路との概略ブロック図を示す。
【図3】本発明の教示に従った、フィードバック要求信号と、ドライブ信号と、周波数スキップ信号と、保持信号と、ドレイン電流とに関係した信号を示す例示的なタイミング図を示す。
【図4】本発明の教示に従った、電流制限値の現在の状態を記憶する例示的な工程を示すフロー図である。
【図5】本発明の教示に従った、二次制御装置からフィードバック要求信号を受信するように接続された一次制御装置を含む例示的なフライバックスイッチング電力変換装置の概略図を示す。
【発明を実施するための形態】
【0005】
図面中の複数の図にわたり、対応する参照符号が、対応する構成要素を示す。当業者は、図中の要素が簡潔かつ明確であるように描かれていることと、必ずしも一定の縮尺で描かれていないこととを理解すると考えられる。例えば、図中のいくつかの要素の寸法は、本発明の様々な実施形態をより理解しやすくするため、他の要素より誇張されている場合があり得る。さらに、市販に適した実施形態において有用または必要な、一般的だがよく理解されている要素は、多くの場合、本発明に係るこれらの様々な実施形態の図が見づらくなるのを防ぐため、描かれていない。
【0006】
以下の説明では、本発明を十分に理解できるように、多くの特定の詳細事項を記載している。しかし、本発明を実施する際に特定の詳細事項を必ずしも使用する必要がないことが、当業者には明らかだと考えられる。他の例では、よく知られた材料または方法については、本発明が理解しにくくなるのを防ぐため、詳細には説明しない。
【0007】
本明細書中での、「一実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ ｅｘａｍｐｌｅ）」または「例（ａｎ ｅｘａｍｐｌｅ）」についての言及は、実施形態または例との関連で説明する特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書中の様々な場所で使用する「一実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態において（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」、「一例（ｏｎｅ ｅｘａｍｐｌｅ）」または「例（ａｎ ｅｘａｍｐｌｅ）」という語句は、必ずしもすべてが同じ実施形態または例に関するわけではない。さらに、特定の特徴、構造または特性は、１つまたは複数の実施形態または例において任意の適切な組み合わせ、および／または部分的組み合わせで組み合わされ得る。特定の特徴、構造または特性は、説明する機能を提供する集積回路、電子回路、結合論理回路、または他の適切な構成要素に含まれ得る。加えて、本明細書と共に提供される図が当業者への説明を目的としていることと、図面が必ずしも一定の縮尺で描かれているわけではないこととが理解される。
【0008】
電力変換装置用の制御装置は、負荷にエネルギーを伝達するため、電力スイッチのスイッチングを制御する。フライバック変換器などの電力変換装置の場合、入力巻線から出力巻線にエネルギーを伝達するために変圧器が使用される。軽負荷状態中、効率要求により要求される場合には、電力損失を低減するため、電力スイッチのスイッチング周波数が低減する。２０ｋＨｚ未満のスイッチング周波数の場合、変圧器の機械的共振が可聴ノイズに寄与する。本発明の教示に従った例が、特定の周波数における電力スイッチのスイッチングを防ぐことにより可聴ノイズの影響を低減する。他の一例において、さらに周波数範囲内のスイッチングが省略され得ることにより、特定の周波数における電力スイッチのスイッチングが禁止される。
【0009】
電力変換装置用の制御装置は、負荷に応じて電力スイッチの電流制限値を調節する。軽負荷状態中、制御装置は、電流制限値を著しく高め得、これが、より多くのエネルギーを注入する結果、このエネルギーが、可聴ノイズをもたらし得る。本発明の教示に従った例は、可聴ノイズを低減するため、何サイクルかにわたって特定の条件において電流制限値を保持し得る。言い換えると、軽負荷状態中、１または複数のサイクルにわたって、電流制限値の状態が固定されたまま維持し得る。
【0010】
説明のため、図１は、交流入力電圧ＶＡＣ１０２と、整流器１０４と、整流された電圧ＶＲＥＣＴ１０６と、エネルギー伝達素子Ｔ１ １１４と、エネルギー伝達素子Ｔ１ １１４の一次巻線１１２と、エネルギー伝達素子Ｔ１ １１４の二次巻線１１６と、電力スイッチＳ１ １３４と、入力戻り１１７と、クランプ回路１１０と、整流器Ｄ１ １１８と、入力コンデンサＣＩＮ１０８と、出力コンデンサＣ１ １２０と、負荷１２６と、検出回路１３０と、ワンショット回路１３２と、制御装置１４４とを含む例示的な電力変換装置１００の機能ブロック図を示す。
【0011】
制御装置１４４は、駆動回路１４６と、可聴ノイズ示唆回路１４８と、電流制限値生成器回路１５０と、論理ゲート１５２、１５３、１５６と、ラッチ１５８、１６２とをさらに含む。制御装置１４４は、ドライブ信号ＵＤ１５４と、周波数スキップ信号ＵＦＳ１５５と、リセット信号ＵＲ１６３と、中断信号ＵＰ１６０と、電流制限信号ＵＩＬＩＭ１６４とをさらに含む。
【0012】
図１は、出力電圧ＶＯ１２４と、出力電流ＩＯ１２２と、出力量ＵＯ１２８と、フィードバック信号ＵＦＢ１３１と、ドレイン電流ＩＤ１４２と、電流検出信号１４０と、フィードバック要求信号ＵＦＢＲ１３３とをさらに示す。
【0013】
図１に示す例示的なスイッチング電力変換装置１００は、フライバック構成で接続されており、フライバック構成は、本発明の教示による利益を享受し得るスイッチング電力変換装置の一例にすぎない。さらにスイッチング電力変換装置の他のよく知られた形態と構成とが、本発明の教示による利益を享受し得ることが理解される。加えて、図１に示す例示的な電力変換装置は、絶縁電力変換装置である。さらに非絶縁電力変換装置が本発明の教示による利益を享受し得ることが理解されなければならない。
【0014】
電力変換装置１００は、未調節入力電圧から負荷１２６に出力電力を提供する。一実施形態において、入力電圧は、交流入力電圧ＶＡＣ１０２である。他の一実施形態において、入力電圧は、整流された電圧ＶＲＥＣＴ１０６などの整流された交流入力電圧である。整流器１０４は、整流された電圧ＶＲＥＣＴ１０６を出力する。一実施形態において、整流器１０４は、ブリッジ整流器であり得る。整流器１０４は、さらに、エネルギー伝達素子Ｔ１ １１４に接続している。本発明のいくつかの実施形態において、エネルギー伝達素子Ｔ１ １１４は、結合インダクタであり得る。他の実施形態において、エネルギー伝達素子Ｔ１ １１４は、変圧器であり得る。別の例において、エネルギー伝達素子Ｔ１ １１４は、インダクタであり得る。図１の例では、エネルギー伝達素子Ｔ１ １１４は、一次巻線１１２と二次巻線１１６との２つの巻線を含む。しかし、エネルギー伝達素子Ｔ１ １１４は、２つを上回る巻線を含み得ることが理解されなければならない。図１の例では、一次巻線１１２は、入力巻線とみなされ得、二次巻線１１６は、出力巻線とみなされ得る。一次巻線１１２は、さらに、スイッチＳ１ １３４に接続されており、スイッチＳ１ １３４は、さらに入力戻り１１７に接続されている。
【0015】
加えて、図１の例では、クランプ回路１１０が、エネルギー伝達素子Ｔ１ １１４の一次巻線１１２の両端に接続されるように示される。入力コンデンサＣＩＮ１０８は、一次巻線１１２とスイッチＳ１ １３４とにまたがって接続され得る。言い換えると、入力コンデンサＣＩＮ１０８は、整流器１０４と入力戻り１１７とに接続され得る。
【0016】
エネルギー伝達素子Ｔ１ １１４の二次巻線１１６は、整流器Ｄ１ １１８に接続されている。図１の例では、整流器Ｄ１ １１８は、ダイオードとして例示される。しかし、いくつかの実施形態において、整流器Ｄ１ １１８は、同期整流器として使用されるトランジスタであり得る。図１において、出力コンデンサＣ１ １２０と負荷１２６との両方が、整流器Ｄ１ １１８に接続されるように示される。出力は、負荷１２６に提供され、調節された出力電圧ＶＯ１２４と、調節された出力電流ＩＯ１２２と、その２つの組み合わせとのいずれかとして提供され得る。
【0017】
電力変換装置１００は、出力量ＵＯ１２８として例示される出力を調節する回路をさらに備える。全体的に、出力量ＵＯ１２８は、出力電圧ＶＯ１２４と、出力電流ＩＯ１２２と、その２つの組み合わせとのいずれかである。検出回路１３０は、出力量ＵＯ１２８を検出するように接続され、出力量ＵＯ１２８を表すフィードバック信号ＵＦＢ１３１を提供する。フィードバック信号ＵＦＢ１３１は、電圧信号または電流信号であり得る。一例において、検出回路１３０は、エネルギー伝達素子Ｔ１ １１４に含まれる別の巻線からの出力量ＵＯ１２８を検出し得る。
【0018】
他の一例において、制御装置１４４と検出回路１３０との間にガルバニック直流絶縁（図示せず）が存在し得る。ガルバニック直流絶縁は、光結合装置、コンデンサ、または磁気結合などの装置を使用することにより実装され得る。別の例において、検出回路１３０は、電力変換装置の出力１００からの出力量ＵＯ１２８を検出する分圧器を使用し得る。
【0019】
制御装置１４４は、検出回路１３０に接続されており、ワンショット回路１３２からフィードバック要求信号ＵＦＢＲ１３３を受信する。制御装置１４４は、電流検出信号１４０を受信する端子をさらに含み、電力スイッチＳ１ １３４にドライブ信号ＵＤ１５４を提供する。電流検出信号１４０は、電力スイッチＳ１ １３４におけるドレイン電流ＩＤ１４２を表し得る。電流検出信号１４０は、電圧信号または電流信号であり得る。加えて、制御装置１４４は、様々なスイッチングパラメータを制御して、電力変換装置１００の入力から電力変換装置１００の出力へのエネルギーの伝達を制御するため、電力スイッチＳ１ １３４にドライブ信号ＵＤ１５４を提供する。このようなパラメータの例として、スイッチング周波数、スイッチング周期、デューティ比、または電力スイッチＳ１ １３４のそれぞれのオン期間およびオフ期間が挙げられ得る。
【0020】
動作時、フィードバック信号ＵＦＢ１３１が特定の閾値未満に低下すると、ワンショット回路１３２が有効化される。ワンショット回路１３２は、制御装置１４４にフィードバック要求信号ＵＦＢＲ１３３を出力するように接続されている。一例において、フィードバック要求信号ＵＦＢＲ１３３は、パルスである。一例において、パルス長は、一定値であり得る。他の一例において、パルス長は、変化し得る。フィードバック要求信号ＵＦＢＲ１３３は、制御装置１４４に、出力電圧または電流などのパラメータが、閾値未満に低下したことと、制御装置１４４が電力スイッチＳ１ １３４をオンに切り替えなければならないこととを知らせる。
【0021】
軽負荷状態中、可聴ノイズに関係した周波数の間に発生するある期間中、より多くの電力を求める要求が起こり得る。制御装置１４４の可聴ノイズ示唆回路１４８は、ドライブ信号ＵＤ１５４を受信して周波数スキップ信号ＵＦＳ１５５を出力するように接続されている。排他窓、例えば、可聴ノイズ窓などの周波数内でドライブ信号ＵＤ１５４がスイッチングすることを引き起こし得るフィードバック要求信号ＵＦＢＲ１３３が受信されると、電力スイッチＳ１ １３４は、スイッチングすることを可能にされない。一例において、制御装置１４４は、７ｋＨｚ〜１５ｋＨｚの周波数窓内で電力スイッチＳ１ １３４をスイッチングしない。ドライブ信号ＵＤ１５４後の遅延時間が、最大可聴ノイズ周波数の周期に達すると、周波数スキップ信号ＵＦＳ１５５は、論理ローから論理ハイに遷移し得る。ドライブ信号ＵＤ１５４の意図される周波数が可聴ノイズ窓外である場合、周波数スキップ信号ＵＦＳ１５５は、論理ハイから論理ローに遷移し得る。言い換えると、ドライブ信号ＵＤ１５４後の遅延時間が、最小可聴ノイズ周波数範囲の周期に等しい場合、周波数スキップ信号ＵＦＳ１５５は、論理ハイから論理ローに遷移し得る。
【0022】
以下、可聴ノイズ窓外においてフィードバック要求信号ＵＦＢＲ１３３が受信される制御装置１４４の動作について説明する。フィードバック要求信号ＵＦＢＲ１３３が受信されると、ドライブ信号ＵＤ１５４は、論理ローから論理ハイに遷移する。論理ゲート１５６は、第１の入力においてフィードバック要求信号ＵＦＢＲ１３３を受信し、第２の入力において周波数スキップ信号ＵＦＳ１５５を受信するように接続されている。一例において、論理ゲート１５６は、ＡＮＤゲートである。周波数スキップ信号ＵＦＳ１５５が論理ローである場合、論理ゲート１５６の出力は、論理ローである。論理ゲート１５６の出力は、ラッチ１５８、１６２に接続されている。ラッチ１６２の出力が、保持信号ＵＨ１５１を生成する。保持信号ＵＨ１５１は、電力スイッチがスイッチングしてはならないときに対応する。正常動作中、保持信号ＵＨ１５１は、論理ローである。ドライブ信号ＵＤ１５４がトリガされる度に、ラッチ１６２の出力がリセットされる。ラッチ１５８の出力は、電流制限状態をラッチすることに対応する中断信号ＵＰ１６０を生成する。正常動作中、保持信号ＵＨ１５１は、論理ローである。
【0023】
電流制限値生成器回路１５０は、中断信号ＵＰ１６０を受信して、駆動回路１４６に電流制限信号ＵＩＬＩＭ１６４を出力するように接続されている。それに従って、通常動作中、電流制限信号ＵＩＬＩＭ１６４が調節され得る。
【0024】
ここで、受信されたフィードバック要求信号ＵＦＢＲ１３３が可聴ノイズ窓内において発生する制御装置１４４の動作について説明する。この動作中、可聴ノイズ示唆回路１４８の周波数スキップ信号ＵＦＳ１５５は、論理ハイに遷移する。論理ゲート１５６の出力は、論理ハイに遷移し、ラッチ１５８、１６２をセットする。ラッチ１６２の出力は、論理ハイ保持信号ＵＨ１５１を生成する。論理ゲート１５２は、保持信号ＵＨ１５１とフィードバック要求信号ＵＦＢＲ１３３とを受信するように接続されている。一例において、論理ゲート１５２は、ＯＲゲートである。論理ゲート１５３は、論理ゲート１５２の出力と周波数スキップ信号ＵＦＳ１５５とを受信するように接続されている。一例において、論理ゲート１５３は、入力の１つがインバーターに接続されたＡＮＤゲートである。論理ゲート１５３の出力は、駆動回路１４６に接続されて、オン信号を提供する。
【0025】
論理ゲート１５６の出力が論理ハイのとき、中断信号ＵＰ１６０が、論理ハイに遷移して、電流制限値の状態が１つまたは複数のスイッチングサイクルにわたって固定化された状態に留まらなければならないことを示す。リセット信号ＵＲ１６３によりラッチ１６０の出力がリセットされ得る。一例において、スイッチングサイクルを計数することに対応するカウンター回路から、リセット信号が生じ得る。
【0026】
電流制限値生成器回路１５０は、中断信号ＵＰ１６０を受信して、駆動回路１４６に電流制限値ＵＩＬＩＭ１６４を出力するようにも接続されている。前述のように、可聴ノイズ範囲の窓中に電流制限値を上げることは、可聴ノイズに寄与し得る。従って、電流制限値ＵＩＬＩＭ１６４は、連続したスイッチングサイクルにわたって固定されたまま維持し得る。一例において、電流制限値は、最小１スイッチングサイクルおよび最大４スイッチングサイクルにわたって固定されたまま維持し得る。電流制限値の状態が、中断されたまま維持する。他の一例において、電流制限値ＵＩＬＩＭ１６４は、設計に応じて低下または上昇され得る。
【0027】
他の一例において、可聴ノイズ示唆回路１４８は、特定の周波数窓を排除するように動作し得る。言い換えると、ドライブ信号ＵＤ１５４をスイッチングすることは、用途に応じて、どの範囲からもスイッチングすることを防止され得る。
【0028】
図２Ａは、本発明の教示に従った、例示的な可聴ノイズ示唆回路の概略ブロック図を示す。可聴ノイズ示唆回路２４８は、ワンショット回路２６２、２６３と、ラッチ２７２と、第１の周波数閾値回路２７４と、第２の周波数閾値回路２７６と、論理ゲート２６６、２６９、２７０と、インバーター２６５とを含む。可聴ノイズ示唆回路２４８は、ドライブ信号ＵＤ２５４を受信して、周波数スキップ信号ＵＦＳ２５５を出力するように接続されている。
【0029】
ここで、例えば、意図されるドライブ信号ＵＤ２５４が可聴ノイズ窓などの周波数排他窓内でスイッチングすることをフィードバック要求信号が誘起するか否かを判定する動作について説明する。可聴ノイズ検出回路２４８は、意図されるドライブ信号ＵＤ２５４が周波数排他窓内でスイッチングすることをフィードバック要求信号が誘起するか否かを判定する前に、第１の周波数閾値回路２７４と第２の周波数回路２７６とをリセットする。ドライブ信号ＵＤ２５４は、ワンショット回路２６２を有効化する。ワンショット回路２６２の出力は、ラッチ２７２をセットするように接続されている。ラッチ２７２は、第１の周波数および第２の周波数閾値回路２７６を有効化する要求を記憶する。ラッチ２７２の出力端子は、論理ゲート２７０に接続されている。一例において、論理ゲート２７０は、ＡＮＤゲートである。論理ゲート２７０は、第１の入力において出力ラッチ２７２を受信するように、および、第２の入力においてインバーター２６５の出力を受信するように接続されている。ドライブ信号ＵＤ２５４のパルスが論理ローに遷移したときに、論理ゲート２７０から記憶されたラッチ２７２の要求が伝播することが許容される。論理ゲート２７０の出力は、第１の周波数閾値回路２７４と第２の周波数閾値回路２７６とに接続されている。第１の周波数閾値回路２７４は、第１の周期に既に達しているときを示す第１の周波数信号ＵＦ２８０を出力するように接続されている。一例において、第１の周期は、７ｋＨｚなどの第１の周波数に対応し得る。第２の周波数閾値回路２７６は、第２の周期に既に達しているときを示す第２の周波数信号ＵＦ２ ２７８を出力するように接続されている。一例において、第２の周期は、１５ｋＨｚなどの第２の周波数に対応し得る。第１の周波数信号ＵＦ２８０と第２の周波数信号ＵＦ２ ２７８とは、論理ゲート２６６に入力される。一例において、論理ゲート２６６は、ＸＯＲゲートである。論理ゲート２６６は、第１の周波数信号ＵＦ２８０と第２の周波数信号ＵＦ２ ２７８とに応答して、周波数スキップ信号ＵＦＳ２５５を生成するように接続されている。周波数スキップ信号ＵＦＳ２５５は、第１の周波数信号ＵＦ２８０と第２の周波数信号ＵＦ２ ２７８との間の期間において論理ハイに留まる。
【0030】
論理ゲート２６９、ワンショット回路２６３のリセット経路を通して、ラッチ２７２がリセットされ得る。第１の周波数信号ＵＦ２８０が論理ローに遷移し、かつ、第２の周波数信号ＵＦ２ ２８２が論理ローに遷移し、かつ、ドライブ信号ＵＤ２５４が論理ローである場合に、ラッチ２７２がリセットされる。
【0031】
第１の周波数閾値回路２７４と第２の周波数閾値回路２７６とは、ドライブ信号ＵＤ２５４の各論理ハイ中にリセットされる。論理ゲート２６９は、第１の周波数信号ＵＦ２８０と第２の周波数信号ＵＦ２ ２７８とを受信するように接続されている。一例において、論理ゲート２６９は、ＮＯＲゲートである。第１の周波数信号ＵＦ２８０が論理ローであり、かつ、第２の周波数信号ＵＦ２が論理ローである場合、論理ゲート２６９の出力は、論理ハイである。論理ゲート２６９の出力は、ワンショット回路２６３に接続されている。ワンショット回路２６３の出力は、ラッチ２７２のリセット端子に接続されている。
【0032】
図２Ｂは、本発明の教示に従った、第１の周波数閾値回路２７４と第２の周波数閾値回路２７６との概略ブロック図を示す。第１の周波数閾値回路２７４は、電流源２８２と、スイッチ２８３、２９２と、インバーター２９５と、第１のコンデンサＣＰ１ ２８４と、比較器２８６と、グランド基準２９７とを含む。第１の周波数閾値回路２７４は、電位ＶＰ２８１と、電圧基準ＶＲＥＦ２８５と、第１の周波数信号ＵＦ２８０とをさらに含む。
【0033】
動作時、第１の周波数閾値回路２７４と第２の周波数閾値回路２７６とが同じように動作する。スイッチ２８３は、論理ゲート２７０の出力信号に応答して、スイッチオンおよびスイッチオフされるように接続されている。スイッチ２８３がオフであるとき、スイッチ２９２がオンであり、第１のコンデンサＣＰ１ ２８４は、グランド基準２９７に放電される。第１のコンデンサＣＰ１ ２８４は、スイッチ２８３がオンに切り替わる前に、完全に放電されなければならない。スイッチ２８３がオンであり、かつ、スイッチ２９２がオフである場合、電位ＶＰ２８１を伴う電流源２８２が第１のコンデンサＣＰ１ ２８４を充電する。第１のコンデンサＣＰ１ ２８４の大きさおよび／または電流源２８２の値は、第１の周波数に対応した固定期間に対して選択され得る。一例において、第１のコンデンサＣＰ１ ２８４の大きさは、第２のコンデンサＣＰ２ ２９０より大きなものであり得る。第１のコンデンサＣＰ１ ２８４の電圧が、電圧基準ＶＲＥＦ２８５を上回ると、第１の周波数信号ＵＦ２８０は、論理ローに遷移する。
【0034】
第２の周波数閾値回路２７６は、電流源２８８と、スイッチ２８９、２９３と、インバーター２９６と、第２のコンデンサＣＰ２ ２９０と、比較器２９２と、グランド基準２９８とを含む。第２の周波数閾値回路２７６は、第２の電位ＶＰ２ ２８７と、電圧基準ＶＲＥＦ２９１と、第２の周波数信号ＵＦ２ ２７８とをさらに含む。
【0035】
スイッチ２８９は、ラッチ２７２の出力信号２７３に応答して、スイッチオンおよびスイッチオフされるように接続されている。スイッチ２８９がオフであり、かつ、スイッチ２９３がオンであるとき、第２のコンデンサＣＰ２ ２９０が、グランド基準２９８に放電される。第２のコンデンサＣＰ２ ２９０は、スイッチ２８９がオンに切り替わる前に、完全に放電されなければならない。スイッチ２８９がオンであり、かつ、スイッチ２９３がオフである場合、電位ＶＰ２ ２８７を伴う電流源２８８が、第２のコンデンサＣＰ２ ２９０を充電する。第２のコンデンサＣＰ２ ２９０の大きさおよび／または電流源２８８の値は、第２の周波数に対応した固定期間に対して選択され得る。第２のコンデンサＣＰ２ ２８４の電圧が電圧基準ＶＲＥＦ２９１を上回ると、第２の周波数信号ＵＦ２ ２７８は、論理ローに遷移する。
【0036】
他の一例において、第１の周波数閾値回路２７４と第２の周波数閾値回路２７６とは、デジタルタイマー回路を使用して実装され得る。デジタルタイマー回路は、ドライブ信号ＵＤ２５４から開始信号を受信し得る。
【0037】
図３は、本発明の教示に従った、フィードバック要求信号と、ドライブ信号と、周波数スキップ信号と、保持信号と、ドレイン電流とに関係した信号を示す例示的なタイミング図を示す。
【0038】
第１のタイミング図は、パルス列として示されるフィードバック要求信号ＵＦＢＲ３３３を示す。第２のタイミング図は、ドライブ信号ＵＤ３５４を示す。第３のタイミング図は、周波数スキップ信号ＵＦＳ３５５を示す。第４のタイミング図は、保持信号ＵＨ３６４を示す。第５のタイミング図は、ドレイン電流ＩＤ３５５を示す。
【0039】
通常動作中、時間ｔ１において、フィードバック要求信号ＵＦＢＲ３３３が、論理ハイに遷移する。図１の制御装置は、電力スイッチのスイッチングが可聴ノイズ窓内において発生したか否かを判定し得る。その状態に該当する場合、周波数スキップ信号ＵＦＳ３５５および保持信号が、論理ハイに遷移する。
【0040】
時間ｔ１において、周波数スキップ信号ＵＦＳ３５５は、論理ハイに遷移せず、保持信号ＵＨ３６０が、論理ハイではない。各フィードバック要求中、第１の周波数閾値回路と第２の周波数閾値回路とのタイマーが、第１の周波数信号ＵＦ３８０と第２の周波数ＵＦ２ ３８２とに示すように有効化される。保持信号ＵＨ３６４は、論理ローに留まる。通常動作中、ドライブ信号ＵＤ３５４は、対応するドレイン電流ＩＤ３５５を伴って、論理ハイに遷移する。
【0041】
時間ｔ２において、ドライブ信号ＵＤ３５４が論理ローに遷移し、ドレイン電流ＩＤ３５５がゼロに落ちる。
【0042】
時間ｔ３において、周波数スキップ信号ＵＦＳ３５５は、論理ハイに遷移する。第１の周波数信号ＵＦ３８０の長さと第２の周波数信号ＵＦ２の長さとが、それらの期間に対応する。周期は、周波数の逆数である。時間ｔ３において、フィードバック要求事象が、この時点ではまだ発生しておらず、その結果、何も変化しない。
【0043】
時間ｔ４において、周波数スキップ信号ＵＦＳ３５５が論理ローに遷移して、可聴周波数窓の終端を知らせる。時間ｔ５において、フィードバック要求信号ＵＦＢＲ３３３が、論理ハイに遷移し、ドライブ信号ＵＤ３５４が、対応するドレイン電流ＩＤ３５５と共に、論理ハイに遷移する。時間ｔ６において、ドライブ信号ＵＤ３５４が、論理ローに遷移し、ドレイン電流ＩＤ３５５が、ゼロに落ちる。さらに、第１の周波数閾値回路と第２の周波数閾値回路とが有効化される。
【0044】
時間ｔ７において、フィードバック要求信号ＵＦＢＲ３３３は、論理ハイに遷移する。可聴ノイズ窓内で発生する期間中、フィードバック要求信号が受信されたとき、保持信号ＵＨ３６４が論理ハイに遷移する。言い換えると、フィードバック要求信号ＵＦＢＲ３３３の論理ハイ状態に応答して、および、周波数スキップ信号ＵＦＳ３５５がさらに論理ハイであるとき、保持信号ＵＨ３６４が論理ハイに遷移する。ドライブ信号ＵＤ３５４は、可聴ノイズ窓の終端まで、論理ハイ信号に遷移することが許可されない。
【0045】
時間ｔ８において、周波数スキップ信号ＵＦＳ３５５が論理ローであり、かつ、保持信号ＵＨ３６０が論理ハイであるとき、ドライブ信号ＵＤ３５４が論理ハイに遷移する。ドライブ信号ＵＤ３５４が遷移することを許可されると、保持信号ＵＨ３６４が論理ローに遷移する。上述のように、電流制限値は、１スイッチングサイクルを越えて保持され得る。言い換えると、電流制限値は、連続したスイッチングサイクルにわたって、同じ値に留まり得る。一例において、値は、完全な電流制限値の３０パーセントを表し得る。時間ｔ８において示されるように、ドレイン電流ＩＤ３５５は、時間ｔ１と時間ｔ５とのドレイン電流に比べて低い値である。
【0046】
時間ｔ９において、フィードバック要求信号ＵＦＢＲ３３３は、論理ハイに遷移する。第１の周波数閾値回路と第２の周波数閾値回路とのタイマーが有効化される。ドライブ信号ＵＤ３５４は、対応するドレイン電流ＩＤ３５５と共に、論理ハイに遷移する。ｔ９後のある時点で、周波数スキップ信号ＵＦＳ３５５は、論理ハイに遷移する。時間ｔ１０において、周波数スキップ信号ＵＦＳ３５５は、論理ローに遷移する。
【0047】
図４は、本発明の教示に従った、スイッチング電力変換装置を制御するために使用される電流制限値を保持する例示的なプロセスを示すフロー図である。工程４００は、開始ブロック４０２から始まる。工程４００は、ブロック４０４に進む。判定ブロック４０４において、制御装置（例えば、図１の制御装置１４４）は、フィードバック要求信号が既に受信されたか否かを判定する。フィードバック要求信号がまだ受信されていない場合、工程４００は、判定ブロック４０４に戻る。フィードバック要求信号が既に受信されている場合、工程４００は、判定ブロック４０６に進む。判定ブロック４０６において、可聴ノイズ示唆回路は、フィードバック要求が周波数排他範囲内であるか否かを判定する。フィードバック要求が周波数排他範囲内ではない場合、工程４００は、ブロック４２０に進む。ブロック４２０において、制御装置が軽負荷状態ではなく、制御装置は、正常動作を再開する。工程４００は、最初に戻る。
【0048】
フィードバック要求が周波数排他範囲内である場合、工程４００は、ブロック４０８に進む。ブロック４０８において、周波数排他範囲の残りの期間にわたって電力スイッチのスイッチングが抑制される。電流制限値の現在の状態がラッチされる。
【0049】
図５は、本発明の教示に従った、二次制御装置からフィードバック要求信号を受信するように接続された一次制御装置を含む例示的なフライバックスイッチング電力変換装置の概略図を示す。図示した例に示すように、電力変換装置５００は、入力コンデンサ５０８と、入力戻り５１７と、クランプ回路５１０と、エネルギー伝達素子Ｔ１ ５１４と、一次巻線５１２と、二次巻線５１６と、電力スイッチＳ１ ５３４と、出力コンデンサＣ１ ５２０と、出力整流器５２１と、出力戻り５１９と、検出回路５３０とをさらに含む。図５に、入力電圧ＶＩＮ５０６と、出力電圧ＶＯ５２４と、出力電流ＩＯ５２２と、出力量ＵＯ５２８と、二次ドライブ信号５９０とをさらに示す。制御装置５９４は、一次制御装置５８８と二次制御装置５８７とに加えて、制御装置５８７と５８８との間の通信リンク５８９を含むものとしてさらに図示される。図示されるように、二次制御装置５８７は、スイッチ要求回路５９２をさらに含み、二次ドライブ信号５９０に接続されている。
【0050】
図５に示す例示的な電力変換装置５００は、図１に示す電力変換装置１００といくつかの類似点を共有する。制御装置５９４は、一次制御装置５８８を含み、一次制御装置５８８は、一例において、図１の制御装置１４４と実質的に同様であり得、電力スイッチＳ１ ５３４のスイッチングを制御するドライブ信号５４５を生成する。しかし、図５に示す電力変換装置５００の出力整流器５２１は、同期整流器回路として例示され、制御装置５９４は、出力整流器５２１の同期整流器回路を制御する二次ドライブ信号５９０を生成する二次制御装置５８７をさらに含み得る。本発明の教示が不明瞭とならないように、説明を目的として図１に詳細に示す特定の構成要素が図５では省略されていることも理解されなければならない。同様に命名して番号付けした要素は、上述のように接続され、機能を果たす。
【0051】
図５に図示した例に示すように、同期整流器５２１は、二次巻線５１６と出力コンデンサＣ１ ５２０とに接続されている。示される例において、同期整流器５２１は、スイッチ（トランジスタとして例示される）とダイオードとを含む。一例において、ダイオードは、外部から接続されたショットキーダイオードであり得る。同期整流器５２１は、二次制御装置５８７から二次ドライブ信号５９０を受信するように接続されている。一次制御装置５８８と二次制御装置５８７とは、モノリシック集積回路として実装され得るか、または、ディスクリート型電気部品またはディスクリート型部品と集積型部品との組み合わせと共に実装され得る。一次制御装置５８８と二次制御装置５８７とスイッチＳ１ ５３４とは、ハイブリッド集積回路とモノリシック集積回路とのいずれかとして製造される集積回路の一部を形成し得る。しかし、一次制御装置５８８と二次制御装置５８７との両方が単一の制御装置パッケージに含まれる必要はないことが理解されなければならない。
【0052】
一次制御装置５８８は、電力スイッチＳ１ ５３４のスイッチングを制御するドライブ信号ＵＤ５５４を出力するように接続されており、二次制御装置５８７は、同期整流器５２１のスイッチングを制御する二次ドライブ信号５９０を出力するように接続されている。一次制御装置５８８と二次制御装置５８７とは、通信リンク５８９を介して通信し得る。
【0053】
図１と同様に、二次制御装置５８７は、フィードバック信号ＵＦＢ５３１を受信し、所与のスイッチングサイクル期間中、電力スイッチＳ１ ５３４がオンに切り替えられなければならないか否かを、または、スイッチングサイクル期間中、スイッチＳ１ ５３４がオンに切り替えられなければならない持続期間を決定し得る。二次制御装置５８７は、電力スイッチＳ１ ５３４を制御するため、通信リンク５８９を介して一次制御装置５８８にコマンドを送信し得る。一次スイッチＳ１ ５３４および同期整流器５２１とは、全体的に、同時にオンに切り替えられない。
【0054】
本発明に関して示す例についての上記の説明は、要約で説明している事項を含め、網羅的であることも、開示される形態そのものに限定することも意図していない。本発明の特定の実施形態および例は、本明細書において例示を目的として説明しているが、本発明のより広い趣旨および範囲から逸脱することなく様々な同等な変更が可能である。実際、説明のために具体的で例示的な電圧、電流、周波数、出力範囲値、時間などを提示していることと、本発明の教示に従った他の実施形態および実施例において他の値も使用し得ることとが理解される。
【0055】
前述の詳細な説明を考慮して、本発明の例に対してこれらの変更を適用し得る。後述の請求項で使用する用語は、本発明を明細書と請求項とに開示する特定の実施形態に限定するように解釈してはならない。むしろ、範囲は、後述の請求項により完全に定義しなければならず、確立された請求項の解釈の原則に従って解釈しなければならない。従って、本明細書および図は、限定するものではなく例示的なものとみなされる。【外国語明細書】
REDUCTION OF AUDIBLE NOISE IN A POWER CONVERTER
BACKGROUND INFORMATION
Field of the Disclosure
[0001] The present invention relates generally to power converters, and more specifically controllers reducing the effects of audible noise associated with low switching frequencies during light load conditions.
Background
[0002] Electronic devices use power to operate. Switched mode power converters are commonly used due to their high efficiency, small size and low weight to power many of today's electronics. Conventional wall sockets provide a high voltage alternating current. In a switch mode power converter, a high voltage alternating current (ac) input is converted to provide a well-regulated direct current (dc) output through an energy transfer element. The switched mode power converter control circuit usually provides output regulation by sensing one or more inputs representative of one or more output quantities and controlling the output in a closed loop. In operation, a switch is utilized to provide the desired output by varying the duty cycle (typically the ratio of the on time of the switch to the total switching period), varying the switching frequency, or varying the number of pulses per unit time of the switch in a switched mode power converter.
BRIEF DESCRIPTION OF THE DRAWINGS
[0003] Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0004] FIG. 1 shows a block diagram schematic of one example of a flyback switch mode power converter that includes a controller, in accordance with the teachings of the present invention.
[0005] FIG. 2A shows a block diagram schematic of an example audible noise indication circuit, in accordance with the teachings of the present invention.
[0006] FIG. 2B shows a block diagram schematic of the first and second frequency threshold circuit, in accordance with the teachings of the present invention.
[0007] FIG. 3 illustrates an example timing diagram showing signals associated with the feedback request signal, the drive signal, the frequency skip signal, the hold signal, and drain current, in accordance with the teachings of the present invention.
[0008] FIG. 4 is a flow chart illustrating an example process of storing the current state of the current limit, in accordance with the teachings of the present invention.
[0009] FIG. 5 shows a schematic of one example of a flyback switch mode power converter that includes a primary controller coupled to receive a feedback request signal from a secondary controller, in accordance with the teachings of the present invention.
[0010] Corresponding reference characters indicate corresponding components throughout the several views of the drawings. Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale. For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention. Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0011] In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention. It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention. In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0012] Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention. Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example. Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples. Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality. In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0013] A controller for a power converter controls the switching of the power switch for delivering energy to a load. For a power converter such as a flyback converter, a transformer is used to transfer energy from an input winding to an output winding. During a light load condition, the switching frequency of the power switch decreases in order to reduce power dissipation as required per efficiency requirements. For switching frequencies below 20 kHz, the mechanical resonance of the transformer contributes to audible noise. Examples in accordance with the teachings of the present invention reduce the effect of audible noise by preventing the switching of the power switch at certain frequencies. In another example, switching within a frequency range can also be omitted, such that switching of the power switch at certain frequencies is prohibited.
[0014] The controller for the power converter adjusts the current limit of the power switch depending on the load. During a light load condition, the controller may dramatically increase the current limit, which injects more energy that may consequently add to the audible noise. Examples in accordance with the teachings of the present invention may hold the current limit under certain conditions for a number of cycles to reduce audible noise. In other words, the state of the current limit may remain fixed for one or more cycles during a light load condition.
[0015] To illustrate, FIG. 1 shows a functional block diagram of an example power converter 100 is illustrated including ac input voltage VAC 102, a rectifier 104, a rectified voltage VRECT 106, an energy transfer element T1 114, a primary winding 112 of the energy transfer element T1 114, a secondary winding 116 of the energy transfer element T1 114, a power switch S1 134, input return 117, a clamp circuit 110, a rectifier D1 118, an input capacitor CIN 108, an output capacitor C1 120, a load 126, a sense circuit 130, a one shot circuit 132, and a controller 144.
[0016] Controller 144 further includes a drive circuit 146, an audible noise indication circuit 148, a current limit generator circuit 150, logic gates 152, 153, 156, and latches 158, 162. Controller 144 further includes a drive signal UD 154, a frequency skip signal UFS 155, a reset signal UR 163, a pause signal UP 160, and a current limit signal UILIM 164.
[0017] FIG. 1 further illustrates an output voltage VO 124, an output current IO 122, an output quantity UO 128, a feedback signal UFB 131, a drain current ID 142, a current sense signal 140, and a feedback request signal UFBR 133.
[0018] The example switched mode power converter 100 illustrated in FIG. 1 is coupled in a flyback configuration, which is just one example of a switched mode power converter that may benefit from the teachings of the present invention. It is appreciated that other known topologies and configurations of switched mode power converters may also benefit from the teachings of the present invention. In addition, the example power converter shown in FIG. 1 is an isolated power converter. It should be appreciated that non-isolated power converters may also benefit from the teachings of the present invention.
[0019] The power converter 100 provides output power to the load 126 from an unregulated input voltage. In one embodiment, the input voltage is the ac input voltage VAC 102. In another embodiment, the input voltage is a rectified ac input voltage such as rectified voltage VRECT 106. The rectifier 104 outputs rectified voltage VRECT 106. In one embodiment, rectifier 104 may be a bridge rectifier. The rectifier 104 further couples to the energy transfer element T1 114. In some embodiments of the present invention, the energy transfer element T1 114 may be a coupled inductor. In other embodiments, the energy transfer element T1 114 may be a transformer. In a further example, the energy transfer element T1 114 may be an inductor. In the example of FIG. 1, the energy transfer element T1 114 includes two windings, a primary winding 112 and a secondary winding 116. However, it should be appreciated that the energy transfer element T1 114 may have more than two windings. In the example of FIG. 1, primary winding 112 may be considered an input winding, and secondary winding 116 may be considered an output winding. The primary winding 112 is further coupled to switch S1 134, which is then further coupled to input return 117.
[0020] In addition, the clamp circuit 110 is illustrated in the example of FIG. 1 as being coupled across the primary winding 112 of the energy transfer element T1 114. The input capacitor CIN 108 may be coupled across the primary winding 112 and switch S1 134. In other words, the input capacitor CIN 108 may be coupled to the rectifier 104 and input return 117.
[0021] Secondary winding 116 of the energy transfer element T1 114 is coupled to the rectifier D1 118. In the example of FIG. 1, the rectifier D1 118 is exemplified as a diode. However, in some embodiments the rectifier D1 118 may be a transistor used as a synchronous rectifier. Both the output capacitor C1 120 and the load 126 are shown in FIG. 1 as being coupled to the rectifier D1 118. An output is provided to the load 126 and may be provided as either a regulated output voltage VO 124, regulated output current IO 122, or a combination of the two.
[0022] The power converter 100 further comprises circuitry to regulate the output, which is exemplified as output quantity UO 128. In general, the output quantity UO 128 is either an output voltage VO 124, an output current IO 122, or a combination of the two. A sense circuit 130 is coupled to sense the output quantity UO 128 and to provide feedback signal UFB 131, which is representative of the output quantity UO 128. Feedback signal UFB 131 may be a voltage signal or a current signal. In one example, the sense circuit 130 may sense the output quantity UO 128 from an additional winding included in the energy transfer element T1 114.
[0023] In another example, there may be a galvanic isolation (not shown) between the controller 144 and the sense circuit 130. The galvanic isolation could be implemented by using devices such as an opto-coupler, a capacitor or a magnetic coupling. In a further example, the sense circuit 130 may utilize a voltage divider to sense the output quantity UO 128 from the output of the power converter 100.
[0024] Controller 144 is coupled to the sense circuit 130 and receives the feedback request signal UFBR 133 from the one shot circuit 132. The controller 144 further includes terminals for receiving the current sense signal 140, and provides a drive signal UD 154 to power switch S1 134. The current sense signal 140 may be representative of the drain current ID 142 in the power switch S1 134. Current sense signal 140 may be a voltage signal or a current signal. In addition, controller 144 provides drive signal UD 154 to the power switch S1 134 to control various switching parameters to control the transfer of energy from the input of power converter 100 to the output of power converter 100. Examples of such parameters may include switching frequency, switching period, duty cycle, or respective ON and OFF times of the power switch S1 134.
[0025] In operation, once the feedback signal UFB 131 drops below a certain threshold, the one shot circuit 132 is activated. The one shot circuit 132 is coupled to output a feedback request signal UFBR 133 to controller 144. In one example, the feedback request signal UFBR 133 is a pulse. In one example, the length of the pulse can be a constant value. In another example, the length of the pulse can vary. The feedback request signal UFBR 133 indicates to controller 144, a parameter such as an output voltage or current has dropped below a threshold, and controller 144 should turn on the power switch S1 134.
[0026] During a light load condition, a request for more power may arise during a period that occurs during a frequency that is associated with audible noise. The audible noise indication circuit 148 of controller 144 is coupled to receive the drive signal UD 154 and output a frequency skip signal UFS 155. If a feedback request signal UFBR 133 is received that would cause the drive signal UD 154 would switch within a frequency of the exclusion window, such as for example an audible noise window, power switch S1 134 is not allowed to switch. In one example, controller 144 does not switch the power switch S1 134 within a frequency window from 7 kHz to 15 kHz. The frequency skip signal UFS 155 may transition from a logic low to a logic high if the delay time after the drive signal UD 154 reaches the period of the maximum audible noise frequency. The frequency skip signal UFS 155 may transition from a logic high to a logic low if the intended frequency of the drive signal UD 154 is outside the audible noise window. In other words, the frequency skip signal UFS 155 may transition from a logic high to a logic low when the delay time after the drive signal UD 154 equals to the period of the minimum audible noise frequency range.
[0027] The operation of controller 144 in which the feedback request signal UFBR 133 is received outside the audible noise window will now be described. A drive signal UD 154 transitions from a logic low to logic high when a feedback request signal UFBR 133 is received. Logic gate 156 is coupled to receive the feedback request signal UFBR 133 at the first input and the frequency skip signal UFS 155 at the second input. In one example, logic gate 156 is an AND gate. If the frequency skip signal UFS 155 is a logic low, the output of logic gate 156 is a logic low. The output of logic gate 156 is coupled to latches 158, 162. The output of latch 162 generates a hold signal UH 151. The hold signal UH 151 corresponds to when the power switch should not switch. In normal operation, the hold signal UH 151 is a logic low. The output of latch 162 is reset every time the drive signal UD 154 is triggered. The output of latch 158 generates a pause signal UP 160 that corresponds to latching the current limit state. In normal operation, the hold signal UH 151 is a logic low.
[0028] The current limit generator circuit 150 is coupled to receive the pause signal UP 160 and output a current limit signal UILIM 164 to the drive circuit 146. During normal operation, the current limit signal UILIM 164 can be adjusted accordingly.
[0029] The operation of controller 144 in which the received feedback request signal UFBR 133 occurs inside the audible noise window will be now be described. During this operation, the frequency skip signal UFS 155 of the audible noise indication circuit 148 transitions to a logic high. The output of logic gate 156 transitions to a logic high and sets latches 158, 162. The output of latch 162 generates a logic high hold signal UH 151. Logic gate 152 is coupled to receive the hold signal UH 151 and feedback request signal UFBR 133. In one example, logic gate 152 is an OR gate. Logic gate 153 is coupled to receive the output of logic gate 152 and the frequency skip signal UFS 155. In one example, logic gate 153 is an AND gate with one of the inputs coupled to an inverter. The output of logic gate 153 is coupled to the drive circuit 146 to provide an ON signal.
[0030] When the output of logic gate 156 is a logic high, the pause signal UP 160 transitions to a logic high to indicate the state of the current limit should remain frozen for one or more switching cycles. The output of latch 160 may be reset by a reset signal UR 163. In one example, the reset signal may be generated from a counter circuit that corresponds to counting the switching cycles.
[0031] The current limit generator circuit 150 is also coupled to receive the pause signal UP 160 and output a current limit UILIM 164 to the drive circuit 146. As stated previously, raising the current limit during a window of the audible noise range may contribute to audible noise. As such, the current limit UILIM 164 may remain fixed for consecutive switching cycles. In one example, the current limit may remain fixed for a minimum of one switching cycle and a maximum of four switching cycles. The state of the current limit will remain paused. In another example, the current limit UILIM 164 may be reduced or increased depending on the design.
[0032] In another example, the audible noise indication circuit 148 can operate to exclude a particular frequency window. In other words, the switching drive signal UD 154 can be precluded from switching from any range depending on the application.
[0033] FIG. 2A shows a block diagram schematic of an example audible noise indication circuit, in accordance with the teachings of the present invention. The audible noise indication circuit 248 includes a one shot circuits 262, 263, latch 272, a first frequency threshold circuit 274, a second frequency threshold circuit 276, and logic gates 266, 269, 270 and inverter 265. The audible noise indication circuit 248 is coupled to receive the drive signal UD 254, and output the frequency skip signal UFS 255.
[0034] The operation to determine if the feedback request signal would induce an intended drive signal UD 254 to switch within a frequency exclusion window, such as for example an audible noise window, is now described. The audible noise detection circuit 248 resets the first frequency threshold circuit 274 and second frequency circuit 276 prior to determining if the feedback request signal would induce an intended drive signal UD 254 to switch within a frequency exclusion window. A drive signal UD 254 activates a one shot circuit 262. The output of the one shot circuit 262 is coupled to set a latch 272. Latch 272 stores the request to enable the first frequency and second frequency threshold circuit 276. The output terminal of latch 272 is coupled to a logic gate 270. In one example, logic gate 270 is an AND gate. Logic gate 270 is coupled to receive the output latch 272 at a first input, and the output of inverter 265 at a second input. The stored request of latch 272 is allowed to propagate from logic gate 270 when the pulse of the drive signal UD 254 transitions to a logic low. The output of logic gate 270 is coupled to a first frequency threshold circuit 274 and second frequency threshold circuit 276. The first frequency threshold circuit 274 is coupled to output a first frequency signal UF 280 indicating when a first time period has been reached. In one example, the first time period can correspond to a first frequency such as 7 kHz. The second frequency threshold circuit 276 is coupled to output a second frequency signal UF2 278 indicating when a second time period has been reached. In on example, the second time period can correspond to a second frequency such as 15 kHz. The first frequency signal UF 280 and second frequency signal UF2 278 are inputs to logic gate 266. In one example, logic gate 266 is an XOR gate. Logic gate 266 is coupled to generate the frequency skip signal UFS 255 in response to first frequency signal UF 280 and second frequency signal UF2 278. The frequency skip signal UFS 255 remains logic high at the time periods between the first frequency signal UF 280 and second frequency signal UF2 278.
[0035] Latch 272 may be reset through the reset path of logic gate 269, one shot circuit 263. Latch 272 is reset once the first frequency signal UF 280 transitions to a logic low, the second frequency signal UF2 282 transitions to a logic low, and the drive signal UD 254 is a logic low.
[0036] The first frequency threshold circuit 274 and second frequency threshold circuit 276 are reset during each logic high of the drive signal UD 254. Logic gate 269 is coupled to receive the first frequency signal UF 280 and the second frequency signal UF2 278. In one example, logic gate 269 is an NOR gate. The output of logic gate 269 is a logic high when the first frequency signal UF 280 is a logic low, and the second frequency signal UF2 is a logic low. The output of logic gate 269 is coupled to a one shot circuit 263. The output of one shot circuit 263 is coupled to the reset terminal of latch 272.
[0037] FIG. 2B shows a block diagram schematic of the first and second frequency threshold circuits 274 and 276, in accordance with the teachings of the present invention. First frequency threshold circuit 274 includes a current source 282, switches 283, 292, inverter 295, a first capacitor CP1 284, a comparator 286, and a ground reference 297. The first frequency threshold circuit 274 further includes a voltage potential VP 281, a voltage reference VREF 285, and a first frequency signal UF 280.
[0038] In operation, first frequency threshold circuit 274 and second frequency threshold circuit 276 operate the same. A switch 283 is coupled to be switched ON and OFF in response to the output signal of logic gate 270. When the switch 283 is OFF, switch 292 is ON and the first capacitor CP1 284 is discharged to ground reference 297. The first capacitor CP1 284 should be completely discharged prior to switch 283 turning ON. When switch 283 is ON and switch 292 is OFF, current source 282 with a voltage potential VP 281 charges the first capacitor CP1 284. The size of first capacitor CP1 284 and/or value of current source 282 may be selected to a fixed time period that corresponds with a first frequency. In one example, the size of the first capacitor CP1 284 may be larger than the second capacitor CP2 290. The first frequency signal UF 280 transitions to a logic low when the voltage of the first capacitor CP1 284 exceeds a voltage reference VREF 285.
[0039] Second frequency threshold circuit 276 includes a current source 288, switches 289, 293, an inverter 296, a second capacitor CP2 290, a comparator 292, and a ground reference 298. The second frequency threshold circuit 276 further includes a second voltage potential VP2 287, a voltage reference VREF 291, and a second frequency signal UF2 278.
[0040] A switch 289 is coupled to be switched ON and OFF in response the output signal 273 of latch 272. When the switch 289 is OFF and switch 293 is ON, second capacitor CP2 290 is discharged to ground reference 298. The second capacitor CP2 290 should be completely discharged prior to switch 289 turning ON. When switch 289 is ON and switch 293 is OFF, current source 288 with a voltage potential VP2 287 charges the second capacitor CP2 290. The size of second capacitor CP2 290 and /or value of current source 288 may be selected to a fixed time period that corresponds with a second frequency. The second frequency signal UF2 278 transitions to a logic low when the voltage of the second capacitor CP2 284 exceeds a voltage reference VREF 291.
[0041] In another example, the first frequency threshold circuit 274 and second frequency threshold circuit 276 can be implemented using a digital timer circuit. The digital timer circuit may receive a start signal from the drive signal UD 254.
[0042] FIG. 3 illustrates an example timing diagram showing signals associated with the feedback request signal, the drive signal, the frequency skip signal, the hold signal, and drain current, in accordance with the teachings of the present invention.
[0043] The first timing diagram illustrates the feedback request signal UFBR 333, illustrated as a series of pulses. The second timing diagram illustrates the drive signal UD 354. The third timing diagram illustrates the frequency skip signal UFS 355. The fourth timing diagram illustrates the hold signal UH 364. The fifth timing diagram illustrates the drain current ID 355.
[0044] During normal operation at time t1, the feedback request signal UFBR 333 transitions to a logic high. The controller of FIG.1 may determine if switching of the power switch would occur within the audible noise window. If the condition is true, the frequency skip signal UFS 355 and hold signal transitions to a logic high.
[0045] At time t1, the frequency skip signal UFS 355 does not transition to a logic high, and the hold signal UH 360 is not a logic high. During every feedback request, the timers of the first frequency threshold circuit and second frequency threshold circuit are enabled as illustrated by first frequency signal UF 380 and second frequency UF2 382. The hold signal UH 364 remains at a logic low. During normal operation, the drive signal UD 354 transitions to a logic high with a corresponding drain current ID 355.
[0046] At time t2, the drive signal UD 354 transitions to a logic low and the drain current ID 355 falls to zero.
[0047] At time t3, the frequency skip signal UFS 355 transitions to a logic high. The length of the first frequency signal UF 380 and the length of the second frequency signal UF2 correspond to their time periods. A time period is the inverse of the frequency. At time t3, no feedback request events have occurred in this time, and nothing changes as a result.
[0048] At time t4, the frequency skip signal UFS 355 transitions to a logic low to signal the end of the audible frequency window. At time t5, the feedback request signal UFBR 333 transitions to a logic high and the drive signal UD 354 transitions to a logic high to a corresponding drain current ID 355. At time t6, the drive signal UD 354 transitions to a logic low, and the drain current ID 355 falls to zero. The first frequency threshold circuit and second frequency threshold circuit are also enabled.
[0049] At time t7, the feedback request signal UFBR 333 transitions to a logic high. The hold signal UH 364 transitions to a logic high when the feedback request signal is received during a time that occurs within the audible noise window. In other words, the hold signal UH 364 transitions to a logic high in response to the feedback request signal UFBR 333 logic high state and when the frequency skip signal UFS 355 is also a logic high. The drive signal UD 354 is not allowed to transition to a logic high signal until the end of the audible noise window.
[0050] At time t8, the drive signal UD 354 transitions to a logic high when the frequency skip signal UFS 355 is a logic low and the hold signal UH 360 is a logic high. Once the drive signal UD 354 is allowed to transition, the hold signal UH 364 transitions to a logic low. As mentioned previously, the current limit may be held for more than one switching cycle. In other words, the current limit may remain the same value for consecutive switching cycles. In one example, the value may represent thirty percent of the full current limit. As illustrated at time t8, the drain current ID 355 is a reduced value in comparison to the drain currents of time t1 and time t5.
[0051] At time t9, the feedback request signal UFBR 333 transitions to a logic high. The timers of the first and second frequency threshold circuit are enabled. The drive signal UD 354 transitions to a logic high with the corresponding drain current ID 355. At some time after t9, the frequency skip signal UFS 355 transitions to a logic high. At time t10, the frequency skip signal UFS 355 transitions to a logic low.
[0052] FIG. 4 is a flow chart illustrating an example process of holding the current limit used to control a switch mode power converter, in accordance with the teachings of the present invention. Process 400 begins at the START block 402. Process 400 proceeds to block 404. At decision block 404, the controller (e.g., controller 144 of FIG. 1) determines if a feedback request signal has been received. If the feedback request signal has not been received, process 400 loops back to decision block 404. If a feedback request signal has been received, process 400 proceeds to decision block 406. At decision block 406, the audible noise indication circuit determines if the feedback request is within the frequency exclusionary range. If the feedback request is not within the frequency exclusionary range, process 400 proceeds to block 420. At block 420, the controller is not in a light load condition, and the controller resumes normal operation. Process 400 loops back to the beginning.
[0053] If the feedback request is within the frequency exclusionary range, process 400 proceeds to block 408. At block 408, switching of the power switch is inhibited for a remaining time period of the frequency exclusionary range. The current state of the current limit is latched.
[0054] FIG. 5 shows a schematic of one example of a flyback switch mode power converter that includes a primary controller coupled to receive a feedback request signal from a secondary controller, in accordance with the teachings of the present invention. As shown in the depicted example, power converter 500 further includes an input capacitor 508, an input return 517, a clamp circuit 510, an energy transfer element T1 514, a primary winding 512, a secondary winding 516, a power switch S1 534, an output capacitor C1 520, an output rectifier 521, output return 519, and a sense circuit 530. Further illustrated in FIG. 5 are the input voltage VIN 506, output voltage VO 524, output current IO 522, output quantity UO 528, and secondary drive signal 590. Controller 594 is further illustrated as including the primary controller 588 and the secondary controller 587 with a communication link 589 between the controllers 587 and 588. As illustrated, the secondary controller 587 further includes a switch request circuit 592, and is coupled to a secondary drive signal 590.
[0055] The example power converter 500 shown in FIG. 5 shares some similarities with the power converter 100 illustrated in FIG. 1. Controller 594 includes a primary controller 588, which in one example may be substantially similar to controller 144 of FIG. 1 to generate drive signal 545 to control switching of power switch S1 534. However, the output rectifier 521 of power converter 500 illustrated in FIG. 5 is exemplified as a synchronous rectifier circuit, and the controller 594 may also include a secondary controller 587 to generate secondary drive signal 590 to control the synchronous rectifier circuit of output rectifier 521. It should also be appreciated that certain elements that were illustrated in FIG. 1 in detail for explanation purposes have been omitted from FIG. 5 so as not to obscure the teachings of the present invention. Similarly named and numbered elements are coupled and function as described above.
[0056] As shown in the example depicted in FIG. 5, the synchronous rectifier 521 is coupled to the secondary winding 516 and the output capacitor C1 520. In the example shown, the synchronous rectifier 521 includes a switch (exemplified as a transistor) and a diode. In one example, the diode may be an externally connected Schottky diode. The synchronous rectifier 521 is coupled to receive the secondary drive signal 590 from the secondary controller 587. Primary controller 588 and the secondary controller 587 may be implemented as monolithic integrated circuits or may be implemented with discrete electrical components or a combination of discrete and integrated components. Primary controller 588, secondary controller 587, and switch S1 534 could form part of an integrated circuit that is manufactured as either a hybrid or monolithic integrated circuit. However it should be appreciated that both the primary controller 588 and the secondary controller 587 need not be included in a single controller package.
[0057] The primary controller 588 is coupled to output the drive signal UD 554 to control switching of the power switch S1 534, and secondary controller 587 is coupled to output the secondary drive signal 590 to control switching of the synchronous rectifier 521. Primary controller 588 and secondary controller 587 may communicate via a communication link 589.
[0058] Similar to FIG. 1, the secondary controller 587 receives the feedback signal UFB 531 and can determine whether the power switch S1 534 should be turned on during a given switching cycle period, or the duration of time that switch S1 534 should be turned on during a switching cycle period. The secondary controller 587 may send a command to the primary controller 588 via the communication link 589 to control power switch S1 534. The primary switch S1 534 and the synchronous rectifier 521 are generally not turned on at the same time.
[0059] The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed. While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention. Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.
[0060] These modifications can be made to examples of the invention in light of the above detailed description. The terms used in the following claims should not be construed to limit the invention to the specific embodiments disclosed in the specification and the claims. Rather, the scope is to be determined entirely by the following claims, which are to be construed in accordance with established doctrines of claim interpretation. The present specification and figures are accordingly to be regarded as illustrative rather than restrictive.
BACKGROUND INFORMATION
Field of the Disclosure
[0001] The present invention relates generally to power converters, and more specifically controllers reducing the effects of audible noise associated with low switching frequencies during light load conditions.
Background
[0002] Electronic devices use power to operate. Switched mode power converters are commonly used due to their high efficiency, small size and low weight to power many of today's electronics. Conventional wall sockets provide a high voltage alternating current. In a switch mode power converter, a high voltage alternating current (ac) input is converted to provide a well-regulated direct current (dc) output through an energy transfer element. The switched mode power converter control circuit usually provides output regulation by sensing one or more inputs representative of one or more output quantities and controlling the output in a closed loop. In operation, a switch is utilized to provide the desired output by varying the duty cycle (typically the ratio of the on time of the switch to the total switching period), varying the switching frequency, or varying the number of pulses per unit time of the switch in a switched mode power converter.
BRIEF DESCRIPTION OF THE DRAWINGS
[0003] Non-limiting and non-exhaustive embodiments of the present invention are described with reference to the following figures, wherein like reference numerals refer to like parts throughout the various views unless otherwise specified.
[0004] FIG. 1 shows a block diagram schematic of one example of a flyback switch mode power converter that includes a controller, in accordance with the teachings of the present invention.
[0005] FIG. 2A shows a block diagram schematic of an example audible noise indication circuit, in accordance with the teachings of the present invention.
[0006] FIG. 2B shows a block diagram schematic of the first and second frequency threshold circuit, in accordance with the teachings of the present invention.
[0007] FIG. 3 illustrates an example timing diagram showing signals associated with the feedback request signal, the drive signal, the frequency skip signal, the hold signal, and drain current, in accordance with the teachings of the present invention.
[0008] FIG. 4 is a flow chart illustrating an example process of storing the current state of the current limit, in accordance with the teachings of the present invention.
[0009] FIG. 5 shows a schematic of one example of a flyback switch mode power converter that includes a primary controller coupled to receive a feedback request signal from a secondary controller, in accordance with the teachings of the present invention.
[0010] Corresponding reference characters indicate corresponding components throughout the several views of the drawings. Skilled artisans will appreciate that elements in the figures are illustrated for simplicity and clarity and have not necessarily been drawn to scale. For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help to improve understanding of various embodiments of the present invention. Also, common but well-understood elements that are useful or necessary in a commercially feasible embodiment are often not depicted in order to facilitate a less obstructed view of these various embodiments of the present invention.
DETAILED DESCRIPTION
[0011] In the following description, numerous specific details are set forth in order to provide a thorough understanding of the present invention. It will be apparent, however, to one having ordinary skill in the art that the specific detail need not be employed to practice the present invention. In other instances, well-known materials or methods have not been described in detail in order to avoid obscuring the present invention.
[0012] Reference throughout this specification to "one embodiment", "an embodiment", "one example" or "an example" means that a particular feature, structure or characteristic described in connection with the embodiment or example is included in at least one embodiment of the present invention. Thus, appearances of the phrases "in one embodiment", "in an embodiment", "one example" or "an example" in various places throughout this specification are not necessarily all referring to the same embodiment or example. Furthermore, the particular features, structures or characteristics may be combined in any suitable combinations and/or subcombinations in one or more embodiments or examples. Particular features, structures or characteristics may be included in an integrated circuit, an electronic circuit, a combinational logic circuit, or other suitable components that provide the described functionality. In addition, it is appreciated that the figures provided herewith are for explanation purposes to persons ordinarily skilled in the art and that the drawings are not necessarily drawn to scale.
[0013] A controller for a power converter controls the switching of the power switch for delivering energy to a load. For a power converter such as a flyback converter, a transformer is used to transfer energy from an input winding to an output winding. During a light load condition, the switching frequency of the power switch decreases in order to reduce power dissipation as required per efficiency requirements. For switching frequencies below 20 kHz, the mechanical resonance of the transformer contributes to audible noise. Examples in accordance with the teachings of the present invention reduce the effect of audible noise by preventing the switching of the power switch at certain frequencies. In another example, switching within a frequency range can also be omitted, such that switching of the power switch at certain frequencies is prohibited.
[0014] The controller for the power converter adjusts the current limit of the power switch depending on the load. During a light load condition, the controller may dramatically increase the current limit, which injects more energy that may consequently add to the audible noise. Examples in accordance with the teachings of the present invention may hold the current limit under certain conditions for a number of cycles to reduce audible noise. In other words, the state of the current limit may remain fixed for one or more cycles during a light load condition.
[0015] To illustrate, FIG. 1 shows a functional block diagram of an example power converter 100 is illustrated including ac input voltage VAC 102, a rectifier 104, a rectified voltage VRECT 106, an energy transfer element T1 114, a primary winding 112 of the energy transfer element T1 114, a secondary winding 116 of the energy transfer element T1 114, a power switch S1 134, input return 117, a clamp circuit 110, a rectifier D1 118, an input capacitor CIN 108, an output capacitor C1 120, a load 126, a sense circuit 130, a one shot circuit 132, and a controller 144.
[0016] Controller 144 further includes a drive circuit 146, an audible noise indication circuit 148, a current limit generator circuit 150, logic gates 152, 153, 156, and latches 158, 162. Controller 144 further includes a drive signal UD 154, a frequency skip signal UFS 155, a reset signal UR 163, a pause signal UP 160, and a current limit signal UILIM 164.
[0017] FIG. 1 further illustrates an output voltage VO 124, an output current IO 122, an output quantity UO 128, a feedback signal UFB 131, a drain current ID 142, a current sense signal 140, and a feedback request signal UFBR 133.
[0018] The example switched mode power converter 100 illustrated in FIG. 1 is coupled in a flyback configuration, which is just one example of a switched mode power converter that may benefit from the teachings of the present invention. It is appreciated that other known topologies and configurations of switched mode power converters may also benefit from the teachings of the present invention. In addition, the example power converter shown in FIG. 1 is an isolated power converter. It should be appreciated that non-isolated power converters may also benefit from the teachings of the present invention.
[0019] The power converter 100 provides output power to the load 126 from an unregulated input voltage. In one embodiment, the input voltage is the ac input voltage VAC 102. In another embodiment, the input voltage is a rectified ac input voltage such as rectified voltage VRECT 106. The rectifier 104 outputs rectified voltage VRECT 106. In one embodiment, rectifier 104 may be a bridge rectifier. The rectifier 104 further couples to the energy transfer element T1 114. In some embodiments of the present invention, the energy transfer element T1 114 may be a coupled inductor. In other embodiments, the energy transfer element T1 114 may be a transformer. In a further example, the energy transfer element T1 114 may be an inductor. In the example of FIG. 1, the energy transfer element T1 114 includes two windings, a primary winding 112 and a secondary winding 116. However, it should be appreciated that the energy transfer element T1 114 may have more than two windings. In the example of FIG. 1, primary winding 112 may be considered an input winding, and secondary winding 116 may be considered an output winding. The primary winding 112 is further coupled to switch S1 134, which is then further coupled to input return 117.
[0020] In addition, the clamp circuit 110 is illustrated in the example of FIG. 1 as being coupled across the primary winding 112 of the energy transfer element T1 114. The input capacitor CIN 108 may be coupled across the primary winding 112 and switch S1 134. In other words, the input capacitor CIN 108 may be coupled to the rectifier 104 and input return 117.
[0021] Secondary winding 116 of the energy transfer element T1 114 is coupled to the rectifier D1 118. In the example of FIG. 1, the rectifier D1 118 is exemplified as a diode. However, in some embodiments the rectifier D1 118 may be a transistor used as a synchronous rectifier. Both the output capacitor C1 120 and the load 126 are shown in FIG. 1 as being coupled to the rectifier D1 118. An output is provided to the load 126 and may be provided as either a regulated output voltage VO 124, regulated output current IO 122, or a combination of the two.
[0022] The power converter 100 further comprises circuitry to regulate the output, which is exemplified as output quantity UO 128. In general, the output quantity UO 128 is either an output voltage VO 124, an output current IO 122, or a combination of the two. A sense circuit 130 is coupled to sense the output quantity UO 128 and to provide feedback signal UFB 131, which is representative of the output quantity UO 128. Feedback signal UFB 131 may be a voltage signal or a current signal. In one example, the sense circuit 130 may sense the output quantity UO 128 from an additional winding included in the energy transfer element T1 114.
[0023] In another example, there may be a galvanic isolation (not shown) between the controller 144 and the sense circuit 130. The galvanic isolation could be implemented by using devices such as an opto-coupler, a capacitor or a magnetic coupling. In a further example, the sense circuit 130 may utilize a voltage divider to sense the output quantity UO 128 from the output of the power converter 100.
[0024] Controller 144 is coupled to the sense circuit 130 and receives the feedback request signal UFBR 133 from the one shot circuit 132. The controller 144 further includes terminals for receiving the current sense signal 140, and provides a drive signal UD 154 to power switch S1 134. The current sense signal 140 may be representative of the drain current ID 142 in the power switch S1 134. Current sense signal 140 may be a voltage signal or a current signal. In addition, controller 144 provides drive signal UD 154 to the power switch S1 134 to control various switching parameters to control the transfer of energy from the input of power converter 100 to the output of power converter 100. Examples of such parameters may include switching frequency, switching period, duty cycle, or respective ON and OFF times of the power switch S1 134.
[0025] In operation, once the feedback signal UFB 131 drops below a certain threshold, the one shot circuit 132 is activated. The one shot circuit 132 is coupled to output a feedback request signal UFBR 133 to controller 144. In one example, the feedback request signal UFBR 133 is a pulse. In one example, the length of the pulse can be a constant value. In another example, the length of the pulse can vary. The feedback request signal UFBR 133 indicates to controller 144, a parameter such as an output voltage or current has dropped below a threshold, and controller 144 should turn on the power switch S1 134.
[0026] During a light load condition, a request for more power may arise during a period that occurs during a frequency that is associated with audible noise. The audible noise indication circuit 148 of controller 144 is coupled to receive the drive signal UD 154 and output a frequency skip signal UFS 155. If a feedback request signal UFBR 133 is received that would cause the drive signal UD 154 would switch within a frequency of the exclusion window, such as for example an audible noise window, power switch S1 134 is not allowed to switch. In one example, controller 144 does not switch the power switch S1 134 within a frequency window from 7 kHz to 15 kHz. The frequency skip signal UFS 155 may transition from a logic low to a logic high if the delay time after the drive signal UD 154 reaches the period of the maximum audible noise frequency. The frequency skip signal UFS 155 may transition from a logic high to a logic low if the intended frequency of the drive signal UD 154 is outside the audible noise window. In other words, the frequency skip signal UFS 155 may transition from a logic high to a logic low when the delay time after the drive signal UD 154 equals to the period of the minimum audible noise frequency range.
[0027] The operation of controller 144 in which the feedback request signal UFBR 133 is received outside the audible noise window will now be described. A drive signal UD 154 transitions from a logic low to logic high when a feedback request signal UFBR 133 is received. Logic gate 156 is coupled to receive the feedback request signal UFBR 133 at the first input and the frequency skip signal UFS 155 at the second input. In one example, logic gate 156 is an AND gate. If the frequency skip signal UFS 155 is a logic low, the output of logic gate 156 is a logic low. The output of logic gate 156 is coupled to latches 158, 162. The output of latch 162 generates a hold signal UH 151. The hold signal UH 151 corresponds to when the power switch should not switch. In normal operation, the hold signal UH 151 is a logic low. The output of latch 162 is reset every time the drive signal UD 154 is triggered. The output of latch 158 generates a pause signal UP 160 that corresponds to latching the current limit state. In normal operation, the hold signal UH 151 is a logic low.
[0028] The current limit generator circuit 150 is coupled to receive the pause signal UP 160 and output a current limit signal UILIM 164 to the drive circuit 146. During normal operation, the current limit signal UILIM 164 can be adjusted accordingly.
[0029] The operation of controller 144 in which the received feedback request signal UFBR 133 occurs inside the audible noise window will be now be described. During this operation, the frequency skip signal UFS 155 of the audible noise indication circuit 148 transitions to a logic high. The output of logic gate 156 transitions to a logic high and sets latches 158, 162. The output of latch 162 generates a logic high hold signal UH 151. Logic gate 152 is coupled to receive the hold signal UH 151 and feedback request signal UFBR 133. In one example, logic gate 152 is an OR gate. Logic gate 153 is coupled to receive the output of logic gate 152 and the frequency skip signal UFS 155. In one example, logic gate 153 is an AND gate with one of the inputs coupled to an inverter. The output of logic gate 153 is coupled to the drive circuit 146 to provide an ON signal.
[0030] When the output of logic gate 156 is a logic high, the pause signal UP 160 transitions to a logic high to indicate the state of the current limit should remain frozen for one or more switching cycles. The output of latch 160 may be reset by a reset signal UR 163. In one example, the reset signal may be generated from a counter circuit that corresponds to counting the switching cycles.
[0031] The current limit generator circuit 150 is also coupled to receive the pause signal UP 160 and output a current limit UILIM 164 to the drive circuit 146. As stated previously, raising the current limit during a window of the audible noise range may contribute to audible noise. As such, the current limit UILIM 164 may remain fixed for consecutive switching cycles. In one example, the current limit may remain fixed for a minimum of one switching cycle and a maximum of four switching cycles. The state of the current limit will remain paused. In another example, the current limit UILIM 164 may be reduced or increased depending on the design.
[0032] In another example, the audible noise indication circuit 148 can operate to exclude a particular frequency window. In other words, the switching drive signal UD 154 can be precluded from switching from any range depending on the application.
[0033] FIG. 2A shows a block diagram schematic of an example audible noise indication circuit, in accordance with the teachings of the present invention. The audible noise indication circuit 248 includes a one shot circuits 262, 263, latch 272, a first frequency threshold circuit 274, a second frequency threshold circuit 276, and logic gates 266, 269, 270 and inverter 265. The audible noise indication circuit 248 is coupled to receive the drive signal UD 254, and output the frequency skip signal UFS 255.
[0034] The operation to determine if the feedback request signal would induce an intended drive signal UD 254 to switch within a frequency exclusion window, such as for example an audible noise window, is now described. The audible noise detection circuit 248 resets the first frequency threshold circuit 274 and second frequency circuit 276 prior to determining if the feedback request signal would induce an intended drive signal UD 254 to switch within a frequency exclusion window. A drive signal UD 254 activates a one shot circuit 262. The output of the one shot circuit 262 is coupled to set a latch 272. Latch 272 stores the request to enable the first frequency and second frequency threshold circuit 276. The output terminal of latch 272 is coupled to a logic gate 270. In one example, logic gate 270 is an AND gate. Logic gate 270 is coupled to receive the output latch 272 at a first input, and the output of inverter 265 at a second input. The stored request of latch 272 is allowed to propagate from logic gate 270 when the pulse of the drive signal UD 254 transitions to a logic low. The output of logic gate 270 is coupled to a first frequency threshold circuit 274 and second frequency threshold circuit 276. The first frequency threshold circuit 274 is coupled to output a first frequency signal UF 280 indicating when a first time period has been reached. In one example, the first time period can correspond to a first frequency such as 7 kHz. The second frequency threshold circuit 276 is coupled to output a second frequency signal UF2 278 indicating when a second time period has been reached. In on example, the second time period can correspond to a second frequency such as 15 kHz. The first frequency signal UF 280 and second frequency signal UF2 278 are inputs to logic gate 266. In one example, logic gate 266 is an XOR gate. Logic gate 266 is coupled to generate the frequency skip signal UFS 255 in response to first frequency signal UF 280 and second frequency signal UF2 278. The frequency skip signal UFS 255 remains logic high at the time periods between the first frequency signal UF 280 and second frequency signal UF2 278.
[0035] Latch 272 may be reset through the reset path of logic gate 269, one shot circuit 263. Latch 272 is reset once the first frequency signal UF 280 transitions to a logic low, the second frequency signal UF2 282 transitions to a logic low, and the drive signal UD 254 is a logic low.
[0036] The first frequency threshold circuit 274 and second frequency threshold circuit 276 are reset during each logic high of the drive signal UD 254. Logic gate 269 is coupled to receive the first frequency signal UF 280 and the second frequency signal UF2 278. In one example, logic gate 269 is an NOR gate. The output of logic gate 269 is a logic high when the first frequency signal UF 280 is a logic low, and the second frequency signal UF2 is a logic low. The output of logic gate 269 is coupled to a one shot circuit 263. The output of one shot circuit 263 is coupled to the reset terminal of latch 272.
[0037] FIG. 2B shows a block diagram schematic of the first and second frequency threshold circuits 274 and 276, in accordance with the teachings of the present invention. First frequency threshold circuit 274 includes a current source 282, switches 283, 292, inverter 295, a first capacitor CP1 284, a comparator 286, and a ground reference 297. The first frequency threshold circuit 274 further includes a voltage potential VP 281, a voltage reference VREF 285, and a first frequency signal UF 280.
[0038] In operation, first frequency threshold circuit 274 and second frequency threshold circuit 276 operate the same. A switch 283 is coupled to be switched ON and OFF in response to the output signal of logic gate 270. When the switch 283 is OFF, switch 292 is ON and the first capacitor CP1 284 is discharged to ground reference 297. The first capacitor CP1 284 should be completely discharged prior to switch 283 turning ON. When switch 283 is ON and switch 292 is OFF, current source 282 with a voltage potential VP 281 charges the first capacitor CP1 284. The size of first capacitor CP1 284 and/or value of current source 282 may be selected to a fixed time period that corresponds with a first frequency. In one example, the size of the first capacitor CP1 284 may be larger than the second capacitor CP2 290. The first frequency signal UF 280 transitions to a logic low when the voltage of the first capacitor CP1 284 exceeds a voltage reference VREF 285.
[0039] Second frequency threshold circuit 276 includes a current source 288, switches 289, 293, an inverter 296, a second capacitor CP2 290, a comparator 292, and a ground reference 298. The second frequency threshold circuit 276 further includes a second voltage potential VP2 287, a voltage reference VREF 291, and a second frequency signal UF2 278.
[0040] A switch 289 is coupled to be switched ON and OFF in response the output signal 273 of latch 272. When the switch 289 is OFF and switch 293 is ON, second capacitor CP2 290 is discharged to ground reference 298. The second capacitor CP2 290 should be completely discharged prior to switch 289 turning ON. When switch 289 is ON and switch 293 is OFF, current source 288 with a voltage potential VP2 287 charges the second capacitor CP2 290. The size of second capacitor CP2 290 and /or value of current source 288 may be selected to a fixed time period that corresponds with a second frequency. The second frequency signal UF2 278 transitions to a logic low when the voltage of the second capacitor CP2 284 exceeds a voltage reference VREF 291.
[0041] In another example, the first frequency threshold circuit 274 and second frequency threshold circuit 276 can be implemented using a digital timer circuit. The digital timer circuit may receive a start signal from the drive signal UD 254.
[0042] FIG. 3 illustrates an example timing diagram showing signals associated with the feedback request signal, the drive signal, the frequency skip signal, the hold signal, and drain current, in accordance with the teachings of the present invention.
[0043] The first timing diagram illustrates the feedback request signal UFBR 333, illustrated as a series of pulses. The second timing diagram illustrates the drive signal UD 354. The third timing diagram illustrates the frequency skip signal UFS 355. The fourth timing diagram illustrates the hold signal UH 364. The fifth timing diagram illustrates the drain current ID 355.
[0044] During normal operation at time t1, the feedback request signal UFBR 333 transitions to a logic high. The controller of FIG.1 may determine if switching of the power switch would occur within the audible noise window. If the condition is true, the frequency skip signal UFS 355 and hold signal transitions to a logic high.
[0045] At time t1, the frequency skip signal UFS 355 does not transition to a logic high, and the hold signal UH 360 is not a logic high. During every feedback request, the timers of the first frequency threshold circuit and second frequency threshold circuit are enabled as illustrated by first frequency signal UF 380 and second frequency UF2 382. The hold signal UH 364 remains at a logic low. During normal operation, the drive signal UD 354 transitions to a logic high with a corresponding drain current ID 355.
[0046] At time t2, the drive signal UD 354 transitions to a logic low and the drain current ID 355 falls to zero.
[0047] At time t3, the frequency skip signal UFS 355 transitions to a logic high. The length of the first frequency signal UF 380 and the length of the second frequency signal UF2 correspond to their time periods. A time period is the inverse of the frequency. At time t3, no feedback request events have occurred in this time, and nothing changes as a result.
[0048] At time t4, the frequency skip signal UFS 355 transitions to a logic low to signal the end of the audible frequency window. At time t5, the feedback request signal UFBR 333 transitions to a logic high and the drive signal UD 354 transitions to a logic high to a corresponding drain current ID 355. At time t6, the drive signal UD 354 transitions to a logic low, and the drain current ID 355 falls to zero. The first frequency threshold circuit and second frequency threshold circuit are also enabled.
[0049] At time t7, the feedback request signal UFBR 333 transitions to a logic high. The hold signal UH 364 transitions to a logic high when the feedback request signal is received during a time that occurs within the audible noise window. In other words, the hold signal UH 364 transitions to a logic high in response to the feedback request signal UFBR 333 logic high state and when the frequency skip signal UFS 355 is also a logic high. The drive signal UD 354 is not allowed to transition to a logic high signal until the end of the audible noise window.
[0050] At time t8, the drive signal UD 354 transitions to a logic high when the frequency skip signal UFS 355 is a logic low and the hold signal UH 360 is a logic high. Once the drive signal UD 354 is allowed to transition, the hold signal UH 364 transitions to a logic low. As mentioned previously, the current limit may be held for more than one switching cycle. In other words, the current limit may remain the same value for consecutive switching cycles. In one example, the value may represent thirty percent of the full current limit. As illustrated at time t8, the drain current ID 355 is a reduced value in comparison to the drain currents of time t1 and time t5.
[0051] At time t9, the feedback request signal UFBR 333 transitions to a logic high. The timers of the first and second frequency threshold circuit are enabled. The drive signal UD 354 transitions to a logic high with the corresponding drain current ID 355. At some time after t9, the frequency skip signal UFS 355 transitions to a logic high. At time t10, the frequency skip signal UFS 355 transitions to a logic low.
[0052] FIG. 4 is a flow chart illustrating an example process of holding the current limit used to control a switch mode power converter, in accordance with the teachings of the present invention. Process 400 begins at the START block 402. Process 400 proceeds to block 404. At decision block 404, the controller (e.g., controller 144 of FIG. 1) determines if a feedback request signal has been received. If the feedback request signal has not been received, process 400 loops back to decision block 404. If a feedback request signal has been received, process 400 proceeds to decision block 406. At decision block 406, the audible noise indication circuit determines if the feedback request is within the frequency exclusionary range. If the feedback request is not within the frequency exclusionary range, process 400 proceeds to block 420. At block 420, the controller is not in a light load condition, and the controller resumes normal operation. Process 400 loops back to the beginning.
[0053] If the feedback request is within the frequency exclusionary range, process 400 proceeds to block 408. At block 408, switching of the power switch is inhibited for a remaining time period of the frequency exclusionary range. The current state of the current limit is latched.
[0054] FIG. 5 shows a schematic of one example of a flyback switch mode power converter that includes a primary controller coupled to receive a feedback request signal from a secondary controller, in accordance with the teachings of the present invention. As shown in the depicted example, power converter 500 further includes an input capacitor 508, an input return 517, a clamp circuit 510, an energy transfer element T1 514, a primary winding 512, a secondary winding 516, a power switch S1 534, an output capacitor C1 520, an output rectifier 521, output return 519, and a sense circuit 530. Further illustrated in FIG. 5 are the input voltage VIN 506, output voltage VO 524, output current IO 522, output quantity UO 528, and secondary drive signal 590. Controller 594 is further illustrated as including the primary controller 588 and the secondary controller 587 with a communication link 589 between the controllers 587 and 588. As illustrated, the secondary controller 587 further includes a switch request circuit 592, and is coupled to a secondary drive signal 590.
[0055] The example power converter 500 shown in FIG. 5 shares some similarities with the power converter 100 illustrated in FIG. 1. Controller 594 includes a primary controller 588, which in one example may be substantially similar to controller 144 of FIG. 1 to generate drive signal 545 to control switching of power switch S1 534. However, the output rectifier 521 of power converter 500 illustrated in FIG. 5 is exemplified as a synchronous rectifier circuit, and the controller 594 may also include a secondary controller 587 to generate secondary drive signal 590 to control the synchronous rectifier circuit of output rectifier 521. It should also be appreciated that certain elements that were illustrated in FIG. 1 in detail for explanation purposes have been omitted from FIG. 5 so as not to obscure the teachings of the present invention. Similarly named and numbered elements are coupled and function as described above.
[0056] As shown in the example depicted in FIG. 5, the synchronous rectifier 521 is coupled to the secondary winding 516 and the output capacitor C1 520. In the example shown, the synchronous rectifier 521 includes a switch (exemplified as a transistor) and a diode. In one example, the diode may be an externally connected Schottky diode. The synchronous rectifier 521 is coupled to receive the secondary drive signal 590 from the secondary controller 587. Primary controller 588 and the secondary controller 587 may be implemented as monolithic integrated circuits or may be implemented with discrete electrical components or a combination of discrete and integrated components. Primary controller 588, secondary controller 587, and switch S1 534 could form part of an integrated circuit that is manufactured as either a hybrid or monolithic integrated circuit. However it should be appreciated that both the primary controller 588 and the secondary controller 587 need not be included in a single controller package.
[0057] The primary controller 588 is coupled to output the drive signal UD 554 to control switching of the power switch S1 534, and secondary controller 587 is coupled to output the secondary drive signal 590 to control switching of the synchronous rectifier 521. Primary controller 588 and secondary controller 587 may communicate via a communication link 589.
[0058] Similar to FIG. 1, the secondary controller 587 receives the feedback signal UFB 531 and can determine whether the power switch S1 534 should be turned on during a given switching cycle period, or the duration of time that switch S1 534 should be turned on during a switching cycle period. The secondary controller 587 may send a command to the primary controller 588 via the communication link 589 to control power switch S1 534. The primary switch S1 534 and the synchronous rectifier 521 are generally not turned on at the same time.
[0059] The above description of illustrated examples of the present invention, including what is described in the Abstract, are not intended to be exhaustive or to be limitation to the precise forms disclosed. While specific embodiments of, and examples for, the invention are described herein for illustrative purposes, various equivalent modifications are possible without departing from the broader spirit and scope of the present invention. Indeed, it is appreciated that the specific example voltages, currents, frequencies, power range values, times, etc., are provided for explanation purposes and that other values may also be employed in other embodiments and examples in accordance with the teachings of the present invention.
[0060] These modifications can be made to examples of the invention in light of the above detailed description. The terms used in the following claims should not be construed to limit the invention to the specific embodiments disclosed in the specification and the claims. Rather, the scope is to be determined entirely by the following claims, which are to be construed in accordance with established doctrines of claim interpretation. The present specification and figures are accordingly to be regarded as illustrative rather than restrictive.
CLAIMS
What is claimed is:
1. A controller for use in a power converter, comprising:
a drive circuit coupled to generate a drive signal to control switching of a power switch of the power converter in response to a current sense signal representative of a current through the power switch, and in response to a feedback signal representative of an output of the power converter, to control a transfer of energy from an input of the power converter to the output of the power converter;
a current limit generator coupled to generate a current limit signal responsive to a load coupled to the output of the power converter, wherein the drive circuit is coupled to generate the drive signal further in response to the current limit signal;
an audible noise detection circuit coupled to receive the drive signal to generate a frequency skip signal in response to the drive signal to indicate when an intended frequency of the drive signal is within an audible noise frequency window, wherein a state of the current limit signal generated by the current limit generator is coupled to be fixed when the frequency skip signal indicates that the intended frequency of the drive signal is within the audible noise frequency window; and
a first latch coupled to generate a hold signal coupled to control the current limit generator to hold the current limit signal, wherein the first latch is coupled to generate the hold signal in response to the frequency skip signal generated by the audible noise detection circuit, and in response to the feedback signal representative of the output of the power converter.
2. The controller of claim 1 further comprising:
a second latch coupled to generate a pause signal coupled to control the current limit generator to latch the state of the current limit signal, wherein the second latch is coupled to generate the pause signal in response to the frequency skip signal generated by the audible noise detection circuit, and in response to the feedback signal representative of the output of the power converter;
a first logic gate having an output coupled to be received by the first latch and the second latch, wherein the first logic gate has a first input coupled to receive the frequency skip signal generated by the audible noise detection circuit, wherein the first logic gate has a second input coupled to be responsive to the feedback signal representative of the output of the power converter;
a second logic gate having a first input coupled to receive an output of the first latch, wherein the second logic gate has a second input coupled to be responsive to the feedback signal representative of the output of the power converter; and
a third logic gate having an output coupled to be received by the current limit generator, wherein the second logic gate has a first input coupled to receive an output of the second logic gate, wherein the third logic gate has a second input coupled to be responsive to the frequency skip signal generated by the audible noise detection circuit.
3. The controller of claim 1 wherein the audible noise detection circuit comprises:
a third latch coupled to be set in response to the drive signal;
a first frequency threshold circuit coupled to be responsive to an output of the third latch to output first frequency signal to indicate whether a pulse of the drive signal has been detected at a frequency above a first threshold frequency;
a second frequency threshold circuit coupled to be responsive to the output of the third latch to output a second frequency signal to indicate whether the pulse of the drive signal has been detected at a frequency below a second threshold frequency; and
a fourth logic gate coupled to generate the frequency skip signal in response to the third latch, the first frequency threshold circuit, and the second frequency threshold circuit to indicate that the frequency of the drive signal is within the audible noise frequency window, wherein the audible noise frequency window is between the first threshold frequency and the second threshold frequency.
4. The controller of claim 3 wherein the third latch is coupled to be reset in response to the first frequency threshold circuit and the second frequency threshold circuit.
5. The controller of claim 3 wherein the first frequency threshold circuit comprises:
a first current source;
a first capacitor;
a first switch coupled between the first current source and the first capacitor, wherein the first switch is coupled to be switched on and off in response to the output of the third latch;
a second switch coupled between a first end of the first capacitor and a second end of the first capacitor;
a first inverter coupled between the second switch and the output of the third latch, wherein the second switch is coupled to be switched on and off in response to an output of the first inverter; and
a first comparator coupled to the first capacitor to output the first frequency signal in response to a first comparison of a voltage across the first capacitor with a first voltage reference.
6. The controller of claim 5 wherein the second frequency threshold circuit comprises:
a second current source;
a second capacitor;
a third switch coupled between the second current source and the second capacitor, wherein the third switch is coupled to be switched on and off in response to the output of the third latch;
a fourth switch coupled between a first end of the second capacitor and a second end of the second capacitor;
a second inverter coupled between the fourth switch and the output of the third latch, wherein the fourth switch is coupled to be switched on and off in response to an output of the second inverter; and
a second comparator coupled to the second capacitor to output the second frequency signal in response to a second comparison of a voltage across the second capacitor with a second voltage reference.
7. The controller of claim 6 wherein a size of the first capacitor is smaller than a size of the second capacitor.
8. A power converter, comprising:
an energy transfer element coupled between an input of the power converter and an output of the power converter;
a power switch coupled to the energy transfer element and the input of the power converter;
a sense circuit coupled to generate a feedback signal representative of the output of the power converter; and
a controller coupled to the power switch, wherein the controller includes:
a drive circuit coupled to generate a drive signal to control switching of the power switch of the power converter in response to a current sense signal representative of a current through the power switch, and in response to a feedback signal, to control a transfer of energy from through the energy transfer element from the input of the power converter to the output of the power converter;
a current limit generator coupled to generate a current limit signal responsive to a load coupled to the output of the power converter, wherein the drive circuit is coupled to generate the drive signal further in response to the current limit signal;
an audible noise detection circuit coupled to receive the drive signal to generate a frequency skip signal in response to the drive signal to indicate when an intended frequency of the drive signal is within an audible noise frequency window, wherein a state of the current limit signal generated by the current limit generator is coupled to be fixed when the frequency skip signal indicates that the frequency of the drive signal is within the audible noise frequency window; and
a first latch coupled to generate a hold signal coupled to control the current limit generator to hold the current limit signal, wherein the first latch is coupled to generate the hold signal in response to the frequency skip signal generated by the audible noise detection circuit, and in response to the feedback signal representative of the output of the power converter.
9. The power converter of claim 8 wherein the controller further comprises:
a second latch coupled to generate a pause signal coupled to control the current limit generator to latch the state of the current limit signal, wherein the second latch is coupled to generate the pause signal in response to the frequency skip signal generated by the audible noise detection circuit, and in response to the feedback signal representative of the output of the power converter;
a first logic gate having an output coupled to be received by the first latch and the second latch, wherein the first logic gate has a first input coupled to receive the frequency skip signal generated by the audible noise detection circuit, wherein the first logic gate has a second input coupled to be responsive to the feedback signal representative of the output of the power converter;
a second logic gate having a first input coupled to receive an output of the first latch, wherein the second logic gate has a second input coupled to be responsive to the feedback signal representative of the output of the power converter; and
a third logic gate having an output coupled to be received by the current limit generator, wherein the second logic gate has a first input coupled to receive an output of the second logic gate, wherein the third logic gate has a second input coupled to be responsive to the frequency skip signal generated by the audible noise detection circuit.
10. The power converter of claim 8 wherein the audible noise detection circuit comprises:
a third latch coupled to be set in response to the drive signal;
a first frequency threshold circuit coupled to be responsive to an output of the third latch to output first frequency signal to indicate whether a pulse of the drive signal has been detected at a frequency above a first threshold frequency;
a second frequency threshold circuit coupled to be responsive to the output of the third latch to output a second frequency signal to indicate whether the pulse of the drive signal has been detected at a frequency below a second threshold frequency; and
a fourth logic gate coupled to generate the frequency skip signal in response to the third latch, the first frequency threshold circuit, and the second frequency threshold circuit to indicate that the frequency of the drive signal is within the audible noise frequency window, wherein the audible noise frequency window is between the first threshold frequency and the second threshold frequency.
11. The power converter of claim 10 wherein the third latch is coupled to be reset in response to the first frequency threshold circuit and the second frequency threshold circuit.
12. The power converter of claim 10 wherein the first frequency threshold circuit comprises:
a first current source;
a first capacitor;
a first switch coupled between the first current source and the first capacitor, wherein the first switch is coupled to be switched on and off in response to the output of the third latch;
a second switch coupled between a first end of the first capacitor and a second end of the first capacitor;
a first inverter coupled between the second switch and the output of the third latch, wherein the second switch is coupled to be switched on and off in response to an output of the first inverter; and
a first comparator coupled to the first capacitor to output the first frequency signal in response to a first comparison of a voltage across the first capacitor with a first voltage reference.
13. The power converter of claim 12 wherein the second frequency threshold circuit comprises:
a second current source;
a second capacitor;
a third switch coupled between the second current source and the second capacitor, wherein the third switch is coupled to be switched on and off in response to the output of the third latch;
a fourth switch coupled between a first end of the second capacitor and a second end of the second capacitor;
a second inverter coupled between the fourth switch and the output of the third latch, wherein the fourth switch is coupled to be switched on and off in response to an output of the second inverter; and
a second comparator coupled to the second capacitor to output the second frequency signal in response to a second comparison of a voltage across the second capacitor with a second voltage reference.
14. The power converter of claim 13 wherein a size of the first capacitor is smaller than a size of the second capacitor.
15. The power converter of claim 8 further comprising a rectifier coupled the output of the power converter to rectify the output of the power converter.
16. The power converter of claim 15 wherein the rectifier comprises a diode.
17. The power converter of claim 15 wherein the rectifier is a synchronous rectifier circuit comprising a switch coupled to rectify the output of the power converter.
18. The power converter of claim 17 further comprising a secondary controller coupled to generate a secondary control signal coupled to be received by the synchronous rectifier circuit to rectify the output of the power converter in response to the feedback signal.
What is claimed is:
1. A controller for use in a power converter, comprising:
a drive circuit coupled to generate a drive signal to control switching of a power switch of the power converter in response to a current sense signal representative of a current through the power switch, and in response to a feedback signal representative of an output of the power converter, to control a transfer of energy from an input of the power converter to the output of the power converter;
a current limit generator coupled to generate a current limit signal responsive to a load coupled to the output of the power converter, wherein the drive circuit is coupled to generate the drive signal further in response to the current limit signal;
an audible noise detection circuit coupled to receive the drive signal to generate a frequency skip signal in response to the drive signal to indicate when an intended frequency of the drive signal is within an audible noise frequency window, wherein a state of the current limit signal generated by the current limit generator is coupled to be fixed when the frequency skip signal indicates that the intended frequency of the drive signal is within the audible noise frequency window; and
a first latch coupled to generate a hold signal coupled to control the current limit generator to hold the current limit signal, wherein the first latch is coupled to generate the hold signal in response to the frequency skip signal generated by the audible noise detection circuit, and in response to the feedback signal representative of the output of the power converter.
2. The controller of claim 1 further comprising:
a second latch coupled to generate a pause signal coupled to control the current limit generator to latch the state of the current limit signal, wherein the second latch is coupled to generate the pause signal in response to the frequency skip signal generated by the audible noise detection circuit, and in response to the feedback signal representative of the output of the power converter;
a first logic gate having an output coupled to be received by the first latch and the second latch, wherein the first logic gate has a first input coupled to receive the frequency skip signal generated by the audible noise detection circuit, wherein the first logic gate has a second input coupled to be responsive to the feedback signal representative of the output of the power converter;
a second logic gate having a first input coupled to receive an output of the first latch, wherein the second logic gate has a second input coupled to be responsive to the feedback signal representative of the output of the power converter; and
a third logic gate having an output coupled to be received by the current limit generator, wherein the second logic gate has a first input coupled to receive an output of the second logic gate, wherein the third logic gate has a second input coupled to be responsive to the frequency skip signal generated by the audible noise detection circuit.
3. The controller of claim 1 wherein the audible noise detection circuit comprises:
a third latch coupled to be set in response to the drive signal;
a first frequency threshold circuit coupled to be responsive to an output of the third latch to output first frequency signal to indicate whether a pulse of the drive signal has been detected at a frequency above a first threshold frequency;
a second frequency threshold circuit coupled to be responsive to the output of the third latch to output a second frequency signal to indicate whether the pulse of the drive signal has been detected at a frequency below a second threshold frequency; and
a fourth logic gate coupled to generate the frequency skip signal in response to the third latch, the first frequency threshold circuit, and the second frequency threshold circuit to indicate that the frequency of the drive signal is within the audible noise frequency window, wherein the audible noise frequency window is between the first threshold frequency and the second threshold frequency.
4. The controller of claim 3 wherein the third latch is coupled to be reset in response to the first frequency threshold circuit and the second frequency threshold circuit.
5. The controller of claim 3 wherein the first frequency threshold circuit comprises:
a first current source;
a first capacitor;
a first switch coupled between the first current source and the first capacitor, wherein the first switch is coupled to be switched on and off in response to the output of the third latch;
a second switch coupled between a first end of the first capacitor and a second end of the first capacitor;
a first inverter coupled between the second switch and the output of the third latch, wherein the second switch is coupled to be switched on and off in response to an output of the first inverter; and
a first comparator coupled to the first capacitor to output the first frequency signal in response to a first comparison of a voltage across the first capacitor with a first voltage reference.
6. The controller of claim 5 wherein the second frequency threshold circuit comprises:
a second current source;
a second capacitor;
a third switch coupled between the second current source and the second capacitor, wherein the third switch is coupled to be switched on and off in response to the output of the third latch;
a fourth switch coupled between a first end of the second capacitor and a second end of the second capacitor;
a second inverter coupled between the fourth switch and the output of the third latch, wherein the fourth switch is coupled to be switched on and off in response to an output of the second inverter; and
a second comparator coupled to the second capacitor to output the second frequency signal in response to a second comparison of a voltage across the second capacitor with a second voltage reference.
7. The controller of claim 6 wherein a size of the first capacitor is smaller than a size of the second capacitor.
8. A power converter, comprising:
an energy transfer element coupled between an input of the power converter and an output of the power converter;
a power switch coupled to the energy transfer element and the input of the power converter;
a sense circuit coupled to generate a feedback signal representative of the output of the power converter; and
a controller coupled to the power switch, wherein the controller includes:
a drive circuit coupled to generate a drive signal to control switching of the power switch of the power converter in response to a current sense signal representative of a current through the power switch, and in response to a feedback signal, to control a transfer of energy from through the energy transfer element from the input of the power converter to the output of the power converter;
a current limit generator coupled to generate a current limit signal responsive to a load coupled to the output of the power converter, wherein the drive circuit is coupled to generate the drive signal further in response to the current limit signal;
an audible noise detection circuit coupled to receive the drive signal to generate a frequency skip signal in response to the drive signal to indicate when an intended frequency of the drive signal is within an audible noise frequency window, wherein a state of the current limit signal generated by the current limit generator is coupled to be fixed when the frequency skip signal indicates that the frequency of the drive signal is within the audible noise frequency window; and
a first latch coupled to generate a hold signal coupled to control the current limit generator to hold the current limit signal, wherein the first latch is coupled to generate the hold signal in response to the frequency skip signal generated by the audible noise detection circuit, and in response to the feedback signal representative of the output of the power converter.
9. The power converter of claim 8 wherein the controller further comprises:
a second latch coupled to generate a pause signal coupled to control the current limit generator to latch the state of the current limit signal, wherein the second latch is coupled to generate the pause signal in response to the frequency skip signal generated by the audible noise detection circuit, and in response to the feedback signal representative of the output of the power converter;
a first logic gate having an output coupled to be received by the first latch and the second latch, wherein the first logic gate has a first input coupled to receive the frequency skip signal generated by the audible noise detection circuit, wherein the first logic gate has a second input coupled to be responsive to the feedback signal representative of the output of the power converter;
a second logic gate having a first input coupled to receive an output of the first latch, wherein the second logic gate has a second input coupled to be responsive to the feedback signal representative of the output of the power converter; and
a third logic gate having an output coupled to be received by the current limit generator, wherein the second logic gate has a first input coupled to receive an output of the second logic gate, wherein the third logic gate has a second input coupled to be responsive to the frequency skip signal generated by the audible noise detection circuit.
10. The power converter of claim 8 wherein the audible noise detection circuit comprises:
a third latch coupled to be set in response to the drive signal;
a first frequency threshold circuit coupled to be responsive to an output of the third latch to output first frequency signal to indicate whether a pulse of the drive signal has been detected at a frequency above a first threshold frequency;
a second frequency threshold circuit coupled to be responsive to the output of the third latch to output a second frequency signal to indicate whether the pulse of the drive signal has been detected at a frequency below a second threshold frequency; and
a fourth logic gate coupled to generate the frequency skip signal in response to the third latch, the first frequency threshold circuit, and the second frequency threshold circuit to indicate that the frequency of the drive signal is within the audible noise frequency window, wherein the audible noise frequency window is between the first threshold frequency and the second threshold frequency.
11. The power converter of claim 10 wherein the third latch is coupled to be reset in response to the first frequency threshold circuit and the second frequency threshold circuit.
12. The power converter of claim 10 wherein the first frequency threshold circuit comprises:
a first current source;
a first capacitor;
a first switch coupled between the first current source and the first capacitor, wherein the first switch is coupled to be switched on and off in response to the output of the third latch;
a second switch coupled between a first end of the first capacitor and a second end of the first capacitor;
a first inverter coupled between the second switch and the output of the third latch, wherein the second switch is coupled to be switched on and off in response to an output of the first inverter; and
a first comparator coupled to the first capacitor to output the first frequency signal in response to a first comparison of a voltage across the first capacitor with a first voltage reference.
13. The power converter of claim 12 wherein the second frequency threshold circuit comprises:
a second current source;
a second capacitor;
a third switch coupled between the second current source and the second capacitor, wherein the third switch is coupled to be switched on and off in response to the output of the third latch;
a fourth switch coupled between a first end of the second capacitor and a second end of the second capacitor;
a second inverter coupled between the fourth switch and the output of the third latch, wherein the fourth switch is coupled to be switched on and off in response to an output of the second inverter; and
a second comparator coupled to the second capacitor to output the second frequency signal in response to a second comparison of a voltage across the second capacitor with a second voltage reference.
14. The power converter of claim 13 wherein a size of the first capacitor is smaller than a size of the second capacitor.
15. The power converter of claim 8 further comprising a rectifier coupled the output of the power converter to rectify the output of the power converter.
16. The power converter of claim 15 wherein the rectifier comprises a diode.
17. The power converter of claim 15 wherein the rectifier is a synchronous rectifier circuit comprising a switch coupled to rectify the output of the power converter.
18. The power converter of claim 17 further comprising a secondary controller coupled to generate a secondary control signal coupled to be received by the synchronous rectifier circuit to rectify the output of the power converter in response to the feedback signal.
ABSTRACT OF THE DISCLOSURE
A power converter controller includes a drive circuit that generates a drive signal to switch a power switch to control a transfer of energy to an output of the power converter in response to a current sense signal, a feedback signal, and a current limit signal. A current limit generator generates the current limit signal in response to a load coupled to the output. An audible noise detection circuit generates a frequency skip signal in response to the drive signal to indicate when an intended frequency of the drive signal is within an audible noise frequency window. A state of the current limit signal fixed when the intended frequency of the drive signal is within the audible noise frequency window. A first latch generates a hold signal to control the current limit generator to hold the current limit signal in response to the frequency skip signal and the feedback signal.
A power converter controller includes a drive circuit that generates a drive signal to switch a power switch to control a transfer of energy to an output of the power converter in response to a current sense signal, a feedback signal, and a current limit signal. A current limit generator generates the current limit signal in response to a load coupled to the output. An audible noise detection circuit generates a frequency skip signal in response to the drive signal to indicate when an intended frequency of the drive signal is within an audible noise frequency window. A state of the current limit signal fixed when the intended frequency of the drive signal is within the audible noise frequency window. A first latch generates a hold signal to control the current limit generator to hold the current limit signal in response to the frequency skip signal and the feedback signal.