特開 2017-175384 半導体回路及びそれを用いた表示ドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-175384(P2017-175384A)

(43)【公開日】2017年9月28日

(54)【発明の名称】半導体回路及びそれを用いた表示ドライバ

(51)【国際特許分類】

   H03M 1/68 20060101AFI20170901BHJP

   H03M 1/74 20060101ALI20170901BHJP

   H03M 1/76 20060101ALI20170901BHJP

【ＦＩ】

   H03M1/68

   H03M1/74

   H03M1/76

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

【全頁数】30

(21)【出願番号】特願2016-59180(P2016-59180)

(22)【出願日】2016年3月23日

(71)【出願人】

【識別番号】308017571

【氏名又は名称】シナプティクス・ジャパン合同会社

(74)【代理人】

【識別番号】100102864

【弁理士】

【氏名又は名称】工藤 実

(74)【代理人】

【識別番号】100117617

【弁理士】

【氏名又は名称】中尾 圭策

(72)【発明者】

【氏名】引地 利行

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AB06

5J022AB09

5J022CB01

5J022CF02

5J022CF04

5J022CF05

5J022CF08

5J022CG01

(57)【要約】

【課題】デジタル−アナログ変換とインピーダンス変換の機能を有する半導体回路において、高い分解能と回路規模の低減を同時に実現する。
【解決手段】半導体回路が、入力デジタルデータの上位ｍビットに応じて第１及び第２参照電圧を選択するＤＡ変換器と、それぞれが第１又は第２参照電圧のいずれかである第１乃至第Ｎ選択入力電圧を入力デジタルデータの下位ｎビットに応じて出力する選択部と、第１乃至第Ｎ差動入力段と、テイル電流源とを具備する。第１乃至第Ｎ差動入力段のそれぞれは、ＮＭＯＳ差動対を備えている。第ｉ差動入力段（ｉは、１以上Ｎ以下の整数）の入力端には、それぞれ、第ｉ選択入力電圧が供給される。テイル電流源は、第１乃至第Ｎ差動入力段のそれぞれに生成されるテイル電流の大きさを、入力デジタルデータの下位ｎビットに応じて制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の参照電圧を受け取り、前記複数の参照電圧のうちから（ｍ＋ｎ）ビットの入力デジタルデータの上位ｍビットに応じて第１参照電圧を選択する第１ＤＡ変換器と、
前記複数の参照電圧を受け取り、前記複数の参照電圧のうちから前記入力デジタルデータの上位ｍビットに応じて前記第１参照電圧よりも低い第２参照電圧を選択する第２ＤＡ変換器と、
前記第１参照電圧と前記第２参照電圧を受け取り、それぞれが前記第１参照電圧と前記第２参照電圧のいずれかである第１乃至第Ｎ選択入力電圧を前記入力デジタルデータの下位ｎビットに応じて出力する選択部（Ｎは、２以上の整数）と、
第１乃至第Ｎ差動入力段と、
第１ドレイン配線と、
第２ドレイン配線と、
前記第１ドレイン配線及び前記第２ドレイン配線を流れる電流に応じてアナログ出力電圧を出力端に出力する出力段と、
第１テイル電流源
とを具備し、
前記第１乃至第Ｎ差動入力段のそれぞれは、
第１導電型を有し、ソースが第１ノードに接続され、ドレインが前記第１ドレイン配線に接続された第１ＭＩＳＦＥＴと、
前記第１導電型を有し、ソースが前記第１ノードに接続され、ドレインが前記第２ドレイン配線に接続された第２ＭＩＳＦＥＴ
とを備え、
前記第１乃至第Ｎ差動入力段のうちの第ｉ差動入力段（ｉは、１以上Ｎ以下の整数）の前記第１ＭＩＳＦＥＴのゲートには、それぞれ、前記第ｉ選択入力電圧が供給され、
前記第１乃至第Ｎ差動入力段それぞれの前記第２ＭＩＳＦＥＴのゲートは、前記出力端に接続され、
前記第１テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれの前記第１ノードに第１テイル電流を流すように構成され、
前記第１テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれに生成される前記第１テイル電流の大きさを、前記入力デジタルデータの下位ｎビットに応じて制御する
半導体回路。

【請求項2】

請求項１に記載の半導体回路であって、
更に、
第３ドレイン配線と、
第４ドレイン配線と、
第２テイル電流源
とを具備し、
前記第１乃至第Ｎ差動入力段のそれぞれは、更に、
前記第１導電型と相補の第２導電型を有し、ソースが第２ノードに接続され、ドレインが前記第３ドレイン配線に接続された第３ＭＩＳＦＥＴと、
前記第２導電型を有し、ソースが前記第２ノードに接続され、ドレインが前記第４ドレイン配線に接続された第４ＭＩＳＦＥＴ
とを備え、
前記第１乃至第Ｎ差動入力段のうちの第ｉ差動入力段の前記第３ＭＩＳＦＥＴのゲートには、前記第ｉ選択入力電圧が供給され、
前記第１乃至第Ｎ差動入力段それぞれの前記第４ＭＩＳＦＥＴのゲートは、前記出力端に接続され、
前記第２テイル電流源は、前記Ｎ個の差動入力段のそれぞれの前記第２ノードに第２テイル電流を流すように構成され、
前記第２テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれに生成される前記第２テイル電流の大きさを、前記入力デジタルデータの下位ｎビットに応じて制御する
半導体回路。

【請求項3】

請求項１に記載の半導体回路であって、
前記第１テイル電流源は、
複数の第１定電流源と、
前記入力デジタルデータの下位ｎビットに応じて、前記複数の第１定電流源のそれぞれを、前記第１乃至第Ｎ差動入力段の前記第１ノードのいずれかに接続するように構成された第１スイッチ回路
とを含む
半導体回路。

【請求項4】

請求項２に記載の半導体回路であって、
前記第１テイル電流源は、
複数の第１定電流源と、
前記入力デジタルデータの下位ｎビットに応じて、前記複数の第１定電流源のそれぞれを、前記第１乃至第Ｎ差動入力段の前記第１ノードのいずれかに接続するように構成された第１スイッチ回路
とを含み、
前記第２テイル電流源は、
複数の第２定電流源と、
前記入力デジタルデータの下位ｎビットに応じて、前記複数の第２定電流源のそれぞれを、前記第１乃至第Ｎ差動入力段の前記第２ノードのいずれかに接続するように構成された第２スイッチ回路
とを含む
半導体回路。

【請求項5】

請求項３に記載の半導体回路であって、
前記複数の第１定電流源が、同一の定電流を生成するように構成された
半導体回路。

【請求項6】

請求項４に記載の半導体回路であって、
前記複数の第１定電流源が、同一の定電流を生成するように構成され、
前記複数の第２定電流源が、同一の定電流を生成するように構成された
半導体回路。

【請求項7】

複数の参照電圧を受け取り、前記複数の参照電圧のうちから（ｍ＋ｎ）ビットの入力デジタルデータの上位ｍビットに応じて第１参照電圧を選択する第１ＤＡ変換器と、
前記複数の参照電圧を受け取り、前記複数の参照電圧のうちから前記入力デジタルデータの上位ｍビットに応じて前記第１参照電圧よりも低い第２参照電圧を選択する第２ＤＡ変換器と、
前記第１参照電圧と前記第２参照電圧を受け取り、それぞれが前記第１参照電圧と前記第２参照電圧のいずれかである第１乃至第Ｎ選択入力電圧を前記入力デジタルデータの下位ｎビットに応じて出力する選択部（Ｎは、２以上の整数）と、
第１乃至第Ｎ差動入力段と、
第１ドレイン配線と、
第２ドレイン配線と、
前記第１ドレイン配線及び前記第２ドレイン配線を流れる電流に応じてアナログ出力電圧を出力端に出力する出力段と、
第１テイル電流源と、
第２テイル電流源
とを具備し、
前記第１乃至第Ｎ選択入力電圧は、前記第１乃至第Ｎ差動入力段に供給され、
前記第１乃至第Ｎ差動入力段のうちの少なくとも１つの差動入力段は、
第１導電型を有し、ソースが第１ノードに接続され、ドレインが前記第１ドレイン配線に接続された第１ＭＩＳＦＥＴと、
前記第１導電型を有し、ソースが前記第１ノードに接続され、ドレインが前記第２ドレイン配線に接続された第２ＭＩＳＦＥＴ
とを含み、
前記第１乃至第Ｎ差動入力段のうちの残りの差動入力段は、
前記第１導電型と相補の第２導電型を有し、ソースが第２ノードに接続され、ドレインが前記第１ドレイン配線に接続された第３ＭＩＳＦＥＴと、
前記第２導電型を有し、ソースが前記第２ノードに接続され、ドレインが前記第２ドレイン配線に接続された第４ＭＩＳＦＥＴ
とを含み、
前記少なくとも１つの差動入力段の前記第１ＭＩＳＦＥＴのゲートには、前記第１乃至第Ｎ選択入力電圧のうちの対応する選択入力電圧が供給され、
前記少なくとも１つの差動入力段の前記第２ＭＩＳＦＥＴのゲートは、前記出力端に接続され、
前記残りの差動入力段の前記第３ＭＩＳＦＥＴのゲートには、前記第１乃至第Ｎ選択入力電圧のうちの対応する選択入力電圧が供給され、
前記残りの差動入力段の前記第４ＭＩＳＦＥＴのゲートは、前記出力端に接続され、
前記第１テイル電流源は、前記少なくとも１つの差動入力段の前記第１ノードに第１テイル電流を生成するように構成され、
前記第１テイル電流源は、前記少なくとも１つの差動入力段の前記第１ノードに生成される前記第１テイル電流の大きさを、前記入力デジタルデータの下位ｎビットに応じて制御し、
前記第２テイル電流源は、前記残りの差動入力段の前記第２ノードに第２テイル電流を生成するように構成され、
前記第２テイル電流源は、前記残りの差動入力段の前記第２ノードに生成される前記第２テイル電流の大きさを、前記入力デジタルデータの下位ｎビットに応じて制御し、
前記少なくとも１つの差動入力段は、前記第２導電型のＭＩＳＦＥＴで構成された差動対を含んでおらず、
前記残りの差動入力段は、前記第１導電型のＭＩＳＦＥＴで構成された差動対を含んでいない
半導体回路。

【請求項8】

画像データに応じて表示パネルのソース線を駆動するための表示ドライバであって、
前記ソース線が接続されるソース出力と、
複数の参照電圧を受け取り、前記複数の参照電圧のうちから（ｍ＋ｎ）ビットの画像データの上位ｍビットに応じて第１参照電圧を選択する第１ＤＡ変換器と、
前記複数の参照電圧を受け取り、前記複数の参照電圧のうちから前記画像データの上位ｍビットに応じて前記第１参照電圧よりも低い第２参照電圧を選択する第２ＤＡ変換器と、
前記第１参照電圧と前記第２参照電圧を受け取り、それぞれが前記第１参照電圧と前記第２参照電圧のいずれかである第１乃至第Ｎ選択入力電圧を前記画像データの下位ｎビットに応じて出力する選択部（Ｎは、２以上の整数）と、
第１乃至第Ｎ差動入力段と、
第１ドレイン配線と、
第２ドレイン配線と、
前記第１ドレイン配線及び前記第２ドレイン配線を流れる電流に応じてアナログ出力電圧を前記ソース出力に接続された出力端に出力する出力段と、
第１テイル電流源
とを具備し、
前記第１乃至第Ｎ差動入力段のそれぞれは、
第１導電型を有し、ソースが第１ノードに接続され、ドレインが前記第１ドレイン配線に接続された第１ＭＩＳＦＥＴと、
前記第１導電型を有し、ソースが前記第１ノードに接続され、ドレインが前記第２ドレイン配線に接続された第２ＭＩＳＦＥＴ
とを具備し、
前記第１乃至第Ｎ差動入力段のうちの第ｉ差動入力段（ｉは、１以上Ｎ以下の整数）の前記第１ＭＩＳＦＥＴのゲートには、それぞれ、前記第ｉ選択入力電圧が供給され、
前記第１乃至第Ｎ差動入力段それぞれの前記第２ＭＩＳＦＥＴのゲートは、前記出力端に接続され、
前記第１テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれの前記第１ノードに第１テイル電流を流すように構成され、
前記第１テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれに生成される前記第１テイル電流の大きさを、前記画像データの下位ｎビットに応じて制御する
表示ドライバ。

【請求項9】

請求項８に記載の表示ドライバであって、
更に、
第３ドレイン配線と、
第４ドレイン配線と、
第２テイル電流源
とを具備し、
前記第１乃至第Ｎ差動入力段のそれぞれは、更に、
前記第１導電型と相補の第２導電型を有し、ソースが第２ノードに接続され、ドレインが前記第３ドレイン配線に接続された第３ＭＩＳＦＥＴと、
前記第２導電型を有し、ソースが前記第２ノードに接続され、ドレインが前記第４ドレイン配線に接続された第４ＭＩＳＦＥＴ
とを具備し、
前記第１乃至第Ｎ差動入力段のうちの第ｉ差動入力段の前記第３ＭＩＳＦＥＴのゲートには、前記第ｉ選択入力電圧が供給され、
前記第１乃至第Ｎ差動入力段それぞれの前記第４ＭＩＳＦＥＴのゲートは、前記出力端に接続され、
前記第２テイル電流源は、前記Ｎ個の差動入力段のそれぞれの前記第２ノードに第２テイル電流を流すように構成され、
前記第２テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれに生成される前記第２テイル電流の大きさを、前記画像データの下位ｎビットに応じて制御する
表示ドライバ。

【請求項10】

画像データに応じて表示パネルのソース線を駆動するための表示ドライバであって、
複数の参照電圧を生成する参照電圧生成回路と、
画像データを受け取り、前記複数の参照電圧を用いて前記画像データに対応する電圧レベルを有するソース電圧を前記ソース線に出力する駆動部
とを具備し、
前記参照電圧生成回路は、
抵抗ストリングと、
複数の電圧を受け取り、前記複数の電圧のうちから（ｍ＋ｎ）ビットの入力デジタルデータの上位ｍビットに応じて第１選択電圧を選択する第１ＤＡ変換器と、
前記複数の電圧を受け取り、前記複数の電圧のうちから前記入力デジタルデータの上位ｍビットに応じて前記第１選択電圧よりも低い第２選択電圧を選択する第２ＤＡ変換器と、
前記第１選択電圧と前記第２選択電圧を受け取り、それぞれが前記第１選択電圧と前記第２選択電圧のいずれかである第１乃至第Ｎ選択入力電圧を前記入力デジタルデータの下位ｎビットに応じて出力する選択部（Ｎは、２以上の整数）と、
前記第１乃至第Ｎ選択入力電圧が入力され、前記第１乃至第Ｎ選択入力電圧に応答して前記抵抗ストリングに基準電圧を供給するプリアンプ
とを備え、
前記複数の参照電圧は、前記抵抗ストリングの各位置から取り出された電圧から生成され、
前記プリアンプは、
第１乃至第Ｎ差動入力段と、
第１ドレイン配線と、
第２ドレイン配線と、
前記第１ドレイン配線及び前記第２ドレイン配線を流れる電流に応じて前記基準電圧を前記抵抗ストリングに接続された出力端に出力する出力段と、
第１テイル電流源
とを具備し、
前記第１乃至第Ｎ差動入力段のそれぞれは、
第１導電型を有し、ソースが第１ノードに接続され、ドレインが前記第１ドレイン配線に接続された第１ＭＩＳＦＥＴと、
前記第１導電型を有し、ソースが前記第１ノードに接続され、ドレインが前記第２ドレイン配線に接続された第２ＭＩＳＦＥＴ
とを具備し、
前記第１乃至第Ｎ差動入力段のうちの第ｉ差動入力段（ｉは、１以上Ｎ以下の整数）の前記第１ＭＩＳＦＥＴのゲートには、それぞれ、前記第ｉ選択入力電圧が供給され、
前記第１乃至第Ｎ差動入力段それぞれの前記第２ＭＩＳＦＥＴのゲートは、前記出力端に接続され、
前記第１テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれの前記第１ノードに第１テイル電流を流すように構成され、
前記第１テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれに生成される前記第１テイル電流の大きさを、前記入力デジタルデータの下位ｎビットに応じて制御する
表示ドライバ。

【請求項11】

請求項１０に記載の表示ドライバであって、
前記プリアンプが、更に、
第３ドレイン配線と、
第４ドレイン配線と、
第２テイル電流源
とを備え、
前記第１乃至第Ｎ差動入力段のそれぞれは、更に、
前記第１導電型と相補の第２導電型を有し、ソースが第２ノードに接続され、ドレインが前記第３ドレイン配線に接続された第３ＭＩＳＦＥＴと、
前記第２導電型を有し、ソースが前記第２ノードに接続され、ドレインが前記第４ドレイン配線に接続された第４ＭＩＳＦＥＴ
とを備え、
前記第１乃至第Ｎ差動入力段のうちの第ｉ差動入力段の前記第３ＭＩＳＦＥＴのゲートには、前記第ｉ選択入力電圧が供給され、
前記第１乃至第Ｎ差動入力段それぞれの前記第４ＭＩＳＦＥＴのゲートは、前記出力端に接続され、
前記第２テイル電流源は、前記Ｎ個の差動入力段のそれぞれの前記第２ノードに第２テイル電流を流すように構成され、
前記第２テイル電流源は、前記第１乃至第Ｎ差動入力段のそれぞれに生成される前記第２テイル電流の大きさを、前記入力デジタルデータの下位ｎビットに応じて制御する
表示ドライバ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体回路及びそれを用いた表示ドライバに関し、デジタル−アナログ変換とインピーダンス変換とを行う機能を有する半導体回路に関する。

【背景技術】

【0002】

ＤＡ変換器（digital-analog converter）は、入力デジタルデータを受け取り、該入力デジタルデータに対応する信号レベルを有するアナログ出力信号を出力する回路であり、半導体回路において広く用いられる回路の一つである。最も典型的なＤＡ変換器は、互いに異なる複数の参照電圧を受け取り、該複数の参照電圧のうちから入力デジタルデータの値に対応する電圧をセレクタによって選択し、選択した電圧をアナログ出力電圧として出力するように構成される。ＤＡ変換器に供給される該複数の参照電圧は、例えば、抵抗ラダーを用いて生成される。

【0003】

近年では、ＤＡ変換器は、高い分解能を有する、即ち、多ビットの入力デジタルデータに対応するアナログ出力電圧を生成可能であることが求められることがある。例えば、液晶表示装置やＯＬＥＤ（organic light emitting diode）表示装置のような、画像データに対応する駆動電圧を表示パネルに供給するように構成されたパネル表示装置では、表示色数の増大に対応するために、高い分解能を有するＤＡ変換器を、表示パネルを駆動する表示ドライバに集積化することが求められる。

【0004】

その一方で、高い分解能を有するＤＡ変換器は、回路規模が大きいという問題がある。高い分解能を有するＤＡ変換器を実現する最も典型的な手法は、ＤＡ変換器に供給される参照電圧の数を増大させることである。しかしながら、参照電圧の数を増大させると、参照電圧を生成し、参照電圧をＤＡ変換器に供給する回路部分の回路規模が増大し、また、多くの参照電圧からアナログ出力電圧を選択するセレクタの回路規模も増大する。ＤＡ変換器の回路規模の増大は、コストの増大を招くため好ましくない。このような問題は、多くのＤＡ変換器を集積化した集積回路、例えば、表示パネルを駆動する表示ドライバにおいて特に重大である。

【0005】

なお、表示パネルを駆動する表示ドライバに用いられる差動増幅回路の構成が、特開２０１５−２１１２６６号公報に開示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１５−２１１２６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記のような背景の下、発明者は、ＤＡ変換器の出力に接続される差動増幅回路にデジタル−アナログ変換の機能を与えることを検討している。ＤＡ変換器は一般に出力インピーダンスが大きいため、半導体回路の実際の実装においては、ＤＡ変換器の出力を差動増幅回路に接続することでインピーダンス変換を行う回路構成が、しばしば採用される。このような回路構成においては、差動増幅回路にもデジタル−アナログ変換を行う機能を与えれば、回路全体として高い分解能を実現できる。例えば、ｍビットの入力デジタルデータに対応するＤＡ変換器に、ｎビットのデジタル−アナログ変換の機能を有する差動増幅回路を接続すれば、全体としては、（ｍ＋ｎ）ビットの入力デジタルデータに対するデジタル−アナログ変換を実現できる。発明者の検討によれば、このような回路構成は、回路規模の増大の抑制に有利である。

【0008】

そして、鋭意研究の結果、発明者らは、ＤＡ変換器の出力にデジタル−アナログ変換の機能を有する差動増幅回路を接続した構成の半導体回路において、高い分解能と回路規模の低減を同時に実現する技術を見出した。

【0009】

したがって、本発明の目的は、デジタル−アナログ変換とインピーダンス変換とを行う機能を有する半導体回路において、高い分解能と回路規模の低減を同時に実現する技術を提供することにある。本発明の他の目的、新規な特徴は、以下の開示から当業者には理解されよう。

【課題を解決するための手段】

【0010】

一実施形態では、半導体回路が、複数の参照電圧を受け取り、複数の参照電圧のうちから（ｍ＋ｎ）ビットの入力デジタルデータの上位ｍビットに応じて第１参照電圧を選択する第１ＤＡ変換器と、複数の参照電圧を受け取り、複数の参照電圧のうちから入力デジタルデータの上位ｍビットに応じて第１参照電圧よりも低い第２参照電圧を選択する第２ＤＡ変換器と、第１参照電圧と第２参照電圧を受け取り、それぞれが第１参照電圧と第２参照電圧のいずれかである第１乃至第Ｎ選択入力電圧を入力デジタルデータの下位ｎビットに応じて出力する選択部（Ｎは、２以上の整数）と、第１乃至第Ｎ差動入力段と、第１ドレイン配線と、第２ドレイン配線と、第１ドレイン配線及び第２ドレイン配線を流れる電流に応じてアナログ出力電圧を出力端に出力する出力段と、第１テイル電流源とを具備する。第１乃至第Ｎ差動入力段のそれぞれは、第１導電型を有し、ソースが第１ノードに接続され、ドレインが第１ドレイン配線に接続された第１ＭＩＳＦＥＴと、第１導電型を有し、ソースが第１ノードに接続され、ドレインが第２ドレイン配線に接続された第２ＭＩＳＦＥＴとを備えている。第１乃至第Ｎ差動入力段のうちの第ｉ差動入力段（ｉは、１以上Ｎ以下の整数）の第１ＭＩＳＦＥＴのゲートには、それぞれ、第ｉ選択入力電圧が供給される。第１乃至第Ｎ差動入力段それぞれの第２ＭＩＳＦＥＴのゲートは、出力端に接続される。第１テイル電流源は、第１乃至第Ｎ差動入力段のそれぞれの第１ノードに第１テイル電流を流すように構成される。第１テイル電流源は、第１乃至第Ｎ差動入力段のそれぞれに生成される第１テイル電流の大きさを、入力デジタルデータの下位ｎビットに応じて制御する。

【0011】

上記の半導体回路は、例えば、画像データに応じて表示パネルのソース線を駆動する表示ドライバに好適に用いられ得る。一実施形態では、上記の半導体回路は、表示ドライバの、ソース線に供給するソース電圧を生成するソースドライバ回路として用いられ得る。他の実施形態では、ソースドライバ回路に参照電圧を供給する参照電圧生成回路のプリアンプとして用いられ得る。

【発明の効果】

【0012】

本発明によれば、デジタル−アナログ変換とインピーダンス変換とを行う機能を有する半導体回路において、高い分解能と回路規模の低減を同時に実現することができる。

【図面の簡単な説明】

【0013】

【図1】一実施形態の半導体回路の構成を示す回路図である。

【図2】一実施形態における差動増幅回路の構成を示す回路図である。

【図3】テイル電流源回路の構成の一例を示す回路図である。

【図4】本実施形態の半導体回路の動作の一例を示す表である。

【図5】一変形例におけるテイル電流源回路の構成を示す回路図である。

【図6】一実施形態における、各差動入力段がＰＭＯＳ差動対のみを有する場合の差動増幅回路の構成を示す回路図である。

【図7】一実施形態における、各差動入力段がＮＭＯＳ差動対のみを有する場合の差動増幅回路の構成を示す回路図である。

【図8A】差動増幅回路が４つの差動入力段を有する変形例における半導体回路の構成を示す回路図である。

【図8B】４つの差動入力段を有する差動増幅回路の構成の一例を示す回路図である。

【図9】差動増幅回路が４つの差動入力段を含んでいる場合のテイル電流源回路の構成の一例を示す回路図である。

【図10】差動増幅回路が４つの差動入力段を備えており、そのうちの２つがＰＭＯＳ差動対のみを有しており、且つ、残りの２つがＮＭＯＳ差動対のみを有している場合の差動増幅回路の構成の例を示す回路図である。

【図11】一実施形態におけるパネル表示装置の構成を概略的に示すブロック図である。

【図12】表示ドライバの構成を概略的に示すブロック図である。

【図13】表示ドライバの駆動部の構成の一例を示す回路図である。

【図14】一実施形態におけるガンマ回路（参照電圧生成回路）のトーナメント回路の構成を示す回路図である。

【発明を実施するための形態】

【0014】

以下、添付図面を参照しながら本発明の実施形態を説明する。なお、以下において、同一又は類似の構成要素は、同一又は対応する参照符号で参照することがあり、また、複数の同一の構成要素を互いに区別する場合、参照符号に添字を付することがあることに留意されたい。

【0015】

図１は、本発明の一実施形態の半導体回路１０の構成を示す回路図である。半導体回路１０は、デジタル−アナログ変換とインピーダンス変換とを行う機能を有しており、より具体的には、入力デジタルデータＤ_ＩＮを受け取り、入力デジタルデータＤ_ＩＮの値に対応する電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴを生成するように構成されている。ここで、本実施形態では、入力デジタルデータＤ_ＩＮは、（ｍ＋ｎ）ビットデータであり（ｍ、ｎは、いずれも自然数）、半導体回路１０は、２^{（ｍ＋ｎ）}段階の電圧レベルのいずれかの電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴを出力するように構成されている。即ち、本実施形態の半導体回路１０は、（ｍ＋ｎ）ビットの分解能を有している。

【0016】

本実施形態では、半導体回路１０が、ＤＡ変換器１、２と、セレクタ３、４と、差動増幅回路５とを備えている。

【0017】

ＤＡ変換器１、２は、それぞれ、参照電圧バス６から供給される参照電圧Ｖ_ＲＥＦ１−Ｖ_ＲＥＦｑのうちのいずれかを入力デジタルデータＤ_ＩＮの上位ｍビットの値に応じて選択し、選択した参照電圧を出力するように構成されている。ここで、ＤＡ変換器１、２に供給される参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑの数ｑは、２^ｍ＋１である。以下では、ＤＡ変換器１によって選択されて出力される参照電圧を、参照電圧Ｖ_ＲＥＦＨと記載し、ＤＡ変換器２によって選択されて出力される参照電圧を、参照電圧Ｖ_ＲＥＦＬと記載する。ここで、ＤＡ変換器１、２は、それぞれが選択する参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬは互いに異なっており、参照電圧Ｖ_ＲＥＦＨが参照電圧Ｖ_ＲＥＦＬよりも高くなるように構成される。

【0018】

一実施形態では、参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑは、下記の条件を満たすように生成される：
Ｖ_ＲＥＦ１＜Ｖ_ＲＥＦ２＜ ・・・ ＜Ｖ_{ＲＥＦ（ｑ−１）}＜_ＲＥＦｑ
この場合、参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑのうち電圧レベルが隣接する２つの参照電圧Ｖ_ＲＥＦｋ、Ｖ_{ＲＥＦ（ｋ＋１）}（ｋは、１以上、ｑ−１以下の整数）が、参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬとして選択されてもよい。後述されるように、本実施形態の半導体回路１０は、アナログ出力電圧Ｖ_ＯＵＴが、参照電圧Ｖ_ＲＥＦＬ以上であり、参照電圧Ｖ_ＲＥＦＨより低くなるようにアナログ出力電圧Ｖ_ＯＵＴを生成するように構成される。

【0019】

セレクタ３、４は、参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬを受け取り、入力デジタルデータＤ_ＩＮの下位ｎビットの値に応じて差動増幅回路５に入力すべき選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２を出力する選択部として動作する。ここで、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２のそれぞれは、参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬから選択された電圧である。セレクタ３は、入力デジタルデータＤ_ＩＮの下位ｎビットの値に応じて参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬのいずれかを選択入力電圧Ｖ_ＩＮ１として出力し、セレクタ４は、入力デジタルデータＤ_ＩＮの下位ｎビットの値に応じて参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬのいずれかを選択入力電圧Ｖ_ＩＮ２として出力する。セレクタ３、４から出力される選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２は、同一である場合もあることに留意されたい。

【0020】

差動増幅回路５は、セレクタ３、４から選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２を受け取り、受け取った選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２からアナログ出力電圧Ｖ_ＯＵＴを生成するように構成されている。後に詳細に議論されるように、差動増幅回路５から出力されるアナログ出力電圧Ｖ_ＯＵＴの電圧レベルが、入力デジタルデータＤ_ＩＮの下位ｎビットの値に応じて調節されることに留意されたい。

【0021】

図２は、一実施形態における差動増幅回路５の構成を示す回路図である。差動増幅回路５は、２つの差動入力段１１_１、１１_２と、テイル電流源回路１２、１３と、能動負荷回路１４と、出力段１５と、テイル電流源制御回路１６とを備えている。差動増幅回路５は、セレクタ３、４から供給される選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２を差動入力段１１_１、１１_２にそれぞれに接続された入力端１７_１、１７_２で受け取り、アナログ出力電圧Ｖ_ＯＵＴを出力端１８から出力する。

【0022】

詳細には、差動入力段１１_１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ２１と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ２１とを備えている。なお、当業者には周知であるように、ＮＭＯＳトランジスタは、ＮチャネルＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）の一種であり、ＰＭＯＳトランジスタは、ＰチャネルＭＩＳＦＥＴの一種である。

【0023】

ＰＭＯＳトランジスタＭＰ１１、ＭＰ２１は、ソースが共通に接続されており、ＰＭＯＳ差動対を構成している。詳細には、ＰＭＯＳトランジスタＭＰ１１、ＭＰ２１のソースは、ノードＮ１１に共通に接続されている。ＰＭＯＳトランジスタＭＰ１１のゲートは、セレクタ３から選択入力電圧Ｖ_ＩＮ１が入力される入力端１７_１に接続されており、ＰＭＯＳトランジスタＭＰ２１のゲートはアナログ出力電圧Ｖ_ＯＵＴが出力される出力端１８に接続されている。また、ＰＭＯＳトランジスタＭＰ１１のドレインは、ドレイン配線２１に接続されており、ＰＭＯＳトランジスタＭＰ２１のドレインは、ドレイン配線２２に接続されている。

【0024】

ＮＭＯＳトランジスタＭＮ１１、ＭＮ２１は、ソースが共通に接続されており、ＮＭＯＳ差動対を構成している。詳細には、ＮＭＯＳトランジスタＭＮ１１、ＭＮ２１のソースは、ノードＮ２１に共通に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートは、入力端１７_１に接続されており、ＮＭＯＳトランジスタＭＮ２１のゲートは出力端１８に接続されている。また、ＮＭＯＳトランジスタＭＮ１１のドレインは、ドレイン配線２３に接続されており、ＮＭＯＳトランジスタＭＮ２１のドレインは、ドレイン配線２４に接続されている。

【0025】

差動入力段１１_２は、差動入力段１１_１と同様の構成を有しており、ＰＭＯＳトランジスタＭＰ１２、ＭＰ２２と、ＮＭＯＳトランジスタＭＮ１２、ＭＮ２２とを備えている。

【0026】

ＰＭＯＳトランジスタＭＰ１２、ＭＰ２２は、ソースが共通に接続されており、ＰＭＯＳ差動対を構成している。詳細には、ＰＭＯＳトランジスタＭＰ１２、ＭＰ２２のソースは、ノードＮ１２に共通に接続されている。ＰＭＯＳトランジスタＭＰ１２のゲートは、セレクタ４から選択入力電圧Ｖ_ＩＮ２が入力される入力端１７_２に接続されており、ＰＭＯＳトランジスタＭＰ２２のゲートはアナログ出力電圧Ｖ_ＯＵＴが出力される出力端１８に接続されている。また、ＰＭＯＳトランジスタＭＰ１２のドレインは、ドレイン配線２１に接続されており、ＰＭＯＳトランジスタＭＰ２２のドレインは、ドレイン配線２２に接続されている。

【0027】

ＮＭＯＳトランジスタＭＮ１２、ＭＮ２２は、ソースが共通に接続されており、ＮＭＯＳ差動対を構成している。詳細には、ＮＭＯＳトランジスタＭＮ１２、ＭＮ２２のソースは、ノードＮ２２に共通に接続されている。ＮＭＯＳトランジスタＭＮ１２のゲートは、入力端１７_２に接続されており、ＮＭＯＳトランジスタＭＮ２２のゲートは出力端１８に接続されている。また、ＮＭＯＳトランジスタＭＮ１２のドレインは、ドレイン配線２３に接続されており、ＮＭＯＳトランジスタＭＮ２２のドレインは、ドレイン配線２４に接続されている。

【0028】

テイル電流源回路１２は、差動入力段１１_１、１１_２のノードＮ１１、Ｎ１２に、それぞれ、テイル電流Ｉ１１、Ｉ２１を供給する。本実施形態では、テイル電流源回路１２は、高電位線１９とノードＮ１１の間に接続されたテイル電流源２６_１と、高電位線１９とノードＮ１２の間に接続されたテイル電流源２６_２とを備えている。ここで、本実施形態では、高電位線１９にアナログ電源電圧ＶＳＰが供給されている。テイル電流源２６_１は、ノードＮ１１を流れるテイル電流Ｉｃｐ１を生成し、テイル電流源２６_２は、ノードＮ１２を流れるテイル電流Ｉｃｐ２を生成する。テイル電流源回路１２には、テイル電流源制御回路１６から制御信号が供給されており、テイル電流Ｉｃｐ１、Ｉｃｐ２それぞれの電流レベルは、該制御信号に応じて制御される。

【0029】

同様に、テイル電流源回路１３は、差動入力段１１_１、１１_２のノードＮ２１、Ｎ２２から、それぞれ、テイル電流Ｉｃｎ１、Ｉｃｎ２を引き出す。本実施形態では、テイル電流源回路１３は、ノードＮ２１と低電位線２０との間に接続されたテイル電流源２７_１と、ノードＮ２２と低電位線２０との間に接続されたテイル電流源２７_２とを備えている。本実施形態では、低電位線２０は、回路接地に接続される。テイル電流源２７_１は、ノードＮ２１を流れるテイル電流Ｉｃｎ１を生成し、テイル電流源２７_２は、ノードＮ２２を流れるテイル電流Ｉｃｎ２を生成する。テイル電流源回路１３には、テイル電流源制御回路１６から制御信号が供給されており、テイル電流Ｉｃｎ１、Ｉｃｎ２それぞれの電流レベルは、該制御信号に応じて制御される。

【0030】

能動負荷回路１４は、ドレイン配線２１〜２４に接続される能動負荷として動作する。本実施形態では、能動負荷回路１４は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４と、ＮＭＯＳトランジスタＭＮ３、ＭＮ４と、定電流源２８、２９とを備えている。

【0031】

ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、ドレイン配線２３、２４に接続されるカレントミラーを構成している。ＰＭＯＳトランジスタＭＰ３、ＭＰ４は、ソースが高電位線１９に共通に接続されており、ゲートがＰＭＯＳトランジスタＭＰ４のドレインに共通に接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４のドレインは、それぞれ、ドレイン配線２３、２４に接続されている。

【0032】

ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、ドレイン配線２１、２２に接続されるカレントミラーを構成している。ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、ソースが低電位線２０に共通に接続されており、ゲートがＮＭＯＳトランジスタＭＮ４のドレインに共通に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレインは、それぞれ、ドレイン配線２１、２２に接続されている。

【0033】

定電流源２８は、ＰＭＯＳトランジスタＭＰ３のドレインとＮＭＯＳトランジスタＭＮ３のドレインの間に接続されており、ＰＭＯＳトランジスタＭＰ３のドレインからＮＭＯＳトランジスタＭＮ３のドレインに定電流Ｉ３を流す。同様に、定電流源２９は、ＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ４のドレインの間に接続されており、ＰＭＯＳトランジスタＭＰ４のドレインからＮＭＯＳトランジスタＭＮ４のドレインに定電流Ｉ４を流す。

【0034】

出力段１５は、ドレイン配線２１〜２４を流れる電流に応じて出力端１８を駆動する。本実施形態では、出力段１５が、ＰＭＯＳトランジスタＭＰ５と、ＮＭＯＳトランジスタＭＮ５と、位相補償回路２５とを備えている。ＰＭＯＳトランジスタＭＰ５と、ＮＭＯＳトランジスタＭＮ５とは、出力端１８を駆動する出力トランジスタとして動作する。ＰＭＯＳトランジスタＭＰ５は、ソースが高電位線１９に接続され、ドレインが出力端１８に接続され、ゲートが能動負荷回路１４のＰＭＯＳトランジスタＭＰ３のドレインに接続されている。ＮＭＯＳトランジスタＭＮ５は、ソースが低電位線２０に接続され、ドレインが出力端１８に接続され、ゲートが能動負荷回路１４のＮＭＯＳトランジスタＭＮ３のドレインに接続されている。位相補償回路２５は、ＰＭＯＳトランジスタＭＰ５のゲート、ＮＭＯＳトランジスタＭＮ５のゲート、及び、出力端１８に接続されており、差動増幅回路５の位相補償を行う。

【0035】

テイル電流源制御回路１６は、入力デジタルデータＤ_ＩＮの下位ｎビットＤ_ＩＮ［ｎ−１：０］に応じてテイル電流源回路１２、１３に供給される制御信号を生成し、テイル電流源回路１２、１３によって生成されるテイル電流Ｉｃｐ１、Ｉｃｐ２、Ｉｃｎ１、Ｉｃｎ２を制御する。テイル電流Ｉｃｐ１、Ｉｃｐ２、Ｉｃｎ１、Ｉｃｎ２が、入力デジタルデータＤ_ＩＮの下位ｎビットＤ_ＩＮ［ｎ−１：０］に応じて制御されることが重要である。後に詳細に説明するように、本実施形態では、テイル電流Ｉｃｐ１、Ｉｃｐ２、Ｉｃｎ１、Ｉｃｎ２を入力デジタルデータＤ_ＩＮの下位ｎビットＤ_ＩＮ［ｎ−１：０］に応じて制御することで、ｎビットの分解能のデジタル−アナログ変換の機能を実現している。

【0036】

図３は、テイル電流源回路１２、１３の構成の一例を示す回路図である。図３の構成では、テイル電流源回路１２が、差動入力段１１_１のノードＮ１１にテイル電流Ｉｃｐ１を供給する可変電流源２６_１と、差動入力段１１_２のノードＮ１２にテイル電流Ｉｃｐ２を供給する可変電流源２６_２とを備えている。可変電流源２６_１は、高電位線１９と差動入力段１１_１のノードＮ１１との間に並列に接続された複数の定電流源３１_１と、該複数の定電流源３１_１とそれぞれに直列に接続された複数のスイッチ３２_１とを備えている。同様に、可変電流源２６_２は、高電位線１９と差動入力段１１_２のノードＮ１２との間に並列に接続された複数の定電流源３１_２と、該複数の定電流源３１_２とそれぞれに直列に接続された複数のスイッチ３２_２とを備えている。スイッチ３２_１、３２_２のオンオフは、テイル電流源制御回路１６から供給される制御信号によって制御される。このように構成された可変電流源２６_１、２６_２は、オンされるスイッチ３２_１、３２_２の数を調節することでテイル電流Ｉｃｐ１、Ｉｃｐ２の大きさを制御することができる。

【0037】

一実施形態では、定電流源３１_１、３１_２は、同一の電流レベルの定電流を生成するように構成されてもよい。この場合、可変電流源２６_１が生成するテイル電流Ｉｃｐ１が取り得る電流レベルの段階数は、定電流源３１_１の数と同一であり、可変電流源２６_２が生成するテイル電流Ｉｃｐ２が取り得る電流レベルの段階数は、定電流源３１_２の数と同一である。また、定電流源３１_１、３１_２が生成する定電流に重み付けがなされてもよい。このような構成によれば、テイル電流源回路１２が出力するテイル電流Ｉｃｐ１、Ｉｃｐ２が取り得る電流レベルの段階数を増大させることができる。例えば、ａ個の定電流源３１_１がある場合にそれぞれの定電流源３２_１が生成する定電流の電流レベルを、Ｉ、２×Ｉ、・・・、２^ａ−１×Ｉに設定すれば（Ｉは、所定の定数）、可変電流源２６_１が生成するテイル電流Ｉｃｐ１の電流レベルの段階数を２^αにすることができる。可変電流源２６_１が生成するテイル電流Ｉｃｐ２についても同様である。

【0038】

同様に、テイル電流源回路１３は、差動入力段１１_１のノードＮ２１からテイル電流Ｉｃｎ１を引き出す可変電流源２７_１と、差動入力段１１_２のノードＮ２２からテイル電流Ｉｃｎ２を引き出す可変電流源２７_２とを備えている。可変電流源２７_１は、高電位線１９と差動入力段１１_２のノードＮ２１との間に並列に接続された複数の定電流源３３_１と、該複数の定電流源３３_１とそれぞれに直列に接続された複数のスイッチ３４_１とを備えている。同様に、可変電流源２７_２は、高電位線１９と差動入力段１１_２のノードＮ２２との間に並列に接続された複数の定電流源３３_２と、該複数の定電流源３３_２とそれぞれに直列に接続された複数のスイッチ３４_２とを備えている。スイッチ３４_１、３４_２のオンオフは、テイル電流源制御回路１６から供給される制御信号によって制御される。このように構成された可変電流源２７_１、２７_２は、オンされるスイッチ３４_１、３４_２の数を調節することでテイル電流Ｉｃｎ１、Ｉｃｎ２の大きさを制御することができる。

【0039】

一実施形態では、定電流源３３_１、３３_２は、同一の電流レベルの定電流を生成するように構成されてもよい。この場合、可変電流源２７_１が生成するテイル電流Ｉｃｎ１が取り得る電流レベルの段階数は、定電流源３３_１の数と同一であり、可変電流源２７_２が生成するテイル電流Ｉｃｎ２が取り得る電流レベルの段階数は、定電流源３３_２の数と同一である。また、定電流源３３_１、３３_２が生成する定電流に重み付けがなされてもよい。このような構成によれば、テイル電流源回路１３が出力するテイル電流Ｉｃｎ１、Ｉｎｐ２が取り得る電流レベルの段階数を増大させることができる。例えば、ａ個の定電流源３３_１がある場合にそれぞれの定電流源３３_１が生成する定電流の電流レベルを、Ｉ、２×Ｉ、・・・、２^ａ−１×Ｉに設定すれば（Ｉは、所定の定数）、可変電流源２７_１が生成するテイル電流Ｉｃｎ１の電流レベルの段階数を２^αにすることができる。可変電流源２７_１が生成するテイル電流Ｉｃｎ２についても同様である。

【0040】

続いて、本実施形態の半導体回路１０の動作を説明する。
本実施形態の半導体回路１０は、全体としては、（ｍ＋ｎ）ビットの入力デジタルデータＤ_ＩＮに対応する電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴを出力するように構成されている。加えて、本実施形態の半導体回路１０では、差動増幅回路５によってインピーダンス変換が行われるので、出力インピーダンスを低くすることができる。これは、本実施形態の半導体回路１０が、大きな容量を持つ負荷を駆動可能であることを意味している。以下、本実施形態の半導体回路１０の各回路の動作について説明する。

【0041】

ＤＡ変換器１は、入力デジタルデータＤ_ＩＮの上位ｍビットに基づいて参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑから参照電圧Ｖ_ＲＥＦＨを選択し、ＤＡ変換器２は、入力デジタルデータＤ_ＩＮの上位ｍビットに基づいて参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑから参照電圧Ｖ_ＲＥＦＬを選択する。参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬは、参照電圧Ｖ_ＲＥＦＨが参照電圧Ｖ_ＲＥＦＬよりも高くなるように選択される。このような動作を行うＤＡ変換器１、２は、本実施形態の半導体回路１０に、ｍビットのデジタル−アナログ変換の機能を与えていることになる。ＤＡ変換器１、２によって選択された参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬは、セレクタ３、４に供給される。

【0042】

セレクタ３は、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬの一方を選択し、選択した参照電圧を選択入力電圧Ｖ_ＩＮ１として差動増幅回路５の差動入力段１１_１に供給する。一方、セレクタ４は、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬの一方を選択し、選択した参照電圧を選択入力電圧Ｖ_ＩＮ２として差動増幅回路５の差動入力段Ｎ１１_２に供給する。セレクタ３、４によって選択される選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２は、同一であってもよい。

【0043】

差動増幅回路５は、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２が同一である場合には、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２と同一の電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴを出力し、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２が異なる場合には、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２の間の電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴを出力する。

【0044】

詳細には、図２の回路図から理解されるように、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２が同一である場合には、差動増幅回路５は、一般的なボルテッジフォロアと同様の動作を行い、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２と同一の電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴを出力する。

【0045】

一方、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２が異なる場合、差動増幅回路５は、テイル電流Ｉｃｐ１、Ｉｃｐ２、Ｉｃｎ１、Ｉｃｎ２の大きさに応じて選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２の間の電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴを出力する。テイル電流Ｉｃｐ１がテイル電流Ｉｃｐ２よりも大きい場合には、選択入力電圧Ｖ_ＩＮ１により近い電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴが出力され、テイル電流Ｉｃｐ２がテイル電流Ｉｃｐ１よりも大きい場合には、選択入力電圧Ｖ_ＩＮ２により近い電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴが出力される。テイル電流Ｉｃｎ１、Ｉｃｎ２についても同様に、テイル電流Ｉｃｎ１がテイル電流Ｉｃｎ２よりも大きい場合には、選択入力電圧Ｖ_ＩＮ１により近い電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴが出力され、テイル電流Ｉｃｎ２がテイル電流Ｉｃｐ１よりも大きい場合には、選択入力電圧Ｖ_ＩＮ２により近い電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴが出力される。

【0046】

ここで、本実施形態では、テイル電流源制御回路１６により、テイル電流Ｉｃｐ１、Ｉｃｐ２、Ｉｃｎ１、Ｉｃｎ２が入力デジタルデータＤ_ＩＮの下位ｎビットに応じて制御されるので、結果として、差動増幅回路５は、特定の選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２に対して、下位ｎビットの２^ｎ段階の電圧を出力可能である。このような動作により、本実施形態の半導体回路１０は、（ｍ＋ｎ）ビットのデジタル−アナログ変換を行うことができる。

【0047】

なお、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２のうちの一つは、参照電圧Ｖ_ＲＥＦＨ又はＶ_ＲＥＦＬに固定されてもよい。２つの差動入力段１１_１、１１_２の一方に供給される選択入力電圧（Ｖ_ＩＮ１又はＶ_ＩＮ２）が固定されていても、他方に供給される選択入力電圧を適正に選択することにより、セレクタ３、４と差動増幅回路５によってｎビットの分解能のアナログを実現可能である。選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２のうちの一つが参照電圧Ｖ_ＲＥＦＨ又はＶ_ＲＥＦＬに固定される場合には、それに対応するセレクタ（セレクタ３又は４）は設けられなくてもよく、このような構成は、回路規模の低減に有用である。ただし、セレクタ３、４の両方を設ける構成は、半導体回路１０から出力されるアナログ出力電圧Ｖ_ＯＵＴの電圧レベルを柔軟に設定可能にするために好ましい。

【0048】

図４は、本実施形態の半導体回路１０の動作、特に、セレクタ３、４及び差動増幅回路５の動作の一例を示す表である。図４には、ｎ＝２である場合の動作が図示されている。ここで、「接続電流源数」の欄は、可変電流源２６_１、２６_２、２７_１、２７_２に含まれる定電流源３１_１、３１_２、３３_１、３３_２のうち、テイル電流Ｉｃｐ１、Ｉｃｎ１、Ｉｃｐ２、Ｉｃｎ２の供給に用いられる定電流源の数を示している。詳細には、「接続電流源数」の欄のうちの「Ｉｃｐ１／Ｉｃｎ１」の列は、テイル電流Ｉｃｐ１、Ｉｃｎ１の生成にそれぞれ用いられる定電流源３１_１、３３_１の数を示しており、「Ｉｃｐ２／Ｉｃｎ２」の列は、テイル電流Ｉｃｐ２、Ｉｃｎ２の生成にそれぞれ用いられる定電流源３１_２、３３_２の数を示している。

【0049】

本実施形態では、定電流源３１_１、３１_２が生成する定電流の電流レベルが同一に調節され、定電流源３３_１、３３_２が生成する定電流の電流レベルが同一に調節される。加えて、テイル電流Ｉｃｐ１、Ｉｃｎ１、Ｉｃｐ２、Ｉｃｎ２の生成に用いられる定電流源３１_１、３３_１、３１_２、３３_２の数を制御することで、テイル電流Ｉｃｐ１、Ｉｃｎ１、Ｉｃｐ２、Ｉｃｎ２の大きさが制御される。

【0050】

セレクタ３、４は、ＤＡ変換器１、２から参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬを受け取り、入力デジタルデータＤ_ＩＮの下位２ビットの値に応じて、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２を選択する。

【0051】

より具体的には、入力デジタルデータＤ_ＩＮの下位２ビットが“００”である場合、セレクタ３、４は、選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２の両方を参照電圧Ｖ_ＲＥＦＬに設定する。この場合、差動増幅回路５から出力されるアナログ出力電圧Ｖ_ＯＵＴは、参照電圧Ｖ_ＲＥＦＬと同一になる。このとき、テイル電流源制御回路１６は、テイル電流Ｉｃｐ１、Ｉｃｎ１の供給にそれぞれに用いられる定電流源３１_１、３３_１の数を２に設定し、テイル電流Ｉｃｐ２、Ｉｃｎ２の供給にそれぞれに用いられる定電流源３１_２、３３_２の数を２に設定する。即ち、テイル電流源制御回路１６は、スイッチ３２_１のうちの２つをオンし、スイッチ３２_２のうちの２つをオンすると共に、スイッチ３４_１のうちの２つをオンし、スイッチ３４_２のうちの２つをオンする。

【0052】

入力デジタルデータＤ_ＩＮの下位２ビットが“０１”、“１０”、“１１”である場合、セレクタ３、４は、選択入力電圧Ｖ_ＩＮ１を参照電圧Ｖ_ＲＥＦＨに設定し、選択入力電圧Ｖ_ＩＮ２を参照電圧Ｖ_ＲＥＦＬに設定する。一方で、テイル電流源制御回路１６は、入力デジタルデータＤ_ＩＮの下位２ビットに応じて、テイル電流Ｉｃｐ１、Ｉｃｎ１、Ｉｃｐ２、Ｉｃｎ２の電流レベルを制御する。本実施形態では、テイル電流源制御回路１６は、スイッチ３２_１、３４_１、３２_２、３４_２のうちターンオンされるスイッチの数を制御することによってテイル電流Ｉｃｐ１、Ｉｃｎ１、Ｉｃｐ２、Ｉｃｎ２の供給に用いられる定電流源の数を制御し、これにより、テイル電流Ｉｃｐ１、Ｉｃｎ１、Ｉｃｐ２、Ｉｃｎ２の電流レベルを制御する。

【0053】

詳細には、入力デジタルデータＤ_ＩＮの下位２ビットが“０１”である場合、テイル電流源制御回路１６は、テイル電流Ｉｃｐ１、Ｉｃｎ１の供給にそれぞれに用いられる定電流源３１_１、３３_１の数を１に設定し、テイル電流Ｉｃｐ２、Ｉｃｎ２の供給にそれぞれに用いられる定電流源３１_２、３３_２の数を３に設定する。即ち、テイル電流源制御回路１６は、スイッチ３２_１のうちの１つをオンし、スイッチ３２_２のうちの１つをオンすると共に、スイッチ３４_１のうちの３つをオンし、スイッチ３４_２のうちの３つをオンする。これにより、差動増幅回路５から出力されるアナログ出力電圧Ｖ_ＯＵＴは、（Ｖ_ＲＥＦＨ＋Ｖ_ＲＥＦＬ×３）／４になる。

【0054】

また、入力デジタルデータＤ_ＩＮの下位２ビットが“１０”である場合、テイル電流源制御回路１６は、テイル電流Ｉｃｐ１、Ｉｃｎ１の供給にそれぞれに用いられる定電流源３１_１、３３_１の数を２に設定し、テイル電流Ｉｃｐ２、Ｉｃｎ２の供給にそれぞれに用いられる定電流源３１_２、３３_２の数を２に設定する。即ち、テイル電流源制御回路１６は、スイッチ３２_１のうちの２つをオンし、スイッチ３２_２のうちの２つをオンすると共に、スイッチ３４_１のうちの２つをオンし、スイッチ３４_２のうちの２つをオンする。これにより、差動増幅回路５から出力されるアナログ出力電圧Ｖ_ＯＵＴは、（Ｖ_ＲＥＦＨ＋Ｖ_ＲＥＦＬ）／２になる。

【0055】

更に、入力デジタルデータＤ_ＩＮの下位２ビットが“１１”である場合、テイル電流源制御回路１６は、テイル電流Ｉｃｐ１、Ｉｃｎ１の供給にそれぞれに用いられる定電流源３１_１、３３_１の数を３に設定し、テイル電流Ｉｃｐ２、Ｉｃｎ２の供給にそれぞれに用いられる定電流源３１_２、３３_２の数を１に設定する。即ち、テイル電流源制御回路１６は、スイッチ３２_１のうちの３つをオンし、スイッチ３２_２のうちの３つをオンすると共に、スイッチ３４_１のうちの１つをオンし、スイッチ３４_２のうちの１つをオンする。これにより、差動増幅回路５から出力されるアナログ出力電圧Ｖ_ＯＵＴは、（Ｖ_ＲＥＦＨ×３＋Ｖ_ＲＥＦＬ）／４になる。

【0056】

このような動作により、図４に図示された半導体回路１０の動作では、入力デジタルデータＤ_ＩＮの上位ｍビットに応じて選択された参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬから、下位２ビットの値に対応する電圧レベルを有するアナログ出力電圧Ｖ_ＯＵＴが生成される。したがって、半導体回路１０は、全体としては、（ｍ＋２）ビットの分解能のデジタル−アナログ変換を行うことになる。

【0057】

なお、図４に図示されている動作では、セレクタ４から差動入力段１１_２に供給される選択入力電圧Ｖ_ＩＮ２が参照電圧Ｖ_ＲＥＦＬに固定されているので、図４に図示されている動作を行う場合にはセレクタ４は不要である。この場合、ＤＡ変換器２から出力される参照電圧Ｖ_ＲＥＦＬが、直接、選択入力電圧Ｖ_ＩＮ２として差動増幅回路５に入力されてもよい。

【0058】

ここで、本実施形態の半導体回路１０では、供給される参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑの数ｑが２^ｍ＋１であるにも関わらず、（ｍ＋ｎ）ビットの分解能を実現していることに留意されたい。単に、供給された複数の参照電圧からアナログ出力電圧を選択する構成のＤＡ変換器では、（ｍ＋ｎ）ビットの分解能を実現するためには参照電圧の数を２^{（ｍ＋ｎ）}にする必要がある。一方、本実施形態の半導体回路１０の構成では、（ｍ＋ｎ）ビットの分解能を有するにも関わらず、供給される参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑの数ｑを２^ｍ＋１にまで低減できる。これは、回路規模の低減に有効である。このように、本実施形態の半導体回路１０は、デジタル−アナログ変換とインピーダンス変換とを行う際に、高い分解能と回路規模の低減を同時に実現することができる。

【0059】

以下では、本実施形態の半導体回路１０の様々な変形例について説明する。
図５は、本実施形態の半導体回路１０の一変形例における差動増幅回路５のテイル電流源回路１２、１３の構成を示す回路図である。

【0060】

図５の変形例では、テイル電流源回路１２が、複数の定電流源３５と、複数のスイッチ３６と、複数のスイッチ３７とを備えている。１つの定電流源３５に対し、１つのスイッチ３６とスイッチ３７とが設けられている。複数の定電流源３５は、高電位線１９に並列に接続されており、それぞれが定電流を生成するように構成されている。各スイッチ３６は、対応する定電流源３５と差動入力段１１_１のノードＮ１１の間に接続されており、各スイッチ３７は、対応する定電流源３５と差動入力段１１_２のノードＮ１２の間に接続されている。スイッチ３６、３７は、テイル電流源制御回路１６による制御の下、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて、定電流源３５のそれぞれを、差動入力段１１_１のノードＮ１１と差動入力段１１_２のノードＮ１２とのいずれかに接続するように構成されたスイッチ回路を構成している。言い換えれば、各定電流源３５に接続されたスイッチ３６、３７は、該定電流源３５を、差動入力段１１_１のノードＮ１１と差動入力段１１_２のノードＮ１２との一方に電気的に接続する機能を有していることになる。

【0061】

テイル電流源回路１３も、テイル電流源回路１２と同様に構成されており、複数の定電流源３８と、複数のスイッチ３９と、複数のスイッチ４０とを備えている。１つの定電流源３８に対し、１つのスイッチ３９とスイッチ４０とが設けられている。複数の定電流源３８は、低電位線２０に並列に接続されており、それぞれが定電流を生成するように構成されている。各スイッチ３９は、対応する定電流源３８と差動入力段１１_１のノードＮ２１の間に接続されており、各スイッチ４０は、対応する定電流源３８と差動入力段１１_２のノードＮ２２の間に接続されている。スイッチ３９、４０は、テイル電流源制御回路１６による制御の下、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて、定電流源３８のそれぞれを、差動入力段１１_１のノードＮ２１と差動入力段１１_２のノードＮ２２とのいずれかに接続するように構成されたスイッチ回路を構成している。各定電流源３８に接続されたスイッチ３９、４０は、該定電流源３８を、差動入力段１１_１のノードＮ２１と差動入力段１１_２のノードＮ２２との一方に電気的に接続する機能を有していることになる。

【0062】

図５の構成では、テイル電流源回路１２に含まれている各定電流源３５を、必要に応じて、差動入力段１１_１におけるテイル電流Ｉｃｐ１の生成と差動入力段１１_２におけるテイル電流Ｉｃｐ２の生成のいずれにも使用可能である。このような構成によれば、各定電流源３５を有効に利用でき、テイル電流源回路１２の回路規模を小さくすることができる。

【0063】

図５のようなテイル電流源回路１２の構成は、テイル電流Ｉｃｐ１、Ｉｃｐ２が可変に制御される一方で、テイル電流Ｉｃｐ１の生成に用いられる定電流源の数とテイル電流Ｉｃｐ２の生成に用いられる定電流源の数の和が一定であるような場合に特に有用である。例えば、定電流源３５の数が４であり、定電流源３５が生成する定電流の大きさが同一である構成について、図４に示されているような動作を行う場合を考えよう。入力デジタルデータＤ_ＩＮの下位２ビットが“００”である場合、テイル電流Ｉｃｐ１、Ｉｃｐ２の生成に用いられる定電流源の数は、それぞれ２であるので、２つの定電流源３５が差動入力段１１_１のノードＮ１１に接続され、２つの定電流源３５が差動入力段１１_２のノードＮ１２に接続される。同様に、入力デジタルデータＤ_ＩＮの下位２ビットが“０１”である場合、テイル電流Ｉｃｐ１、Ｉｃｐ２の生成に用いられる定電流源の数は、それぞれ１、３であるので、１つの定電流源３５が差動入力段１１_１のノードＮ１１に接続され、３つの定電流源３５が差動入力段１１_２のノードＮ１２に接続される。いずれの場合も、４つの定電流源３５のすべてがテイル電流Ｉｃｐ１又はＩｃｐ２に使用されることに留意されたい。入力デジタルデータＤ_ＩＮの下位２ビットが“１０”、“１１”である場合も同様に、４つの定電流源３５のすべてがテイル電流Ｉｃｐ１又はＩｃｐ２に使用される。このように、各定電流源３５が、差動入力段１１_１のノードＮ１１と差動入力段１１_２のノードＮ１２のいずれにも選択的に接続可能な図５の構成では、定電流源３５を有効に利用することができる。

【0064】

テイル電流源回路１３についても同様の議論が成立する。図５の構成では、テイル電流源回路１３に含まれている各定電流源３８を、必要に応じて、差動入力段１１_１におけるテイル電流Ｉｃｎ１の生成と差動入力段１１_２におけるテイル電流Ｉｃｎ２の生成のいずれにも使用可能である。このような構成によれば、各定電流源３８を有効に利用でき、テイル電流源回路１３の回路規模を小さくすることができる。図５に図示されたテイル電流源回路１３の構成は、テイル電流Ｉｃｎ１、Ｉｃｎ２が可変に制御される一方で、テイル電流Ｉｃｎ１の生成に用いられる定電流源の数とテイル電流Ｉｃｎ２の生成に用いられる定電流源の数の和が一定であるような場合に特に有用である。

【0065】

図３の差動増幅回路５の構成では、差動入力段１１_１、１１_２がＰＭＯＳ差動対とＮＭＯＳ差動対の両方を有しているが、一変形例では、差動入力段１１_１、１１_２が、ＰＭＯＳ差動対のみを有していてもよい。このような構成では、差動入力段１１_１、１１_２に含まれる回路素子の数を低減することができる。

【0066】

図６は、差動入力段１１_１、１１_２がＰＭＯＳ差動対のみを有する場合の差動増幅回路５の構成を示す回路図である。図６に図示された差動増幅回路５の構成では、差動入力段１１_１、１１_２からＮＭＯＳ差動対を構成するＮＭＯＳトランジスタＭＮ１１、ＭＮ２１、ＭＮ１２、ＭＮ２２が除去されている。これに伴い、差動入力段１１_１、１１_２のＮＭＯＳ差動対にテイル電流Ｉｃｎ１、Ｉｃｎ２を供給するテイル電流源回路１３と、ＮＭＯＳトランジスタＭＮ１１、ＭＮ２１、ＭＮ１２、ＭＮ２２に接続されるドレイン配線２３、２４が除去される。

【0067】

また、他の変形例では、差動入力段１１_１、１１_２が、ＮＭＯＳ差動対のみを有していてもよい。このような構成でも、差動入力段１１_１、１１_２に含まれる回路素子の数を低減することができる。

【0068】

図７は、差動入力段１１_１、１１_２がＮＭＯＳ差動対のみを有する場合の差動増幅回路５の構成を示す回路図である。図７に図示された差動増幅回路５の構成では、差動入力段１１_１、１１_２からＰＭＯＳ差動対を構成するＰＭＯＳトランジスタＭＰ１１、ＭＰ２１、ＭＰ１２、ＭＰ２２が除去されている。これに伴い、差動入力段１１_１、１１_２のＰＭＯＳ差動対にテイル電流Ｉｃｐ１、Ｉｃｐ２を供給するテイル電流源回路１２と、ＰＭＯＳトランジスタＭＰ１１、ＭＰ２１、ＭＰ１２、ＭＰ２２に接続されるドレイン配線２１、２２が除去される。

【0069】

図３に図示されている構成では、差動増幅回路５が２つの差動入力段（１１_１、１１_２）を有しているが、３以上の差動入力段を有していてもよい。特に、差動入力段の数が２^ｂ個である構成では（ｂは、２以上の整数）、選択入力電圧を各差動入力段に供給するセレクタの動作との組み合わせによって当該構成自体でｂビットの分解能を提供できるので、分解能の増大に有用である。

【0070】

図８Ａは、本実施形態の半導体回路１０の他の変形例における構成を示す回路図であり、より具体的には、差動増幅回路５が４つの差動入力段を有する場合の半導体回路１０の構成を示している。図８Ａに図示された半導体回路１０の構成は、図１に図示されている半導体回路１０の構成と同様であるが、図８Ａに図示された半導体回路１０の構成では、半導体回路１０に、差動入力段と同じ数の、即ち、４つのセレクタ３_１〜３_４が設けられる。セレクタ３_１〜３_４のそれぞれには、ＤＡ変換器１、２から入力デジタルデータの上位ｍビットに応じて選択された参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬが供給される。セレクタ３_１〜３_４のそれぞれは、参照電圧Ｖ_ＲＥＦＨ、Ｖ_ＲＥＦＬのうちから、入力デジタルデータの下位ｎビットに応じて差動増幅回路５に入力すべき選択入力電圧Ｖ_ＩＮ１〜Ｖ_ＩＮ４をそれぞれ選択する。ここで、選択入力電圧Ｖ_ＩＮ１〜Ｖ_ＩＮ４は、それぞれ、セレクタ３_１〜３_４から差動増幅回路５に供給される選択入力電圧である。

【0071】

図８Ｂは、４つの差動入力段を有する差動増幅回路５の構成の一例を示す回路図である。図８Ｂにおいて、当該４つの差動入力段は、符号１１_１〜１１_４によって示されている。図８Ｂに図示されている差動増幅回路５の構成は、図２に図示されている差動増幅回路５の構成と同様であり、差動入力段１１_１〜１１_４に加え、テイル電流源回路１２、１３と、能動負荷回路１４と、出力段１５と、テイル電流源制御回路１６とを備えている。

【0072】

各差動入力段１１_ｉ（ｉは、１以上４以下の整数）は、ＰＭＯＳトランジスタＭＰ１ｉ、ＭＰ２ｉと、ＮＭＯＳトランジスタＭＮ１ｉ、ＭＮ２ｉとを備えている。

【0073】

ＰＭＯＳトランジスタＭＰ１ｉ、ＭＰ２ｉは、ソースが共通に接続されており、ＰＭＯＳ差動対を構成している。ＰＭＯＳトランジスタＭＰ１１、ＭＰ２１のソースは、ノードＮ１ｉに共通に接続されている。また、ＰＭＯＳトランジスタＭＰ１ｉのドレインは、ドレイン配線２１に接続されており、ＰＭＯＳトランジスタＭＰ２ｉのドレインは、ドレイン配線２２に接続されている。

【0074】

ＮＭＯＳトランジスタＭＮ１ｉ、ＭＮ２ｉは、ソースが共通に接続されており、ＮＭＯＳ差動対を構成している。ＮＭＯＳトランジスタＭＮ１ｉ、ＭＮ２ｉのソースは、ノードＮ２ｉに共通に接続されている。また、ＮＭＯＳトランジスタＭＮ１ｉのドレインは、ドレイン配線２３に接続されており、ＮＭＯＳトランジスタＭＮ２ｉのドレインは、ドレイン配線２４に接続されている。

【0075】

各差動入力段１１_ｉのＰＭＯＳトランジスタＭＰ１ｉのゲートは、セレクタ３_ｉから選択入力電圧Ｖ_ＩＮｉが入力される入力端１７_ｉに接続されており、各差動入力段１１_ｉのＰＭＯＳトランジスタＭＰ２ｉのゲートはアナログ出力電圧Ｖ_ＯＵＴが出力される出力端１８に接続されている。同様に、各差動入力段１１_ｉのＮＭＯＳトランジスタＭＮ１ｉのゲートは、入力端１７_ｉに接続されており、各差動入力段１１_ｉのＮＭＯＳトランジスタＭＮ２ｉのゲートは出力端１８に接続されている。

【0076】

テイル電流源回路１２は、差動入力段と同数の、即ち、４つの可変電流源２６_１〜２６_４を備えている。各可変電流源２６_ｉは、対応する差動入力段１１_ｉのノードＮ１ｉにテイル電流Ｉｃｐｉを供給する。テイル電流Ｉｃｐ１〜Ｉｃｐ４の大きさは、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて制御される。

【0077】

同様に、テイル電流源回路１３は、差動入力段と同数の、即ち、４つの可変電流源２７_１〜２７_４を備えている。各可変電流源２７_ｉは、対応する差動入力段１１_ｉのノードＮ２ｉからテイル電流Ｉｃｎｉを引き出す。テイル電流Ｉｃｎ１〜Ｉｃｎ４の大きさは、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて制御される。

【0078】

図８Ａ、図８Ｂに図示された構成の半導体回路１０では、差動増幅回路５が４つの差動入力段１１_１〜１１_４を有している構成とセレクタ３_１〜３_４の動作により、２ビットの分解能を提供できる。したがって、図８Ａ、図８Ｂに図示された構成によれば、半導体回路１０が提供するデジタル−アナログ変換の分解能を増大し、又は、各可変電流源２６_ｉ、２７_ｉが供給するテイル電流の調節の段階数を低減することができる。ただし、図８Ａ、図８Ｂの構成の半導体回路１０のように、差動入力段の数が増大すると、差動入力段に供給すべきテイル電流の大きさが増大し、消費電流が増大する。したがって、消費電流の低減の観点では、図１、図２に図示されているように、差動入力段の数が２であることが好ましい。

【0079】

なお、差動増幅回路５が３以上の差動入力段を含んでいる場合でも、図５に図示されている構成と同様に、テイル電流源回路１２に含まれる定電流源３５のそれぞれが、３以上の差動入力段のそれぞれにおけるテイル電流の生成に使用可能なようにテイル電流源回路１２が構成されてもよい。同様に、テイル電流源回路１３に含まれる定電流源３８のそれぞれが、３以上の差動入力段のそれぞれにおけるテイル電流の生成に使用可能なようにテイル電流源回路１２が構成されてもよい。

【0080】

図９は、差動増幅回路５が４つの差動入力段１１_１〜１１_４を含んでいる場合のテイル電流源回路１２、１３の構成の一例を示す回路図である。図９の構成では、テイル電流源回路１２が、複数の定電流源３５と、複数のスイッチ３６_１〜３６_４とを備えている。図９には、４つの定電流源３５が図示されているが、実際には、テイル電流Ｉｃｐ１〜Ｉｃｐ４の調節に十分な数の定電流源３５が設けられる。１つの定電流源３５に対し、スイッチ３６_１〜３６_４が、それぞれ１つずつ設けられている。複数の定電流源３５は、高電位線１９に並列に接続されており、それぞれが定電流を生成するように構成されている。各スイッチ３６_１は、対応する定電流源３５と差動入力段１１_１のノードＮ１１の間に接続されており、各スイッチ３６_２は、対応する定電流源３５と差動入力段１１_２のノードＮ１２の間に接続されている。また、各スイッチ３６_３は、対応する定電流源３５と差動入力段１１_３のノードＮ１３の間に接続されており、各スイッチ３６_４は、対応する定電流源３５と差動入力段１１_２のノードＮ１４の間に接続されている。スイッチ３６_１〜３６_４は、テイル電流源制御回路１６による制御の下、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて、定電流源３５のそれぞれを、差動入力段１１_１〜１１_４のノードＮ１１〜Ｎ１４のいずれかに接続するように構成されたスイッチ回路を構成している。

【0081】

テイル電流源回路１３も、テイル電流源回路１２と同様に構成されており、複数の定電流源３８と複数のスイッチ３９_１〜３９_４とを備えている。１つの定電流源３８に対し、スイッチ３９_１〜３９_４が、それぞれ１つずつ設けられている。複数の定電流源３８は、低電位線２０に並列に接続されており、それぞれが定電流を生成するように構成されている。各スイッチ３６_１は、対応する定電流源３８と差動入力段１１_１のノードＮ２１の間に接続されており、各スイッチ３６_２は、対応する定電流源３８と差動入力段１１_２のノードＮ２２の間に接続されている。また、各スイッチ３６_３は、対応する定電流源３８と差動入力段１１_３のノードＮ２３の間に接続されており、各スイッチ３６_４は、対応する定電流源３８と差動入力段１１_４のノードＮ２４の間に接続されている。スイッチ３９_１〜３９_４は、テイル電流源制御回路１６による制御の下、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて、定電流源３８のそれぞれを、差動入力段１１_１〜１１_４のノードＮ２１〜Ｎ２４のいずれかに接続するように構成されたスイッチ回路を構成している。

【0082】

図９の構成では、テイル電流源回路１２に含まれている各定電流源３５が、必要に応じて、差動入力段１１_１〜１１_４におけるテイル電流Ｉｃｐ１〜Ｉｃｐ４のいずれの生成にも使用可能である。このような構成によれば、各定電流源３５を有効に利用でき、テイル電流源回路１２の回路規模を小さくすることができる。テイル電流源回路１３についても同様に、テイル電流源回路１３に含まれている各定電流源３８が、必要に応じて、差動入力段１１_１〜１１_４におけるテイル電流Ｉｃｎ１〜Ｉｃｎ４のいずれの生成にも使用可能である。このような構成によれば、各定電流源３８を有効に利用でき、テイル電流源回路１３の回路規模を小さくすることができる。

【0083】

なお、図９の回路構成においても、差動入力段１１_１〜１１_４に入力される選択入力電圧Ｖ_ＩＮ１〜Ｖ_ＩＮ４のうちの一つは、参照電圧Ｖ_ＲＥＦＨ又はＶ_ＲＥＦＬに固定されてもよい。この場合、固定される当該一つの選択入力電圧を出力するセレクタは設けられなくてもよい。一般に、差動増幅回路５に含まれるＮ個の差動入力段（Ｎは、２以上の整数）のうちの一つに供給される選択入力電圧は、参照電圧Ｖ_ＲＥＦＨ又はＶ_ＲＥＦＬに固定されてもよく、この場合、Ｎ−１個のセレクタが半導体回路１０に設けられる。ただし、Ｎ個の差動入力段のそれぞれに選択入力電圧を供給するＮ個のセレクタを設ける構成（例えば、図９に図示されているように、差動入力段１１_１〜１１_４に選択入力電圧Ｖ_ＩＮ１〜Ｖ_ＩＮ４を供給するセレクタ３_１〜３_４を設ける構成）は、半導体回路１０から出力されるアナログ出力電圧Ｖ_ＯＵＴの電圧レベルを柔軟に設定可能にするために好ましい。

【0084】

また、差動増幅回路５が３以上の差動入力段を含んでいる場合でも、差動入力段のそれぞれは、ＰＭＯＳ差動対のＮＭＯＳ差動対のいずれか一方のみを含んでいてもよい。例えば、差動入力段の全てがＰＭＯＳ差動対のみを含んでいてもよいし、差動入力段の全てがＮＭＯＳ差動対のみを含んでいてもよい。差動入力段がＰＭＯＳ差動対のＮＭＯＳ差動対のいずれか一方のみを含む構成によれば、各差動入力段に含まれる回路素子の数を低減できる。

【0085】

ただし、差動増幅回路５の電圧動作範囲を拡大するためには、複数の差動入力段のそれぞれがＰＭＯＳ差動対のＮＭＯＳ差動対のいずれか一方のみを含んでいる場合でも、少なくとも１つの差動入力段がＰＭＯＳ差動対を含んでおり、少なくとも１つの差動入力段がＮＭＯＳ差動対を含んでいることが好ましい。また、回路の対称性を保ち、電圧動作範囲を拡大する観点では、差動入力段の数が偶数であり、該差動入力段の半数がＰＭＯＳ差動対のみを含み、残りの半数がＮＭＯＳ差動対のみを含むことが好ましい。

【0086】

図１０は、差動増幅回路５が４つの差動入力段１１_１〜１１_４を備えており、且つ、２つの差動入力段１１_１、１１_２がＰＭＯＳ差動対のみを有しており、差動入力段１１_３、１１_４がＮＭＯＳ差動対のみを有している場合の差動増幅回路５の構成の例を示す回路図である。

【0087】

差動入力段１１_１は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ２１を備えており、差動入力段１１_２は、ＰＭＯＳトランジスタＭＰ１２、ＭＰ２２を備えている。差動入力段１１_１のＰＭＯＳトランジスタＭＰ１１、ＭＰ２１は、ソースがノードＮ１１に共通に接続されており、同様に、差動入力段１１_２のＰＭＯＳトランジスタＭＰ１２、ＭＰ２２は、ソースがノードＮ１２に共通に接続されている。差動入力段１１_１のＰＭＯＳトランジスタＭＰ１１及び差動入力段１１_２のＰＭＯＳトランジスタＭＰ１２のドレインは、ドレイン配線２１に接続されており、差動入力段１１_１のＰＭＯＳトランジスタＭＰ２１及び差動入力段１１_２のＰＭＯＳトランジスタＭＰ２２のドレインは、ドレイン配線２２に接続されている。

【0088】

差動入力段１１_３は、ＮＭＯＳトランジスタＭＮ１３、ＭＮ２３を備えており、差動入力段１１_４は、ＮＭＯＳトランジスタＭＮ１４、ＭＮ２４を備えている。差動入力段１１_３のＮＭＯＳトランジスタＭＮ１３、ＭＮ２３は、ソースがノードＮ１３に共通に接続されており、同様に、差動入力段１１_４のＮＭＯＳトランジスタＭＮ１４、ＭＮ２４は、ソースがノードＮ１４に共通に接続されている。差動入力段１１_３のＮＭＯＳトランジスタＭＮ１３及び差動入力段１１_４のＮＭＯＳトランジスタＭＮ１４のドレインは、ドレイン配線２３に接続されており、差動入力段１１_３のＮＭＯＳトランジスタＭＮ２３及び差動入力段１１_４のＮＭＯＳトランジスタＭＮ２４のドレインは、ドレイン配線２４に接続されている。

【0089】

差動入力段１１_１のＰＭＯＳトランジスタＭＰ１１のゲートは、セレクタ３_１から選択入力電圧Ｖ_ＩＮ１が入力される入力端１７_１に接続されており、差動入力段１１_２のＰＭＯＳトランジスタＭＰ１２のゲートは、セレクタ３_２から選択入力電圧Ｖ_ＩＮ２が入力される入力端１７_２に接続されている。また、差動入力段１１_１のＰＭＯＳトランジスタＭＰ２１のゲート及び差動入力段１１_２のＰＭＯＳトランジスタＭＰ２２のゲートは、アナログ出力電圧Ｖ_ＯＵＴが出力される出力端１８に接続されている。

【0090】

同様に、差動入力段１１_３のＮＭＯＳトランジスタＭＮ１３のゲートは、セレクタ３_３から選択入力電圧Ｖ_ＩＮ３が入力される入力端１７_３に接続されており、差動入力段１１_４のＮＭＯＳトランジスタＭＮ１４のゲートは、セレクタ３_４から選択入力電圧Ｖ_ＩＮ４が入力される入力端１７_４に接続されている。また、差動入力段１１_３のＮＭＯＳトランジスタＭＮ２３のゲート及び差動入力段１１_４のＮＭＯＳトランジスタＭＮ２４のゲートは、出力端１８に接続されている。

【0091】

テイル電流源回路１２は、差動入力段１１_１のノードＮ１１にテイル電流Ｉｃｐ１を供給する可変電流源２６_１と、差動入力段１１_２のノードＮ１２にテイル電流Ｉｃｐ２を供給する可変電流源２６_２とを備えている。テイル電流Ｉｃｐ１、Ｉｃｐ２の大きさは、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて制御される。

【0092】

一方、テイル電流源回路１３は、差動入力段１１_３のノードＮ２３にテイル電流Ｉｃｎ３を供給する可変電流源２７_３と、差動入力段１１_４のノードＮ２４にテイル電流Ｉｃｎ４を供給する可変電流源２７_４とを備えている。テイル電流Ｉｃｎ３、Ｉｃｎ４の大きさは、入力デジタルデータＤ_ＩＮの下位ｎビットに応じて制御される。

【0093】

図１０に図示された差動増幅回路５の構成では、差動増幅回路５が４つの差動入力段１１_１〜１１_４を有している構成とセレクタ３_１〜３_４の動作により、２ビットの分解能を提供できる。したがって、図１０に図示された構成によれば、半導体回路１０が提供するデジタル−アナログ変換の分解能を増大し、又は、各可変電流源２６_ｉ、２７_ｉが供給するテイル電流の調節の段階数を低減することができる。加えて、図１０に図示された構成では、各差動入力段に含まれる回路素子の数を低減でき、これは、回路規模の縮小に有効である。

【0094】

続いて、上述された本実施形態の半導体回路１０の好適な応用例について説明する。本実施形態の半導体回路１０は、デジタル−アナログ変換とインピーダンス変換とを行う機能を有しており、パネル表示装置において、表示パネル（例えば、液晶表示パネルやＯＬＥＤ（organic light emitting diode）表示パネル）のソース線を駆動する表示ドライバに好適に適用される。

【0095】

図１１は、一実施形態におけるパネル表示装置（図１１においては、符号５０で参照されている）の構成を概略的に示すブロック図である。パネル表示装置５０は、表示パネル５１と、表示ドライバ５２とを備えている。表示パネル５１は、ゲート線とソース線と行列に配置された画素を備えている（ただし、ゲート線、ソース線、及び、画素は図１１には図示されない）。各画素は、異なる色（一般には、赤色、緑色、青色）を表示する３つの副画素を備えており、各副画素は、画素回路を備えている。表示パネル５１がＯＬＥＤ表示パネルである場合、各副画素は、一例としては、選択トランジスタと、駆動トランジスタと、保持容量と、ＯＬＥＤ素子を備えている。また、表示パネル５１が液晶表示パネルである場合には、各副画素は、一例としては、選択トランジスタと、保持容量と、画素電極とを備えている。各画素が表示する色は、当該３つの副画素それぞれの輝度で決定される。

【0096】

表示ドライバ５２は、ホスト５３から受け取った画像データ及び制御データに応じて表示パネル５１のソース線を駆動する。

【0097】

図１２は、表示ドライバ５２の構成を概略的に示すブロック図である。表示ドライバ５２は、インターフェース６１と、表示メモリ６２と、画像ＩＰコア６３と、駆動部６４と、制御ロジック回路６５とを備えている。

【0098】

インターフェース６１は、ホスト５３と通信して表示ドライバ５２の動作に必要な様々なデータを交換する。具体的には、インターフェース６１は、ホスト５３から画像データを受け取り、受け取った画像データを表示メモリ６２に転送する。また、インターフェース６１は、ホスト５３から制御データを受け取り、受け取った制御データの内容に応じて制御コマンドや制御パラメータを制御ロジック回路６５に供給する。

【0099】

表示メモリ６２は、インターフェース６１から受け取った画像データを一時的に保存し、画像ＩＰコア６３に転送する。画像ＩＰコア６３は、表示メモリ６２から送られた画像データに対して所望の画像処理を行い、該画像処理によって得られた画像データを駆動部６４に出力する。

【0100】

駆動部６４は、データバス６６を介して画像ＩＰコア６３に接続されており、画像ＩＰコア６３から受け取った画像データに応答してソース出力Ｓ１〜Ｓｘ（ｘは、２以上の整数）に接続された表示パネル５１のソース線を駆動する。駆動部６４の構成については、後に詳細に説明する。

【0101】

制御ロジック回路６５は、インターフェース６１から受け取った制御コマンドや制御パラメータに応じて表示ドライバ５２の各回路の制御を行う。制御ロジック回路６５は、表示ドライバ５２の各回路のタイミング制御に用いられるタイミング制御信号（例えば、垂直同期信号や水平同期信号）を生成するタイミングコントローラとしても動作する。

【0102】

図１３は、駆動部６４の構成の一例を示す回路図である。駆動部６４は、上述された構成のｘ個の半導体回路１０（ここで、ｘは、２以上の整数）と、参照電圧バス６と、データラッチ６７_１〜６７_ｘとを備えている。ここで、図１３では、ｘ個の半導体回路１０を互いに区別するために添字が付されている。図１３の構成の駆動部６４では、半導体回路１０_１〜１０_ｘは、ソース出力Ｓ１〜Ｓｘにソース電圧を出力するために用いられる。ソース出力Ｓ１〜Ｓｘに出力されたソース電圧は、ソース出力Ｓ１〜Ｓｘに接続された表示パネル５１のソース線に供給され、これにより、該ソース線が駆動される。

【0103】

データラッチ６７_１〜６７_ｘには、対応するソース出力の画像データＤ１〜Ｄｍが、画像ＩＰ６３からデータバス６６を介して供給される。ここで、画像データＤ１〜Ｄｍは、（ｍ＋ｎ）ビットデータである。データラッチ６７_１〜６７_ｘは、それぞれ画像データＤ１〜Ｄｍを、半導体回路１０_１〜１０_ｘに供給する。

【0104】

半導体回路１０_１〜１０_ｘは、それぞれ、データラッチ６７_１〜６７_ｘから受け取った画像データＤ１〜Ｄｍに対してデジタル−アナログ変換を行い、アナログ出力電圧Ｖ_ＯＵＴ１〜Ｖ_ＯＵＴｍを差動増幅回路５の出力から出力する。このデジタル−アナログ変換には、参照電圧バス６から半導体回路１０_１〜１０_ｘに供給される参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑ（ｑ＝２^ｍ＋１）が用いられる。半導体回路１０_１〜１０_ｘから出力されるアナログ出力電圧Ｖ_ＯＵＴ１〜Ｖ_ＯＵＴｍがソース出力Ｓ１〜Ｓｘに供給され、ソース線を駆動するソース電圧として用いられる。

【0105】

なお、図１３には図示されていないが、半導体回路１０_１〜１０_ｘとソース出力Ｓ１〜Ｓｘの間には、半導体回路１０_１〜１０_ｘとソース出力Ｓ１〜Ｓｘとの間の接続関係を切り換えるスイッチ回路や、プリチャージ回路などが設けられ得ることに留意されたい。

【0106】

図１３に図示されている構成では、駆動部６４に供給される参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑが、ガンマ回路（参照電圧生成回路）７０によって生成される。一例としては、ガンマ回路７０は、抵抗ラダー７１と、トーナメント回路７２と、プリアンプ７３_１〜７３_ｐと、抵抗ラダー７４とを備えている。

【0107】

抵抗ラダー７１は、高電位線７９と低電位線８０との間に接続されており、電圧分割によって各位置に電圧Ｖ_１〜Ｖ_ｒを生成するために用いられる。本実施形態では、高電位線７９にはアナログ電源電圧ＶＳＰが供給され、低電位線８０は、回路接地に接続される。

【0108】

トーナメント回路７２は、抵抗ラダー７１から電圧Ｖ_１〜Ｖ_ｒを受け取り、電圧Ｖ_１〜Ｖ_ｒのうちから選択した電圧をプリアンプ７３_１〜７３_ｐのそれぞれに供給する。プリアンプ７３_１〜７３_ｐのそれぞれに供給される電圧は、それぞれ、参照電圧制御データＤ_{ＲＥＦ＿ＣＴＲＬ１}〜Ｄ_{ＲＥＦ＿ＣＴＲＬｐ}に応じて制御される。ここで、参照電圧制御データＤ_{ＲＥＦ＿ＣＴＲＬ１}〜Ｄ_{ＲＥＦ＿ＣＴＲＬｐ}は、それぞれ、参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑの電圧レベルの制御に用いられる（ｓ＋ｔ）ビットのデジタルデータである。参照電圧制御データＤ_{ＲＥＦ＿ＣＴＲＬ１}〜Ｄ_{ＲＥＦ＿ＣＴＲＬｐ}は、それぞれ、プリアンプ７３_１〜７３_ｐに対応づけられており、トーナメント回路７２からプリアンプ７３_１〜７３_ｐに供給される電圧は、参照電圧制御データＤ_{ＲＥＦ＿ＣＴＲＬ１}〜Ｄ_{ＲＥＦ＿ＣＴＲＬｐ}に応じて選択される。

【0109】

プリアンプ７３_１〜７３_ｐは、それぞれ、トーナメント回路７２から受け取った電圧から基準電圧Ｖ_ＳＴＤ１〜Ｖ_ＳＴＤｐを生成し、抵抗ラダー７４に供給する。ここで、基準電圧Ｖ_ＳＴＤ１〜Ｖ_ＳＴＤｐは、下記の条件（１）を満たすように生成される。
Ｖ_ＳＴＤ１＜Ｖ_ＳＴＤ２＜・・・＜Ｖ_{ＳＴＤ（ｐ−１）}＜Ｖ_ＳＴＤｐ ・・・（１）

【0110】

抵抗ラダー７４は、プリアンプ７３_１〜７３_ｐから基準電圧Ｖ_ＳＴＤ１〜Ｖ_ＳＴＤｐを受け取り、電圧分割によって参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑを生成する。詳細には、抵抗ラダー７４の一端に基準電圧Ｖ_ＳＴＤ１が供給され、他端に基準電圧Ｖ_ＳＴＤｐが供給される。基準電圧Ｖ_ＳＴＤ２〜Ｖ_{ＳＴＤ（ｐ−１）}は、抵抗ラダー７４の中間の各位置に供給される。参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑは、抵抗ラダー７４の各位置に生成され、生成された参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑは、参照電圧バス６を介して、半導体回路１０_１〜１０_ｘのそれぞれのＤＡ変換器１、２に供給される。図１３の構成の本実施形態の表示ドライバ５２では、基準電圧Ｖ_ＳＴＤ１〜Ｖ_ＳＴＤｐの電圧レベルを適切に調節することによって参照電圧Ｖ_ＲＥＦ１〜Ｖ_ＲＥＦｑの電圧レベルを調節し、これにより、表示ドライバ５２のガンマ特性を調節することができる。

【0111】

本実施形態の半導体回路１０は、ガンマ回路７０のトーナメント回路７２及びプリアンプ７３_１〜７３_ｐとしても使用され得る。図１４は、この場合における、トーナメント回路７２の構成を示す回路図である。図１４には、トーナメント回路７２のうち、１つのプリアンプ７３_ｉに対応する回路部分の構成が図示されている。

【0112】

トーナメント回路７２は、ＤＡ変換器７５、７６と、セレクタ７７、７８とを備えている。プリアンプ７３_ｉは、セレクタ７７、７８の出力に接続され、図２等に図示されている差動増幅回路５と同様に構成される。ここで、図１４に図示されている構成は、図１に図示された半導体回路１０の構成と同一であることに留意されたい。ＤＡ変換器７５、７６、セレクタ７７、７８及びプリアンプ７３_ｉは、それぞれ、図１に図示されたＤＡ変換器１、２、セレクタ３、４及び差動増幅回路５に対応する動作を行う。

【0113】

詳細には、ＤＡ変換器７５、７６は、それぞれ、抵抗ラダー７１から受け取った電圧Ｖ_１〜Ｖ_ｒのうちのいずれかを参照電圧制御データＤ_{ＲＥＦ＿ＣＴＲＬｉ}の上位ｓビットの値に応じて選択し、選択した電圧を出力するように構成されている。ここで、ＤＡ変換器７５、７６に供給される電圧Ｖ_１〜Ｖ_ｒの数ｒは、２^ｓ＋１である。以下では、ＤＡ変換器７５によって選択されて出力される電圧を、選択電圧Ｖ_ＳＴＤＨと記載し、ＤＡ変換器７６によって選択されて出力される電圧を、選択電圧Ｖ_ＳＴＤＬと記載する。ここで、ＤＡ変換器７５、７６が選択する選択電圧Ｖ_ＳＴＤＨ、Ｖ_ＳＴＤＬは互いに異なっており、選択電圧Ｖ_ＳＴＤＨは、選択電圧Ｖ_ＳＴＤＬよりも高い。

【0114】

セレクタ７７、７８は、参照電圧制御データＤ_{ＲＥＦ＿ＣＴＲＬｉ}の下位ｔビットの値に応じて選択電圧Ｖ_ＳＴＤＨ、Ｖ_ＳＴＤＬのいずれかを選択し、選択した電圧を出力する。セレクタ３によって選択されて出力される電圧は、プリアンプ７３_ｉに供給される選択入力電圧Ｖ_ＩＮ１として用いられ、セレクタ４によって選択されて出力される電圧は、プリアンプ７３_ｉに供給される選択入力電圧Ｖ_ＩＮ２として用いられる。

【0115】

プリアンプ７３_ｉは、セレクタ７７、７８から選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２を受け取り、受け取った選択入力電圧Ｖ_ＩＮ１、Ｖ_ＩＮ２から基準電圧Ｖ_ＳＴＤｉを生成するように構成されている。ここで、プリアンプ７３_ｉは、上述の差動増幅回路５と同様に構成されており、基準電圧Ｖ_ＳＴＤｉの電圧レベルは、参照電圧制御データＤ_{ＲＥＦ＿ＣＴＲＬｉ}の下位ｔビットの値に応じて調節される。

【0116】

図１４に図示された構成のトーナメント回路７２とプリアンプ７３_ｉの構成は、（ｓ＋ｔ）ビットの分解能のデジタル−アナログ変換を行う機能を有するにも関わらず、供給される電圧Ｖ_１〜Ｖ_ｒの数ｒを２^ｓにまで低減できる。

【0117】

以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。

【符号の説明】

【0118】

１０、１０_１〜１０_ｘ：半導体回路
１、２ ：ＤＡ変換器
３、３_１〜３_４、４：セレクタ
５ ：差動増幅回路
６ ：参照電圧バス
１１_１〜１１_４：差動入力段
１２、１３：テイル電流源回路
１４ ：能動負荷回路
１５ ：出力段
１６ ：テイル電流源制御回路
１７_１〜１７_４：入力端
１８ ：出力端
１９ ：高電位線
２０ ：低電位線
２１、２２、２３、２４：ドレイン配線
２５ ：位相補償回路
２６_１〜２６_４：可変電流源
２７_１〜２７_４：可変電流源
２８、２９ ：定電流源
３１_１、３１_２：定電流源
３２_１、３２_２：スイッチ
３３_１、３３_２：定電流源
３４_１、３４_２：スイッチ
３５ ：定電流源
３６、３６_１〜３６_４：スイッチ
３７ ：スイッチ
３８ ：定電流源
３９、３９_１〜３９_４：スイッチ
４０ ：スイッチ
５０ ：パネル表示装置
５１ ：表示パネル
５２ ：表示ドライバ
５３ ：ホスト
６１ ：インターフェース
６２ ：表示メモリ
６３ ：画像ＩＰコア
６４ ：駆動部
６５ ：制御ロジック回路
６６ ：データバス
６７_１〜６７_ｘ：データラッチ
７０ ：ガンマ回路
７１ ：抵抗ラダー
７２ ：トーナメント回路
７３_１〜７３_ｐ：プリアンプ
７４ ：抵抗ラダー
７５、７６ ：ＤＡ変換器
７７、７８：セレクタ
７９：高電位線
８０：低電位線
ＭＮ１１〜ＭＮ１４、ＭＮ２１〜ＭＮ２４：ＮＭＯＳトランジスタ
ＭＮ１２ ：ＮＭＯＳトランジスタ
ＭＮ３、ＭＮ４、ＭＮ５：ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＰ１４、ＭＰ２１〜ＭＰ２４：ＰＭＯＳトランジスタ
ＭＰ３、ＭＰ４、ＭＰ５：ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１４：ノード
Ｎ２１〜Ｎ２４：ノード
Ｓ１〜Ｓｘ：ソース出力

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】