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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2017-198809(P2017-198809A)
(43)【公開日】2017年11月2日
(54)【発明の名称】アクティブマトリクス表示装置
(51)【国際特許分類】
   G09F 9/30 20060101AFI20171006BHJP
   H05B 33/02 20060101ALI20171006BHJP
   H01L 51/50 20060101ALI20171006BHJP
   H05B 33/12 20060101ALI20171006BHJP
   H05B 33/22 20060101ALI20171006BHJP
   H05B 33/14 20060101ALI20171006BHJP
【FI】
   G09F9/30 338
   G09F9/30 365
   H05B33/02
   H05B33/14 A
   H05B33/12 B
   H05B33/22 Z
   H05B33/14 Z
【審査請求】未請求
【請求項の数】7
【出願形態】OL
【全頁数】16
(21)【出願番号】特願2016-88524(P2016-88524)
(22)【出願日】2016年4月26日
(71)【出願人】
【識別番号】514188173
【氏名又は名称】株式会社JOLED
(74)【代理人】
【識別番号】100189430
【弁理士】
【氏名又は名称】吉川 修一
(74)【代理人】
【識別番号】100190805
【弁理士】
【氏名又は名称】傍島 正朗
(72)【発明者】
【氏名】戎野 浩平
(72)【発明者】
【氏名】松井 雅史
(72)【発明者】
【氏名】柘植 仁志
【テーマコード(参考)】
3K107
5C094
【Fターム(参考)】
3K107AA01
3K107AA05
3K107BB01
3K107CC33
3K107DD39
3K107DD89
3K107EE03
3K107EE57
3K107HH05
5C094AA09
5C094BA03
5C094BA27
5C094DA13
5C094DB10
5C094EA04
5C094FB19
(57)【要約】
【課題】表示品位を改善することができるアクティブマトリクス表示装置を提供する。
【解決手段】本発明に係るアクティブマトリクス表示装置は、複数の画素30を有し、複数の画素30の各々は、基板に設けられた駆動トランジスタTdと、駆動トランジスタTdによって発光し、かつ、基板の上方に設けられたAM層111、及び、当該AM層111の上方に設けられた透明電極層113を含む有機EL素子10とを有し、アクティブマトリクス表示装置は、さらに、複数の画素30にデータを供給するソース配線SLと、複数の画素30に電力を供給する電源配線PLとを備え、複数の画素30のうち、電源配線PLが延設された第一方向と交差する第二方向に隣り合う2つの画素30a及び30bは、電源配線PLを共有し、ソース配線SLとAM層111とは、基板の平面視において重ならないように配置される。
【選択図】図3
【特許請求の範囲】
【請求項1】
マトリクス状に配置された複数の画素を有するアクティブマトリクス表示装置であって、
前記複数の画素の各々は、
基板に設けられた駆動素子と、
前記駆動素子によって発光し、かつ、前記基板の上方に設けられた金属電極層、及び、当該金属電極層の上方に設けられた透明電極層を含む発光素子とを有し、
前記アクティブマトリクス表示装置は、さらに、
前記基板に設けられ、前記複数の画素にデータを供給するデータ配線と、
前記基板に設けられ、前記複数の画素に電力を供給する電源配線とを備え、
前記複数の画素のうち、前記電源配線が延設された第一方向と交差する第二方向に隣り合う2つの画素は、前記電源配線を共有し、
前記データ配線と前記金属電極層とは、前記基板の平面視において重ならないように配置される
アクティブマトリクス表示装置。
【請求項2】
前記複数の画素の各々は、さらに、前記基板に設けられ、前記データに対応する電圧を保持する容量素子を有し、
前記電源配線は、
前記発光素子に電流を供給する第一電源配線と、
前記容量素子の電圧を初期化する電圧を供給する第二電源配線とを含む
請求項1に記載のアクティブマトリクス表示装置。
【請求項3】
前記第一電源配線と前記第二電源配線とは、前記第二方向に沿って、画素毎に交互に配置される
請求項2に記載のアクティブマトリクス表示装置。
【請求項4】
前記複数の画素のレイアウトは、前記第二方向に沿って、二画素ごとに繰り返される
請求項1〜3のいずれか1項に記載のアクティブマトリクス表示装置。
【請求項5】
前記電源配線を共有する2つの画素において、前記駆動素子を含む回路素子は、当該電源配線について線対称の位置に配置される
請求項1〜4のいずれか1項に記載のアクティブマトリクス表示装置。
【請求項6】
前記電源配線は、前記基板の平面視において前記金属電極層に重なるように配置される
請求項1〜5のいずれか1項に記載のアクティブマトリクス表示装置。
【請求項7】
さらに、前記複数の画素を画素毎に区画する隔壁を備え、
前記データ配線は、前記隔壁の下方に配置される
請求項1〜6のいずれか1項に記載のアクティブマトリクス表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、マトリクス状に配置された複数の画素を有するアクティブマトリクス表示装置に関する。
【背景技術】
【0002】
有機EL(OLED:Organic Light-Emitting Diode)表示装置などのアクティブマトリクス表示装置(表示パネル)は、複数の画素が行方向及び列方向にマトリクス状に配置された表示領域を備えている。各画素は、薄膜トランジスタ(TFT:Thin Film Transistor)で構成されるスイッチング素子や駆動素子、及び容量素子などで構成される画素回路と、有機EL素子などの発光素子とを備える。
【0003】
アクティブマトリクス表示装置では、一般的に、同一行の複数の画素で構成される画素行毎に、当該画素行に含まれる各画素に電源電圧を供給する電源配線が設けられている。電源配線は、例えば、隣り合って配置される画素列間に配置されている。
【0004】
このようなアクティブマトリクス表示装置において、ボトムエミッション型の表示装置では、電源配線に対して2つの画素を対称にレイアウトするとともに、当該2つの画素で電源配線を共有する構成が知られている(例えば、特許文献1参照)。このような構成によれば、必要とする配線の本数を低減することができるため、画像の品質(表示品位)の改善を図ることができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2009−80491号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、このような対称画素レイアウトの構成をトップエミッション型のアクティブマトリクス表示装置に適用すると、ソース配線(データ配線)と発光素子の電極層とが積層方向に重なって配置されるため、重なり部分(オーバーラップ部)において寄生容量が発生してしまう。このため、ソース配線の電圧変動が当該寄生容量を介して画素内のノードに伝達されることにより、ソース配線の延設方向に沿ってクロストークが発生し、表示品位が劣化するという問題がある。
【0007】
本発明は、上記問題を解決するためになされたものであり、表示品位を改善することができるアクティブマトリクス表示装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するために、本発明に係るアクティブマトリクス表示装置の一態様は、マトリクス状に配置された複数の画素を有するアクティブマトリクス表示装置であって、前記複数の画素の各々は、基板に設けられた駆動素子と、前記駆動素子によって発光し、かつ、前記基板の上方に設けられた金属電極層、及び、当該金属電極層の上方に設けられた透明電極層を含む発光素子とを有し、前記アクティブマトリクス表示装置は、さらに、前記基板に設けられ、前記複数の画素にデータを供給するデータ配線と、前記基板に設けられ、前記複数の画素に電力を供給する電源配線とを備え、前記複数の画素のうち、前記電源配線が延設された第一方向と交差する第二方向に隣り合う2つの画素は、前記電源配線を共有し、前記データ配線と前記金属電極層とは、前記基板の平面視において重ならないように配置される。
【発明の効果】
【0009】
本発明に係るアクティブマトリクス表示装置によれば、表示品位を改善することができる。
【図面の簡単な説明】
【0010】
図1】実施の形態に係るアクティブマトリクス表示装置の一部切り欠き斜視図である。
図2】実施の形態に係る画素の回路構成を示す回路図である。
図3】実施の形態に係る画素の配線レイアウトを示す上面図である。
図4A】実施の形態に係る画素の構成を示す断面図(図3のIVA−IVA線断面図)である。
図4B】実施の形態に係る画素の構成を示す断面図(図3のIVB−IVB線断面図)である。
図5】比較例に係る画素の回路構成を示す図である。
図6】比較例に係る画素の配線レイアウトを示す上面図である。
図7】薄型ディスプレイ装置の外観図である。
【発明を実施するための形態】
【0011】
以下、本発明に係るアクティブマトリクス表示装置の実施の形態について、図面を参照しながら説明する。なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。したがって、以下の実施の形態で示される数値、構成要素、構成要素の配置位置及び接続形態などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【0012】
各図において、実質的に同一の構成要素については同一の符号を付している。また、各図は、模式図であり、膜厚及び各部の大きさの比などは、必ずしも厳密に表したものではない。さらに、以下の実施の形態及び各図において、行方向及び列方向とは、説明のために設定した方向であり、異なる2つの方向に任意に設定可能である。また、行方向及び列方向は、以下では直交する場合を例に説明するが、必ずしも直交している必要はない。
【0013】
(実施の形態)
まず、本発明の実施の形態に係る表示装置1について、図1図4Bを用いて説明する。なお、本実施の形態に係る表示装置は、アクティブマトリクス型の有機EL表示装置(有機EL表示パネル)であり、複数の画素が行方向及び列方向にマトリクス状に配置された表示領域(画素部)を備えている。
【0014】
[1.全体構成]
本実施の形態における表示装置1の構成について、図1を基に説明する。図1は、本実施の形態に係る表示装置1の一部切り欠き斜視図である。
【0015】
図1に示すように、表示装置1は、有機EL素子(有機発光素子)10と、アクティブマトリクス基板20とを備え、複数の画素30がマトリクス状に配置されているアクティブマトリクス表示装置である。
【0016】
有機EL素子10は、アノードを含むAM(アノードメタル)層111と、発光層を含む有機EL層112と、カソードを含む透明電極層113とを備える、発光素子である。AM層111、有機EL層112及び透明電極層113は、アクティブマトリクス基板20上にこの順に積層されている。
【0017】
なお、本実施の形態では、表示装置1の光出射側を上として説明するが、実際の使用態様においては、表示装置1の光出射側が上とはならない場合もある。このため、実際の使用態様においては、表示装置1の光出射側は上には限定されない。
【0018】
アクティブマトリクス基板20は、画素の行方向に延設された複数のゲート配線GLと、画素30の列方向に延設された複数のソース配線SL(データ配線)と、画素30の列方向に延設された複数の電源配線PLとを備える基板であり、例えば表示装置用薄膜半導体アレイ装置である。複数のソース配線SLと複数のゲート配線GLとは直交するように構成されている。なお、複数の電源配線PLはさらに、画素30の行方向に延設されていてもかまわない。
【0019】
各画素30は、直交するゲート配線GLとソース配線SLとによって区画されている。各画素30は、当該画素30に対応する有機EL素子10を駆動する画素回路を含む。本実施の形態において、各画素30は、RGBの3原色のいずれかに対応するサブ画素であって、青色(B)に対応する画素30、赤色(R)に対応する画素30及び緑色(G)に対応する画素30の3つの画素30で、一画素30Gが構成されている。なお、同じ色の画素30は、列方向に隣接して配置される。
【0020】
複数のゲート配線GLの各々は、同一行の複数の画素30で構成される画素行毎に設けられている。各ゲート配線GLに対応する画素行に属する全ての画素30は、当該ゲート配線GLによって制御回路(走査線駆動回路)に接続される。
【0021】
複数のソース配線SLの各々は、同一列の複数の画素30で構成される画素列毎に設けられている。各ソース配線SLに対応する画素列に属する全ての画素30は、当該ソース配線SLによって制御回路(信号線駆動回路)に接続される。
【0022】
このように、本実施の形態に係る表示装置1は、画素30毎に表示制御を行うアクティブマトリクス方式が採用されている。
【0023】
[2.画素の回路構成]
次に、各画素30の回路構成について説明する。図2は、本実施の形態に係る画素30の回路構成を示す回路図である。具体的には、同図には、行方向に隣り合って配置される2つの画素30が示されている。
【0024】
図2に示すように、表示装置1における画素30は、駆動トランジスタTdと、トランジスタTws及びTazと、容量素子CSと、有機EL素子10とを備える。また、画素30は、ゲート配線GL、ソース配線SL及び電源配線PLに接続されている。
【0025】
駆動トランジスタTdは、容量素子CSに保持された電圧に応じた画素電流を有機EL素子10に供給することにより、有機EL素子10を発光させる、駆動素子である。
【0026】
トランジスタTwsは、ソース配線SLによって供給されるデータ電圧Vdataを容量素子CSに書き込むためのスイッチングトランジスタである。具体的には、トランジスタTwsは、ゲート配線GLに供給されるWS信号にしたがって、ソース配線SLと容量素子CSの第1電極との導通及び非導通を切り換える。
【0027】
トランジスタTazは、容量素子CSの電圧を初期化(オートゼロ)させるためのスイッチングトランジスタである。具体的には、トランジスタTazは、ゲート配線GLに供給されるAZ信号にしたがって、初期化電圧VINIが供給される電源配線PLと容量素子CSの第2電極との導通及び非導通を切り換える。
【0028】
本実施の形態では、駆動トランジスタTdと、トランジスタTws及びTazとは、それぞれ、nチャネル型のTFTによって構成される。
【0029】
容量素子CSは、ソース配線SLによって供給されるデータ(ここではデータ電圧Vdata)に対応する電圧を保持する。本実施の形態では、容量素子CSは、駆動トランジスタTdの閾値電圧Vthを保持し、さらに、ソース配線SLによって供給されるデータ電圧Vdataによって、駆動トランジスタTdの閾値電圧Vthが補償された電圧Vdata+Vthを保持する。具体的には、容量素子CSは、第一電極が駆動トランジスタTdのゲートに接続され、第二電極が駆動トランジスタTdのソースに接続されている。
【0030】
有機EL素子10は、駆動トランジスタTdによって供給される画素電流に応じて発光する、発光素子である。有機EL素子10は、AM層111によってアノード(陽極)が構成され、透明電極層113によってカソード(陰極)が構成されている。
【0031】
ゲート配線GLは、複数の画素30にWS信号及びAZ信号等のタイミング信号(ゲート電圧)を供給し、本実施の形態では、同一の画素行に含まれる各画素30に当該タイミング信号を供給する。
【0032】
ソース配線SLは、複数の画素30にデータを供給するデータ配線であり、本実施の形態では、同一の画素列に含まれる各画素30に、階調に対応するデータ電圧Vdataを供給する。
【0033】
電源配線PLは、複数の画素30に電力を供給し、本実施の形態では、同一の画素列に含まれる各画素30に、電源電圧VCCまたは初期化電圧VINIを供給する。つまり、電源配線PLは、有機EL素子10に電流を供給する第一電源配線(すなわち、電源電圧VCCを供給する電源配線)と、容量素子CSの電圧を初期化する初期化電圧VCCを供給する第二電源配線とを含む。
【0034】
このように構成された画素30では、AZ信号によってトランジスタTazがオン状態からオフ状態となることにより、容量素子CSが駆動トランジスタTdの閾値電圧Vthを検出して保持する。その後、WS信号によってトランジスタTwsがオン状態となってデータ電圧Vdataが供給されることにより、容量素子CSに閾値電圧Vthが補償された電圧Vdata+Vthが保持される。これにより、駆動トランジスタTdが当該駆動トランジスタTdの閾値電圧Vthに因らないデータ電圧Vdataに応じた画素電流を有機EL素子10に供給する。よって、有機EL素子10は、データ電圧Vdataの階調に応じた輝度で発光することができる。
【0035】
ここで、複数の電源配線PLのそれぞれは、隣り合って配置される2つの画素列で共通化されている。具体的には、電源電圧VCCを供給する電源配線PLと初期化電圧VINIを供給する電源配線PLとは画素列ごとに交互に配置され、それぞれの電源配線PLが共通化されている。
【0036】
つまり、複数の画素30のうち、電源配線PLが延設された第一方向(本実施の形態では画素列方向)と交差する第二方向(本実施の形態では画素30の行方向)に隣り合う2つの画素は、電源配線PLを共有する。以降、便宜上、電源配線PLを共有する2つの画素30のうち、一方を画素30a、他方を画素30bとして説明する場合がある。
【0037】
[3.画素の配線の構成]
次に、本実施の形態に係る表示装置1における画素30の配線の構成について、図3図4Bを用いて説明する。
【0038】
図3は、本実施の形態に係る表示装置1における画素30の配線レイアウトを示す上面図であり、光出射側から見たときの構成を示している。具体的には、同図は、後述する図4A及び図4Bに示す、下部配線層103、チャネル半導体層101、上部配線層105及びAM層111の上面図である。なお、同図において、AM層111については、外形のみを示し内部を透過して示している。
【0039】
図3に示すように、電源電圧VCCを供給する電源配線PLと初期化電圧VINIを供給する電源配線PLとは、画素30の行方向に沿って、画素30毎に交互に配置されている。具体的には、これら電源配線PLは、当該行方向に沿って、等ピッチで配置されている。
【0040】
また、複数のソース配線SLは、電源配線PLと同様に、上記行方向に沿って等ピッチで配置されている。
【0041】
また、複数の画素30のレイアウトは、行方向に沿って、二画素30毎に繰り返されている。具体的には複数の画素30のレイアウトは、画素30a及び画素30bからなる組のレイアウトが、行方向に沿って繰り返されている。
【0042】
また、電源配線PLを共有する2つの画素30a及び画素30bにおいて、駆動トランジスタTdを含む回路素子は、当該電源配線PLについて線対称の位置に配置されている。具体的には、画素30aと画素30bとでは、駆動トランジスタTdと、トランジスタTws及びTazと、容量素子CSとが、それぞれ、電源配線PLについて線対称の位置に配置されている。つまり、複数の画素30は、次の点を除いて、電源配線PLについて概ね線対称な画素レイアウト(対称画素レイアウト)となっている。
【0043】
すなわち、複数のソース配線SLは、電源配線PLについて線対称とは異なる位置に配置されている。このため、画素30aと画素30bとでは、ソース配線SLに関する事項が対称とは異なる画素レイアウトとなる。
【0044】
具体的には、図3に示すように、ソース配線SLは、画素30a及び画素30bのいずれについても左側に配置されている。このため、トランジスタTwsとソース配線SLとを接続する配線は、画素30a及び画素30bのいずれにおいてもトランジスタTwsから左側へ向かって延設されることになる。よって、当該配線のレイアウト等については、画素30aと画素30bとで電源配線PLに対して線対称とはならない。
【0045】
以下、画素30の配線の構成について、さらに図4A及び図4Bを用いて、詳細に説明する。
【0046】
図4A及び図4Bは、実施の形態に係る画素30の構成を示す断面図である。具体的には、図4A図3のIVA−IVA線断面図であり、図4B図3のIVB−IVB線断面図である。なお、これらの断面図では、簡明のため、構成要素の幅を一部縮小している場合がある。
【0047】
これらの図に示すように、表示装置1はトップエミッション型の表示装置であり、アクティブマトリクス基板20と有機EL素子10とが、この順で下から積層されている。
【0048】
具体的には、これらの図に示すように、本実施の形態に係る表示装置1は、基板100と、基板100側から順に積層された、チャネル半導体層101、ゲート絶縁層102、下部配線層103、パッシベーション層104、上部配線層105、平坦化層106、AM層111、有機EL層112、透明電極層113、封止材料層114及びバンク115からなる積層構造を備える。なお、表示装置1は、さらに、当該積層構造に貼り合わされた対向基板、及び、封止材料層114を保護する保護膜等を備えるが、これらについては図示を省略する。
【0049】
このように構成された表示装置1において、基板100と、チャネル半導体層101と、ゲート絶縁層102と、下部配線層103と、パッシベーション層104と、上部配線層105とで、アクティブマトリクス基板20が構成される。また、AM層111と、有機EL層112と、透明電極層113とで、有機EL素子10が構成される。
【0050】
基板100は、例えばガラス基板である。なお、基板100としては、樹脂からなるフレキシブル基板を用いることもできる。
【0051】
チャネル半導体層101は、各トランジスタ(駆動トランジスタTdならびにトランジスタTws及びTaz)のチャネルを含む層である。チャネルは、例えばシリコン半導体膜や酸化物半導体膜等の半導体膜をパターニングすることによって島状に形成されている。
【0052】
ゲート絶縁層102は、各トランジスタのゲート絶縁膜であり、チャネル半導体層101を覆うように表示領域全体に形成される。
【0053】
下部配線層103は、ゲート配線GL、及び、各トランジスタのゲート電極(いわゆるGM(ゲートメタル))等を構成する配線層である。ゲート配線GLとゲート電極とは、同一の金属膜をパターニングすることによって所定形状に形成されている。
【0054】
パッシベーション層104は、下部配線層103と上部配線層105とを絶縁するための層間絶縁層である。
【0055】
上部配線層105は、電源配線PL及びソース配線SL、ならびに、各トランジスタのソース電極/ドレイン電極(いわゆるSD(ソースドレイン)メタル)等を構成する配線層である。電源配線PL及びソース配線SL、ならびに、各トランジスタのソース電極/ドレイン電極は、同一の金属膜をパターニングすることによって所定形状に形成されている。
【0056】
平坦化層(層間絶縁層)106は、有機EL素子10の平坦性等を確保するために、アクティブマトリクス基板20と有機EL素子10との間に形成される。平坦化層106の材料としては、アクリル系材料等の粘性が低くて柔らかい材料が用いられる。
【0057】
AM層111は、有機EL素子10のアノードを構成する金属電極層である。AM層111は、例えば光反射性を有する反射電極層であり、反射率の高い金属を用いて構成されている。AM層111としては、例えばAl、Ag、またはそれらの合金によって形成することができる。
【0058】
有機EL層112は、発光部であって、正孔輸送層、発光層及び電子輸送層等を積層して構成されている。有機EL層112は、バンク115によって囲繞されており、本実施の形態では、バンク115によって画素30毎に分離して形成されている。
【0059】
透明電極層113は、有機EL素子10のカソードを構成する層である。透明電極層113は、インジウム錫酸化物(ITO:Indium Tin Oxide)又はインジウム亜鉛酸化物(IZO:Indium Zinc Oxide)等からなる透明金属酸化物を用いることができる。本実施の形態において、透明電極層113は、全画素30の有機EL素子10のカソードとして共通に設けられた共通電極である。
【0060】
封止材料層114は、絶縁材料からなる絶縁層であって、有機EL素子10への水分や酸素の浸入を防ぐための保護層である。
【0061】
バンク(隔壁)115は、有機EL層112をサブ画素ごとに分離して区画するための開口部を有し、AM層111及び有機EL層112はバンク115の開口部内に形成されている。
【0062】
本実施の形態では、バンク115は、複数の画素30(サブ画素)を画素30毎に分離して区画するピクセルバンクである。つまり、バンク115は、画素30の列方向に延びる凸部と画素30の行方向に延びる凸部とが互いに交差するように形成されている。そして、この凸部で囲まれる部分である開口部に有機EL層112が形成されている。なお、バンク115は、ラインバンクであってもかまわない。
【0063】
以上のように、複数の画素30の各々は、アクティブマトリクス基板20に設けられた駆動トランジスタTdと、駆動トランジスタTdによって発光し、かつ、アクティブマトリクス基板20の上方に設けられたAM層111、及び、当該AM層111の上方に設けられた透明電極層113を含む有機EL素子10とを有する。このように構成された複数の画素30が配置される表示領域は、以下のような特徴的な構成を有する。
【0064】
すなわち、ソース配線SLとAM層111とは、アクティブマトリクス基板20の平面視において重ならないように配置されている。具体的には、ソース配線SLは、当該平面視において、画素30aのAM層111と画素30bのAM層111との間に配置されている。つまり、ソース配線SLは、隣り合って配置される画素列のAM層111の間に、画素列の延設方向に沿って配置されている。言い換えると、図4Aに示すように、ソース配線SLの外形によって規定されるSL領域とAM層111の外形によって規定されるAM領域とは、重複しないことになる。
【0065】
なお、ソース配線SLとAM層111とは、上記平面視において、完全に重ならないように配置されることが好ましいが、少なくとも一部が重なって配置されてもかまわない。つまり、重ならないように配置されるとは、完全に重ならないことだけでなく、少なくとも一部が重ならないことも含まれる。
【0066】
具体的には、ソース配線SLは、バンク115の下方に配置され、本実施の形態では全体がバンク115の下方に配置される。なお、ソース配線SLは、一部のみがバンク115の下方に配置されていてもかまわない。
【0067】
また、電源配線PLは、上記平面視において、AM層111に重なるように配置される。具体的には、電源配線PLは、上記平面視においてソース配線SLに隣り合って配置される。このため、ソース配線SLがバンク115の下方に配置されることにより、電源配線PLがAM層111に重なるように配置される。
【0068】
[4.効果等]
このように配置された複数の画素30を備える表示装置1は、電源配線SLについて完全に線対称に配置された複数の画素を備える表示装置に比べて、表示品位を改善することが可能となる。このことの理解を容易にするために、参考として、比較例に係る表示装置の構成を説明する。
【0069】
図5は、比較例に係る表示装置の画素930の回路構成を示す図である。図6は、比較例に係る表示装置の画素930の配線レイアウトを示す上面図である。
【0070】
これらの図に示す画素930は、実施の形態に係る画素30に比べて、回路構成の接続関係は同じであるものの、配線レイアウトが異なる。具体的には、比較例に係る複数の画素930は、行方向に隣り合って配置される画素930aと画素930bとが完全に線対称な画素レイアウトとなっている。
【0071】
つまり、ソース配線SLは、画素列ごとに左側と右側とで交互に配置され、具体的には、画素930aの左側に配置され、画素930bの右側に配置される。
【0072】
このように構成された比較例に係る表示装置では、図6に示すように、平面視において、ソース配線SLとAM層111とが重なって配置される。このため、重なり部分(オーバーラップ部)において寄生容量が発生してしまい、ソース配線SLの電圧変動が当該寄生容量を介してAM層111に伝達されてAM層111の電圧変動を招く、いわゆるクロストークが発生する場合がある。AM層111はコンタクトを介して画素930内の画素回路のノードに接続されているため、上記クロストークの発生は当該ノードの電圧変動を招く。
【0073】
例えば、画素930に示す回路構成の場合、AM層111の電圧変動が容量素子CSに保持された電圧を変動させるため、有機EL素子がデータ電圧Vdataに応じた輝度で発光しなくなり、表示品位が劣化する。
【0074】
特に、ソース配線SLは、同一列の複数の画素930にデータ電圧Vdataを供給するために、これら複数の画素930それぞれと接続されている。したがって、比較例の構成では、上記クロストークがソース配線SLの延設方向(列方向)に沿って発生することになり、表示品位の劣化を招く大きな要因となり得る。
【0075】
これに対して、本実施の形態に係るアクティブマトリクス表示装置(本実施の形態では表示装置1)によれば、データ配線(本実施の形態ではソース配線SL)と金属電極層(本実施の形態ではAM層111)とは、基板(本実施の形態ではアクティブマトリクス基板20)の平面視において重ならないように配置される。また、電源配線PLが延設された第一方向(本実施の形態では列方向)と交差する第二方向(本実施の形態では行方向)に隣り合う2つの画素30a及び30bは、電源配線PLを共有する。
【0076】
このように、データ配線と金属配線とが重ならないように配置されることにより、データ配線と金属配線と間の寄生容量の発生を抑制することができる。これにより、データ配線の電圧変動が画素30内のノードに伝達されにくくなり、表示品位を改善することができる。特に、本実施の形態によれば、表示品位の劣化を招く大きな要因となり得るデータ配線の延設方向に沿うクロストークを抑制することができるため、表示品位をさらに改善することができる。
【0077】
さらに、2つの画素30a及び画素30bが電源配線PLを共有することにより、複数の画素30が配置される表示領域内での電源配線PLの本数を削減することができる。また、電源配線PLの本数の削減によって空いたスペースによって、電源配線PLの配線幅の幅広化または容量素子の電極の大面積化を図ることが可能となる。このため、画素30の回路特性を向上させて、表示品位をさらに改善することができる。
【0078】
また、本実施の形態によれば、電源配線PLは、発光素子(本実施の形態では有機EL素子10)に電流を供給する第一電源配線(本実施の形態では、電源電圧VCCを供給する電源配線PL)と、容量素子CSの電圧を初期化する電圧を供給する第二電源配線(本実施の形態では、初期化電圧VINIを供給する電源配線PL)とを含む。
【0079】
つまり、第一電源配線及び第二電源配線のそれぞれは、2つの画素30で共有される。これにより、第一電源配線及び第二電源配線の一方の電源配線PLのみが共有される場合に比べて、表示領域内での電源配線PLの本数をさらに削減することができる。よって、表示品位をさらに改善することができる。
【0080】
なお、第一電源配線と第二電源配線とは、いずれか一方のみが2つの画素30で共有さていてもよい。例えば、電源配線PLでの電圧降下量を抑制する観点から、電流供給量の大きい第一電源配線は共有されず、電流供給量の小さい第二電源配線は共有されてもかまわない。
【0081】
また、本実施の形態によれば、第一電源配線と第二電源配線とは、第二方向に沿って、画素30毎に交互に配置される。つまり、第二方向において、隣り合う画素30の間には、第一電源配線と第二電源配線のうち1つの電源配線PLのみが配置される。これにより、表示領域内での配線のレイアウト効率の向上を図ることができる。
【0082】
なお、第一電源配線及び第二電源配線の配置順序は、途中で変わってもかまわない。例えば、第二方向に沿って、第一電源配線及び第二電源配線の順に配置され、次いで第二電源配線及び第一電源配線の順に配置されてもかまわない。
【0083】
また、本実施の形態によれば、複数の画素30のレイアウトは、第二方向に沿って、二画素ごとに繰り返される。これにより、例えば、表示装置1の製造工程において設計工数を削減することができる。
【0084】
なお、複数の画素30のレイアウトの繰り返し間隔は、二画素に限らず、例えば四画素であってもかまわない。
【0085】
また、本実施の形態によれば、電源配線PLを共有する2つの画素30a及び画素30bにおいて、駆動素子を含む回路素子は、当該電源配線PLについて線対称の位置に配置される。これにより、例えば、回路素子のレイアウトに要する設計工数を削減することができる。
【0086】
なお、画素30aと画素30bとは、回路素子が電源配線PLについて線対称の位置と異なる位置に配置されてもかまわない。これにより、画素30a及び画素30bは、レイアウト自由度が向上するため、例えば画素回路に要求される回路特性に好適なレイアウトにすることができる。
【0087】
また、本実施の形態によれば、電源配線PLは、基板の平面視において金属電極層に重なるように配置される。これにより、金属電極層の面積を大きく確保することができるため、表示領域の開口率を向上することができる。
【0088】
なお、電源配線PLは、当該平面視において金属電極層と重ならないように配置されてもよく、例えば、当該平面視においてバンク115と重なるように配置されてもかまわない。
【0089】
また、本実施の形態によれば、データ配線が隔壁(本実施の形態ではバンク115)の下方に配置される。これにより、データ配線と金属電極層とが重ならないようにしつつ、表示領域の開口率を向上することができる。
【0090】
なお、データ配線は、隔壁の下方とは異なる位置に配置されてもよく、例えば、上記の平面視において隔壁と金属電極層との間に配置されてもかまわない。
【0091】
(変形例)
以上、本発明に係るアクティブマトリクス表示装置について、実施の形態に基づいて説明したが、本発明は上記の実施の形態に限定されるものではない。上述した実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係るアクティブマトリクス表示装置を内蔵した各種機器も本発明に含まれる。
【0092】
例えば、上記説明では、画素30は、発光素子(上記説明では有機EL素子10)を駆動する画素回路として、3つのトランジスタ(駆動トランジスタTdならびにトランジスタTws及びTaz)と1つの容量素子CSとを有する、いわゆる3Tr1Cの構成について説明した。しかし、画素回路の構成は、これに限らず、例えば、駆動トランジスタTdとトランジスタTwsと容量素子CSとを有する、いわゆる2Tr1Cの構成であってもかまわない。つまり、電源配線PLは、初期化電圧VINIを供給する電源配線PLを含まず、電源電圧VCCを供給する電源配線PLのみを含んでもかまわない。
【0093】
また、上記説明では、第二電源配線は、容量素子CSの電圧を初期化する初期化電圧VINIを、トランジスタTazを介して容量素子CSの第2電極へ供給するとした。しかし、第二電源配線は、容量素子CSの電圧を初期化する初期化電圧を、トランジスタ等を介して容量素子CSの第2電極へ供給してもかまわない。なお、この構成の場合の初期化電圧は、上記説明における初期化電圧VINIと異なっていてもかまわない。
【0094】
また、各トランジスタ(駆動トランジスタTdならびにトランジスタTws及びTaz)はnチャネル型のTFTとしたが、pチャネル型のTFTであってもかまわない。また、複数のトランジスタのうちの一部のトランジスタがnチャネル型のTFTであって、他のトランジスタがpチャネル型のTFTであってもかまわない。
【0095】
また、各トランジスタはトップゲート型のTFTに限らず、ボトムゲート型のTFTであってもかまわない。さらには、各トランジスタは、TFTに限らず、同様の機能を実現することができる例えばバイポーラトランジスタであってもかまわない。
【0096】
また、発光素子は、電流によって発光する有機EL素子に限らず、例えば、電圧によって発光する無機化合物を用いた無機EL素子であってもかまわない。また、発光素子は、カソードが金属電極層によって構成され、アノードが透明電極層によって構成されてもかまわない。
【0097】
また、例えば、本発明に係るアクティブマトリクス表示装置は、図7に示すような薄型ディスプレイ装置として実現される。図7は、薄型ディスプレイ装置の外観図である。このような薄型ディスプレイ装置は、高い表示品位で映像等を表示することができる。
【産業上の利用可能性】
【0098】
本発明に係るアクティブマトリクス表示装置は、高い表示品位が要求されるディスプレイ装置等に有用である。
【符号の説明】
【0099】
1 表示装置
10 有機EL素子
20 アクティブマトリクス基板
30、30a、30b、930、930a、930b 画素
100 基板
101 チャネル半導体層
102 ゲート絶縁層
103 下部配線層
104 パッシベーション層
105 上部配線層
106 平坦化層
111 AM層
112 有機EL層
113、 透明電極層
114 封止材料層
115 バンク
CS 容量素子
GL ゲート配線
SL ソース配線
PL 電源配線
Td 駆動トランジスタ
Taz、Tws トランジスタ
図1
図2
図3
図4A
図4B
図5
図6
図7