【図1】本発明の実施の形態１に係るショットキーバリアダイオードを示す断面図である。

【図2】（Ａ）〜（Ｄ）は、図１に示すショットキーバリアダイオードの製造方法を説明するための図である。

【図3】（Ａ）〜（Ｄ）は、図２に続くショットキーバリアダイオードの製造方法を説明するための図である。

【図4】（Ａ）はボッシュプロセスによるエッチングにより形成されたトレンチを示す図であり、（Ｂ）は（Ａ）の絶縁膜とシリコン基板との界面部分を拡大した図である。

【図5】ショットキーバリアダイオードの構成と非導通状態の電界分布とを模式的に示す図であり、（Ａ）は非トレンチ構造のショットキーバリアダイオードの図、（Ｂ）は従来のトレンチ構造のショットキーバリアダイオードの図、（Ｃ）は本発明の実施１に係るトレンチ構造のショットキーバリアダイオードの図である。

【図6】本発明の実施の形態２に係るＰＩＮダイオードを示す断面図である。

【図7】（Ａ）〜（Ｄ）は、図６に示すＰＩＮダイオードの製造方法を説明するための図である。

【図8】（Ａ）〜（Ｄ）は、図７に続くＰＩＮダイオードの製造方法を説明するための図である。

【図9】ＰＩＮダイオードのシミュレーションモデルを説明するための断面図である。

【図10】発明品と比較品との順方向電圧に対する逆回復損失を示すグラフである。

【図11】発明品と比較品との順方向電圧に対するチップ面積を示すグラフである。

【図12】スイッチング時の電圧および電流の波形を示す図であり、（Ａ）は比較品Ａの波形を示す図、（Ｂ）は比較品Ｂの波形を示す図、（Ｃ）は発明品の波形を示す図である。

【図13】比較品Ａ、比較品Ｂおよび発明品の逆回復後の時間経過に伴う正孔の拡散度合いを説明するための図である。

【図14】発明品における絶縁膜の凹凸面の高さの差と、凸部の繰り返し間隔とによる比率と、ノイズ電圧の最大値との関係を示すグラフである。

【図15】発明品における絶縁膜の高さの差とノイズ電圧の最大値との関係を示すグラフである。

【図16】図６に示す実施の形態２に係るＰＩＮダイオードの第１変形例を示す断面図である。

【図17】図６に示す実施の形態２に係るＰＩＮダイオードの第２変形例を示す断面図である。

【図18】本発明の実施の形態３に係るＩＧＢＴを示す断面図である。

【図19】本発明の実施の形態４に係るパワーＭＯＳＦＥＴを示す断面図である。

【図20】（Ａ）は溝状のトレンチを示す図、（Ｂ）はドット状のトレンチを示す図である。

【図21】図１に示すショットキーバリアダイオードの変形例の断面図である。