特開 2017-220512 トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-220512(P2017-220512A)

(43)【公開日】2017年12月14日

(54)【発明の名称】トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20171117BHJP

   H01L 29/78 20060101ALI20171117BHJP

【ＦＩ】

   H01L29/78 301B

   H01L29/78 301X

   H01L29/78 301W

   H01L29/78 301Y

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

【全頁数】22

(21)【出願番号】特願2016-112611(P2016-112611)

(22)【出願日】2016年6月6日

(71)【出願人】

【識別番号】301023238

【氏名又は名称】国立研究開発法人物質・材料研究機構

(72)【発明者】

【氏名】劉 江偉

(72)【発明者】

【氏名】小出 康夫

(72)【発明者】

【氏名】大里 啓孝

(72)【発明者】

【氏名】王 煕

(72)【発明者】

【氏名】リャオ メイヨン

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA40

5F140AB04

5F140BA04

5F140BA16

5F140BA20

5F140BB05

5F140BD11

5F140BE03

5F140BE09

5F140BF01

5F140BF05

5F140BG30

5F140BJ11

5F140CE02

(57)【要約】

【課題】ゲートにＨ−ダイヤモンドのフィン構造を使用したトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴを実現する。
【解決手段】ダイヤモンド基板にタングステンマスクを介してフィン構造をエッチングし、その上にＨ−ダイヤモンド層を形成することで、Ｈ−ダイヤモンドのフィンを作製した。このフィンの上面並びに両側面にゲートを形成することで、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴを作製することができる。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

以下のステップ（Ａ）〜（Ｅ）を設けた、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造方法。
（Ａ）ダイヤモンド基板上にタングステン金属層を形成し、前記タングステン金属層をフォトレジストのマスクを介してエッチングすることにより、前記ダイヤモンド基板上にタングステン金属のマスクを形成する。
（Ｂ）前記タングステン金属のマスクを介して前記ダイヤモンド基板を選択的にエッチングし、次いで前記タングステン金属のマスクを除去することにより、ダイヤモンド基板上にフィンバターンを形成する。
（Ｃ）前記フィンパターンの上にＨ−ダイヤモンド層をエピタキシャル成長させる。
（Ｄ）前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの少なくとも一部が前記ダイヤモンド基板上に残ったメサ構造を形成するため、前記Ｈ−ダイヤモンド層を選択的にエッチングする。
（Ｅ）前記メサ構造を形成した前記ダイヤモンド基板表面にゲート絶縁体層及びゲート電極用導電体層を堆積させる。
（Ｆ）前記堆積したゲート絶縁体層及びゲート電極用導電体層を選択的にエッチングして前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの途中にゲートを形成するとともに、前記ゲートが形成される位置から見て前記フィンパターンの一方の側をソースとし、他方の側をドレインとする。

【請求項2】

前記ステップ（Ｅ）の前に、前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの前記一方の側及び他方の側に夫々電気的に接続するようにソース電極及びドレイン電極用の導電体を形成するステップを設けた、請求項１に記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造方法。

【請求項3】

前記フィンパターンは複数の互いに平行なフィンを有する、請求項１または２に記載のトリプルゲートＭＩＳＦＥＴの製造方法。

【請求項4】

少なくとも表面がＨ−ダイヤモンドであるフィンの側面及び上面にチャネルが形成されたトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。

【請求項5】

ダイヤモンド基板と、
前記ダイヤモンド基板上にメサ状に形成されたダイヤモンドからなるとともに、少なくとも表面はＨ−ダイヤモンドである単数または複数のフィンを有するフィンパターンと、
前記フィンの上面及び側面に絶縁体層を介して接続されたゲート電極と、
前記フィンの前記ゲート電極を介した第１の側及びそれと反対側である第２の側に夫々設けられたソース電極及びドレイン電極
とを設けた、
トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。

【請求項6】

前記Ｈ−ダイヤモンド層は前記ダイヤモンド基板の一体部分である一体構造物表面に形成されたエピタキシャル層である、請求項４または５に記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。

【請求項7】

前記フィンの側壁は前記ダイヤモンド基板表面に対して傾斜した角度を有する、請求項４から６の何れかに記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。

【請求項8】

前記フィンが複数本設けられ、
隣接する前記フィンの対向する側壁はＶ字状の溝を形成する、
請求項７に記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。

【請求項9】

前記フィンの側壁は前記ダイヤモンド基板表面に対して垂直である、請求項４から６の何れかに記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。

【請求項10】

ゲートとドレイン及びソースの少なくとも一方とが前記フィン上で間隔なしで隣接する、請求項４から９の何れかに記載のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びその製造方法に関する。

【背景技術】

【0002】

半導体ダイヤモンドは広いバンドギャップエネルギー（５．４５ｅＶ）、低い比誘電率（５．７）、高い絶縁破壊電界強度（１０ＭＶ ｃｍ^−１）、高いキャリア飽和速度（電子及び正孔についてそれぞれ１．５〜２．７×１０^７ｃｍ ｓ^−１及び０．８５〜１．２×１０^７ｃｍ ｓ^−１）（非特許文献１，２）、高い熱伝導率（２２Ｗ ｃｍ^−１ Ｋ^−１）及び高いキャリア移動度（電子及び正孔についてそれぞれ４５００ｃｍ^２Ｖ^−１ ｓ^−１及び３８００ｃｍ^２ Ｖ^−１ｓ^−１）（非特許文献３）といった、いくつかの際立った物理的特性を有している。ダイヤモンド及び他の半導体の性能指数（非特許文献４）から、ダイヤモンドに基づいた電子デバイスは最も大きな電力−周波数積、最も高い熱限界、及び高周波における最小の電力損失を示す。従って、ダイヤモンドは次世代の大電力、高周波、高温低電力損失及び省エネルギーの電子デバイスを作成するのに最適な材料であると考えられる（非特許文献５）。

【0003】

ダイヤモンドドーパントの活性化エネルギーは室温の熱エネルギーよりも大幅に高いので、多くのダイヤモンド電子デバイスは水素化ダイヤモンド（Ｈ−ダイヤモンド）チャネル層上に作製されてきた（非特許文献６〜１１）。Ｈ−ダイヤモンドはその表面上にホールを１０^１２〜１０^１３ｃｍ^−２のシートホール密度（ｐ_{ｓｈｅｅｔ}）で蓄積することができる。注目すべきことに、Ｈ−ダイヤモンドをＮＯ_２雰囲気に曝したり（非特許文献１２）、あるいは酸素終端ダイヤモンドをＮＨ_３とＨ_２との混合雰囲気中でアニールする（非特許文献１３）ことによって、Ｈ−ダイヤモンドのｐ_{ｓｈｅｅｔ}は１０^１４ｃｍ^−２にまで到達することができる。

【0004】

最近、Ｈ−ダイヤモンドを使った金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）が大いに開発されるようになってきた。ＮＯ_２処理Ｈ−ダイヤモンド上で作製されたＭＩＳＦＥＴ（非特許文献１４）のドレイン−ソース最大電流（Ｉ_{ＤＳ，ｍａｘ}）は−１．３５Ａ ｍｍ^−１もの大きな値となった。そのカットオフ周波数はほぼ１０．０Ｖの広いゲート−ソース電圧（Ｖ_ＧＳ）範囲で１０ＧＨｚを上回った。これに加えて、Ｈ−ダイヤモンドに基づいたＭＩＳＦＥＴの動作は、高温（４００℃）及び高電圧（５００Ｖ）において、ＳｉＣあるいはＧａＮに基づいたＭＩＳＦＥＴのそれに匹敵するものであった（非特許文献１５）。

【0005】

Ｈ−ダイヤモンドに基づいたＭＩＳＦＥＴは優れた電気的特性を示すが、価格が高いこと及び大面積の単結晶ダイヤモンドウエハーがないことが、その広範な実用的応用の妨げとなっている。高圧高温（ＨＰＨＴ）技術によって成長させたダイヤモンド基板よりも高成長速度かつ低価格のマイクロ波プラズマ化学気相成長（ＭＰＣＶＤ）技術によって成長させたダイヤモンド基板が商業的に入手可能になった（非特許文献１６〜１８）。従って、ＭＰＣＶＤ基板を使用すれば、おそらくは、ダイヤモンド電子デバイスを比較的低コストで作製できるであろう。

【0006】

その一方で、大面積の単結晶ダイヤモンドウエハーが存在しないことで、ダイヤモンド電子デバイスの小型化が促される。本願発明者の以前の研究（非特許文献１９，２０）では、ソース／ドレインとゲートコンタクトとの間の隙間（Ｉ_{Ｓ／Ｄ−Ｇ}）をなくすことによって小型化されたＨ−ダイヤモンドＭＩＳＦＥＴを作製した。Ｉ_{Ｓ／Ｄ−Ｇ}のないＨ−ダイヤモンドＭＩＳＦＥＴのオン抵抗（Ｒ_ＯＮ）はＩ_{Ｓ／Ｄ−Ｇ}のあるＭＩＳＦＥＴよりも非常に低いものであった。その電流出力及び外因（extrinsic）相互コンダクタンス（ｇ_ｍ）も大きく改善された。他に、Ｈ−ダイヤモンドＭＩＳＦＥＴ（以下、特に混同を生じない限り、単に「ＭＩＳＦＥＴ」と略称することがある）についてゲート長（Ｌ_Ｇ）の小型化に注力した研究も報告されている。今までに、Ｈ−ダイヤモンドＭＩＳＦＥＴのＬ_Ｇはほぼ１００ｎｍまで小型化されている（非特許文献２１）。Ｈ−ダイヤモンド金属−半導体ＦＥＴについての最短Ｌ_Ｇはわずか５０ｎｍであった（非特許文献２２）。

【0007】

Ｈ−ダイヤモンドＭＩＳＦＥＴの小型化の進展に伴って、そのようなＭＩＳＦＥＴでの短チャネル効果（ＳＣＥ）を抑制することが主要な問題の一つとなる。プレーナ型のＳｉ、ＩｎＧａＡｓ、及びＧａＮに基づくＭＩＳＦＥＴについてのＳＣＥを抑えるために、トリプルゲート（triple-gate）ＭＩＳＦＥＴアーキテクチャが開発された（非特許文献２３〜３１）。ここで、「トリプルゲートＦＥＴ」とは、チャネルが形成される半導体を立体構造にして、その２つの側壁及び上面にチャネルを形成した構造のＦＥＴである。同じ領域（基板専有面積）で比べると、絶縁体と半導体との間の接触面の大きさは、トリプルゲートＭＩＳＦＥＴの方がプレーナ型の場合よりも大きいので、電流出力はトリプルゲートＭＩＳＦＥＴの方がはるかに大きくなると考えられる。従って、Ｈ−ダイヤモンド上でトリプルゲートＭＩＳＦＥＴを作成することができれば、Ｈ−ダイヤモンドデバイスの小型化に当たって、ＳＣＥをなくしまたより大きな電流出力を与えるための重要なステップとなるであろう。

【0008】

しかしながら、従来技術においてはＳｉ、ＧａＡｓ及びＧａＮ上でのトリプルゲートＭＩＳＦＥＴを作製することはできたが、ダイヤモンド上でこの構造を実現することはできなかった。それは、Ｓｉ、ＧａＡｓ、ＧａＮ上でのトリプルゲートを形成するために利用されているプロセスはダイヤモンド上にトリプルゲートを形成するために利用することができなかったためである。換言すれば、ダイヤモンドのフィンパターンの作製プロセスは特別なものであり、そのためダイヤモンド上でトリプルゲートＭＩＳＦＥＴを実現するための鍵となるゲート構造を作製できなかったためである。実際、これまでにプレーナ型及びＴ型Ｈ−ダイヤモンドＭＩＳＦＥＴは作製されたが、ダイヤモンドによるトリプルゲートＭＩＳＦＥＴについては作製に成功したという報告はこれまでなされていない。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の課題は上述した従来技術の問題を解消し、動作可能なトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴを与えることにある。

【課題を解決するための手段】

【0010】

本発明の一側面によれば、以下のステップ（Ａ）〜（Ｅ）を設けた、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造方法が与えられる。
（Ａ）ダイヤモンド基板上にタングステン金属層を形成し、前記タングステン金属層をフォトレジストのマスクを介してエッチングすることにより、前記ダイヤモンド基板上にタングステン金属のマスクを形成する。
（Ｂ）前記タングステン金属のマスクを介して前記ダイヤモンド基板を選択的にエッチングし、次いで前記タングステン金属のマスクを除去することにより、ダイヤモンド基板上にフィンバターンを形成する。
（Ｃ）前記フィンパターンの上にＨ−ダイヤモンド層をエピタキシャル成長させる。
（Ｄ）前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの少なくとも一部が前記ダイヤモンド基板上に残ったメサ構造を形成するため、前記Ｈ−ダイヤモンド層を選択的にエッチングする。
（Ｅ）前記メサ構造を形成した前記ダイヤモンド基板表面にゲート絶縁体層及びゲート電極用導電体層を堆積させる。
（Ｆ）前記堆積したゲート絶縁体層及びゲート電極用導電体層を選択的にエッチングして前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの途中にゲートを形成するとともに、前記ゲートが形成される位置から見て前記フィンパターンの一方の側をソースとし、他方の側をドレインとする。
ここで、前記ステップ（Ｅ）の前に、前記Ｈ−ダイヤモンド層を表面に有するフィンパターンの前記一方の側及び他方の側に夫々電気的に接続するようにソース電極及びドレイン電極用の導電体を形成するステップを設けてよい。
また、前記フィンパターンは複数の互いに平行なフィンを有してよい。
本発明の他の側面によれば、少なくとも表面がＨ−ダイヤモンドであるフィンの側面及び上面にチャネルが形成されたトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴが与えられる。
本発明の更に他の側面によれば、ダイヤモンド基板と、前記ダイヤモンド基板上にメサ状に形成されたダイヤモンドからなるとともに、少なくとも表面はＨ−ダイヤモンドである単数または複数のフィンを有するフィンパターンと、前記フィンの上面及び側面に絶縁体層を介して接続されたゲート電極と、前記フィンの前記ゲート電極を介した第１の側及びそれと反対側である第２の側に夫々設けられたソース電極及びドレイン電極
とを設けた、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴが与えられる。
ここで、前記Ｈ−ダイヤモンド層は前記ダイヤモンド基板の一体部分である一体構造物表面に形成されたエピタキシャル層であってよい。
また、前記フィンの側壁は前記ダイヤモンド基板表面に対して傾斜した角度を有してよい。
また、前記フィンが複数本設けられ、隣接する前記フィンの対向する側壁はＶ字状の溝を形成してよい。
あるいは、前記フィンの側壁は前記ダイヤモンド基板表面に対して垂直であってよい。
また、ゲートとドレイン及びソースの少なくとも一方とが前記フィン上で間隔なしで隣接してよい。

【発明の効果】

【0011】

本発明によれば、良好に動作するトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴを与えることができる。このトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴは同じサイズでＨ−ダイヤモンド上に作製したプレーナ型ＭＩＳＦＥＴに比べて高性能であり、かつ短チャネル効果を抑制することができる。

【図面の簡単な説明】

【0012】

【図1A】Ｈ−ダイヤモンドのフィンパターンの製造プロセスを概念的に示す図。

【図1B】Ｈ−ダイヤモンドのフィンパターン上でのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造プロセスを概念的に示す図。

【図1C】図１Ｂに示す製造プロセスで完成したトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの概念図。

【図1D】本発明の実施例１において作製された試料全体及びその中の２つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの上面写真。

【図2A】本発明の実施例１の製造過程におけるフィンパターンを形成したダイヤモンド基板のＳＥＭ像。

【図2B】本発明の実施例１の製造過程におけるフィンパターンを形成したダイヤモンド基板のＳＥＭ像。

【図2C】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。

【図2D】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。

【図2E】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。

【図2F】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。差し込み図はダイヤモンド基板のエッチング領域上に成長したＨ−ダイヤモンドエピタキシャル層のＳＡＤパターンである。

【図2G】本発明の実施例１のトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＴＥＭ像。

【図3A】本発明の実施例１のトリプルゲートＭＩＳＦＥＴの構造を示す概念図。

【図3B】比較例のプレーナ型ＭＩＳＦＥＴの構造を示す概念図。

【図3C】本発明の実施例１のＭＩＳＦＥＴのリーク電流Ｉ_ｌｅａｋのグラフ。ここで丸（○）はトリプルゲートＭＩＳＦＥＴのＩ_ｌｅａｋを、四角（□）はプレーナ型ＭＩＳＦＥＴのＩ_ｌｅａｋを示す。

【図3D】本発明の実施例１のトリプルゲートＭＩＳＦＥＴのＩ_ＤＳ−Ｖ_ＤＳ特性のグラフ。ここで、Ｖ_ＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。

【図3E】比較例のプレーナ型ＭＩＳＦＥＴのＩ_ＤＳ−Ｖ_ＤＳ特性のグラフ。ここで、Ｖ_ＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。

【図4A】本発明の実施例１のトリプルゲートＭＩＳＦＥＴ（上）及び比較例のプレーナ型ＭＩＳＦＥＴ（下）のｌｏｇ｜Ｉ_ＤＳ｜−Ｖ_ＧＳ特性を示すグラフ。

【図4B】本発明の実施例１のトリプルゲートＭＩＳＦＥＴ（上）及び比較例のプレーナ型ＭＩＳＦＥＴ（下）の−√（｜Ｉ_ＤＳ｜）−Ｖ_ＧＳ特性を示すグラフ。

【図4C】本発明の実施例１のトリプルゲートＭＩＳＦＥＴ（上）及び比較例のプレーナ型ＭＩＳＦＥＴ（下）のｇ_ｍ−Ｖ_ＧＳ特性を示すグラフ。

【図5A】本発明の実施例２である、ソース／ドレインとゲートとの間隔（Ｉ_{Ｓ／Ｄ−Ｇ}）が２．０μｍのトリプルゲートＭＩＳＦＥＴの断面構造を示す概念図。ここでゲート長（Ｌ_Ｇ）は５００ｎｍである。

【図5B】本発明の実施例２のトリプルゲートＭＩＳＦＥＴの上面写真。

【図5C】本発明の実施例２のトリプルゲートＭＩＳＦＥＴのＩ_ＤＳ−Ｖ_ＤＳ特性を示すグラフ。ここで、Ｖ_ＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。

【図6A】本発明の実施例３のトリプルゲートＭＩＳＦＥＴを作成するために第２のフィンパターンが形成されたダイヤモンド基板のＳＥＭ像。フィンの長さは７μｍであり、また各フィンの幅及びフィンの間隔はともに５００ｎｍである。

【図6B】第２のフィンパターンが形成されたダイヤモンド基板上に形成された本発明の実施例３のトリプルゲートＭＩＳＦＥＴのＴＥＭ像。Ｌ_Ｇ及びＩ_{Ｓ／Ｄ−Ｇ}は何れも５００ｎｍである。

【図6C】本発明の実施例３のトリプルゲートＭＩＳＦＥＴのＩ_ＤＳ−Ｖ_ＤＳ特性を示すグラフ。Ｖ_ＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。

【図7A】本発明の実施例４のＩ_{Ｓ／Ｄ−Ｇ}なしトリプルゲートＭＩＳＦＥＴの断面構造を示す概念図。このＭＩＳＦＥＴは頂部長及び底部長が夫々２．５μｍ及び５００ｎｍのＴ字型ゲートを有している。

【図7B】本発明の実施例４の２つのＩ_{Ｓ／Ｄ−Ｇ}なしトリプルゲートＭＩＳＦＥＴの上面写真。

【図7C】本発明の実施例４のＩ_{Ｓ／Ｄ−Ｇ}なしトリプルゲートＭＩＳＦＥＴのＩ_ＤＳ−Ｖ_ＤＳ特性を示すグラフ。Ｖ_ＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖステップで変化させた。

【発明を実施するための形態】

【0013】

ここで、本願発明者はダイヤモンド基板上にフィンパターンを使用したトリプルゲートＭＩＳＦＥＴを作製する新規な方法を見出し、それに基づいてＭＰＣＶＤ単結晶ダイヤモンド基板上のＨ−ダイヤモンドトリプルゲートＭＩＳＦＥＴを作製した。このＭＩＳＦＥＴの電気的な特性をプレーナ型のＭＩＳＦＥＴと比較した。トリプルゲートＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}は−２４２．０ｍＡ ｍｍ^−１であったが、この値はプレーナ型の−４５．２ｍＡ ｍｍ^−１よりもはるかに高いものであった。これに加えて、このトリプルゲートＭＩＳＦＥＴのオン／オフ比及びサブスレッショルドスイングは夫々１０^８よりも大きくまた１１０ｍＶ ｄｅｃ^−１もの低い値であった。

【0014】

以下、実施例に基づいて本発明を詳細に説明する。

【実施例】

【0015】

＜実施例１：フィンパターンＨ−ダイヤモンド上で作製したトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ＞
図１Ａはフィンパターンを形成したＨ−ダイヤモンドの製造プロセスを概念的に示す図、図１ＢはトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの製造プロセスを概念的に示す図、図１Ｃは完成したトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの概念図、また図１Ｄは作製された試料全体及びその中の２つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの上面写真である。ダイヤモンド（００１）基板上にフィンパターンを形成するため、先ず、原子スパッタシステムを使用してタングステン（Ｗ）金属をスパッタする（図１Ａのステップ１）。フォトレジスト（実施例ではポジ型フォトレジストＦＥＰ−１７１を使用）を基板上にコーティングし、電子ビーム（ＥＢ）リソグラフィーシステムを使用してフィンの型を生成する（図１Ａのステップ２）。誘導結合プラズマ反応性イオンエッチング（inductively coupled plasma reactive ion etching、ＩＣＰ−ＲＩＥ）システムを使用して、フォトレジストが存在していない領域のＷ金属及びダイヤモンド基板を夫々ドライエッチングする（図１Ａのステップ３、４；実施例では夫々ＳＦ_６及びＯ_２雰囲気を使用）。残されたＷ金属は再度ＳＦ_６雰囲気中で除去して、ダイヤモンド基板上にフィンパターンを形成する（図１Ａのステップ５）。次に、ＭＰＣＶＤ技術を使用してＨ−ダイヤモンドエピタキシャル層を基板上に成長させて、フィンパターンＨ−ダイヤモンドを形成する（図１Ａのステップ６）。

【0016】

フィンパターンＨ−ダイヤモンドを形成した後、トリプルゲートＭＩＳＦＥＴを作成する。このプロセスを図１Ｂに示す。先ず、フィンパターンＨ−ダイヤモンドをＯ_２雰囲気中で容量結合性プラズマＲＩＥ（ＣＣＰ−ＲＩＥ）システムを使用してエッチングし、メサ構造を形成する（図１Ｂのステップ１）。電子銃（Ｅ銃）蒸着システムを使用してパラジウム／チタン／金（Ｐｄ／Ｔｉ／Ａｕ）オーミックコンタクトをフィンパターンＨ−ダイヤモンド上に蒸着して、ソース／ドレイン電極を形成する（図１Ｂのステップ２）。なお、ここではＨ−ダイヤモンドへのオーミックコンタクトを形成するためにＰｄ／Ｔｉ／Ａｕという層構成を使用したが、もちろん他の通常使用される層構成（例えばＡｕ）とすることもできる。原子層堆積（ＡＬＤ）及び超高真空（ＵＨＶ）スパッタ技術を使用して、酸化アルミニウム（Ａｌ_２Ｏ_３）ゲート絶縁体及びアルミニウム（Ａｌ）ゲート電極を夫々デポジットする（図１Ｂのステップ３）。次に、これをＰＭＧＩ−ＳＦ６Ｓ／ＦＥＰ−１７１二層フォトレジスト等のフォトレジストで覆ってＥＢリソグラフィーシステムで露光し、ゲートの型を形成する。フォトレジストが存在していない領域のＡｌ及びＡｌ_２Ｏ_３を夫々混酸及び水酸化テトラメチルアンモニウム（tetramethylammonium hidroxide、ＴＭＡＨ）溶液によってウエットエッチングする。フォトレジストをＮ−メチルピロリドン（N-methylpyrrolidone、ＮＭＰ）溶液中でリフトオフすると、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴが得られる（図１Ｂのステップ４）。

【0017】

同じダイヤモンド基板上に、トリプルゲートＭＩＳＦＥＴと同時にプレーナ型ＭＩＳＦＥＴも同時に作製した。図１Ｄの上側の写真は、このようにして作製された試料全体の上面写真である。設計上のＭＩＳＦＥＴの総数は１２８であった。しかし、図中に示すように、作製プロセス中に３個のオーミックコンタクトが脱落した。図１Ｄの下側の写真は試料全体のうちの２つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの拡大写真である。これらのＭＩＳＦＥＴのＬ_Ｇ（図１Ｃを参照）、Ｉ_{Ｓ／Ｄ−Ｇ}及びゲート幅（Ｗ_Ｇ）（図１Ｃを参照）は夫々５００ｎｍ、５００ｎｍ及び１００．５μｍであった。なお、図１Ｄの下側の写真は、正確に表現すれば、ドレイン電極を共通接続した２つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの対を示しているが、表現の簡略化のため、このように接続されたＭＩＳＦＥＴの対を本願明細書では単に２つのＭＩＳＦＥＴと呼んでいることに注意されたい。

【0018】

＜表面及び界面の形態＞
図２Ａ及び図２Ｂはフィンパターンを形成したダイヤモンド基板の走査電子顕微鏡（ＳＥＭ）像を示し、図２Ｂの方が高倍率である。また、図２Ｃ〜図２ＧはトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴの透過電子顕微鏡（ＴＥＭ）像である。図２Ｆの差し込み図はダイヤモンド基板のエッチング領域状に成長したＨ−ダイヤモンドエピタキシャル層の制限視野解説（ＳＡＤ）パターンである。図２Ａ及び図２Ｂに示すＳＥＭ像から、ダイヤモンドフィンパターンの全幅は１００．５μｍであり、これはＭＩＳＦＥＴのＷ_Ｇと同じである。フィン長は７μｍである。各フィンの幅と２つのフィンの間隔は何れも５００ｎｍである。フィンの高さは３Ｄ測定レーザー顕微鏡により５００ｎｍであることを確認した。なお、図２Ａに示された一つのフィンパターン全体は図１Ｂのステップ１に概念的に図示されている単一のメサ構造で覆われ、最終的には一つのフィンパターン全体が一つのトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴに収容されてそのゲート構造を実現するために使用される。

【0019】

図２Ｃ中には、Ｈ−ダイヤモンドトリプルゲートＭＩＳＦＥＴのゲート、ソース及びドレインコンタクトが明確に示されている。ＭＰＣＶＤ技術を使用してＨ−ダイヤモンドエピタキシャル層を成長させた後では、フィンの長さ及び幅は夫々７．８μｍ及び６００ｎｍに増大した。また、図２Ｄから、２つのフィンの間隔及びフィンの高さは夫々４００ｎｍ及び３４０ｎｍに減少したことがわかる。図２ＥからＨ−ダイヤモンドエピタキシャル層の厚さが約５０ｎｍであることがわかり、図２Ｆからは２つのフィンの間の角度が６０°であることがわかる。このトリプルゲートＭＩＳＦＥＴの各フィンの２つの傾斜した活性面（チャネルとして機能するＨ−ダイヤモンド表面；フィンの上面に加えて、両側面もチャネルとして機能する）は

【0020】

【数1】

【0021】

側面である。トリプルゲートＭＩＳＦＥＴの等価Ｗ_Ｇは１３９．６μｍと計算できる。ＡＬＤ−Ａｌ_２Ｏ_３の厚さはほぼ２７．９ｎｍであって、エリプソメーターシステムを使用した測定の結果と良く一致する。図２Ｆの差し込み図であるＳＡＤパターンは、エッチング領域上に成長したＨ−ダイヤモンドも（００１）方向の単結晶性が維持されることを示している。図２Ｇからわかるように、ほぼ０．６ｎｍ厚の界面層がＨ−ダイヤモンドとＡｌ_２Ｏ_３との間に存在しているが、この層はＡｌＮ／Ｈ−ダイヤモンド界面にも観察される（非特許文献３２）。この層が何によるものであるかは今のところ不明である。しかし、これはおそらくは酸化物あるいは窒化物とＨ−ダイヤモンドエピタキシャル層上の吸着質との反応によってもたらされるものであろう。

【0022】

＜トリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴの電気的特性＞
図３Ａ及び図３Ｂは夫々トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びプレーナ型Ｈ−ダイヤモンドＭＩＳＦＥＴの構造を示す概念図である。図３ＣはトリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びプレーナ型Ｈ−ダイヤモンドＭＩＳＦＥＴのゲートリーク電流（Ｉ_ｌｅａｋ）を表す。図３Ｄ及び図３Ｅは夫々トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴ及びプレーナ型Ｈ−ダイヤモンドＭＩＳＦＥＴのドレイン−ソース電流対電圧関係（Ｖ_ＤＳ−Ｖ_ＤＳ）を表す。ここで、トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴとプレーナ型Ｈ−ダイヤモンドＭＩＳＦＥＴとは、同じＬ_Ｇ、Ｗ_Ｇ及びＩ_{Ｓ／Ｄ−Ｇ}を有している。両ＭＩＳＦＥＴの違いは、トリプルゲートＭＩＳＦＥＴではダイヤモンド基板上にフィンパターンが存在している点である。これらのＭＩＳＦＥＴのＩ_ｌｅａｋカーブは、Ｖ_ＧＳを３０．０Ｖから−１０Ｖまで変化させながら、ゲートコンタクトとソースコンタクトとの間での電流−電圧関係を測定することによって得られた。Ｖ_ＧＳが−１０Ｖでは、ホールがＡｌ_２Ｏ_３／ダイヤモンド界面に集積し、ＭＩＳＦＥＴはオン状態になる。トリプルゲートＭＩＳＦＥＴのＩ_ｌｅａｋは１．４×１０^−１０Ａであったが、これはプレーナ型ＭＩＳＦＥＴの２．３×１０^−１２Ａよりも大きい。これはおそらくはトリプルゲートＭＩＳＦＥＴの等価Ｗ_Ｇ及びエッチング表面が、プレーナ型のそれらに比べて夫々長くまた荒れが大きいことによると考えられる。プレーナ型ＭＩＳＦＥＴのＩ_ｌｅａｋ密度は、ゲート電極の面積（５．０２５×１０^−７ｃｍ^２）で除算したＩ_ｌｅａｋを用いて、４．６×１０^−６Ａ ｃｍ^−２と計算できる。この値は、Ａｌ_２Ｏ_３／Ｈ−ダイヤモンドＭＩＳキャパシタについての１．１×１０^−７Ａ ｃｍ^−２よりも一桁大きい。ＭＩＳＦＥＴの製造プロセスはＭＩＳキャパシタよりも複雑であるため、ＭＩＳＦＥＴのゲートあるいはソース／ドレイン領域の損傷や欠陥はＭＩＳキャパシタのそれらよりも甚だしく、おそらくはこれによってＭＩＳＦＥＴのＩ_ｌｅａｋの方がより大きくなると考えられる。Ｖ_ＧＳが３０．０Ｖである場合には、ホールがＡｌ_２Ｏ_３／Ｈ−ダイヤモンド界面に集積するのは困難であり、ＭＩＳＦＥＴはオフ状態になる。トリプルゲートＭＩＳＦＥＴのＩ_ｌｅａｋは１．８×１０^−１２Ａであるが、この値はプレーナ型の場合の１．２×１０^−１０Ａよりも小さい。従って、オフ状態において、ゲート電力損失はトリプルゲートＭＩＳＦＥＴの方が小さくなる。

【0023】

図３Ｄ及び図３ＥのトリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴのＩ_ＤＳ−Ｖ_ＤＳ特性の測定に当たって、Ｖ_ＧＳは−１０．０Ｖから２０．０Ｖまで＋１．０Ｖ刻みで変化させた。両タイプのＭＩＳＦＥＴについて同じ面積でそれらの電気的特性を比較するため、トリプルゲートＭＩＳＦＥＴについてのＩ_ＤＳもＷ_Ｇで正規化した（等価Ｗ_Ｇではない）。両タイプのＭＩＳＦＥＴは明確にｐ型チャネル特性及びピンチオフ特性を示している。両タイプのＭＩＳＦＥＴとも、Ｉ_ＤＳとＶ_ＤＳの低電圧領域との間には良好な線形関係が成り立っている。これは、Ｐｄ／Ｔｉ／ＡｕとＨ−ダイヤモンドチャネル層との間で良好なオーミックコンタクトができていることを示している。トリプルゲートＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}は−２４２．０ｍＡ ｍｍ^−１であったが、この値はプレーナ型の場合の−４５．２ｍＡ ｍｍ^−１よりもはるかに大きい。

【0024】

Ｗ_Ｇで正規化したＲ_ＯＮはＩ_ＤＳ−Ｖ_ＤＳ特性の線形領域から抽出することができる。このようにして求められたＷ_Ｇ正規化Ｒ_ＯＮは、トリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴについて夫々２３．０Ω ｍｍ及び９８．０Ω ｍｍである。トリプルゲートＨ−ダイヤモンドＭＩＳＦＥＴのＲ_ＯＮはＡｌ_２Ｏ_３絶縁体下のフィンパターンチャネル抵抗（Ｒ_ＣＨ）、Ｉ_{Ｓ／Ｄ−Ｇ}が５００ｎｍの場合のフィンパターンＨ−ダイヤモンド表面抵抗（２Ｒ_ＳＤ）、及びＰｄ／Ｔｉ／Ａｕオーミック接続抵抗（２Ｒ_Ｃ）で構成される。２Ｒ_ＣはＲ_ＣＨ及び２Ｒ_ＳＤよりもはるかに小さいので、２Ｒ_Ｃは無視できる。Ｉ_{Ｓ／Ｄ−Ｇ}が２．０μｍの実施例２のトリプルゲートＭＩＳＦＥＴ（後述）のＲ_ＯＮ値と組み合わせることによって、Ｒ_ＣＨ及び２Ｒ_ＳＤは夫々１６．６Ω ｍｍ及び６．４Ω ｍｍであると推定できる。

【0025】

Ｉ_ＤＳ−Ｖ_ＤＳカーブに対応する伝達特性を図４Ａ〜図４Ｃに示す。図４Ａの上側のグラフに示すように、トリプルゲートＭＩＳＦＥＴのオン／オフ比は１０^８よりも大きいが、この値は図４Ａの下側のグラフに示されるプレーナ型ＭＩＳＦＥＴのオン／オフ比と同じレベルである。これは実用的な応用に充分なほど大きい。

【0026】

サブスレッショルドスイング（ＳＳ）はＭＩＳＦＥＴの電力消費を評価するための重要なパラメータである。ＳＳはｌｏｇ｜Ｉ_ＤＳ｜対Ｖ_ＤＳの逆勾配（勾配の逆数）と定義される。ＳＳの値は、トリプルゲートＭＩＳＦＥＴの場合、図４Ａの上に示すようにＶ_ＤＳが−１０．０Ｖにおいて１１０ｍＶ ｄｅｃ^−１であった。この値は図４Ａの下に示すプレーナ型ＭＩＳＦＥＴの場合の４６０ｍＶ ｄｅｃ^−１よりもはるかに小さい。ＳＳとＡｌ_２Ｏ_３／Ｈ−ダイヤモンド界面でのトラップ電荷キャパシタンス（Ｃ_ｉｔ）との間には以下の関係が成立する。

【0027】

【数2】

【0028】

ここで、ｋ、Ｔ、ｑ、Ｃ_{Ｈ−ｄｉａｍｏｎｄ}及び

【0029】

【数3】

【0030】

は夫々ボルツマン定数（８．６２×１０^−５ｅＶ Ｋ^−１）、室温（２９８．１５Ｋ）、電子１個の電荷（１．６×１０^−１９Ｃ）、Ｈ−ダイヤモンドのキャパシタンス、及びＡｌ_２Ｏ_３層のキャパシタンスである。

【0031】

【数4】

【0032】

は下式

【0033】

【数5】

【0034】

から、０．１７１μＦ ｃｍ^−２と計算される。ここで、ε_０、

【0035】

【数6】

【0036】

、及び

【0037】

【数7】

【0038】

は夫々真空の誘電率（８．８５×１０^−１２Ｆ ｍ^−１）、Ａｌ_２Ｏ_３の比誘電率（５．４）（非特許文献３４）、及びＡｌ_２Ｏ_３の厚さ（２７．９ｎｍ）である。深いサブスレッショルド領域でＣ_{Ｈ−ｄｉａｍｏｎｄ}を無視できるのであれば、トリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴのＣ_ｉｔ値は夫々０．１４３μＦ ｃｍ^−２及び１．１４３μＦ ｃｍ^−２と計算される。従って、これら両ＭＩＳＦＥＴの界面トラップ電荷密度は夫々８．９５×１０^１１ｅＶ^−１ｃｍ^−２及び７．１４×１０^１２ｅＶ^−１ ｃｍ^−２と推定される。両ＭＩＳＦＥＴの閾値電圧（Ｖ_ＴＨ）はＶ_ＧＳの関数としての−√（Ｉ_ＤＳ）により決定できる。図４Ｂ及び図４Ｃに示すように、これらの値はトリプルゲートＭＩＳ及びプレーナ型ＭＩＳＦＥＴについて夫々１０．２±０．１ｅＶ及び７．６±０．１ｅＶである。従って、両ＭＩＳＦＥＴはデプリーションモードで動作する。

【0039】

Ｒ_ＯＮとＶ_ＴＨと実効移動度（μ_ｅｆｆ）との間には以下の関係がある。

【0040】

【数8】

【0041】

トリプルゲートＭＩＳＦＥＴについてのＲ_ＯＮ、Ｌ_Ｇ、Ｗ_Ｇ、

【0042】

【数9】

【0043】

、Ｖ_ＧＳ、Ｖ_ＴＨ及びＲ_ＳＤは夫々２３．０Ω ｍｍ、５００ｎｍ、１００．５μｍ、０．１７１μＦ ｃｍ^−２、−１０．０Ｖ、１０．２±０．１Ｖ、及び６．４Ω ｍｍであった。フィンパターンＨ−ダイヤモンドチャネル層のμ_ｅｆｆは８．７±０．５ｃｍ^２Ｖ^−１ ｓ^−１と計算できる。この値は以前報告されたプレーナ型ＭＩＳＦＥＴの３８．７±０．５ｃｍ^２Ｖ^−１ ｓ^−１（非特許文献３５）よりも低い。これは恐らくはフィンパターンＨ−ダイヤモンドの場合のエッチング領域での表面粗さが増大することが原因であろう。外因相互コンダクタンス（ｇ_ｍ）はＩ_ＤＳ−Ｖ_ＧＳカーブの勾配によって定められる。図４Ｃに示すように、トリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴのｇｍの最大値（ｇ_{ｍ，ｍａｘ}）は２１．３±０．１ｍＳ ｍｍ^−１及び３．８±０．１ｍＳ ｍｍ^−１であった。

【0044】

＜実施例２：ソース／ドレインとゲートとの間隔（Ｉ_{Ｓ／Ｄ−Ｇ}）が２．０μｍのトリプルゲートＭＩＳＦＥＴ＞
図０５Ａに示す断面構造を有し、Ｉ_{Ｓ／Ｄ−Ｇ}が２．０μｍである点以外は実施例１と同様にして、実施例２のトリプルゲートＭＩＳＦＥＴを作製した。

【0045】

実施例２のＩ_{Ｓ／Ｄ−Ｇ}が２．０μｍのトリプルゲートＭＩＳＦＥＴのＩ_ＤＳの最大値（Ｉ_{ＤＳ，ｍａｘ}）は−２０７．９ｍＡ ｍｍ^−１であった。この値はＩ_{Ｓ／Ｄ−Ｇ}が５００ｎｍである実施例１のトリプルゲートＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}の値である−２４２．０ｍＡ ｍｍ^−１よりもわずかに小さい。実施例２ではＷ_Ｇで正規化したオン抵抗（Ｒ_ＯＮ）は４２．２Ω ｍｍであった。Ｉ_{Ｓ／Ｄ−Ｇ}が５００ｎｍである実施例１のトリプルゲートＭＩＳＦＥＴのフィンパターンＨ−ダイヤモンドチャネル層の表面抵抗が２Ｒ_ＳＤであれば、Ｉ_{Ｓ／Ｄ−Ｇ}が２μｍである実施例２の方の表面抵抗は８Ｒ_ＳＤであると考えられる。第１の実施例のトリプルゲートＭＩＳＦＥＴのＲ_ＯＮ（２３．０Ω ｍｍ）はＡｌ_２Ｏ_３絶縁体下のフィン型チャネル抵抗（Ｒ_ＣＨ）と２Ｒ_ＳＤとの合計である。実施例２であるＩ_{Ｓ／Ｄ−Ｇ}が２μｍであるトリプルゲートＭＩＳＦＥＴのＲ_ＯＮ（４２．２Ω ｍｍ）はＲ_ＣＨと８Ｒ_ＳＤとの合計である。従って、Ｒ_ＣＨ及び２Ｒ_ＳＤは夫々１６．６Ω ｍｍ及び６．４Ω ｍｍと推定できる。

【0046】

＜実施例３：他のフィンパターンを使用してダイヤモンド基板上に作製したトリプルゲートＭＩＳＦＥＴ＞
図２Ａ及び図２Ｂに示すＳＥＭ像とは異なるところの、図６Ａに示すＳＥＭ像のフィンパターンを有する点以外は実施例１と同様にして、実施例３のトリプルゲートＭＩＳＦＥＴを作製した。

【0047】

実施例１と実施例３とで、エッチングプロセスの変更によって２種類のフィンパターンを作製した。図２Ｂに示された実施例１のフィンパターンでは、ダイヤモンド基板の縁をエッチングしたのに対して、図６Ａに示された実施例３のフィンパターンではダイヤモンド基板の縁はエッチングしなかった。図６Ａに示されたフィンパターンを有する実施例３のトリプルゲートＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}は、図６Ｃに示すように、−２０２．３ｍＡ ｍｍ^−１であった。この値は実施例１での値−２４２．０ｍＡ ｍｍ^−１よりもわずかに小さい。しかしながら、何れの値も比較例のプレーナ型ＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}（−４５．２ｍＡ ｍｍ^−１）よりもかなり大きい。

【0048】

＜実施例４：Ｉ_{Ｓ／Ｄ−Ｇ}のないトリプルゲートＭＩＳＦＥＴ＞
図７Ａに示す断面構造を有し、Ｉ_{Ｓ／Ｄ−Ｇ}のない点以外は実施例１と同様にして、実施例４のトリプルゲートＭＩＳＦＥＴを作製した。Ｉ_{Ｓ／Ｄ−Ｇ}なしのトリプルゲートＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}は−３４９．２ｍＡ ｍｍ^−１であったが、この値はＩ_{Ｓ／Ｄ−Ｇ}が５００ｎｍである実施例１のＩ_{ＤＳ，ｍａｘ}（−２４２．０ｍＡ ｍｍ^−１）よりも大きい。また、このトリプルゲートＭＩＳＦＥＴのＲ_ＯＮは９．８Ω ｍｍしかなかったが、この値は実施例１のトリプルゲートＭＩＳＦＥＴのＲ_ＯＮ（２３．０Ω ｍｍ）よりも低い。しかしながら、本実施例のＩ_{Ｓ／Ｄ−Ｇ}なしのトリプルゲートＭＩＳＦＥＴは、Ｖ_ＧＳを変化させたときの電流出力を充分に制御できなかった。

【0049】

＜実施例の共通事項＞
− フィンパターンＨ−ダイヤモンドの作成 −
寸法が５．０ｍｍ×５．０ｍｍ×０．３ｍｍの単結晶ダイヤモンド（００１）基板はEDP Corpより購入した。この基板を混酸溶液（Ｈ_２ＳＯ_４とＨＮＯ_３、体積比１：１）中で３００℃、３０分浄化した。このダイヤモンド基板上に、自動スパッタリングシステム（ＵＬＶＡＣ，ＪＳＰ−８０００）を使用して、Ｗ金属をＡｒガス雰囲気中で３００Ｗでスパッタした。スパッタしたＷ金属の厚さ及びスパッタ時間は夫々２００ｎｍ及び３０分であった。Ｗ／ダイヤモンド試料を、回転速度及び回転時間を夫々５０００ｒｐｍ及び１秒として、ポジ型フォトレジストＦＥＰ−１７１で被覆した。ＦＥＰ−１７１フォトレジストのベーキング温度及び時間はそれぞれ１２０℃及び２分であった。このフォトレジストをＥＢリソグラフィーシステム（Ｅｌｉｏｎｉｘ ＥＬＳ−７０００）で露光後、試料をＴＭＡＨ溶液中で１．５分現像した。Ｗ金属はＩＣＰ−ＲＩＥドライエッチングシステム（住友精密工業株式会社のＭＵＣ−２１）を使用して、ＢｏｓｃｈプロセスでＳＦ_６及びＣ_４Ｆ_８ガスによってエッチングした。ＳＦ_６及びＣ_４Ｆ_８の流量は夫々７５ｓｃｃｍ及び６０ｓｃｃｍであった。これらのプラズマ出力はそれぞれ１７５Ｗ及び１５０Ｗであった。フォトレジストのない領域のダイヤモンドは、同じ機器を使用してＯ_２ガス雰囲気の下でエッチングした。エッチング出力、流量、チャンバー内圧力及びエッチング時間はそれぞれ４００Ｗ、１０ｓｃｃｍ、０．５Ｐａ及び２５分であった。残存したＷを取り除いて、フィンパターン付きダイヤモンド基板が形成された。次に、ＭＰＣＶＤシステム（Ｓｅｋｉ ＴｅｃｈｎｏｔｒｏｎのＡＸ５２００Ｓ）を使用して、Ｈ−ダイヤモンドエピタキシャル層を成長させた。成長前に、フィンパターン付きダイヤモンド基板をＭＰＣＶＤチャンバー内において１０００℃で２０分、浄化した。Ｈ−ダイヤモンドエピタキシャル層の成長温度、時間及びチャンバー内圧力は夫々９００〜９４０℃、２０分及び８０Ｔｏｒｒであった。ここで、Ｈ_２及びＣＨ_４の流量は夫々５００ｓｃｃｍ及び０．５ｓｃｃｍであった。

【0050】

− トリプルゲートＭＩＳＦＥＴの作製 −
トリプルゲートＡｌ_２Ｏ_３／Ｈ−ダイヤモンドＭＩＳＦＥＴの作製は、基本的にはＥＢリソグラフィー、ＣＣＰ−ＲＩＥドライエッチング、Ｅ銃蒸着、ＡＬＤ、ＵＨＶスパッタリング、ウエットエッチング及びリフトオフ技術の組み合わせに基づいて行った。フィンパターン付きダイヤモンド基板上に、ＰＭＧＩ−ＳＦ６ＳとＦＥＰ−１７１二層フォトレジストを順番にコーティングした。ＦＥＰ−１７１のベーキング条件は上述した。ＰＭＧＩ−ＳＦ６Ｓについてのベーキング温度及び時間は夫々１８０℃及び５分であった。Ｈ−ダイヤモンドエピタキシャルチャネル層を、ＣＣＰ−ＲＩＥシステム（サムコ株式会社、ＲＩＥ−２００ＮＬ）を使用してＯ_２雰囲気中において圧力１０Ｐａでエッチングして、メサ構造を形成した。プラズマ出力及びエッチング時間はそれぞれ５０Ｗ及び１．５分であった。Ｐｄ／Ｔｉ／Ａｕオーミックコンタクトを、Ｅ銃蒸着システム（Ｒ−ＤＥＣ Ｃｏ． Ｌｔｄ．、ＲＤＥＢ−１２０６Ｋ）を使用して形成した。ここでフィンパターンＨ−ダイヤモンド表面にＰｄ金属を先ずコンタクトさせた。Ｐｄ、Ｔｉ及びＡｕの厚さは夫々１０ｎｍ、２０ｎｍ及び１００ｎｍであった。これらの金属の蒸着速度は夫々０．０５ｎｍ ｓ^−１、０．０５ｎｍ ｓ^−１及び０．２ｎｍ ｓ^−１であった。チャンバー内圧力は１．０〜２．５×１０^−５Ｐａの範囲であった。Ａｌ_２Ｏ_３ゲート絶縁物及びＡｌゲート電極を、ＡＬＤシステム（Ｐｉｃｏｓｕｎ、ＳＵＮＡＬＥ Ｒ−１００Ｂ）及びＵＨＶスパッタリングシステム（Ｂｉｅｍｔｒｏｎ、ＬＳ−４２０Ｒ）によって、フィンパターン付きＨ−ダイヤモンドチャネル層上に順次堆積させた。ＡＬＤ−Ａｌ_２Ｏ_３の前駆物質はＡｌ（ＣＨ_３）_４及び水蒸気であった。両者でのパルス時間及びパージ時間は夫々０．１秒及び４．０秒であった。堆積温度は１２０℃であった。Ａｌ金属についてのプラズマ出力、チャンバー内圧力、Ａｒガス流量及び堆積時間は夫々５０Ｗ、０．３Ｐａ、１０ｓｃｃｍ及び７分であった。Ａｌ金属は混酸溶液（Ｈ_３ＰＯ_４：ＨＮＯ_３：ＣＨ_３ＣＯＯＨ：Ｈ_２Ｏの体積比は１６：２：２：１）を使用して１分間ウエットエッチングした。Ａｌ_２Ｏ_３絶縁体はＴＭＡＨ溶液を使用して１０分間ウエットエッチングした。フォトレジストはＮＭＰ溶液により室温で３時間処理して除去した。

【0051】

− 測定システム −
フィンパターン付きダイヤモンド基板の表面モルフォロジーはＳＥＭシステム（株式会社日立ハイテクノロジーズ、Ｓ−４８００）を使用して調べた。ＴＥＭ測定用の試料は、集束イオンビームＳＥＭシステム（セイコーインスツル株式会社、Ｘｖｉｓｉｏｎ−２００ＤＢ）を使用して作製した。ＴＥＭによる観察は、ＪＥＭ−２１００Ｆシステムを使用して加速電圧２００ｋＶで行った。フィンパターンの高さは３Ｄ測定レーザー顕微鏡システム（オリンパス株式会社、ＯＬＳ−４０００）で測定した。Ａｌ_２Ｏ_３膜の厚さはエリプソメーターシステム（Ｆｉｖｅ Ｌａｂ，ＭＡＲＹ−１０２ＦＭ）によって測定した。ＭＩＳＦＥＴの電気特性はＭＸ−２００／Ｂプローバー（Ｖｅｃｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｒｐ．）及びＢ１５００Ａパラメーターアナライザー（Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃ．）を使用して調べた。

【0052】

＜考察＞
Ｈ−ダイヤモンドＭＩＳＦＥＴのサイズ縮小を行うに当たって、ＳＣＥ問題を抑制するとともにより大きなＩ_{ＤＳ，ｍａｘ}を得るために、Ｈ−ダイヤモンドのトリプルゲートＭＩＳＦＥＴを作製した。表１に実施例１のトリプルゲートＭＩＳＦＥＴ及びプレーナ型ＭＩＳＦＥＴの電気特性のまとめを示す。

【0053】

【表1】

【0054】

表１において、トリプルゲートＭＩＳＦＥＴのオフ状態でのＩ_ｌｅａｋ（Ｉ_{ｌｅａｋ，ｏｆｆ}）はプレーナ型の場合に比べてほとんど２桁低い。トリプルゲートＭＩＳＦＥＴの等価Ｗ_Ｇはプレーナ型ＭＩＳＦＥＴのＷ_Ｇに比べて１．４倍しか長くないにも関わらず、トリプルゲートＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}はプレーナ型ＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}の５倍も大きい。これは、実施例３に示す他のトリプルゲートＭＩＳＦＥＴでも確認された。トリプルゲートＭＩＳＦＥＴのＩ_{ＤＳ，ｍａｘ}が理論値よりも大きくなることを説明するに当たって、２つの理由が考えられる。傾斜したＨ−ダイヤモンド（１１１）面は平らなＨ−ダイヤモンド（００１）面よりも高いｐ_{ｓｈｅｅｔ}を有することが報告されている（非特許文献３６）。実施例１のトリプルゲートＭＩＳＦＥＴでは、各フィンは２つの傾斜した

【0055】

【数10】

【0056】

面を有しているので、フィンパターンＨ−ダイヤモンドチャネル層のｐ_{ｓｈｅｅｔ}が平らなＨ−ダイヤモンド（００１）チャネル層よりも高いと考える根拠がある。一方、フィンパターンＨ−ダイヤモンドチャネル層のエッチングプロセスにより引き起こされるところの表面粗さの増大により、その等価Ｗ_Ｇは恐らく理論値よりも長くなる。

【0057】

実施例４に示すように、Ｉ_{Ｓ／Ｄ−Ｇ}なしのトリプルゲートＭＩＳＦＥＴも作製して、その電気特性を測定した。第４の実施例ではＩ_{ＤＳ，ｍａｘ}は−３４９．２ｍＡ ｍｍ^−１もの大きさとなったが、その電流出力はＶ_ＧＳの変化では十分に制御できなかった。Ｉ_{Ｓ／Ｄ−Ｇ}なしのトリプルゲートＭＩＳＦＥＴではＡｌ_２Ｏ_３／Ａｌゲート層もソース／ドレインオーミックコンタクトで覆われている。Ａｌ_２Ｏ_３／Ａｌエッチングプロセス（図１Ｂのステップ４）の間に、縁の領域に幾分かの損傷が起こるかもしれない。トリプルゲートＭＩＳＦＥＴのサブスレッショルド電流はフィンの中程を流れると考えられるので（非特許文献３１、３７ｓ）、Ａｌ_２Ｏ_３／フィンパターンＨ−ダイヤモンド界面でのトラップ電荷密度はＡｌ_２Ｏ_３／プレーナ型Ｈ−ダイヤモンド界面でのトラップ電荷密度よりも小さくなる。おそらくはこれがトリプルゲートＭＩＳＦＥＴのＳＳがプレーナ型の場合よりも大幅に低くなる理由であろう。何れのタイプのＭＩＳＦＥＴについてもＶ_ＴＨの値はゼロよりも大きい。このことは、これらのＭＩＳＦＥＴがノーマリーオン特性で動作していることを示している。ノーマリーオフのＨ−ダイヤモンドＭＩＳＦＥＴは二層ゲートを堆積させて１８０℃〜３００℃でアニールすることによって作製することができるので、将来ノーマリーオフトリプルゲートＭＩＳＦＥＴを作製することができると期待できる。

【先行技術文献】

【非特許文献】

【0058】

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【図1A】

【図1B】

【図1C】

【図1D】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】