特開 2017-22219 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-22219(P2017-22219A)

(43)【公開日】2017年1月26日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/115 20170101AFI20170105BHJP

   H01L 27/10 20060101ALI20170105BHJP

   H01L 21/336 20060101ALI20170105BHJP

   H01L 29/788 20060101ALI20170105BHJP

   H01L 29/792 20060101ALI20170105BHJP

   H01L 21/8238 20060101ALI20170105BHJP

   H01L 27/092 20060101ALI20170105BHJP

   H01L 21/8234 20060101ALI20170105BHJP

   H01L 27/06 20060101ALI20170105BHJP

   G11C 16/04 20060101ALI20170105BHJP

【ＦＩ】

   H01L27/10 434

   H01L27/10 481

   H01L29/78 371

   H01L27/08 321B

   H01L27/08 321K

   H01L27/06 102A

   H01L27/08 321D

   G11C17/00 623A

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

【全頁数】36

(21)【出願番号】特願2015-137427(P2015-137427)

(22)【出願日】2015年7月9日

(71)【出願人】

【識別番号】308017571

【氏名又は名称】シナプティクス・ジャパン合同会社

(74)【代理人】

【識別番号】100089071

【弁理士】

【氏名又は名称】玉村 静世

(72)【発明者】

【氏名】加藤 邦彦

【テーマコード（参考）】

5B225

5F048

5F083

5F101

【Ｆターム（参考）】

5B225BA05

5B225BA09

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5F048BE03

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5F101BD23

5F101BD27

5F101BD36

5F101BE05

5F101BE07

5F101BH09

(57)【要約】

【課題】チップ面積縮小とチップ厚薄型化に際して不揮発性メモリセルで生ずる虞のあるパンチスルーリークを抑制する。
【解決手段】不揮発性メモリセルは容量電極ウェル（２０）と導電性の浮遊電極（ＣＰＬＧＴ）を容量電極とする容量素子（ＣＰＥ）、延在された前記浮遊電極とその下の書込み消去制御電極ウェル（２１）を電極とする書込み／消去素子（ＷＲＥ）、延在された前記浮遊電極をゲート電極としてスイッチ制御される読出し素子（ＲＤＥ）を有する。容量電極ウェル、書込み消去電極ウェル、及び読出し素子のウェル（２２）を分離する分離用ウェル(２３)を、中耐圧電界効果トランジスタのウェル（１７）及び高耐圧の電界効果トランジスタのウェルに対する給電用半導体領域（２７）と同じ半導体組成（ＨＮＬＤ）とし、容量電極ウェル及び書込み消去制御電極ウェルを低耐圧の電界効果トランジスタのウェル（１８）と同じ半導体組成（ＬＰＷ）とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体基板の主面に電気的に分離される複数個のウェルを有し、高圧、中圧及び低圧の３種類の耐圧と導電型に応じた複数種類の電界効果トランジスタが夫々に対応するウェルに形成されると共に、特定のウェルには不揮発性メモリセルが形成され、
前記不揮発性メモリセルは、一方の容量電極を構成する第１導電型の容量電極ウェルが書込みワード線に接続され、導電性の浮遊電極を他方の容量電極とする容量素子、前記浮遊電極が延在された電極を一方の電極とし、絶縁層を介してその下に形成された第１導電型の書込み消去制御電極ウェルを、書込み消去ビット線に接続される他方の電極とする書込み／消去素子、前記浮遊電極が延在された電極をゲート電極としてスイッチ制御される読出し素子、及びゲート電極が読出しワード線に接続され前記読出し素子のスイッチ状態に応じた信号を選択的に読出しビット線に与える選択素子を有し、
前記容量電極ウェルと、前記書込み消去電極ウェルと、前記読出し素子及び前記選択素子が形成される読出し用ウェルは、第２導電型の前記特定のウェル内で相互に分離用ウェルによって分離され、
前記容量電極ウェル及び前記書込み消去電極ウェルは低耐圧の電界効果トランジスタが形成される第１導電型のウェルと同じ半導体組成を有し、
前記読出し用ウェルは中耐圧の電界効果トランジスタが形成される第１導電型のウェルと同じ半導体組成を有し、
前記分離用ウェルは中耐圧の電界効果トランジスタが形成される第２導電型のウェル及び高耐圧の電界効果トランジスタのウェルに形成される半導体領域と同じ半導体組成を有する、半導体装置。

【請求項2】

請求項１において、前記高耐圧の電界効果トランジスタのウェルに形成される半導体領域は、高耐圧の電界効果トランジスタが形成される前記第２導電型のウェルに基板バイアス電圧を供給する給電部の半導体領域である、半導体装置。

【請求項3】

請求項２において、高耐圧の電界効果トランジスタにおける第２導電型のソース・ドレイン領域の半導体組成は、前記給電部の半導体領域の半導体組成と同じ不純物を少なく含んだ組成である、半導体装置。

【請求項4】

請求項１において、マトリクス配置された複数個の前記不揮発性メモリセルを備え、前記読出し用ウェルと前記書込み消去電極ウェルの夫々を共有する隣り合う不揮発性メモリセルは、前記書込み消去ビット線を共有し、前記書込みワード線を個別とし、前記読出しワード線を個別とする、半導体装置。

【請求項5】

請求項１において、前記書込み消去制御電極ウェルから前記浮遊電極への電子の注入又は前記浮遊電極から前記書込み消去制御電極ウェルへの正孔の放出によって前記読出し素子の閾値電圧が高くされ、前記浮遊電極から前記書込み消去制御電極ウェルへの電子の放出又は前記書込み消去制御電極ウェルから前記浮遊電極への正孔の注入によって前記読出し素子の閾値電圧が低くされることによって、前記不揮発性メモリセルは情報を記憶する、半導体装置。

【請求項6】

半導体基板の主面に、第１半導体組成を有する第１導電型の第１ウェルと、夫々が第２半導体組成による第２導電型の第２乃至第５ウェルを有し、
前記第１ウェルは、第１電界効果トランジスタを構成するための第２導電型のソース・ドレインとして第１半導体領域を有し、
前記第２ウェルは、第２電界効果トランジスタを構成するための第１導電型のソース・ドレインとして第３半導体組成の第２半導体領域と、前記第２電界効果トランジスタに用いる第４半導体組成の第３半導体領域を有し、
前記第３ウェルは、前記第１電界効果トランジスタよりも耐圧の低い第３電界効果トランジスタを構成するための第１導電型のウェルとして第５半導体組成の第６ウェルと、前記第２電界効果トランジスタよりも耐圧の低い第４電界効果トランジスタを構成するための第２導電型のウェルとして前記第４半導体組成の第７ウェルを有し、
前記第４ウェルは、前記第３電界効果トランジスタよりも耐圧の低い第５電界効果トランジスタを構成するための第１導電型のウェルとして第６半導体組成の第８ウェルと、前記第４電界効果トランジスタよりも耐圧の低い第６電界効果トランジスタを構成するための第１導電型のウェルとして第７半導体組成の第９ウェルを有し、
前記第５ウェルは、不揮発性メモリセルを構成するための、前記第６半導体組成の第１０ウェルと、前記第６半導体組成の第１１ウェルと、前記第５半導体組成の第１２ウェルと、前記第１０乃至第１２ウェルを電気的に相互に分離する前記第４半導体組成の第１３ウェルを有し、
前記不揮発性メモリセルは、書込みワード線に電気的に結合された前記第１０ウェル及び導電性の浮遊電極を用いて形成された容量素子と、書込み／消去ビット線に電気的に結合された前記第１１ウェル及び前記浮遊電極を用いて形成された書込み／消去素子と、前記第１３ウェルに形成されたソース・ドレイン領域及び前記浮遊電極を用いて形成された読出し素子と、ゲート電極に接続された読出しワード線により前記読出し素子のソース・ドレイン領域を選択的に読出しビット線に接続する選択素子とを有し、前記浮遊電極は前記第１０乃至第１２ウェルに重なって延在する、半導体装置。

【請求項7】

請求項６において、前記第３半導体領域は前記第２ウェルに基板バイアス電圧を供給する給電部の半導体領域である、半導体装置。

【請求項8】

請求項７において、前記第１半導体領域は、前記第４半導体組成と同じ不純物を第７ウェルよりも少なく含んだ第８半導体組成を含む、半導体装置。

【請求項9】

請求項６において、マトリクス配置された複数個の前記不揮発性メモリセルを備え、前記第１２ウェルと前記第１１ウェルの夫々を共有する隣り合う不揮発性メモリセルは、前記書込み消去ビット線を共有し、前記書込みワード線を個別とし、前記読出しワード線を個別とする、半導体装置。

【請求項10】

請求項６において、前記第１１ウェルから前記浮遊電極への電子の注入又は前記浮遊電極から前記第１１ウェルへの正孔の放出によって前記読出し素子の閾値電圧が高くされ、前記浮遊電極から前記第１１ウェルへの電子の放出又は前記第１１ウェルから前記浮遊電極への正孔の注入によって前記読出し素子の閾値電圧が低くされることによって、前記不揮発性メモリセルは情報を記憶する、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発メモリセルを備えた半導体装置に関し、例えば初期設定データ等の保持に不揮発性メモリセルを用いる液晶表示ドライバに適用して有効な技術に関するものである。

【背景技術】

【0002】

ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書換え可能な不揮発性メモリをオンチップした半導体装置は、オンボードでプログラムの書換えができることから、開発期間の短縮、開発効率の向上が可能となる他、少量多品種生産の対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。

【0003】

不揮発性メモリセルには、下層に電子を保持させるための浮遊ゲートを備え、上層にその浮遊ゲートの電位を制御するための制御ゲートが設けられ、浮遊ゲートへの電子注入又は浮遊ゲートからの電子放出によって情報を記憶する２層ポリシリコンゲートの構造がある。ポリシリコンゲートを１層だけ用いる半導体製造プロセスが適用される半導体装置には特開２００９−８１１８１号公報（特許文献１）に記載の不揮発性メモリセル構造を採用することができる。この特許文献１に記載の不揮発性メモリセルは、半導体基板の主面上に絶縁膜を介して単層ポリシリコンゲートから成る浮遊電極が形成されている。一つの浮遊電極を共有するように、容量素子、書込み／消去素子、及び読出し素子が配置されている。その容量素子のウェルと書込み／消去素子のウェルに高電位差を印加することにより書込み／消去素子のウェルから浮遊電極に電子を注入して不揮発性メモリセルに対する書込みが行われ、浮遊電極から書込み／消去素子のウェルに電子を引き抜いて不揮発性メモリセルに対する消去が行われる。例えば、分離用ウェルに正の高電圧を給電した状態で、書込みでは、容量素子のウェルに正の高電圧を、書込み／消去素子のウェルには負の高電圧を印加し、それによって書込み／消去素子のウェルの全面から浮遊電極に電子を注入する。消去では、容量素子のウェルに負の高電圧を、書込み／消去素子のウェルには正の高電圧を印加し、それによって浮遊電極から書込み／消去素子のウェルの全面に電子を放出する。この書込み／消去はＦＮトンネル（Fowler-Nordheim Tunneling）による。

【0004】

このように上記単層ポリシリコンゲートから成る浮遊電極を用いた不揮発性メモリセルにおいては書込み／消去時に容量素子のウェルと書込み／消去素子のウェルには高電圧が印加されるため、上記特許文献では埋め込みウェルに形成された容量素子のウェルと書込み／消去素子のウェルの耐圧を向上させるために、それらのウェルを分離する分離用ウェルを設け、その分離用ウェルの不純物濃度を下げ、更にはウェル間にスペースを空けるように考慮されている。分離用ウェルはＳＴＩ（Shallow Trench Isolation）などと称される溝型分離部の下方に形成されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００９−８１１８１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記単層ポリシリコンゲートから成る浮遊電極を用いた不揮発性メモリセルは２層ポリシリコンゲートを用いた不揮発性メモリセルに比べて製造プロセスが簡素化される反面、チップ占有面積が大きくなる。この点について特許文献１では隣り合う不揮発性メモリセルのレイアウトを考慮してある。本発明者は更に検討した結果、埋め込みウェルに形成された容量素子のウェル及び書込み／消去素子のウェルと、それらのウェルを分離する分離用ウェルと、の間にスペースを設けずに済むようにすること、更には分離用ウェルの形成に用いるフォトマスクをその他の半導体領域の形成に用いるフォトマスクと兼用することについて検討した。前者はチップ占有面積の縮小に寄与し、後者は製造プロセスの簡素化に資するものである。例えば、高耐圧ｎチャネル型ＭＯＳトランジスタのｎ型ソース・ドレイン領域、中耐圧ｐチャネル型ＭＯＳトランジスタのｎ型ウェル、及びｎ型の分離用ウェルの夫々を形成するためのイオン注入を共通のフォトマスクを用いて行う。これによってイオン注入される不純物濃度を低く設定することができ、その後のアニールによって横方向に拡張された部分は更に低濃度になる。したがって、この後に形成される容量素子のウェル及び書込み／消去素子のウェルと、分離用ウェルと、の間はスペースを設けることなく接合耐圧を向上させることができる。

【0007】

しかしながら、それによって容量素子のウェル及び書込み／消去素子のウェルと、分離用ウェルと、の境界部分の不純物濃度が低くなると、その境界部分に伸びる空乏層を介して容量素子又は書込み／消去素子と、分離用ウェルと、の間にパンチスルーリークを生ずる虞のあることが本発明者によって見出された。例えば、不揮発性メモリセルが形成されるｎ型埋め込みウェル及びｎ型分離用ウェルに９Ｖが印加されていて、書込み動作において書込み／消去素子のｐ型ウェル及び書込み／消去素子のｎ型拡散領域に−９Ｖを印加したとき、ｎ型分離用ウェルとの境界部分で書込み／消去素子のｐ型ウェルに空乏層が広がり易くなり、ｎ型分離用ウェルと書込み／消去素子のｎ型拡散領域が導通状態になってリーク電流を生ずる虞がある。特にｎ型分離用ウェルの上に形成されている溝型分離部の深さが浅い程導通し易くなってパンチスルーリークが顕在化する。このパンチスルー現象は消去動作時も容量素子のウェル側に現れる。例えば、不揮発性メモリセルが形成されるｎ型埋め込みウェル及びｎ型分離用ウェルに９Ｖが印加されていて、消去動作において容量素子のｐ型ウェル及び容量素子のｎ型拡散領域に−９Ｖを印加したとき、ｎ型分離用ウェルとの境界部分で容量素子のｐ型ウェルに空乏層が広がり易くなり、ｎ型分離用ウェルと容量素子のｎ型拡散領域が導通状態になってリーク電流を生ずる虞がある。

【0008】

本発明の目的は、不揮発性メモリを備えた半導体装置、特に、単層ポリシリコンゲートから構成される不揮発性メモリを備えた半導体装置のチップ面積の縮小及びチップ厚の薄型化に際して上記不揮発性メモリで生ずる虞のあるパンチスルーリークを抑制することにある。

【0009】

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0010】

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した参照符号などは理解を容易化するための一例である。

【0011】

〔１〕＜不揮発性メモリセルのパンチスルーリークを抑制しチップ小型化とフォトマスク削減に寄与＞
半導体装置は、半導体基板（１０）の主面に電気的に分離される複数個のウェル（１１〜１５）を有し、高圧、中圧及び低圧の３種類の耐圧と導電型に応じた複数種類の電界効果トランジスタ（ＨＶＮＭＯＳ，ＨＶＰＭＯＳ，ＭＶＮＭＯＳ，ＭＶＰＭＯＳ，ＬＶＮＭＯＳ，ＬＶＰＭＯＳ）が夫々に対応するウェル（１１〜１４）に形成されると共に、特定のウェル（１５）には不揮発性メモリセル（ＮＶＭＣ）が形成される。

【0012】

前記不揮発性メモリセルは、一方の容量電極を構成する第１導電型の容量電極ウェル（２０）が書込みワード線（ＷＷＬ）に接続され、導電性の浮遊電極（ＣＰＬＧＴ）を他方の容量電極とする容量素子（ＣＰＥ）、前記浮遊電極が延在された電極を一方の電極とし、絶縁層を介してその下に形成された第１導電型の書込み消去制御電極ウェル（２１）を、書込み消去ビット線（ＷＢＬ）に接続される他方の電極とする書込み／消去素子（ＷＲＥ）、前記浮遊電極が延在された電極をゲート電極としてスイッチ制御される読出し素子（ＲＤＥ）、及びゲート電極が読出しワード線（ＲＷＬ）に接続され前記読出し素子のスイッチ状態に応じた信号を選択的に読出しビット線（ＲＢＬ）に与える選択素子（ＳＷＭＯＳ）を有する。

【0013】

前記容量電極ウェルと、前記書込み消去電極ウェルと、前記読出し素子及び前記選択素子が形成される読出し用ウェル（２２）は、第２導電型の前記特定のウェル（１５）内で相互に分離用ウェル(２３)によって分離される。

【0014】

前記容量電極ウェル及び前記書込み消去電極ウェルは低耐圧の電界効果トランジスタが形成される第１導電型のウェル（１８）と同じ半導体組成（ＬＰＷ）を有する。前記読出し用ウェルは中耐圧の電界効果トランジスタが形成される第１導電型のウェル（１６）と同じ半導体組成（ＭＰＷ）を有する。前記分離用ウェルは中耐圧の電界効果トランジスタが形成される第２導電型のウェル（１７）及び高耐圧の電界効果トランジスタのウェルに形成される半導体領域（２７）と同じ半導体組成（ＨＮＬＤ）を有する。

【0015】

これによれば、不揮発性メモリセルにおける分離用ウェルとして中耐圧の電界効果トランジスタ向けとして一般的に採用されることが想定される第２導電型のウェルと同じ半導体組成を採用せずに、それを高耐圧の電界効果トランジスタのウェルに形成される半導体領域と同じ半導体組成とするから、分離用ウェル及び中耐圧の電界効果トランジスタが形成されるウェルを、共に高耐圧の電界効果トランジスタに用いる半導体組成を形成するのと同じフォトマスクを用いて形成することが可能になる。この分離用ウェルに高耐圧の電界効果トランジスタのウェルに形成される半導体領域と同じ半導体組成を採用するということは、その不純物濃度が、中耐圧の電界効果トランジスタ向けに一般に採用されることが想定される第２導電型のウェルの半導体組成に比べて低くなることを意味する。更に、その後のアニールによって横方向に拡張された部分は更に低濃度になるから、前述の如く分離用ウェルと容量素子又は書込み／消去素子のウェルとの境界部分に伸びる空乏層を介して容量素子又は書込み／消去素子と分離用ウェルと間にパンチスルーリークを生ずる虞がある。このとき、前記容量電極ウェル及び前記書込み消去電極ウェルを低耐圧の電界効果トランジスタが形成される第１導電型のウェルと同じ半導体組成に代えてその不純物濃度を高くすることにより、上記パンチスルーリークの発生を抑制することができる。これは、上記アニールによる横方向の低濃度化によって容量素子のウェル及び書込み／消去素子のウェルと分離用ウェルとの間のスペースを廃止することによるチップの平面方向サイズの縮小、そして、分離用ウェルの上に形成されている溝型分離部の深さを浅くすることによるチップの厚さ方向のサイズの縮小に資するものである。

【0016】

〔２〕＜高耐圧電界効果トランジスタのウェルへの給電部＞
項１において、前記高耐圧の電界効果トランジスタのウェルに形成される半導体領域は、高耐圧の電界効果トランジスタが形成される前記第２導電型のウェル(１２)に基板バイアス電圧を供給する給電部の半導体領域（２７）である。

【0017】

〔３〕＜高耐圧電界効果トランジスタのソース・ドレインと中耐圧電界効果トランジスタのウェルとの半導体組成の相違＞
項２において、高耐圧の電界効果トランジスタにおける第２導電型のソース・ドレイン領域（３１）の半導体組成（ＨＮＬＤ’）は、前記給電部の半導体領域（２７）の半導体組成（ＨＮＬＤ）と同じ不純物を少なく含んだ組成である。

【0018】

〔４〕＜隣接メモリセルの構成＞
項１において、マトリクス配置された複数個の前記不揮発性メモリセルを備え、前記読出し用ウェルと前記書込み消去電極ウェルの夫々を共有する隣り合う不揮発性メモリセルは、前記書込み消去ビット線を共有し、前記書込みワード線を個別とし、前記読出しワード線を個別とする。

【0019】

これによれば、不揮発性メモリセルの集積度が向上する。

【0020】

〔５〕＜ＦＮトンネル＞
項１において、前記書込み消去制御電極ウェルから前記浮遊電極への電子の注入又は前記浮遊電極から前記書込み消去制御電極ウェルへの正孔の放出によって前記読出し素子の閾値電圧が高くされ、前記浮遊電極から前記書込み消去制御電極ウェルへの電子の放出又は前記書込み消去制御電極ウェルから前記浮遊電極への正孔の注入によって前記読出し素子の閾値電圧が低くされることによって、前記不揮発性メモリセルは情報を記憶する。

【0021】

これによれば、ＦＮトンネルによって書込み／消去を行うことができるから、ホットキャリア注入方式に比べてメモリセル構造が簡単になる。

【0022】

〔６〕＜不揮発性メモリセルのパンチスルーリークを抑制しチップ小型化とフォトマスク削減に寄与＞
半導体装置は、半導体基板（１０）の主面に、第１半導体組成（ＨＰＷ）を有する第１導電型（Ｐ型）の第１ウェル（１１）と、夫々が第２半導体組成（ＨＮＷ）による第２導電型の第２乃至第５ウェル（１２〜１５）を有し、
前記第１ウェル（１１）は、第１電界効果トランジスタ（ＨＶＮＭＯＳ）を構成するための第２導電型のソース・ドレインとして第１半導体領域（３１）を有し、
前記第２ウェル（１２）は、第２電界効果トランジスタ（ＨＶＰＭＯＳ）を構成するための第１導電型のソース・ドレインとして第３半導体組成（ＨＰＬＤ）の第２半導体領域（３２）と、前記第２電界効果トランジスタに用いる第４半導体組成（ＨＮＬＤ）の第３半導体領域（２７）を有し、
前記第３ウェル（１３）は、前記第１電界効果トランジスタよりも耐圧の低い第３電界効果トランジスタ（ＭＶＮＭＯＳ）を構成するための第１導電型のウェルとして第５半導体組成（ＭＰＷ）の第６ウェル（１６）と、前記第２電界効果トランジスタよりも耐圧の低い第４電界効果トランジスタ（ＭＶＰＭＯＳ）を構成するための第２導電型のウェルとして前記第４半導体組成（ＨＮＬＤ）の第７ウェル（１７）を有し、
前記第４ウェル（１４）は、前記第３電界効果トランジスタよりも耐圧の低い第５電界効果トランジスタ（ＬＶＮＭＯＳ）を構成するための第１導電型のウェルとして第６半導体組成（ＬＰＷ）の第８ウェル（１８）と、前記第４電界効果トランジスタよりも耐圧の低い第６電界効果トランジスタ（ＬＶＰＭＯＳ）を構成するための第１導電型のウェルとして第７半導体組成（ＬＮＷ）の第９ウェル（１９）を有し、
前記第５ウェル（１５）は、不揮発性メモリセル（ＮＶＭＣ）を構成するための、前記第６半導体組成（ＬＰＷ）の第１０ウェル（２０）と、前記第６半導体組成（ＬＰＷ）の第１１ウェル（２１）と、前記第５半導体組成（ＭＰＷ）の第１２ウェル（２２）と、前記第１０乃至第１２ウェルを電気的に相互に分離する前記第４半導体組成（ＨＮＬＤ）の第１３ウェル（２３）を有し、前記不揮発性メモリセルは、書込みワード線（ＷＷＬ）に電気的に結合された前記第１０ウェル及び導電性の浮遊電極（ＣＰＬＧＴ）を用いて形成された容量素子（ＣＰＥ）と、書込み／消去ビット線（ＷＢＬ）に電気的に結合された前記第１１ウェル及び前記浮遊電極を用いて形成された書込み／消去素子（ＷＲＥ）と、前記第１３ウェルに形成されたソース・ドレイン領域及び前記浮遊電極を用いて形成された読出し素子ＲＤＥ）と、ゲート電極（６４）に接続された読出しワード線（ＲＷＬ）により前記読出し素子のソース・ドレイン領域（４５）を選択的に読出しビット線（ＲＢＬ）に接続する選択素子（ＳＷＭＯＳ）とを有し、前記浮遊電極（ＣＰＬＧＴ）は前記第１０乃至第１２ウェルに重なって延在する。

【0023】

これによれば、不揮発性メモリセルにおける分離用の第１３ウェルとして中耐圧の電界効果トランジスタ向けに一般に採用されることが想定される第２導電型のウェルの半導体組成（例えば第２ウェルの不純物濃度と第９ウェルの不純物濃度との間の濃度の半導体組成）を採用せずに、それを高耐圧の第２電界効果トランジスタ（ＨＶＰＭＯＳ）の第２ウェル（１２）に形成される第３半導体領域（２７）や中耐圧の第４電界効果トランジスタ（ＭＶＰＭＯＳ）の第７ウェル（１７）と同じ第４半導体組成（ＨＮＬＤ）とするから、分離用ウェル及び中耐圧の電界効果トランジスタが形成されるウェルを共に高耐圧の電界効果トランジスタに用いる半導体組成を形成するのと同じフォトマスクを用いて形成することが可能になる。この分離用の第１３ウェル（２３）に第４半導体組成（ＨＮＬＤ）を採用するということは、その不純物濃度が、中耐圧の電界効果トランジスタ向けに一般に採用されることが想定される第２導電型のウェルの半導体組成（例えば第２ウェルの不純物濃度と第９ウェルの不純物濃度との間の濃度の半導体組成）に比べて低くなることを意味する。更に、その後のアニールによって横方向に拡張された部分は更に低濃度になる。このことから、前述の如く分離用のウェル（２３）と容量素子又は書込み／消去素子のウェル（２０，２１）との境界部分に伸びる空乏層を介して容量素子又は書込み／消去素子と、分離用の第１３ウェルと、の間にパンチスルーリークを生ずる虞がある。このとき、前記容量素子のウェル（２０）及び前記書込み消去素子のウェル（２１）を低耐圧の電界効果トランジスタが形成される第１導電型のウェル（１８）と同じ半導体組成（ＬＰＷ）に代えてその不純物濃度を高くすることにより、上記パンチスルーリークの発生を抑制することができる。これは、上記アニールによる横方向の低濃度化によって容量素子のウェル（２０）及び書込み／消去素子のウェル（２１）と、分離用のウェル（２３）と、の間のスペースを廃止することによるチップの平面方向サイズの縮小、そして、分離用のウェル（２３）の上に形成されている溝型分離部（１００）の深さを浅くすることによるチップの厚さ方向のサイズの縮小に資するものである。

【0024】

〔７〕＜高耐圧電界効果トランジスタのウェル給電＞
項６において、前記第３半導体領域は前記第２ウェルに基板バイアス電圧を供給する給電部の半導体領域である。

【0025】

〔８〕＜第１半導体領域の半導体組成と第４半導体組成との差異＞
項７において、前記第１半導体領域は、前記第４半導体組成（ＨＮＬＤ）と同じ不純物を第７ウェルよりも少なく含んだ第８半導体組成（ＨＮＬＤ’）を含む。

【0026】

〔９〕＜隣接メモリセルの構成＞
項６において、マトリクス配置された複数個の前記不揮発性メモリセルを備え、前記第１２ウェルと前記第１１ウェルの夫々を共有する隣り合う不揮発性メモリセルは、前記書込み消去ビット線を共有し、前記書込みワード線を個別とし、前記読出しワード線を個別とする。

【0027】

これによれば、不揮発性メモリセルの集積度が向上する。

【0028】

〔１０〕＜ＦＮトンネル＞
項６において、前記第１１ウェルから前記浮遊電極への電子の注入又は前記浮遊電極から前記第１１ウェルへの正孔の放出によって前記読出し素子の閾値電圧が高くされ、前記浮遊電極から前記第１１ウェルへの電子の放出又は前記第１１ウェルから前記浮遊電極への正孔の注入によって前記読出し素子の閾値電圧が低くされることによって、前記不揮発性メモリセルは情報を記憶する。

【0029】

これによれば、ＦＮトンネルによって書込み／消去を行うことができるから、ホットキャリア注入方式に比べてメモリセル構造が簡単になる。

【発明の効果】

【0030】

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

【0031】

すなわち、不揮発性メモリを備えた半導体装置、特に、単層ポリシリコンゲートから構成される不揮発性メモリを備えた半導体装置のチップ面積の縮小及びチップ厚の薄型化に際して上記不揮発性メモリで生ずる虞のあるパンチスルーリークを抑制することができる。

【図面の簡単な説明】

【0032】

【図1】図１は本発明に係る半導体装置が有する不揮発性メモリセルの縦断面構造を例示する断面図である。

【図2】図２は本発明に係る半導体装置が有する高耐圧、中耐圧、低耐圧夫々の電界効果トランジスタの縦断面構造を例示する断面図である。

【図3】図３は不揮発性メモリセルの平面的な構成と共には図１の断面位置Ａ−Ｂ、Ｂ−Ｃ，Ｃ−Ｄ，Ｅ−Ｆ，Ｆ−Ｇを例示する平面図である。

【図4】図４は不揮発性メモリセルの配線接続関係を例示する平面図である。

【図5】図５は不揮発性メモリセルの等価回路を例示する回路図である。

【図6】図６は図５の等価回路における主なノードの断面構造上の位置を示す断面図である。

【図7】図7は書込み動作における不揮発性メモリセルへの電圧の印加状態を例示する概略断面図である。

【図8】図８は消去動作における不揮発性メモリセルへの電圧の印加状態を例示する概略断面図である。

【図9】図９は読出し動作における不揮発性メモリセルへの電圧の印加状態を例示する概略断面図である。

【図10】図１０は図１及び図２の断面構造をその半導体組成に着目して集約した縦断面図である。

【図11】図１１は不揮発性メモリセルにおけるウェル領域の半導体組成に中耐圧電界効果トランジスの半導体組成（ＭＰＷ）を採用し、分離用のウェル領域にＭＮＷを採用した構造を例示する縦断面図である。

【図12】図１２は図１１に対して分離用のウェルに第４半導体組成（ＨＮＬＤ）を採用したときに生ずる虞のあるパンチスルーリーク電流を例示した縦断面図である。

【図13】図１３は本実施の形態の半導体装置の製造工程中における高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部の半導体基板の要部断面図である。

【図14】図１４は図１３と同一工程の不揮発性メモリセル領域の半導体基板の要部断面図である。

【図15】図１５は図１３及び図１４に続く半導体装置の製造工程中における高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部の半導体基板の要部断面図である。

【図16】図１６は図１５と同一工程の不揮発性メモリセル領域の半導体基板の要部断面図である。

【図17】図１７は図１５及び図１６に続く半導体装置の製造工程中における高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部の半導体基板の要部断面図である。

【図18】図１８は図１７と同一工程の不揮発性メモリセル領域の半導体基板の要部断面図である。

【図19】図１９は図１７及び図１８に続く半導体装置の製造工程中における高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部の半導体基板の要部断面図である。

【図20】図２０は図１９と同一工程の不揮発性メモリセル領域の半導体基板の要部断面図である。

【図21】図２１は図１９及び図２０に続く半導体装置の製造工程中における高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部の半導体基板の要部断面図である。

【図22】図２２は図２１と同一工程の不揮発性メモリセル領域の半導体基板の要部断面図である。

【図23】図２３は図２１及び図２２に続く半導体装置の製造工程中における高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部の半導体基板の要部断面図である。

【図24】図２４は図２３と同一工程の不揮発性メモリセル領域の半導体基板の要部断面図である。

【図25】図２５は図２３及び図２４に続く半導体装置の製造工程中における高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部の半導体基板の要部断面図である。

【図26】図２６は図２５と同一工程の不揮発性メモリセル領域の半導体基板の要部断面図である。

【図27】図２７は図２５及び図２６に続く半導体装置の製造工程中における高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部の半導体基板の要部断面図である。

【図28】図２８は図２７と同一工程の不揮発性メモリセル領域の半導体基板の要部断面図である。

【発明を実施するための形態】

【0033】

以下に説明する半導体装置は、半導体基板の主面に電気的に分離される複数個のウェルを有し、高圧、中圧及び低圧の３種類の耐圧と導電型に応じた複数種類の電界効果トランジスタ（以下単にＭＯＳトランジスタとも記す）が夫々に対応するウェルに形成されると共に、特定のウェルには不揮発性メモリセルが形成されている。上記不揮発性メモリセルは論理演算回路や記憶回路等に付随して配置された少容量の不揮発性メモリを構成し、初期設定データやトリミングデータ等を書換え可能に保持する。例えば、主回路としてＬＣＤ（Liquid Crystal Device）ドライバ回路が形成された半導体チップに、その主回路に関する所望の情報を記憶する不揮発性メモリが形成されている半導体装置（ＬＣＤドライバ）などに適用される。

【0034】

図１には本発明に係る半導体装置が有する不揮発性メモリセルの縦断面構造が例示され、図２には本発明に係る半導体装置が有する高耐圧、中耐圧、低耐圧夫々の電界効果トランジスタ（高耐圧ＭＯＳトランジスタ、中耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ）の縦断面構造が例示される。不揮発性メモリセルの平面的な構成は図３に例示され、図１の断面は図３に明示された断面位置Ａ−Ｂ、Ｂ−Ｃ，Ｃ−Ｄ，Ｅ−Ｆ，Ｆ−Ｇにおける断面構造を示している。図１及び図２では一部の絶縁層や配線層の構造を省略して簡潔化してある。図４には不揮発性メモリセルの配線接続関係が例示され、図５には不揮発性メモリセルの等価回路が示される。

【0035】

＜単層の浮遊電極構成を持つ不揮発性メモリセルの縦断面構造＞
先ず、図１乃至図５を参照しながら不揮発性メモリセルＮＶＭＣの概略を説明する。不揮発性メモリセルＮＶＭＣは半導体基板（ＰＳｕｂ）１０の主面上に絶縁膜８１，８２，８３を介して単層ポリシリコンゲートから成る浮遊電極ＣＰＬＧＴが形成されている。浮遊電極ＣＰＬＧＴは夫々の浮遊電極部６１，６２，６３が相互に結合されている。この一つの浮遊電極ＣＰＬＧＴを共有するように、容量素子ＣＰＥ、書込み／消去素子ＷＲＥ、及び読出し素子ＲＤＥが配置されている。読出し素子ＲＤＥには選択素子ＳＷＭＯＳが直列接続される。その容量素子ＣＰＥのウェル２０と書込み／消去素子ＷＲＥのウェル２１に相互に逆極性の高電位差を印加することにより書込み／消去素子ＷＲＥのウェル２１から浮遊電極ＣＰＬＧＴに電子を注入して不揮発性メモリセルＮＶＭＣに対する書込みが行われ、上記高電位の極性を相互に反転することにより浮遊電極ＣＰＬＧＴから書込み／消去素子のウェル２１に電子を引き抜いて不揮発性メモリセルＮＶＭＣに対する消去が行われる。例えば、分離用ウェル２３に正の高電圧（例えば９Ｖ）を給電した状態で、書込みでは、容量素子ＣＰＥのウェル２０に正の高電圧（例えば９Ｖ）を、書込み／消去素子ＷＲＥのウェル２１には負の高電圧（例えば−９Ｖ）を印加し、それによって書込み／消去素子ＷＲＥのウェル２１の全面から浮遊電極ＣＰＬＧＴに電子を注入する。消去では、容量素子ＣＰＥのウェル２０に負の高電圧（例えば−９Ｖ）を、書込み／消去素子ＷＲＥのウェル２１には正の高電圧（例えば９Ｖ）を印加し、それによって浮遊電極ＣＰＬＧＴから書込み／消去素子ＷＲＥのウェル２１の全面に電子を放出する。この書込み／消去はＦＮトンネル（Fowler-Nordheim Tunneling）による。浮遊電極ＣＰＬＧＴに電子が注入された書込み状態において読み出し素子ＲＤＥの閾値電圧は高くされ、浮遊電極ＣＰＬＧＴから電子が放出された消去状態において読出し素子ＲＤＥの閾値電圧は低くされる。読出し素子ＲＤＥが書込み状態であればこれに直列された選択素子がオン状態にされても読出し素子には電流が流れないことから、例えば論理値１の読出しデータを得ることができる。これに対して、読出し素子ＲＤＥが消去状態であればこれに直列された選択素子がオン状態にされると読出し素子に電流が流れることから、例えば論理値０の読出しデータを得ることができる。

【0036】

このように上記単層ポリシリコンゲートから成る浮遊電極ＣＰＬＧＴを用いた不揮発性メモリセルＮＶＭＣにおいては書込み／消去時に容量素子ＣＰＥのウェル２０と書込み／消去素子ＷＲＥのウェル２１には高電圧が印加されるため、埋め込みウェル１５に形成された容量素子ＣＰＥのウェル２０と書込み／消去素子ＷＲＥのウェル２１の耐圧を向上させるために、それらのウェル２０，２１を分離する分離用ウェル２３（第１３ウェル）が設けられ、分離用ウェル２３はＳＴＩ（Shallow Trench Isolation）などと称される溝型分離部１００の下方に形成されている。

【0037】

次に不揮発性メモリセルＮＶＭＣの構造について詳述する。

【0038】

図１及び図３に示すように、本実施の形態に係る不揮発性メモリＮＶＭＣは、半導体基板１０の主面に形成された容量素子ＣＰＥ、書込み／消去素子ＷＲＥ、読出し素子ＲＤＥ及び選択素子ＳＷＭＯＳを有する。尚、不揮発性メモリセルＮＶＭＣは複数個がマトリクス配置されて不揮発性メモリを構成する。

【0039】

第１導電型例えばｐ型の半導体基板１０には上記素子を形成するための活性領域を規定する溝形の分離部１００が形成されている。この半導体基板１０に形成された第２導電型例えばｎ型の特定のウェルである埋込ウェル（第５ウェル）１５には、ｐ型の容量電極ウェル（第１０ウェル）２０、ｐ型の書込み消去制御電極ウェル（第１１ウェル）２１、ｐ型のウェル（第１２ウェル）２２及びｎ型の分離用ウェル２３が形成されている。ｐ型のウェル２０，２１，２２は、埋込ウェル１５及び分離用ウェル２３により互いに電気的に分離された状態で埋込ウェル１５に内包されている。

【0040】

ｐ型のウェル２０，２１，２２には、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｐ型のウェル２２の上層一部には、ｐ＋型の半導体領域４７が形成されている。ｐ＋型の半導体領域４７には、ｐ型のウェル２２と同じ不純物が含有されているが、ｐ＋型の半導体領域４７の不純物濃度の方が、ｐ型のウェル２２の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域４７は、半導体基板１０の主面上の絶縁層９６に形成されたコンタクトホール内の導体部９５ａに電気的に接続され、ウェル２２への給電部を成す。この導体部９５ａが接するｐ＋型の半導体領域４７の表層一部にシリサイド層９０ａを形成しても良い。絶縁層９６は、特に制限されないが、窒化シリコンから成る絶縁層９６ａとその上に形成された酸化シリコンから成る絶縁層９６ｂで構成される。

【0041】

ｎ型のウェル２３には、例えばリン（Ｐ）又はヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｎ型のウェル２３の上層一部には、ｎ＋型の半導体領域４６が形成されている。ｎ＋型の半導体領域４６には、ｎ型のウェル２３と同じ不純物が含有されているが、ｎ＋型の半導体領域４６の不純物濃度の方が、ｎ型のウェル２３の不純物濃度よりも高くなるように設定されている。このようなｎ＋型の半導体領域４６は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｂに電気的に接続されていて、ウェル２３への給電部を成す。この導体部９５ｂが接するｎ＋型の半導体領域４６の表層一部にシリサイド層９０ｂを形成しても良い。

【0042】

不揮発性メモリセルＮＶＭＣの浮遊電極ＣＰＬＧＴは容量素子ＣＰＥの浮遊電極部６１、書込み／消去素子ＷＲＥの浮遊電極部６２、及び読出し素子ＲＤＥの浮遊電極部６３を一体的に構成し、導電性を備える。浮遊電極ＣＰＬＧＴは、データの記憶に寄与する電荷を蓄積する部分であり、例えば低抵抗な多結晶シリコン等のような導電体膜からなり、電気的に浮遊状態（他の導体と絶縁された状態）で形成されている。図１に例示されるように、浮遊電極ＣＰＬＧＴの表面には酸化シリコンなどから成る絶縁膜９１で覆われ、直接窒化シリコンから成る絶縁層９６ａと接触しないようにされる。製造工程に起因して窒化シリコン膜が僅かな導電性を呈している場合でも、浮遊電極ＣＰＬＧＴの電荷が不所望にリークしないようにするためである。また、この浮遊電極ＣＰＬＧＴは、図３に示すように、互いに隣接するｐ型のウェル２０，２１，２２に平面的に重なるように直線状に延在した状態で形成されている。

【0043】

この浮遊電極ＣＰＬＧＴがｐ型のウェル２１の活性領域に平面的に重なる第１位置には、書込み／消去素子ＷＲＥが配置されている。書込み／消去素子ＷＲＥは、容量電極部６２と、容量絶縁膜８２と、ｐ型の半導体領域４４と、ｎ型の半導体領域４３と、ｐ型のウェル２１とを有している。

【0044】

容量電極６２は、浮遊電極ＣＰＬＧＴの一部により形成され、書込み／消去素子ＷＲＥの一方の電極を形成する部分である。容量絶縁膜８２は、例えば酸化シリコンからなり、容量電極６２とｐ型のウェル２１との間に形成されている。容量絶縁膜８２の厚さは、例えば７ｎｍ以上、２０ｎｍ以下とされている。本実施の形態の書込み／消去素子ＷＲＥでは、データの書き換えにおいて、電子をｐ型のウェル２１から容量絶縁膜８２を介して容量電極６２に注入したり、容量電極６２の電子を、容量絶縁膜８２を介してｐ型のウェル２１に放出したりするので、容量絶縁膜８２の厚さは薄くされ、例えば１３．５ｎｍ程度の厚さに設定されている。容量絶縁膜８２の厚さを７ｎｍ以上とする理由は、それより薄いと容量絶縁膜８２の信頼性を確保できないからである。また、容量絶縁膜８２の厚さを２０ｎｍ以下とする理由は、それより厚いと電子を通過させることが難しくなり、データの書換えが上手くできないからである。

【0045】

書込み／消去素子ＷＲＥの一対のｐ型の半導体領域４４及びｎ型の半導体領域４３は、ｐ型のウェル２１２内において容量電極６２を挟み込む位置に容量電極６２に対して自己整合的に形成されている。ｐ型の半導体領域４４、ｎ型の半導体領域４３及びｐ型のウェル２１は、書込み／消去素子ＷＲＥの一方の電極を構成する部分である。書込み／消去素子ＷＲＥにおいて、容量電極６２の左右の半導体領域４４，４３の導電型が非対称になっている。ｐ型の半導体領域４４はｐ型のウェル２１に給電し、ｎ型の半導体領域４３はｐ型のウェル２１の容量電極６２直下に反転層を形成して他方の電極、即ち、ＦＮトンネル電流の経路を形成する。

【0046】

ｐ型の半導体領域４４は、ｐ−型の半導体領域４４Ｂと、その半導体領域４４Ｂに電気的に接続されたｐ＋型の半導体領域４４Ａとを有している。このｐ−型の半導体領域４４Ｂ及びｐ＋型の半導体領域４４Ａには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域４４Ａの不純物濃度の方が、ｐ−型の半導体領域４４Ｂの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域４４は、ｐ型のウェル２１と電気的に接続されている。

【0047】

ｎ型の半導体領域４３は、ｎ−型の半導体領域４３Ｂと、そのｎ−型の半導体領域４３Ｂに電気的に接続されたｎ＋型の半導体領域４３Ａとを有している。このｎ−型の半導体領域４３Ｂ及びｎ＋型の半導体領域４３Ａには、例えばリン（Ｐ）又はヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域４３Ａの不純物濃度の方が、ｎ−型の半導体領域４３Ｂよりも不純物濃度が高くなるように設定されている。

【0048】

ｐ−型の半導体領域４４Ｂ及びｎ−型の半導体領域４３Ｂは、容量電極６２の一方の端部辺りから半導体基板１０の主面に沿ってサイドウォール９３の幅分程度延びて終端している。ｐ＋型の半導体領域４４Ａ及びｎ＋型の半導体領域４３Ａは、それぞれｐ−型の半導体領域４４Ｂ及びｎ−型の半導体領域４３Ｂの終端で一部重なり、その重なり位置から半導体基板１０の主面に沿って所望の長さ分だけ延びて分離部１００で終端している。

【0049】

本実施の形態では、ｎ型の半導体領域４３が、図３に示すように、互いに隣接する２つの浮遊電極ＣＰＬＧＴの隣接間に形成されている。すなわち、ｎ型の半導体領域４３は、２つの書込み／消去素子ＷＲＥの共有領域になっている。

【0050】

これらｐ型の半導体領域４４及びｎ型の半導体領域４３は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｃに電気的に接続されている。この導体部９５ｃは、データ書込み／消去用のビット線（書込み消去ビット線）ＷＢＬに電気的に接続されている。この導体部９５ｃが接するｐ＋型の半導体領域４４Ａ及びｎ＋型の半導体領域４３Ａの表層一部にシリサイド層９０ｃを形成しても良い。

【0051】

浮遊電極ＣＰＬＧＴがｐ型のウェル２２の活性領域に平面的に重なる第２位置には、データの読出し用の素子（読出し素子）ＲＤＥが配置されている。読出し素子ＲＤＥは、ゲート電極６３と、ゲート絶縁膜８３と、一対のｎ型の半導体領域４５、４５とを有している。読出し素子ＲＤＥのチャネルは、ゲート電極８３と平面的に重なるｐ型のウェル２２の上層に形成される。

【0052】

ゲート電極６３は、浮遊電極ＣＰＬＧＴの一部により形成されている。ゲート絶縁膜８３は、例えば酸化シリコンからなり、ゲート電極６３とｐ型のウェル２２との間に形成されている。ゲート絶縁膜８３の厚さは、例えば１３．５ｎｍ程度である。読出し素子ＲＤＥの一対のｎ型の半導体領域４５、４５は、ｐ型のウェル２２内においてゲート電極６３を挟み込む位置にゲート電極６３に対して自己整合的に形成されている。読出し素子ＲＤＥの一対のｎ型の半導体領域４５、４５は、それぞれチャネル側のｎ−型の半導体領域４５Ｂと、その各々に接続されたｎ＋型の半導体領域４５Ａとを有している。このｎ−型の半導体領域４５Ｂ及びｎ＋型の半導体領域４５Ａには、例えばリン（Ｐ）又はヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域４５Ａの不純物濃度の方が、ｎ−型の半導体領域４５Ｂの不純物濃度よりも高くなるように設定されている。

【0053】

このような読出し素子ＲＤＥの一方の半導体領域４５は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｄに電気的に接続されている。この導体部９５ｄは、ソース線ＳＬに電気的に接続されている。この導体部９５ｄが接するｎ＋型の半導体領域４５Ａの表層一部にシリサイド層９０ｄを形成しても良い。読出し素子ＲＤＥの他方の半導体領域４５は、選択素子ＳＷＭＯＳのソース及びドレイン用のｎ型の半導体領域４５の一方と共有とされている。選択素子は例えばＭＯＳトランジスタに代表される絶縁ゲート型の電界効果トランジスタによって構成される。ＭＯＳトランジスタのゲート絶縁膜はゲート酸化膜に限定されない。

【0054】

選択素子ＳＷＭＯＳは、ゲート電極６４と、ゲート絶縁膜８４と、ソース・ドレイン用の一対のｎ型の半導体領域４５、４５とを有している。選択素子用ＳＷＭＯＳのチャネルは、ゲート電極６４と平面的に重なるｐ型のウェル２２の上層に形成される。

【0055】

ゲート電極６４は、例えば低抵抗な多結晶シリコンにより形成されており、浮遊電極ＣＰＬＧＴとは電気的に分離している。このゲート電極６４は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｅに電気的に接続されている。そのコンタクトホールの位置は仮想的に示されている。導体部９５ｅが接するゲート電極６４の表層部にシリサイド層９０ｅを形成しても良い。この導体部９５ｅにはデータ読出し用のワード線（読出しワード線）ＲＷＬが接続される。

【0056】

ゲート絶縁膜８４は、例えば酸化シリコンからなり、ゲート電極６４とｐ型のウェル２２との間に形成されている。このゲート絶縁膜８４の厚さは、例えば１３．５ｎｍ程度である。選択素子ＳＷＭＯＳの一対のｎ型の半導体領域４５、４５の構成は、読出し素子ＲＤＥのｎ型の半導体領域４５と同じである。選択素子ＲＤＥの他方のｎ型の半導体領域４５は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｆに電気的に接続されている。この導体部９５ｆには、データ読出し用のビット線（読出しビット線）ＲＢＬに電気的に接続されている。この導体部９５ｆが接するｎ＋型の半導体領域４５Ａの表層部にシリサイド層９０ｆを形成しても良い。

【0057】

浮遊電極ＣＰＬＧＴがｐ型のウェル２０に平面的に重なる位置には、容量素子ＣＰＥが形成されている。この容量素子ＣＰＥは、容量電極６１と、容量絶縁膜８１と、ｐ型の半導体領域４１と、ｎ型の半導体領域４２と、ｐ型のウェル２０とを有している。

【0058】

容量電極６１は、ウェル２０の表面に対向する浮遊電極ＣＰＬＧＴの一部により形成されており、容量素子ＣＰＥの一方の電極を形成する部分である。浮遊電極ＣＰＬＧＴは、図３に示すように、容量電極６１の一端側から容量電極６２及びゲート電極６３へ延在するように配置され、特に容量電極６１の面積が大きくされる。容量電極６１の平面積を大きく確保できるので、カップリング比を高めることができ、書込みワード線ＷＷＬからの電圧供給効率を向上させることが可能となっている。容量絶縁膜８１は、例えば酸化シリコンからなり、容量電極６１とｐ型のウェル２０との間に形成されている。容量絶縁膜８１は、ゲート絶縁膜８３，８４、容量絶縁膜８２を形成するための熱酸化工程により同時に形成されており、その厚さは、例えば１３．５ｎｍ程度である。

【0059】

容量素子ＣＰＥの一対のｐ型の半導体領域４１及びｎ型の半導体領域４２は、ｐ型のウェル２０内において容量電極６１を挟み込む位置に容量電極６１に対して自己整合的に形成されている。ｐ型の半導体領域４１、ｎ型の半導体領域４２及びｐ型のウェル２０は、容量素子ＣＰＥの一方の電極を構成する部分である。すなわち、容量素子ＣＰＥにおいては、容量電極６１の左右の半導体領域の導電型が非対称になっている。この点は書込み／消去素子ＷＲＥの場合と同様である。

【0060】

半導体領域４１は、ｐ−型の半導体領域４１Ｂと、その半導体領域４１Ｂに電気的に接続されたｐ＋型の半導体領域４１Ａとを有している。このｐ−型の半導体領域４１Ｂ及びｐ＋型の半導体領域４１Ａには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域４１Ａの不純物濃度の方が、ｐ−型の半導体領域４１Ｂの不純物濃度よりも高くなるように設定されている。このｐ型の半導体領域４１は、ｐ型のウェル２２と電気的に接続されている。

【0061】

ｎ型の半導体領域４２は、ｎ−型の半導体領域４２Ｂと、そのｎ−型の半導体領域４２Ｂに電気的に接続されたｎ＋型の半導体領域４２Ａとを有している。このｎ−型の半導体領域４２Ｂ及びｎ＋型の半導体領域４２Ａには、例えばリン（Ｐ）又はヒ素（Ａｓ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域４２Ａの不純物濃度の方が、ｎ−型の半導体領域４２Ｂよりも不純物濃度が高くなるように設定されている。

【0062】

ｐ−型の半導体領域４１Ｂ及びｎ−型の半導体領域４２Ｂは、容量電極６１の一方の端部辺りから半導体基板１０の主面に沿ってサイドウォール９３の幅分程度延びて終端している。ｐ＋型の半導体領域４１Ａ及びｎ＋型の半導体領域４２Ａは、それぞれｐ−型の半導体領域４１Ｂ及びｎ−型の半導体領域４２Ｂの終端で一部重なり、その重なり位置から半導体基板１０の主面に沿って所望の長さ分だけ延びて分離部１００で終端している。

【0063】

本実施の形態では、ｎ型の半導体領域４２が、図３に示すように、互いに隣接する２つの浮遊電極ＣＰＬＧＴの隣接間に形成されている。すなわち、ｎ型の半導体領域４２は、２つの容量素子ＣＰＥの共有領域になっている。尚、図３に例示するように、不揮発性メモリ領域の角部に位置する容量素子ＣＰＥは不揮発性メモリセルＮＶＭＣを構成しない。

【0064】

これらｐ型の半導体領域４１及びｎ型の半導体領域４２は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｇに電気的に接続されている。この導体部９５ｇは、書込みワード線ＷＷＬに電気的に接続されている。この導体部９５ｇが接するｐ＋型の半導体領域４１Ａ及びｎ＋型の半導体領域４２Ａの表層一部にシリサイド層９０ｇを形成しても良い。

【0065】

不揮発性メモリセルＮＶＭＣの平面的なレイアウト構成は図３に例示される通りであり、図３の上方から順次下方に、ウェル２０、ウェル２２、及びウェル２１が異なる列で繰り返し配置され、そこに不揮発性メモリセルＮＶＭＣが規則的に向きを変えて複数個配置されている。不揮発性メモリセルＮＶＭＣの配置の向きはレイアウトの面積効率を向上させることが考慮される。例えば図４に例示されるように、読出し用のウェル２２と前記書込み消去電極用にウェル２１の夫々を共有する隣り合う不揮発性メモリセルＮＶＭＣ＿１，ＮＶＭＣ＿２は、書込み消去ビット線ＷＢＬ＿１を共有し、書込み消去ワード線ＷＷＬ＿１，ＷＷＬ＿２を個別とし、読出しワード線ＲＷＬ＿１，ＲＷＬ＿２を個別とし、読出しビット線ＲＢＬ＿１，ＲＢＬ＿２を個別とする。

【0066】

次に不揮発性メモリセルＮＶＭＣの書込み、消去及び読み出し動作について説明する。不揮発性メモリセルＮＶＭＣを構成する素子の接続関係を明瞭に示している図５の等価回路はその動作の理解に資するものである。図５の等価回路における主なノードａ〜ｆの断面構造上の位置は図６に示される。

【0067】

図7には書込み動作における不揮発性メモリセルＮＶＭＣへの電圧の印加状態が例示される。データの書込み時には、書込み対象にされる不揮発性メモリセルＮＶＭＣに対して、その容量素子ＣＰＥのウェル２０に接続する書込みワード線ＷＷＬに例えば９Ｖの正の電圧を印加し、その書込み／消去素子ＣＷＥのウェル２１に接続する書込み消去ビット線ＷＢＬに例えば−９Ｖの負の電圧を印加する。それ以外のデータ書込み／消去用のビット線ＷＢＬには、例えば０Ｖの電圧を印加し、選択素子ＳＷＭＯＳのゲート電極に接続する読出しワード線ＲＷＬに例えばグランド電圧ＧＮＤを印加する。ソース線ＳＬ及び読出しビット線ＲＢＬは共にグランド電圧ＧＮＤ、ウェル２３には給電部４６から９Ｖが印加され、ウェル２２には給電部４７からグランドレベルＧＮＤが印加される。本明細書では、特に制限されないが、グランド電圧ＧＮＤを０Ｖとする。これにより、書込み対象の不揮発性メモリセルＮＶＭＣの書込み／消去素子ＷＲＥのウェル２１の表面から浮遊電極ＣＰＬＧＴにＦＮトンネルによって電子が注入される。浮遊電極ＣＰＬＧＴに電子が注入された不揮発性メモリセルＮＶＭＣにおける読出し素子ＲＤＥの閾値電圧は高くされる。

【0068】

図８には消去動作における不揮発性メモリセルＮＶＭＣへの電圧の印加状態が例示される。消去動作では書込みワード線ＷＷＬと書込みビット線に印加する電圧を書込み動作の場合と逆にする。即ち、消去対象の不揮発性メモリセルＮＶＭＣにおける容量素子ＣＰＥのウェル２０に接続する書込みワード線ＷＷＬに例えば−９Ｖの負の電圧を印加し、その書込み／消去素子ＣＷＥのウェル２１に接続する書込み消去ビット線ＷＢＬに例えば９Ｖの正の電圧を印加する。その他の印加電圧は書込み動作の場合と同じである。これにより、消去対象の不揮発性メモリセルＮＶＭＣの浮遊電極ＣＰＬＧＴから書込み／消去素子ＷＲＥのウェル２１の表面にＦＮトンネルによって電子が放出される。浮遊電極ＣＰＬＧＴから電子が放出された不揮発性メモリセルＮＶＭＣにおける読出し素子ＲＤＥの閾値電圧は低くされる。

【0069】

図９には読出し動作における不揮発性メモリセルＮＶＭＣへの電圧の印加状態が例示される。データの読出し動作時には、ウェル２３には給電部４６から電源電圧ＶＤＤを印加し、ウェル２２には給電部４７からグランドレベルＧＮＤを印加し、更に、ソース線ＳＬにグランド電圧ＧＮＤを印加し、容量素子ＣＰＥのウェル２０に接続する書込みワード線ＷＷＬに電源電圧ＶＤＤを印加し、その書込み／消去素子ＣＷＥのウェル２１に接続する書込み消去ビット線ＷＢＬにグランド電圧ＧＮＤを印加する。そして、読出し対象にされる不揮発性メモリセルＮＶＭＣに対して選択素子ＳＷＭＯＳのゲート電極に接続する読出しワード線ＲＷＬに電源電圧ＶＤＤを印加し、読出しビット線ＲＢＬを検出電圧Ｖｐｒｃにプリチャージする。特に制限されないが、ここでは電源電圧を３Ｖ、検出電圧Ｖｐｒｃを１Ｖとする。不揮発性メモリセルＮＶＭＣが書込み状態であれば読出し素子ＲＤＥの閾値電圧は高くされている（電源電圧ＶＤＤ以上の電圧である）ので、読出しビット線ＲＢＬからソース線ＳＬには電流が流れず、読出しビット線ＲＢＬに接続されるセンスアンプ（図示せず）の出力は反転されない。一方、不揮発性メモリセルＮＶＭＣが消去状態であれば読出し素子ＲＤＥの閾値電圧は低くされている（電源電圧ＶＤＤよりも低い電圧である）ので、読出しビット線ＲＢＬからソース線ＳＬに電流が流れ、その変化が読出しビット線ＲＢＬに接続されるセンスアンプで検出され、センスアンプの出力が反転される。このセンスアンプの出力の相違、即ち、読出しビット線ＲＢＬからソース線ＳＬに電流が流れるか否かに基づいて、不揮発性メモリセルＮＶＭＣに記憶されているデータの論理値（０又は１）が判別される。

【0070】

＜高耐圧、中耐圧、低耐圧夫々の電界効果トランジスタの縦断面構造＞
次に上記不揮発性メモリセルＮＶＭＣを有する半導体装置の主回路等を構成する高耐圧、中耐圧、低耐圧夫々の電界効果トランジスタの縦断面構造について、図２を参照しながら説明する。実際には夫々の電界効果トランジスタは他の回路素子などと結合されて所要の回路を構成しているが、図２では夫々１個を代表として例示する。

【0071】

半導体基板（ＰＳｕｂ）１０の主面上に絶縁膜７１，７２，７３，７４，７５，７６を介して単層ポリシリコンゲートから成るゲート電極５１，５２，５３，５４，５５，５６が形成され、その表面にはシリサイド層９０が形成されている。ゲート電極５１に対応してｎチャンネル型の高耐圧電界効果トランジスタ（第１電界効果トランジスタ）ＨＶＮＭＯＳが形成され、ゲート電極５２に対応してｐチャンネル型の高耐圧電界効果トランジスタ（第２電界効果トランジスタ）ＨＶＰＭＯＳが形成される。ゲート電極５３に対応してｎチャンネル型の中耐圧電界効果トランジスタ（第３電界効果トランジスタ）ＭＶＮＭＯＳが形成され、ゲート電極５４に対応してｐチャンネル型の中耐圧電界効果トランジスタ（第４電界効果トランジスタ）ＭＶＰＭＯＳが形成される。ゲート電極５５に対応してｎチャンネル型の低耐圧電界効果トランジスタ（第５電界効果トランジスタ）ＬＶＮＭＯＳが形成され、ゲート電極５６に対応してｐチャンネル型の低耐圧電界効果トランジスタ（第６電界効果トランジスタ）ＬＶＰＭＯＳが形成される。

【0072】

ｐ型の半導体基板１０には上記素子を形成するための活性領域を規定する溝形の分離部１００が形成されている。この半導体基板１０には第１電界効果トランジスタＨＶＮＭＯＳが形成されるｐ型のウェル（第１ウェル）１１、第２電界効果トランジスタＨＶＰＭＯＳが形成されるｎ型のウェル（第２ウェル）１２、ｎ型のウェル（第３ウェル）１３及びｎ型のウェル（第４ウェル）１４が形成されている。第３ウェル１３には第３電界効果トランジスタＭＶＮＭＯＳが形成されるｐ型の第６ウェル１６及び第４電界効果トランジスタＭＶＰＭＯＳが形成されるｎ型の第７ウェル１７が設けられる。第４ウェル１４には第５電界効果トランジスタＬＶＮＭＯＳが形成されるｐ型の第８ウェル１８及び第６電界効果トランジスタＬＶＮＭＯＳが形成されるｎ型の第９ウェル１９が設けられる。

【0073】

ｐ型のウェル１１，１６，１８には、例えばホウ素（Ｂ）等のようなｐ型を示す不純物が含有されている。ｐ型のウェル１１の上層一部には、ｐ＋型の半導体領域２６，４８が重ねて形成されている。ｐ＋型の半導体領域２６，４８には、ｐ型のウェル１１と同じ不純物が含有されているが、ｐ＋型の半導体領域２６の不純物濃度の方が、ｐ型のウェル１１の不純物濃度よりも高くなるように設定され、ｐ＋型の半導体領域４８の不純物濃度の方が、ｐ型の半導体領域２６の不純物濃度よりも高くなるように設定されている。このｐ＋型の半導体領域２６，４８は、半導体基板１０の主面上の絶縁層９６に形成されたコンタクトホール内の導体部９５ｈに電気的に接続され、ウェル１１への給電部を成す。この導体部９５ｈが接するｐ＋型の半導体領域４８の表層一部にシリサイド層９０ｈを形成しても良い。尚、図示は省略するがウェル１６，１８に対する給電部も同様に設けられている。

【0074】

ｎ型のウェル１２には、例えばリン（Ｐ）又はヒ素（Ａｓ）等のようなｎ型を示す不純物が含有されている。このｎ型のウェル１２の上層一部には、ｎ＋型の半導体領域２７，４９が形成されている。ｎ＋型の半導体領域２７，４９には、ｎ型のウェル１２と同じ不純物が含有されているが、ｎ＋型の半導体領域２７の不純物濃度の方が、ｎ型のウェル１２の不純物濃度よりも高くなるように設定され、ｎ＋型の半導体領域４９の不純物濃度の方が、ｎ型の半導体領域２７の不純物濃度よりも高くなるように設定されている。このようなｎ＋型の半導体領域２７，４９は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｉに電気的に接続されていて、ウェル１２への給電部を成す。この導体部９５ｉが接するｎ＋型の半導体領域４９の表層一部にシリサイド層９０ｉを形成しても良い。尚、図示は省略するがウェル１３，１４，１７，１９に対する給電部も同様に設けられている。

【0075】

ゲート電極５１がｐ型のウェル１１の活性領域に平面的に重なる位置には高耐圧の電界効果トランジスタＨＶＮＭＯＳが配置されている。電界効果トランジスタＨＶＮＭＯＳは、ゲート電極５１と、ゲート絶縁膜７１と、ｎ型のソース・ドレイン領域３１，３１と、ｐ型のウェル１１とを有している。ゲート絶縁膜７１は、例えば酸化シリコンから成り、例えば２５Ｖの耐圧を実現するために５０〜１００ｎｍ程度の膜厚を有する。ゲート絶縁膜７１の生成は熱酸化の他にＣＶＤ方などによって堆積した絶縁膜を積層させてもよい。

【0076】

電界効果トランジスタＨＶＮＭＯＳの一対のｎ型のソース・ドレイン領域３１，３１は、ｐ型のウェル１１内においてゲート電極５１の下方位置に形成されている。ｎ型のソース・ドレイン領域３１は、ｎ−型の半導体領域（ウェル１２の不純物濃度よりも高い不純物濃度を持つ）３１Ｂと、その半導体領域３１Ｂに電気的に接続されたｎ＋型の半導体領域３１Ａを有している。このｎ−型の半導体領域３１Ｂ及びｎ＋型の半導体領域３１Ａには、例えばリン（Ｐ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３１Ａの不純物濃度の方が、ｎ−型の半導体領域３１Ｂの不純物濃度よりも高くなるように設定されている。ｎ−型の半導体領域３１Ｂはゲート電極５１の端部辺りから内側に深く入り込んで形成されている。ｎ型のソース・ドレイン領域３１，３１は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｊに電気的に接続されている。この導体部９５ｊは夫々別々に所要の配線層に接続されている。この導体部９５ｊが接するｎ＋型の半導体領域３１Ａの表層一部にシリサイド層９０ｊを形成しても良い。

【0077】

ゲート電極５２がｎ型のウェル１２の活性領域に平面的に重なる位置には高耐圧の電界効果トランジスタＨＶＰＭＯＳが配置されている。電界効果トランジスタＨＶＰＭＯＳは、ゲート電極５２と、ゲート絶縁膜７２と、ｐ型のソース・ドレイン領域３２，３２と、ｎ型のウェル１２とを有している。ゲート絶縁膜７２は、例えば酸化シリコンから成り、例えば２５Ｖの耐圧を実現するために５０〜１００ｎｍ程度の膜厚を有する。ゲート絶縁膜７２の生成は熱酸化の他にＣＶＤ方などによって堆積した絶縁膜を積層させてもよい。

【0078】

電界効果トランジスタＨＶＰＭＯＳの一対のｐ型のソース・ドレイン領域３２，３２は、ｎ型のウェル１２内においてゲート電極５２の下方位置に形成されている。ｐ型のソース・ドレイン領域３２は、ｐ−型の半導体領域（ウェル１１の不純物濃度よりも高い不純物濃度を持つ）３２Ｂと、その半導体領域３２Ｂに電気的に接続されたｐ＋型の半導体領域３２Ａを有している。このｐ−型の半導体領域３２Ｂ及びｐ＋型の半導体領域３２Ａには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域３２Ａの不純物濃度の方が、ｐ−型の半導体領域３２Ｂの不純物濃度よりも高くなるように設定されている。ｐ−型の半導体領域３２Ｂはゲート電極５２の端部辺りから内側に深く入り込んで形成されている。ｐ型のソース・ドレイン領域３２，３２は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｋに電気的に接続されている。この導体部９５ｋは夫々別々に所要の配線層に接続されている。この導体部９５ｋが接するｐ＋型の半導体領域３２Ａの表層一部にシリサイド層９０ｋを形成しても良い。

【0079】

ゲート電極５３がｐ型のウェル１６の活性領域に平面的に重なる位置には中耐圧の電界効果トランジスタＭＶＮＭＯＳが配置されている。電界効果トランジスタＭＶＮＭＯＳは、ゲート電極５３と、ゲート絶縁膜７３と、ｎ型のソース・ドレイン領域３３，３３と、ｐ型のウェル１６とを有している。ゲート絶縁膜７３は、例えば酸化シリコンから成り、例えば６Ｖの耐圧を実現するために１３．５ｎｍ程度の膜厚を有する。ゲート絶縁膜７３の生成は熱酸化の他にＣＶＤ方などによって堆積した絶縁膜を積層させてもよい。

【0080】

電界効果トランジスタＭＶＮＭＯＳの一対のｎ型のソース・ドレイン領域３３，３３は、ｐ型のウェル１６内においてゲート電極５３を挟み込む位置にゲート電極５３に対して自己整合的に形成されている。ｎ型のソース・ドレイン領域３３は、ｎ−型の半導体領域３３Ｂと、その半導体領域３３Ｂに電気的に接続されたｎ＋型の半導体領域３３Ａを有している。このｎ−型の半導体領域３３Ｂ及びｎ＋型の半導体領域３３Ａには、例えばリン（Ｐ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３３Ａの不純物濃度の方が、ｎ−型の半導体領域３３Ｂの不純物濃度よりも高くなるように設定されている。ｎ−型の半導体領域３３Ｂはゲート電極５３の端部辺りから内側に浅く入り込んで形成されている。ｎ型のソース・ドレイン領域３３，３３は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｍに電気的に接続されている。この導体部９５ｍは夫々別々に所要の配線層に接続されている。この導体部９５ｍが接するｎ＋型の半導体領域３３Ａの表層一部にシリサイド層９０ｍを形成しても良い。

【0081】

ゲート電極５４がｎ型のウェル１７の活性領域に平面的に重なる位置には中耐圧の電界効果トランジスタＭＶＰＭＯＳが配置されている。電界効果トランジスタＭＶＰＭＯＳは、ゲート電極５４と、ゲート絶縁膜７４と、ｎ型のソース・ドレイン領域３４，３４と、ｎ型のウェル１７とを有している。ゲート絶縁膜７４は、例えば酸化シリコンから成り、例えば６Ｖの耐圧を実現するために１３．５ｎｍ程度の膜厚を有する。ゲート絶縁膜７４の生成は熱酸化の他にＣＶＤ方などによって堆積した絶縁膜を積層させてもよい。

【0082】

電界効果トランジスタＭＶＰＭＯＳの一対のｎ型のソース・ドレイン領域３４，３４は、ｎ型のウェル１７内においてゲート電極５４を挟み込む位置にゲート電極５４に対して自己整合的に形成されている。ｐ型のソース・ドレイン領域３４は、ｐ−型の半導体領域３４Ｂと、その半導体領域３４Ｂに電気的に接続されたｐ＋型の半導体領域３４Ａを有している。このｐ−型の半導体領域３４Ｂ及びｐ＋型の半導体領域３４Ａには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域３４Ａの不純物濃度の方が、ｐ−型の半導体領域３４Ｂの不純物濃度よりも高くなるように設定されている。ｐ−型の半導体領域３４Ｂはゲート電極５４の端部辺りから内側に浅く入り込んで形成されている。ｐ型のソース・ドレイン領域３４，３４は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｎに電気的に接続されている。この導体部９５ｎは夫々別々に所要の配線層に接続されている。この導体部９５ｎが接するｐ＋型の半導体領域３４Ａの表層一部にシリサイド層９０ｎを形成しても良い。

【0083】

ゲート電極５５がｐ型のウェル１８の活性領域に平面的に重なる位置には低耐圧の電界効果トランジスタＬＶＮＭＯＳが配置されている。電界効果トランジスタＬＶＮＭＯＳは、ゲート電極５５と、ゲート絶縁膜７５と、ｎ型のソース・ドレイン領域３５，３５と、ｐ型のウェル１８とを有している。ゲート絶縁膜７５は、例えば酸化シリコンから成り、例えば１．５Ｖの耐圧を実現するために１〜３ｎｍ程度の膜厚を有する。ゲート絶縁膜７５の生成は熱酸化の他にＣＶＤ方などによって堆積した絶縁膜を積層させてもよい。

【0084】

電界効果トランジスタＬＶＮＭＯＳの一対のｎ型のソース・ドレイン領域３５，３５は、ｐ型のウェル１８内においてゲート電極５５を挟み込む位置にゲート電極５５に対して自己整合的に形成されている。ｎ型のソース・ドレイン領域３５は、ｎ−型の半導体領域３５Ｂと、その半導体領域３５Ｂに電気的に接続されたｎ＋型の半導体領域３５Ａを有している。このｎ−型の半導体領域３５Ｂ及びｎ＋型の半導体領域３５Ａには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域３５Ａの不純物濃度の方が、ｎ−型の半導体領域３５Ｂの不純物濃度よりも高くなるように設定されている。ｎ−型の半導体領域３５Ｂはゲート電極５５の端部辺りから内側に浅く入り込んで形成されている。ｎ型のソース・ドレイン領域３５，３５は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｐに電気的に接続されている。この導体部９５ｐは夫々別々に所要の配線層に接続されている。この導体部９５ｐが接するｎ＋型の半導体領域３５Ａの表層一部にシリサイド層９０ｐを形成しても良い。

【0085】

ゲート電極５６がｎ型のウェル１９の活性領域に平面的に重なる位置には低耐圧の電界効果トランジスタＬＶＰＭＯＳが配置されている。電界効果トランジスタＬＶＰＭＯＳは、ゲート電極５６と、ゲート絶縁膜７６と、ｎ型のソース・ドレイン領域３６，３６と、ｎ型のウェル１９とを有している。ゲート絶縁膜７６は、例えば酸化シリコンから成り、例えば１．５Ｖの耐圧を実現するために１〜３ｎｍ程度の膜厚を有する。ゲート絶縁膜７６の生成は熱酸化の他にＣＶＤ方などによって堆積した絶縁膜を積層させてもよい。

【0086】

電界効果トランジスタＬＶＰＭＯＳの一対のｎ型のソース・ドレイン領域３６，３６、ｎ型のウェル１９内においてゲート電極５６を挟み込む位置にゲート電極５６に対して自己整合的に形成されている。ｐ型のソース・ドレイン領域３６は、ｐ−型の半導体領域３６Ｂと、その半導体領域３６Ｂに電気的に接続されたｐ＋型の半導体領域３６Ａを有している。このｐ−型の半導体領域３６Ｂ及びｐ＋型の半導体領域３６Ａには、例えばホウ素（Ｂ）等のような同一導電型の不純物が含有されているが、ｐ＋型の半導体領域３６Ａの不純物濃度の方が、ｐ−型の半導体領域３６Ｂの不純物濃度よりも高くなるように設定されている。ｐ−型の半導体領域３６Ｂはゲート電極５６の端部辺りから内側に浅く入り込んで形成されている。ｐ型のソース・ドレイン領域３６，３６は、絶縁層９６に形成されたコンタクトホール内の導体部９５ｑに電気的に接続されている。この導体部９５ｑは夫々別々に所要の配線層に接続されている。この導体部９５ｑが接するｐ＋型の半導体領域３６Ａの表層一部にシリサイド層９０ｑを形成しても良い。

【0087】

＜フォトマスクを減らし、パンチスルーリークを抑制する考慮＞
上述のように不揮発性メモリセルＮＶＭＣの浮遊電極ＣＰＬＧＴは、これと同一の半導体基板に形成される電界効果トランジスタＨＶＮＭＯＳ，ＨＶＰＭＯＳ，ＭＶＮＭＯＳ，ＭＶＰＭＯＳ，ＬＶＮＭＯＳ，ＬＶＰＭＯＳのゲート電極と同様に単層構造であるから、不揮発性メモリセルＮＶＭＣとその他ロジック回路等を構成する電界効果トランジスタなどの素子との製造上の整合を容易化することができる。これは、半導体装置の製造時間の短縮や製造コストの低減に資するものである。上記半導体装置はそればからでなく、各種ウェル及び半導体領域に対する半導体組成の割付を工夫することにより、フォトマスクの数を減らす考慮、そして次に説明するパンチスルーリークを抑制する考慮が払われている。

【0088】

図１０は図１及び図２の断面構造をその半導体組成に着目して集約した図である。半導体組成として半導体領域の導電型と不純物濃度を考慮する。半導体基板１０上の第１ウェル１１にはｐ型の第１半導体組成ＨＰＷを採用し、ｐ型の第２乃至第５ウェル１２〜１５には第２半導体組成ＨＮＷを採用する。

【0089】

第１半導体組成ＨＰＷの第１ウェル１１に形成された高耐圧の電界効果トランジスタＨＶＮＭＯＳにおいてそのソース・ドレイン領域３２Ｂにはｎ型の第８半導体組成ＨＮＬＤ’を採用し、給電部２６には第９半導体組成ＨＰＬＤ’を採用する。

【0090】

第２半導体組成ＨＮＷの第２ウェル１２に形成された高耐圧の電界効果トランジスタＨＶＰＭＯＳにおいてそのソース・ドレイン領域３２Ｂにはｐ型の第３半導体組成ＨＰＬＤを採用し、給電部２７にはｎ型の第４半導体組成ＨＮＬＤを採用する。第３半導体組成ＨＰＬＤと第９半導体組成ＨＰＬＤ’との相違はそれが形成されるウェルの導電型がｎ型かｐ型かの相違である。そのような半導体組成の相違する半導体領域を製造するときに用いるフォトマスクは共通化することができる。同様に、第４半導体組成ＨＮＬＤと第８半導体組成ＨＮＬＤ’との相違はそれが形成されるウェルの導電型がｎ型かｐ型かの相違であり、フォトマスクの共通化が可能である。

【0091】

第２半導体組成ＨＮＷの第３ウェル１３に中耐圧の電界効果トランジスタＭＶＮＭＯＳを形成する第６ウェルにはｐ型の第５半導体組成ＭＰＷを採用し、第２半導体組成ＨＮＷの第３ウェル１３に中耐圧の電界効果トランジスタＭＶＰＭＯＳを形成する第７ウェルには上記ｎ型の第４半導体組成ＨＮＬＤを採用する。

【0092】

第２半導体組成ＨＮＷの第４ウェル１４に低耐圧の電界効果トランジスタＬＶＮＭＯＳを形成する第８ウェルにはｐ型の第６半導体組成ＬＰＷを採用し、第２半導体組成ＨＮＷの第４ウェル１４に低耐圧の電界効果トランジスタＬＶＰＭＯＳを形成する第９ウェルにはｎ型の第７半導体組成ＬＮＷを採用する。

【0093】

第２半導体組成ＨＮＷの第５ウェル１５に内包された不揮発性メモリセルＮＶＭＣにおいて、容量素子ＣＰＥが形成される第１０ウェル２０及び第１１ウェル２１には上記第６半導体組成ＬＰＷを採用し、読出し素子ＲＤＥや選択素子ＳＷＭＯＳが形成される第１２ウェル２２には上記第５半導体組成ＭＰＷを採用し、分離用ウェル（第１３ウェル）２３には上記第４半導体組成を採用する。

【0094】

上記ｎ型の半導体組成における不純物濃度は、ＨＮＷ＜ＨＮＬＤ’＜ＨＮＬＤ＜ＬＮＷの順番に高くされ、上記ｐ型の半導体組成における不純物濃度は、ＨＰＷ＜ＨＰＬＤ＜ＨＰＬＤ’＜ＭＰＷ＜ＬＰＷの順番に高くされる。

【0095】

夫々の半導体組成における不純物濃度は夫々の半導体領域が必要とする接合耐圧やその他特性に従って決定される。例えば図１１に例示されるように、不揮発性メモリセルにおけるウェル領域（２０ａ，２１ａなど）の半導体組成に中耐圧電界効果トランジスの半導体組成ＭＰＷを採用し、分離用のウェル領域（２３ａ）にＭＮＷを採用し、相互間に空間（ＳＰ）を形成して接合耐圧の向上を図るというよう、前記特許文献１に記載された構造が既に提供されている。

【0096】

これに対して本実施の形態では、中耐圧電界効果トランジスタＭＶＰＭＯＳの第７ウェル１７及び不揮発性メモリセルＮＶＭＣの分離用ウェル２３にＭＮＷを採用せず、これに代えて、第４半導体組成ＨＮＬＤを採用する。ＭＮＷとＨＮＬＤとの不純物濃度の関係は、ＨＮＷ＜ＨＮＬＤ＜ＭＮＷ＜ＬＮＷとなり、隣接する半導体領域との間での接合耐圧については問題なく、逆にＨＮＬＤの方が不純物濃度が薄く、熱拡散（アニール）による効果も期待される結果、空間ＳＰも不要になり、不揮発性メモリセルＮＶＭＣによるチップ占有面積の縮小に資するものある。更に、ＭＮＷのフォトマスクが不用になる。即ち、ソース・ドレイン領域３１Ｂ及び給電部２７の半導体領域を形成するフォトマスクに、中耐圧電界効果トランジスタＭＶＰＭＯＳの第７ウェル１７及び不揮発性メモリセルＮＶＭＣの分離用ウェル２３を形成するマスクパターンを組み込めばよい。これは半導体装置の製造工程の短縮に寄与する。

【0097】

図１２に例示されるように、図１１に対してこの分離用のウェル２３に第４半導体組成ＨＮＬＤを採用するということは、上述のようにその不純物濃度が、図１１の半導体領域２３ａの半導体組成ＭＮＷに比べて低くなることを意味する。特に、アニールによって横方向に拡張された部分は更に低濃度になる。このことから、図１２に例示するように、半導体組成ＨＮＬＤの分離用のウェル２３と半導体組成ＭＰＷの容量素子のウェル２０ａ又は書込み／消去素子のウェル２１ａとの境界部分に伸びる空乏層を介して容量素子又は書込み／消去素子と分離用のウェル２３と間にパンチスルーリークを生ずる虞がある。例えば、図１２において、不揮発性メモリセルが形成されるｎ型埋め込みウェル１５及びｎ型分離用ウェル２３に９Ｖが印加されていて、書込み動作において書込み／消去素子のｐ型ウェル２１ａ及び書込み／消去素子のｎ型拡散領域４３に−９Ｖを印加したとき、ｎ型分離用ウェル２３との境界部分で書込み／消去素子のｐ型ウェル２１ａに空乏層が広がり易くなり、ｎ型分離用ウェル２３と書込み／消去素子のｎ型拡散領域４３が導通状態になってパンチスルーリーク電流Ｉｐｔ１を生ずる虞がある。特にｎ型分離用ウェル２３の上に形成されている溝型分離部１００の深さが浅い程導通し易くなってパンチスルーリークＩｐｔ１が顕在化する。このパンチスルー現象は消去動作時も容量素子のウェル側に現れる。例えば、不揮発性メモリセルが形成されるｎ型埋め込みウェル１５及びｎ型分離用ウェル２３に９Ｖが印加されていて、消去動作において容量素子のｐ型ウェル２０ａ及び容量素子のｎ型拡散領域４２に−９Ｖを印加したとき、ｎ型分離用ウェル２３との境界部分で容量素子のｐ型ウェル２０ａに空乏層が広がり易くなり、ｎ型分離用ウェル２３と容量素子のｎ型拡散領域４２が導通状態になってリーク電流Ｉｐｔ２を生ずる虞がある。

【0098】

これに対して本実施の形態では、図１０にも示されるように、容量素子ＣＰＥのウェル２０及び書込み消去素子ＷＲＥのウェル２１を低耐圧の電界効果トランジスタＬＶＮＭＯＳが形成されるｐ型のウェル１８と同じ半導体組成ＬＰＷに代えてその不純物濃度を高くしてある。これにより、上記パンチスルーリークの発生を抑制することができる。

【0099】

それらによって、フォトマスクを減らし、パンチスルーリークを抑制することができる。しかも、それらは、上記アニールによる横方向の低濃度化によって容量素子のウェル２０及び書込み／消去素子のウェル２１と分離用のウェル２３との間のスペースを廃止することによるチップの平面方向サイズの縮小、そして、分離用のウェル２３の上に形成されている溝型分離部１００の深さを浅くすることによるチップの厚さ方向のサイズの縮小に資するものとなり、半導体装置の小型化に寄与するものである。

【0100】

＜半導体装置の製造方法＞
次に、上述した半導体装置の製造方法につてその一例を図１３〜図２８に基づいて説明する。図１３〜図２８は、本実施の形態の半導体装置の製造工程中における同一の半導体基板１０（ここでは、半導体ウエハと称する平面円形状の半導体薄板）の要部断面図である。高耐圧電界効果ランジスタが形成される高耐圧ＭＯＳ部、中耐圧電界効果ランジスタが形成される中耐圧ＭＯＳ部及び低耐圧電界効果ランジスタが形成される低耐圧ＭＯＳ部は、例えばＬＣＤドライバ回路を構成するＭＯＳトランジスタの形成領域である。高耐圧ＭＯＳ部のＭＯＳトランジスタの動作電圧は、例えば２５Ｖである。中耐圧ＭＯＳ部のＭＯＳトランジスタの動作電圧は、例えば６Ｖである。低耐圧ＭＯＳ部のＭＩＳトランジスタの動作電圧は、例えば１．５Ｖである。動作電圧が１．５ＶのＭＩＳトランジスタは、そのゲート絶縁膜が６．０ＶのＭＩＳトランジスタのゲート絶縁膜よりも薄く、その膜厚が１〜３ｎｍ程度で構成されている。

【0101】

図１３及び図１４に示すように、ｐ型の半導体基板１０（半導体ウエハ）を用意し、その高耐圧ＭＯＳ部の一部に、半導体組成ＨＰＷを持つｐ型のウェル１１をフォトリソグラフィ（以下、単にリソグラフィという）工程及びイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光及び現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て半導体基板１０の主面上に形成されたレジストパターンをマスクとして、半導体基板１０の所望の部分に所望の不純物例えばホウ素（Ｂ）を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。

【0102】

続いて、高耐圧ＭＯＳ部の残りの部分、低耐圧ＭＯＳ部及び不揮発性メモリセルの形成領域に、半導体組成ＨＮＷを持つｎ型のウェル１２，１３，１４，１５をリソグラフィ工程及びイオン注入工程等により同時に形成する。例えば注入イオンにはリン（Ｐ）を用いる。その後、半導体基板１０の主面の分離領域に分離溝を形成した後、その分離溝内に絶縁膜を埋め込むことにより、溝形の分離部１００を形成する。図１３及び図１４のリソグラフィ工程及びイオン注入工程では数時間かけて窒素ガス中でアニールが行われる。

【0103】

次に、図１５及び図１６に示すように、半導体組成ＨＮＬＤ’を持つ高耐圧電界効果トランジスタＨＶＮＭＯＳのソース・ドレイン領域のための半導体領域３１Ｂ、半導体組成ＨＮＬＤを持つ給電部のための半導体領域２７、半導体組成ＨＮＬＤを持つ電界効果トランジスタのためのウェル１７、及び分離用ウェル２３をリソグラフィ工程及びイオン注入工程等により形成する。注入イオンとして例えばリン（Ｐ）を用いる。半導体組成ＨＮＬＤ’と半導体組成ＨＮＬＤは下地の半導体領域の導電型が相違するだけであり、同一のフォトマスクを用いて同時にそれら半導体組成ＨＮＬＤ’、ＨＮＬＤは形成される。

【0104】

更に、半導体組成ＨＰＬＤ’を持つ給電部のための半導体領域２６、半導体組成ＨＰＬＤを持つ高耐圧電界効果トランジスタＨＶＰＭＯＳのソース・ドレイン領域のための半導体領域３２Ｂをリソグラフィ工程及びイオン注入工程等により形成する。注入イオンとして例えばホウ素（Ｂ）を用いる。半導体組成ＨＰＬＤ’と半導体組成ＨＰＬＤは下地の半導体領域の導電型が相違するだけであり、同一のフォトマスクを用いて同時にそれら半導体組成ＨＰＬＤ’、ＨＰＬＤは形成される。図１５及び図１６のリソグラフィ工程及びイオン注入工程では数十分かけて窒素ガス中でアニールが行われる。

【0105】

次に、図１７及び図１８に示すように、半導体組成ＭＰＷを持つ中耐圧電界効果トランジスタＭＶＮＭＯＳのウェル１６、及び不揮発性メモリセルＮＶＭＣの読出し素子ＲＤＥと選択素子ＳＷＭＯＳのためのウェルをリソグラフィ工程及びイオン注入工程等により形成する。注入イオンとして例えばホウ素（Ｂ）を３回に分けて順に深さと注入量を変え注入していく。

【0106】

更に、半導体組成ＬＰＷを持つ低耐圧電界効果トランジスタＬＶＮＭＯＳのウェル１８、容量素子ＣＰＥのためのウェル２０及び書込み／消去素子ＷＲＥのためのウェル２１をリソグラフィ工程及びイオン注入工程等により形成する。注入イオンとして例えばホウ素（Ｂ）を４回に分けて順に深さと注入量を変え注入していく。

【0107】

そして、半導体組成ＬＮＷを持つ低耐圧電界効果トランジスタＬＶＰＭＯＳのウェル１９をリソグラフィ工程及びイオン注入工程等により形成する。注入イオンとして例えばリン（Ｐ）を３回に分けて順に深さと注入量を変え注入していく。夫々を注入した後はアニールによって各ウェルの不純物濃度を均一化する。

【0108】

以上のように形成したウェル及び半導体領域の夫々の半導体組成における不純物濃度の高低関係は前述の通りであり、ここでは重ねて説明しない。

【0109】

次に、図１９及び図２０に示すように、ゲート絶縁膜７１，７２，７３，７４，７５，７６，８３，８４及び容量絶縁膜８１，８２を熱酸化法等により形成した後、半導体基板１０（半導体ウエハ）の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜１１０をＣＶＤ（Chemical Vapor Deposition）法等により形成する。このとき、高耐圧ＭＯＳ部の電界効果トランジスタＨＶＮＭＯＳ，ＨＶＰＭＯＳのゲート絶縁膜７１、７２は、２５Ｖのような耐圧に耐えられるように、中耐圧ＭＯＳ部の電界効果トランジスタＭＶＮＭＯＳ，ＭＶＰＭＯＳのゲート絶縁膜７３，７４よりも厚い膜厚のゲート絶縁膜で形成される。中耐圧ＭＯＳ部の電界効果トランジスタＭＶＮＭＯＳ，ＭＶＰＭＯＳのゲート絶縁膜７３、７４は、６Ｖのような耐圧に耐えられるように、低耐圧ＭＯＳ部の電界効果トランジスタＬＶＮＭＯＳ，ＬＶＰＭＯＳのゲート絶縁膜７５，７６よりも厚い膜厚のゲート絶縁膜で形成される。例えばゲート絶縁膜７１，７２は８０ｎｍ、ゲート絶縁膜７３，７４は１１．５ｎｍ、ゲート絶縁膜７５，７６は２ｎｍの厚さを有する。ゲート絶縁膜は前記の熱酸化法による酸化膜の他に、ＣＶＤ法などによって堆積した絶縁膜を積層させることもできる。

【0110】

不揮発性メモリＮＶＭＣのゲート絶縁膜８３，８４及び容量絶縁膜８１，８２は、中耐圧ＭＯＳ部の電界効果トランジスタＭＶＮＭＯＳ，ＭＶＰＭＯＳ（ここでは動作電圧が、例えば６．０Ｖの電界効果トランジスタ）のゲート絶縁膜７３，７４と同じ工程によって形成され、例えば１１．５ｎｍの厚さを有する。

【0111】

図２１及び図２２に例示するように、導体膜１１０をリソグラフィ工程及びエッチング工程によりパターニングすることにより、ゲート電極５１，５２，５３，５４，５５，５６，６４及び浮遊電極ＣＰＬＧＴ（ゲート電極６３及び容量電極６１，６２）を同時に形成する。

【0112】

続いて、中耐圧ＭＯＳ部のｎチャネル型の電界効果トランジスタＭＶＮＭＯＳの形成領域、容量素子ＣＰＥの形成領域、書込み／消去素子ＣＷＥの形成領域、読出し素子ＲＤＥ形成領域、及び選択素子ＳＷＭＯＳの形成領域に、ｎ−型の半導体領域３３Ｂ，４２Ｂ，４３Ｂ，４５Ｂをリソグラフィ工程及びイオン注入法等により同時に形成する。続いて、中耐圧ＭＯＳ部のｐチャネル型の電界効果トランジスタＭＶＰＭＯＳの形成領域、容量素子ＣＰＥの形成領域、及び書込み／消去素子ＣＷＥの形成領域に、ｐ−型の半導体領域３４Ｂ，４１Ｂ，４４Ｂをリソグラフィ工程及びイオン注入法等により同時に形成する。続いて、低耐圧ＭＯＳ部のｎチャネル型の電界効果トランジスタＬＶＮＭＯＳの形成領域に、ｎ−型の半導体領域３５Ｂをリソグラフィ工程及びイオン注入法等により形成する。続いて、低耐圧ＭＯＳ部のｐチャネル型の電界効果トランジスタＬＶＰＭＯＳの形成領域に、ｐ−型の半導体領域３６Ｂをリソグラフィ工程及びイオン注入法等により形成する。

【0113】

次いで、図２３及び図２４に示すように、半導体基板１０の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることにより、ゲート電極５１〜５６、６３，６４及び容量電極６１，６２の側面にサイドウォール９３を形成する。

【0114】

続いて、高耐圧ＭＯＳ部、中耐圧ＭＯＳ部及び低耐圧ＭＯＳ部のｐチャネル型の電界効果トランジスタ形成領域と、容量素子部及び書込み／消去素子部と、ｐ型のウェル２２，２６とに、ｐ＋型の半導体領域３２Ａ、３４Ａ，３６Ａ，４１Ａ，４４Ａ，４７，４８をリソグラフィ工程及びイオン注入法等により同時に形成する。これにより、高耐圧ＭＯＳ部に、ソース・ドレイン用のｐ型の半導体領域３２Ａが形成され、電界効果トランジスタＨＶＰＭＯＳが形成され、ウェル２６に給電用の半導体領域４８が形成される。また、中耐圧ＭＯＳ部に、ソース・ドレイン用のｐ型の半導体領域３４Ａが形成され、ｐチャネル型の中耐圧電界効果トランジスタＭＶＰＭＯＳが形成される。同様に、低耐圧ＭＯＳ部に、ソース・ドレイン用のｐ型の半導体領域３６Ａが形成され、ｐチャネル型の低耐圧電界効果トランジスタＬＶＰＭＯＳが形成される。また、容量素子部に、ｐ型の半導体領域４１Ａが形成され、書込み／消去素子部にｐ型の半導体領域４４Ａが形成され、ウェル２２に給電用の半導体領域４７が形成される。

【0115】

続いて、高耐圧ＭＯＳ部、中耐圧ＭＯＳ部、低耐圧ＭＯＳ部、容量素子部、書込み／消去素子部、読出し素子部及び選択素子部のｎチャネル型の電界効果トランジスタ形成領域、及びｎ型の半導体領域２７に、ｎ＋型の半導体領域３１Ａ，３３Ａ、３５Ａ、４２Ａ，４３Ａ，４５Ａ、４９をリソグラフィ工程及びイオン注入法等により同時に形成する。これにより、高耐圧ＭＯＳ部に、ソース・ドレイン用のｎ型の半導体領域３１Ａが形成されてｎチャネル型の電界効果ＨＶＮＭＯＳが形成され、ウェル２７に給電用の半導体領域４９が形成される。また、中耐圧ＭＯＳ部に、ソース・ドレイン用のｎ型の半導体領域３３Ａが形成されて、ｎチャネル型の電界効果トランジスタＭＶＮＭＯＳが形成される。低耐圧ＭＯＳ部には、ソース及びドレイン用のｎ型の半導体領域３５Ａが形成されて、ｎチャネル型の電界効果トランジスタＬＶＮＭＯＳが形成される。また、容量素子部に、ｎ型の半導体領域４２Ａが形成され、容量素子ＣＰＥが形成される。また、書込み／消去素子部に、ｎ型の半導体領域４３Ａが形成され、書込み／消去素子ＷＲＥが形成される。また、読出し素子部及び選択素子部に、ｎ型の半導体領域４５Ａが形成され、データの読出し素子ＲＤＥ及び選択素子ＳＷＭＯＳが形成される。

【0116】

次いで、図２５及び図２６に示すように、シリサイド層９０、９０ａ〜９０ｋ、９０ｍ〜９０ｎ、９０ｐ〜９０ｑを選択的に形成する。このシリサイド層９０、９０ａ〜９０ｈ、９０ｊ〜９０ｋ、９０ｍ〜９０ｎ、９０ｐ〜９０ｑの形成工程に先立って、不揮発性メモリセルＮＶＭＣの領域においては、浮遊電極ＣＰＬＧＴ（容量電極６１、６２、ゲート電極６３）の上面に絶縁膜９１を形成することで、その部分にシリサイド層が形成されないようにする。すなわち、高耐圧ＭＯＳ部、中耐圧ＭＯＳ部、低耐圧ＭＯＳ部及び不揮発性メモリセルＮＶＭＣの選択素子ＳＷＭＯＳのゲート電極（５１〜５６、６４）の上にはシリサイド層が形成されており、不揮発性メモリセルＮＶＭＣの容量素子部、書込み／消去素子部及び読出し素子部の浮遊電極ＣＰＬＧＴ（６１，６２，６３）上にはシリサイドが形成されないように構成されている。上記絶縁膜９１は、例えば、酸化シリコン膜によって形成されている。

【0117】

このような絶縁膜９１を形成する理由を以下に述べる。不揮発性メモリセルＮＶＭＣの浮遊電極ＣＰＬＧＴは自己整合性のコンタクトを形成するために窒化シリコン膜（図１の絶縁膜９６ａ）で覆われている。この膜はプロセスの低温化のため、プラズマＣＶＤで生成される。本来窒化シリコン膜は導電性を持たないが、膜生成時のガス流量比や、プラズマの立ち上がり具合によっては、僅かに伝導性を有することがある。そのような場合、浮遊電極ＣＰＬＧＴに蓄えられた電荷はこの窒化シリコン膜（図１の絶縁膜９６ａ）を伝わって半導体基板１０に流出する。このため不揮発性メモリセルＮＶＭＣのデータ保持ができない不具合を起こすことがある。上記問題が発生しないように、浮遊電極ＣＰＬＧＴと窒化シリコン膜（図１の絶縁膜９６ａ）の間に、絶縁膜９１、例えば、酸化シリコン膜を挟む構造としており、浮遊電極ＣＰＬＧＴから窒化シリコン膜（図１の絶縁膜９６ａ）への電荷の移動を防止している。

【0118】

また、この絶縁膜９１は各浮遊電極ＣＰＬＧＴのサイドウォールＳＷ端９３部から、ゲート長方向に延在するように形成されている。これにより、不揮発性メモリセルＮＶＭＣのシリサイド層９０ｇ，９０ｃ，９０ｄは絶縁膜９１に対して自己整合的に形成されることになる。

【0119】

続いて、図２７及び図２８に示すように、半導体基板１０（半導体ウエハ）の主面上に、例えば窒化シリコンからなる絶縁層９６ａをＣＶＤ法等により堆積した後、その上に、例えば酸化シリコンからなる絶縁層９６ｂを絶縁層９６ａよりも厚くＣＶＤ法等により堆積し、更に絶縁層９６ｂに化学的機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）処理を施し、絶縁層９６ｂの上面を平坦化する。その後、絶縁層９６にコンタクトホールをリソグラフィ工程及びエッチング工程により形成する。その後、半導体基板１０（半導体ウエハ）の主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することでコンタクトホール内に導体部９５ａ〜９５ｋ、９５ｍ〜９５ｎ、９５ｐ〜９５ｑを形成する。これ以降は通常の配線形成工程、検査工程及び組立工程を経て半導体装置を完成させる。

【0120】

本実施の形態に係る半導体装置によれば、高耐圧、中耐圧、及び低耐圧夫々の電界効果トランジスタを用いて液晶ドライバのロジック回路や駆動回路と共に、初期設定データ等を格納する不揮発性メモリセルＮＶＭＣの容量素子ＣＰＥ、書込み／消去素子ＷＲＥ及び読出し素子ＲＤＥ、選択素子ＳＷＭＯＳを一緒に形成することができるので、半導体装置の製造工程を簡略化することができる。これにより、半導体装置の製造時間を短縮できる。また、半導体装置のコストを低減できる。

【0121】

更に上述したように、フォトマスクを減らすことができ、そして、パンチスルーリークを抑制することができる。それらによって、容量素子のウェル２０及び書込み／消去素子のウェル２１と分離用のウェル２３との間のスペースを廃止することによるチップの平面方向サイズの縮小、そして、分離用のウェル２３の上に形成されている溝型分離部１００の深さを浅くすることによるチップの厚さ方向のサイズの縮小に資することができ、ひいては半導体装置の小型化に寄与する。

【0122】

以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

【0123】

例えば、不揮発性メモリセルの平面レイアウトは上記実施の形態に限定されず適宜変更可能である。

【0124】

また、書込み／消去の電圧関係は上記実施の形態と逆にしてもよい。即ち、電子の注入を消去とし、電子の放出を書込みとしてもよい。

【0125】

電子の注入と放出はホールの放出と注入と等価である。

【0126】

上記実施の形態における電界効果トランジスタの耐圧とゲート絶縁膜厚は一例であり、適宜変更可能である。

【0127】

単層ポリシリコンゲートを使って構成される主回路と、不揮発性メモリとを有する半導体装置であれば、本発明は液晶ドライバに限定されるものではなく、論理デバイス、アナログデバイス、ＲＦデバイスなど、種々の機能の半導体装置に適用可能である。

【符号の説明】

【0128】

ＮＶＭＣ 不揮発性メモリセル
１０ 半導体基板（ＰＳｕｂ）
１１ ｐ型のウェル（第１ウェル）
１２ ｎ型のウェル（第２ウェル）
１３ ｎ型のウェル（第３ウェル）
１４ ｎ型のウェル（第４ウェル）
１５ 特定のウェルである埋込ウェル（第５ウェル）
１６ ｐ型の第６ウェル
１７ ｎ型の第７ウェル１７
１８ ｐ型の第８ウェル
１９ ｎ型の第９ウェル
ＣＰＥ 容量素子
ＷＲＥ 書込み／消去素子
ＲＤＥ 読出し素子
ＳＷＭＯＳ 選択素子
２０ 容量電極ウェル（第１０ウェル）
２１ 書込み消去制御電極ウェル（第１１ウェル）
２２ ｐ型のウェル（第１２ウェル）
２３ 分離用ウェル（第１３ウェル）
２６ ｐ型のウェル
３１ ｎ型のソース・ドレイン領域
３１Ｂ ｎ−型の半導体領域
３１Ａ ｎ＋型の半導体領域
３２ ｐ型のソース・ドレイン領域
３２Ｂ ｐ−型の半導体領域
３２Ａ ｐ＋型の半導体領域
３３ ｎ型のソース・ドレイン領域
３３Ｂ ｎ−型の半導体領域
３３Ａ ｎ＋型の半導体領域
３４ ｐ型のソース・ドレイン領域
３４Ｂ ｐ−型の半導体領域
３４Ａ ｐ＋型の半導体領域
３５ ｎ型のソース・ドレイン領域
３５Ｂ ｎ−型の半導体領域
３５Ａ ｎ＋型の半導体領域
３６ ｐ型のソース・ドレイン領域
３６Ｂ ｐ−型の半導体領域
３６Ａ ｐ＋型の半導体領域
４１ ｐ型の半導体領域
４１Ｂ ｐ−型の半導体領域
４１Ａ ｐ＋型の半導体領域
４２ ｎ型の半導体領域
４２Ｂ ｎ−型の半導体領域
４２Ａ ｎ＋型の半導体領域
４３ ｎ型の半導体領域
４３Ｂ ｎ−型の半導体領域
４３Ａ ｎ＋型の半導体領域
４４ ｐ型の半導体領域
４４Ｂ ｐ−型の半導体領域
４４Ａ ｐ＋型の半導体領域
４５ 半導体領域
４５Ｂ ｎ−型の半導体領域
４５Ａ ｎ＋型の半導体領域
４６ ｎ＋型の半導体領域
４７，４８ ｐ＋型の半導体領域
５１，５２，５３，５４，５５，５６ ゲート電極
ＣＰＬＧＴ 浮遊電極
６１ 容量素子ＣＰＥの浮遊電極部
６２ 書込み／消去素子ＷＲＥの浮遊電極部
６３ 読出し素子ＲＤＥの浮遊電極部
７１，７２，７３，７４，７５，７６ 絶縁膜
８１ 容量絶縁膜
８２ 容量絶縁膜
８３ ゲート絶縁膜
９０、９０ａ〜９０ｋ、９０ｍ〜９０ｎ、９０ｐ〜９０ｑ シリサイド層
９１ 絶縁膜
９３ サイドウォール
９５ａ〜９５ｋ、９５ｍ〜９５ｎ、９５ｐ〜９５ｑ コンタクトホール内の導体部
９６ 絶縁層
９６ａ 窒化シリコンから成る絶縁層
９６ｂ 酸化シリコンから成る絶縁層
ＲＷＬ データ読出し用のワード線（読出しワード線）
ＲＢＬ データ読出し用のビット線（読出しビット線）
ＷＷＬ 書込みワード線
ＷＢＬ 書込み消去ビット線
ＨＶＮＭＯＳ ｎチャンネル型の高耐圧電界効果トランジスタ（第１電界効果トランジスタ）
ＨＶＰＭＯＳ ｐチャンネル型の高耐圧電界効果トランジスタ（第２電界効果トランジスタ）
ＭＶＮＭＯＳ ｎチャンネル型の中耐圧電界効果トランジスタ（第３電界効果トランジスタ）
ＭＶＰＭＯＳ ｐチャンネル型の中耐圧電界効果トランジスタ（第４電界効果トランジスタ）
ＬＶＮＭＯＳ ｎチャンネル型の低耐圧電界効果トランジスタ（第５電界効果トランジスタ）
ＬＶＰＭＯＳ ｐチャンネル型の低耐圧電界効果トランジスタ（第６電界効果トランジスタ）
ＨＰＷ ｐ型の第１半導体組成
ＨＮＷ ｎ型の第２半導体組成
ＨＰＬＤ ｐ型の第３半導体組成
ＨＮＬＤ ｎ型の第４半導体組成
ＭＰＷ ｐ型の第５半導体組成
ＬＰＷ ｐ型の第６半導体組成
ＬＮＷ ｎ型の第７半導体組成
ＨＮＬＤ’ ｎ型の第８半導体組成
ＨＰＬＤ’ ｐ型の第９半導体組成

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】