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特開2017-223815アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2017-223815(P2017-223815A)
(43)【公開日】2017年12月21日
(54)【発明の名称】アクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置
(51)【国際特許分類】
   G09F 9/30 20060101AFI20171124BHJP
   H01L 29/786 20060101ALI20171124BHJP
   H01L 21/336 20060101ALI20171124BHJP
【FI】
   G09F9/30 338
   H01L29/78 616S
   H01L29/78 616V
   H01L29/78 616T
   H01L29/78 618B
   H01L29/78 619A
   H01L29/78 616L
【審査請求】未請求
【請求項の数】12
【出願形態】OL
【全頁数】18
(21)【出願番号】特願2016-118475(P2016-118475)
(22)【出願日】2016年6月15日
(71)【出願人】
【識別番号】514188173
【氏名又は名称】株式会社JOLED
(74)【代理人】
【識別番号】110001357
【氏名又は名称】特許業務法人つばさ国際特許事務所
(72)【発明者】
【氏名】松尾 絵理
(72)【発明者】
【氏名】木下 智豊
(72)【発明者】
【氏名】豊田 基博
(72)【発明者】
【氏名】廣升 泰信
【テーマコード(参考)】
5C094
5F110
【Fターム(参考)】
5C094AA05
5C094AA42
5C094BA03
5C094DA13
5C094FB19
5C094GB10
5F110BB01
5F110CC01
5F110DD01
5F110DD02
5F110DD03
5F110DD05
5F110EE02
5F110EE03
5F110EE04
5F110EE23
5F110EE44
5F110FF01
5F110FF02
5F110FF03
5F110FF04
5F110FF09
5F110FF27
5F110FF28
5F110FF29
5F110FF30
5F110GG01
5F110GG25
5F110GG26
5F110GG43
5F110HJ02
5F110HJ06
5F110HJ16
5F110HJ22
5F110HJ30
5F110HL02
5F110HL03
5F110HL04
5F110HL23
5F110NN03
5F110NN04
5F110NN22
5F110NN34
5F110NN35
5F110NN37
5F110NN40
5F110NN72
5F110QQ09
5F110QQ11
(57)【要約】
【課題】高精細化および歩留まりの向上を実現することが可能なアクティブマトリクス基板および表示装置を提供する。
【解決手段】このアクティブマトリクス基板は、基板と、基板上に形成されると共に、チャネル領域としての第1領域を含む酸化物半導体層と、酸化物半導体層の第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、ゲート電極と同層であって薄膜トランジスタとは異なる領域に設けられた電極層と、基板と電極層との間に設けられ、電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜とを備える。酸化物半導体層は、第1領域よりも低抵抗な第2領域を含み、電極層は、第1の端部において、酸化物半導体層の第2領域に電気的に接続される。
【選択図】図3
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に形成されると共に、チャネル領域としての第1領域を含む酸化物半導体層と、前記酸化物半導体層の第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に設けられた電極層と、
前記基板と前記電極層との間に設けられ、前記電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜と
を備え、
前記酸化物半導体層は、前記第1領域よりも低抵抗な第2領域を含み、
前記電極層は、前記第1の端部において、前記酸化物半導体層の前記第2領域に電気的に接続されている
アクティブマトリクス基板。
【請求項2】
前記電極層は、前記酸化物半導体層の一部に重なって形成されている
請求項1に記載のアクティブマトリクス基板。
【請求項3】
前記酸化物半導体層は、前記第1領域に隣接して前記第2領域を含み、
前記第2領域は、前記第1領域とは反対側の端部に、前記電極層と重なるオーバーラップ領域を有する
請求項2に記載のアクティブマトリクス基板。
【請求項4】
前記ゲート電極と、前記電極層と、前記酸化物半導体層の前記第2領域とのそれぞれの上面を覆って、金属酸化物を含む高抵抗膜が形成されている
請求項1に記載のアクティブマトリクス基板。
【請求項5】
前記薄膜トランジスタでは、前記ゲート電極と前記第1の絶縁膜とが平面視的に同一形状を有する
請求項1に記載のアクティブマトリクス基板。
【請求項6】
前記薄膜トランジスタの前記酸化物半導体層と同層に形成された第1の電極層と、
前記第1の電極層上に前記第2の絶縁膜を間にして形成された、前記電極層としての第2の電極層と
を有する容量素子を更に備えた
請求項1に記載のアクティブマトリクス基板。
【請求項7】
前記第1の電極層は、前記酸化物半導体層と同一の酸化物半導体を含んで構成され、
前記第2の電極層は、前記ゲート電極と同一材料を含んで構成されている
請求項6に記載のアクティブマトリクス基板。
【請求項8】
基板上に、チャネル領域としての第1領域を含む酸化物半導体層と、前記酸化物半導体層の第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタを形成し、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に電極層を形成し、
前記基板と前記電極層との間に、前記電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜を形成し、
前記酸化物半導体層は、前記第1領域よりも低抵抗な第2領域を含み、
前記電極層は、前記第1の端部において、前記酸化物半導体層の前記第2領域に電気的に接続される
アクティブマトリクス基板の製造方法。
【請求項9】
前記電極層は、前記酸化物半導体層の一部に重なって形成される
請求項8に記載のアクティブマトリクス基板の製造方法。
【請求項10】
前記電極層と前記ゲート電極とを形成した後、金属膜を形成して熱処理を行うことにより、前記第2領域を形成する
請求項9に記載のアクティブマトリクス基板の製造方法。
【請求項11】
前記薄膜トランジスタを形成する際に、前記ゲート電極と前記第1の絶縁膜とを同一工程において連続的に加工する
請求項8に記載のアクティブマトリクス基板の製造方法。
【請求項12】
基板と、
前記基板上に形成されると共に、チャネル領域としての第1領域を含む酸化物半導体層と、前記酸化物半導体層のうちの第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に設けられた電極層と、
前記基板と前記電極層との間に設けられ、前記電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜と
を備え、
前記酸化物半導体層は、前記第1領域よりも低抵抗な第2領域を含み、
前記電極層は、前記第1の端部において、前記酸化物半導体層の前記第2領域に電気的に接続されている
アクティブマトリクス基板を有する表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、薄膜トランジスタ(TFT:Thin Film Transistor)を備えたアクティブマトリクス基板とその製造方法、およびこのアクティブマトリクス基板を備えた表示装置に関する。
【背景技術】
【0002】
有機ELディスプレイ等のバックプレーンには、薄膜トランジスタを含むアクティブマトリクス基板が用いられる。薄膜トランジスタとしては、酸化物半導体を用いたものが提案されている(例えば、特許文献1)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2011−228622号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記のようなアクティブマトリクス基板では、画素回路を形成するために、薄膜トランジスタが容量素子や配線等に電気的に接続されている。このようなアクティブマトリクス基板およびこれを用いた表示装置において、高精細化および歩留まりの向上に有利な構造の実現が望まれている。
【0005】
高精細化および歩留まりの向上を実現することが可能なアクティブマトリクス基板および表示装置を提供することが望ましい。
【課題を解決するための手段】
【0006】
本開示の一実施の形態のアクティブマトリクス基板は、基板と、基板上に形成されると共に、チャネル領域としての第1領域を含む酸化物半導体層と、酸化物半導体層の第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、ゲート電極と同層であって薄膜トランジスタとは異なる領域に設けられた電極層と、基板と電極層との間に設けられ、電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜とを備える。酸化物半導体層は、第1領域よりも低抵抗な第2領域を含み、電極層は、第1の端部において、酸化物半導体層の第2領域に電気的に接続されている。
【0007】
本開示の一実施の形態のアクティブマトリクス基板の製造方法は、基板上に、チャネル領域としての第1領域を含む酸化物半導体層と、酸化物半導体層の第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタを形成し、ゲート電極と同層であって薄膜トランジスタとは異なる領域に電極層を形成し、基板と電極層との間に、電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜を形成するものである。酸化物半導体層は、第1領域よりも低抵抗な第2領域を含み、電極層は、第1の端部において、酸化物半導体層の第2領域に電気的に接続される。
【0008】
本開示の一実施の形態の表示装置は、上記本開示の一実施の形態のアクティブマトリクス基板を備えたものである。
【0009】
本開示の一実施の形態のアクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置では、酸化物半導体層を有する薄膜トランジスタのゲート電極と同層であって薄膜トランジスタとは異なる領域に、電極層が設けられる。この電極層と基板との間には、電極層の第1の端部から後退した位置に第2の端部を有する第2の絶縁膜が設けられる。酸化物半導体層が、第1領域(チャネル領域)よりも低抵抗な第2領域を含み、電極層が、第1の端部において、酸化物半導体層の第2領域に電気的に接続される。他のメタル層を介在させることなく、薄膜トランジスタと電極層との電気的接続を確保することができる。これにより、コンタクトサイズが小さくなり、設計レイアウトの自由度が高くなる。
【発明の効果】
【0010】
本開示の一実施の形態のアクティブマトリクス基板、アクティブマトリクス基板の製造方法および表示装置によれば、ゲート電極と同層であって薄膜トランジスタとは異なる領域に設けられた電極層が、第1の端部において、薄膜トランジスタの酸化物半導体層のうちの第2領域に電気的に接続される。これにより、他のメタル層を介在させることなく、薄膜トランジスタの酸化物半導体層と電極層との電気的接続を確保することができ、設計レイアウトの自由度を高めることができる。高精細化および歩留まりの向上を実現することが可能となる。
【0011】
尚、上記内容は本開示の一例である。本開示の効果は、上述したものに限らず、他の異なる効果であってもよいし、更に他の効果を含んでいてもよい。
【図面の簡単な説明】
【0012】
図1】本開示の一実施の形態に係る表示装置の全体構成を表すブロック図である。
図2図1に示した表示装置(画素部)の概略構成を表す断面図である。
図3図2に示したアクティブマトリクス基板の構成を表す断面図である。
図4図2に示したアクティブマトリクス基板の要部構成を表す平面図である。
図5図3に示したコンタクト部の構成を拡大して表す断面図である。
図6図3に示したアクティブマトリクス基板の製造方法を説明するための断面図である。
図7A図6に続く工程を表す断面図である。
図7B図7Aに続く工程を表す断面図である。
図8図7Bに続く工程を表す断面図である。
図9図8に続く工程を表す断面図である。
図10図9に続く工程を表す断面図である。
図11図10に続く工程を表す断面図である。
図12図11に続く工程を表す断面図である。
図13図12に続く工程を表す断面図である。
図14】比較例に係るアクティブマトリクス基板の構成を表す断面図である。
【発明を実施するための形態】
【0013】
本開示の実施の形態について図面を参照して以下の順に詳細に説明する。

・実施の形態(TFTの酸化物半導体層のうちの低抵抗領域に容量素子の上部電極が電気的に接続されたアクティブマトリクス基板および表示装置の例)
1.構成
2.製造方法
3.作用および効果
【0014】
<実施の形態>
[構成]
図1は、本開示の一実施の形態に係る表示装置(表示装置1)の全体構成を表すブロック図である。この表示装置1は、例えばR(赤),G(緑),B(青)の混色によりカラーの映像表示を行う有機EL(Electro Luminescence)ディスプレイ等である。
【0015】
表示装置1は、2次元配置された複数の画素(画素pr,pg,pb)を有する画素部2と、この画素部2を駆動するための回路部(走査線駆動部3、信号線駆動部4および電源線駆動部5)とを備える。
【0016】
画素部2は、例えばアクティブマトリクス方式により、外部から入力される映像信号に基づいて画像を表示するものである。この画素部2には、画素配列の行方向に沿って延在する複数の走査線WSLと、列方向に沿って延在する複数の信号線DTLと、行方向に沿って延在する複数の電源線DSLとが設けられている。これらの走査線WSL、信号線DTLおよび電源線DSLは、各画素pr,pg,pbと電気的に接続されている。画素pr,pg,pbは、例えばそれぞれがサブピクセルに相当し、これらの画素pr,pg,pbの組が1つのピクセル(画素PX)を構成する。
【0017】
走査線WSLは、画素部2に配置された複数の画素pr,pg,pbを、行毎に選択するための選択パルスを画素pr,pg,pbのそれぞれに供給するためのものである。この走査線WSLは、走査線駆動部3の出力端(図示せず)と、書き込みトランジスタWsTrのゲート電極とに接続されている。信号線DTLは、映像信号に応じた信号パルス(信号電位Vsigおよび基準電位Vofs)を、画素pr,pg,pbのそれぞれに供給するためのものである。この信号線DTLは、信号線駆動部4の出力端(図示せず)と、書き込みトランジスタWsTrのソース電極またはドレイン電極とに接続されている。電源線DSLは、画素pr,pg,pbのそれぞれに、電力として固定電位(Vcc)を供給するためのものである。この電源線DSLは、電源線駆動部5の出力端(図示せず)と、駆動トランジスタDsTrのソース電極またはドレイン電極とに接続されている。尚、有機EL素子20R,20G,20Bの各カソードは、例えば共通電位線(カソード線)に接続されている。
【0018】
走査線駆動部3は、各走査線WSLに所定の選択パルスを線順次で出力することにより、例えばアノードリセット、Vth補正、信号電位Vsigの書き込み、移動度補正および発光動作等の各動作を、各画素pr,pg,pbに所定のタイミングで実行させるものである。信号線駆動部4は、外部から入力されたデジタルの映像信号に対応するアナログの映像信号を生成し、各信号線DTLに出力するものである。電源線駆動部5は、各電源線DSLに対して、定電位を出力するものである。これらの走査線駆動部3、信号線駆動部4および電源線駆動部5は、図示しないタイミング制御部により出力されるタイミング制御信号により、それぞれが連動して動作するように制御される。また、外部から入力されるデジタルの映像信号は、図示しない映像信号受信部により補正された後、信号線駆動部4に入力される。
【0019】
画素prは、例えば赤色光を出射する有機EL素子20Rと、保持容量Csと、書き込みトランジスタWsTrと、駆動トランジスタDsTrとを含んで構成されている。同様に、画素pgは、例えば緑色光を出射する有機EL素子20Gと、保持容量Csと、書き込みトランジスタWsTrと、駆動トランジスタDsTrとを含んで構成されている。画素pbは、例えば青色光を出射する有機EL素子20Bと、保持容量Csと、書き込みトランジスタWsTrと、駆動トランジスタDsTrとを含んで構成されている。
【0020】
書き込みトランジスタWsTrは、駆動トランジスタDsTrのゲート電極に対する、映像信号(信号電圧)の印加を制御するものである。具体的には、書き込みトランジスタWsTrは、走査線WSLへの印加電圧に応じて信号線DTLの電圧(信号電圧)をサンプリングすると共に、その信号電圧を駆動トランジスタDsTrのゲート電極に書き込むものである。駆動トランジスタDsTrは、有機EL素子20R,20G,20Bのそれぞれに直列に接続されており、書き込みトランジスタWsTrによってサンプリングされた信号電圧の大きさに応じて有機EL素子20R,20G,20Bのそれぞれに流れる電流を制御するものである。これらの駆動トランジスタDsTrおよび書き込みトランジスタWsTrは、例えば、nチャネルMOS型またはpチャネルMOS型の薄膜トランジスタ(TFT:Thin Film Transistor)により形成される。これらの駆動トランジスタDsTrおよび書き込みトランジスタWsTrは、また、シングルゲート型であってもよいし、デュアルゲート型であってもよい。保持容量Csは、駆動トランジスタDsTrのゲート電極およびソース電極間に所定の電圧を保持するものである。
【0021】
書き込みトランジスタWsTrのゲート電極は、走査線WSLに接続されている。書き込みトランジスタWsTrのソース電極およびドレイン電極のうちの一方の電極が信号線DTLに接続され、他方の電極が駆動トランジスタDsTrのゲート電極に接続されている。駆動トランジスタDsTrのソース電極およびドレイン電極のうちの一方の電極が電源線DSLに接続され、他方の電極が有機EL素子20R,20G,20Bのアノード(後述の第1電極13)に接続されている。保持容量Csは、駆動トランジスタDsTrのゲート電極と有機EL素子20R,20G,20B側の電極との間に挿入されている。
【0022】
尚、ここでは、画素pr,pg,pbの画素回路として、2Tr1Cの回路構成を例示したが、画素pr,pg,pbの画素回路の構成はこれに限定されるものではない。画素pr,pg,pbは、上記のような2Tr1Cの回路に対して、更に各種容量やトランジスタ等を付加した回路構成を有していてもよい。
【0023】
図2は、表示装置1(画素部2)の断面構成を模式的に表したものである。画素部2は、例えば、バックプレーンとしてのアクティブマトリクス基板10と、上記の有機EL素子20R,20G,20Bを含む表示素子層20とを備える。アクティブマトリクス基板10には、例えば、画素pr,pg,pbの画素回路を構成する、上記の保持容量Csと、書き込みトランジスタWsTrと、駆動トランジスタDsTrと、走査線WSLと、信号線DTLと、電源線DSLとが形成されている。
【0024】
(アクティブマトリクス基板10の要部構成)
図3は、アクティブマトリクス基板10の断面構成を表したものである。図3では、書き込みトランジスタWsTrに相当するTFT12と、保持容量Csに相当する保持容量13とを含む領域を示している。図4は、アクティブマトリクス基板10の要部の平面構成を表したものである。尚、図4のIA−IA線における断面の構成が、図3に相当する。
【0025】
TFT12は、例えば、基板11上の選択的な領域に形成されている。このTFT12は、例えばトップゲート型の薄膜トランジスタであり、基板11上に形成された酸化物半導体層15と、酸化物半導体層15上に絶縁膜16a(第1の絶縁膜)を介して配置されたゲート電極17aとを有する。ゲート電極17aは、酸化物半導体層15の活性層となるチャネル領域15a(第1領域)に対向して配置されている。酸化物半導体層15は、このチャネル領域15aに隣接して、チャネル領域15aよりも電気抵抗の低い低抵抗領域15b(第2領域)を含んで構成されている。低抵抗領域15bには、ソース・ドレイン電極21が電気的に接続されている。TFT12は、例えばいわゆるセルフアライン型(自己整合型)の素子構造を有しており、ゲート電極17aと絶縁膜16aとが平面視的に同一の形状を有している(1つのフォトマスクを用いて連続的に加工される)。ゲート電極17aと絶縁膜16aとは、例えば酸化物半導体層15上に、島形状を成して形成されている。尚、図3には、例えば駆動トランジスタDsTrのソース・ドレイン電極22についても図示している。ソース・ドレイン電極22は、保持容量13の下部電極15cに電気的に接続されている。
【0026】
保持容量13は、基板11上のTFT12とは異なる領域に形成されている。この保持容量13は、基板11上に、下部電極15cと、絶縁膜16b(第2の絶縁膜)と、上部電極17bとをこの順に有している。
【0027】
これらのTFT12の一部と保持容量13の上には、高抵抗膜18と層間絶縁膜19とが形成されている。高抵抗膜18は、TFT12の酸化物半導体層15のうちの低抵抗領域15bの上面と、ゲート電極17aの上面と、保持容量13の上部電極17bの上面とを覆って形成されている。高抵抗膜18および層間絶縁膜19には、酸化物半導体層15の低抵抗領域15bに対向してコンタクトホールh1が設けられ、このコンタクトホールh1を埋め込むように、ソース・ドレイン電極21が形成されている。
【0028】
基板11は、例えばガラス、石英、シリコン、プラスチック材料または金属板等から構成されている。プラスチック材料としては、例えばPET(ポリエチレンテレフタレート)、PEN(ポリエチレンナフタレート)などが挙げられる。酸化物半導体層15は、例えばスパッタ法により、基板11を加熱することなく成膜できることから、安価なプラスチックフィルムを用いることもできる。
【0029】
酸化物半導体層15は、例えば、酸化物半導体を含んで構成され、厚みは例えば50nm程度である。ここで酸化物半導体とは、例えばインジウム(In),ガリウム(Ga),亜鉛(Zn),スズ(Sn)等の元素と、酸素とを含む化合物である。具体的には、非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛(IGZO)が挙げられ、結晶性の酸化物半導体としては、酸化亜鉛(ZnO),酸化インジウム亜鉛(IZO),酸化インジウムガリウム(IGO),酸化インジウムスズ(ITO),酸化インジウム(InO)等が挙げられる。
【0030】
低抵抗領域15bは、チャネル領域15aに隣接すると共に、少なくとも、厚み方向における上面側の一部に形成されている。この低抵抗領域15bは、例えばn+領域であり、チャネル領域15aよりも酸素濃度が低く、または金属元素(例えばアルミニウム、チタンまたはインジウム等)がドーパントとして拡散されることで低抵抗化されている。低抵抗領域15bは、例えばセルフアライン構造と、後述の金属膜18aを用いた熱処理とを利用して形成することができる。この低抵抗領域15bが形成されることで、TFT12の特性を安定化させることができる。尚、ここでは、酸化物半導体層15のうちの厚み方向の全体にわたって低抵抗領域15bが形成されているが、低抵抗領域15bは、酸化物半導体層15の上面側の一部(高抵抗膜18に接する部分)にのみ形成されていてもよい。
【0031】
低抵抗領域15bの酸素濃度は、例えば30%以下であることが望ましい。低抵抗領域15b中の酸素濃度が30%を超えると、抵抗が高くなってしまうからである。尚、酸化物半導体層15のうちのチャネル領域15aおよび低抵抗領域15b以外の領域は、チャネル領域15aと同等の酸素濃度により構成されている。
【0032】
下部電極15cは、例えば酸化物半導体層15と同層に形成され、例えば酸化物半導体層15と同一の酸化物半導体を含んで構成されている。但し、この下部電極15cは、酸化物半導体層15とは異なる導電材料から構成されていてもよい。
【0033】
絶縁膜16aは、酸化物半導体層15のチャネル領域15aとゲート電極17aとの間に形成されたゲート絶縁膜である。絶縁膜16bは、下部電極15cと上部電極17bとの間に形成されている。これらの絶縁膜16a,16bは、互いに繋がっていてもよいし、分離されていてもよいが、酸化物半導体層15の低抵抗領域15bに対向する領域では、互いに離隔して配置されている。絶縁膜16a,16bは、例えば酸化シリコン(SiO2),窒化シリコン(SiN),酸窒化シリコン(SiON)および酸化アルミニウム(Al23)等を含む単層膜または積層膜により構成されている。特に、酸化シリコンまたは酸化アルミニウムは、酸化物半導体層15を還元させにくいので望ましい。絶縁膜16a,16bは、例えば同一の材料から構成されている。
【0034】
ゲート電極17aは、ゲート電圧が印加されることで、酸化物半導体層15中の電子密度を制御する役割を有するものである。ゲート電極17aは、例えばモリブデン(Mo),アルミニウム(Al),銅(Cu),銀(Ag),チタン(Ti)等の金属を含んで構成されている。
【0035】
上部電極17bは、例えばゲート電極17aと同層に形成されている。上部電極17bは、例えばゲート電極17aと同一材料により構成されている。この上部電極17bが、本開示の「電極層」の一具体例に相当する。
【0036】
高抵抗膜18は、後述する製造プロセスにおいて低抵抗領域15bを形成する際に用いられる金属膜(金属膜18a)が酸化されたものであり、例えば酸化アルミニウム等の金属酸化物を含んで構成されている。但し、高抵抗膜18は、酸化アルミニウムの他にも、例えば酸化チタンまたは酸化インジウムを含んで構成されていてもよい。この高抵抗膜18は、外気に対して良好なバリア性を有し、酸化物半導体層15の電気的特性を変化させる酸素や水分の影響を低減する役割を有している。高抵抗膜18の厚みは、例えば20nm以下であることが望ましい。
【0037】
層間絶縁膜19は、例えば酸化シリコン,窒化シリコン,酸窒化シリコンおよび酸化アルミニウム等の単層膜または積層膜により構成されている。層間絶縁膜19を積層膜とすることにより、酸化物半導体層15への水分の混入や拡散を抑え、TFT12の電気的安定性や信頼性を高めることが可能となる。
【0038】
ソース・ドレイン電極21は、例えばモリブデン(Mo),アルミニウム(Al),銅(Cu),銀(Ag),チタン(Ti)等の金属を含んで構成されている。このソース・ドレイン電極21は、例えばゲート電極17aの直上の領域を回避して設けられていることが望ましい。ゲート電極17aとソース・ドレイン電極21との交差領域に形成される寄生容量を低減できるためである。
【0039】
このアクティブマトリクス基板10では、上記構成において、例えばTFT12の酸化物半導体層15(低抵抗領域15b)と、保持容量13の上部電極17bとが、コンタクト部14を介して電気的に接続されている。具体的には、上部電極17bの端部(端部e1)において、酸化物半導体層15の低抵抗領域15bと、上部電極17bとが電気的に接続されている。
【0040】
(コンタクト部14の構成)
図5は、コンタクト部14付近の構成を拡大したものである。コンタクト部14では、絶縁膜16bの端部e2が、上部電極17bの端部e1よりも後退した位置に形成されている。上部電極17bは、酸化物半導体層15の低抵抗領域15bの一部に、オーバーラップして(重なって)形成されている。換言すると、低抵抗領域15bは、チャネル領域15aと反対側の端部に、上部電極17bの端部e1と重なるオーバーラップ領域15b1を有している。この例では、上部電極17bと、低抵抗領域15bとが直に接して形成されている。
【0041】
オーバーラップ領域15b1の幅Dは、例えば0.5μm以上2μm以下に設定されることが望ましい。幅Dが0.5μm以上であることにより、安定して電流を流すことができる。一方で、この幅Dは、TFT12の実効チャネル長の縮小幅とほぼ一致するので、幅Dが大きくなり過ぎると、TFTとして機能させるための設計チャネル長が大きくなってしまう。これは、レイアウトの自由度を低下させることから、幅Dの上限は、2μm程度であることが望ましい。この幅Dは、後述の製造プロセスにおける金属膜18aの材料、アニール条件、絶縁膜16bの加工条件(端部の形状等)等を適宜調整することで、制御することが可能である。このオーバーラップ領域15b1の幅Dは、例えばTLM(Transfer length method)法によるTFTの実効チャネル長の評価により算出することができる。あるいは、酸化物半導体層15の膜中の酸素濃度をEDX法(エネルギー分散形X線分光法)を用いて測定することにより解析することも可能である。
【0042】
[製造方法]
上記のようなアクティブマトリクス基板10は、例えば次のようにして製造することができる。図6図13は、アクティブマトリクス基板10の製造工程を工程順に表したものである。
【0043】
即ち、まず図6に示したように、基板11の選択的な領域(TFT12の形成領域おおよび保持容量13の形成領域)に、酸化物半導体層15と、下部電極15cとを形成する。酸化物半導体層15を形成する際には、例えば、まず、基板11の全面に、上述した酸化物半導体よりなる酸化物半導体膜を、例えばスパッタリング法により形成する。その際、ターゲットとしては、形成しようとする酸化物半導体膜と同一組成のセラミックターゲットを用いる。また、酸化物半導体膜中のキャリア濃度はスパッタリングの際の酸素分圧に大きく依存するので、所望のトランジスタ特性が得られるように酸素分圧を制御する。このようにして成膜した酸化物半導体膜を、例えばフォトリソグラフィおよびエッチングにより加工することにより、酸化物半導体層15と下部電極15cとを一括して形成する。エッチングの際には、リン酸と硝酸と酢酸との混合液を用いたウェットエッチングにより加工することが望ましい。リン酸と硝酸と酢酸との混合液は、下地となる基板11との選択比を十分に大きくすることが可能であり、比較的容易に加工ができるためである。
【0044】
続いて、絶縁膜16a,16bを形成する。具体的には、まず図7Aに示したように、基板11の全面に、酸化物半導体層15を覆うように、例えばプラズマCVD(Chemical Vapor Deposition ;化学気相成長)法または反応性スパッタリング法等により、上述した酸化シリコン等を含む絶縁膜16を成膜する。尚、絶縁膜16として酸化アルミニウム膜を形成する場合には、例えば反応性スパッタリング法、CVD法または原子層成膜法により形成することが可能である。
【0045】
この後、図7Bに示したように、絶縁膜16を、例えばフォトリソグラフィおよびエッチングにより加工することにより、絶縁膜16bを形成する。このとき、酸化物半導体層15の一部(例えば下部電極15c側の端部)が、絶縁膜16bから露出するように加工する。尚、この絶縁膜16bの端部e2のパターニングの際に、絶縁膜16aを所望の形状に加工してもよいが、絶縁膜16aは、後述するように、ゲート電極17aを加工する際に、ゲート電極17aと共に所望の形状に成形することができる。
【0046】
続いて、ゲート電極17aおよび上部電極17bを形成する。例えば、まず図8に示したように、基板11の全面に、上述した材料を含むゲート電極層17を、例えばスパッタリング法により成膜する。
【0047】
この後、図9に示したように、ゲート電極層17を、例えばフォトリソグラフィおよびエッチングにより加工することにより、ゲート電極17aと、上部電極17bとを所望の形状に加工する。引き続き、ゲート電極17aをマスクとして絶縁膜16aをエッチングすることにより、絶縁膜16aを所望の形状に成形することができる。酸化物半導体層15にZnO,IZO,IGO等の結晶化材料を用いた場合には、フッ酸等の薬液を用いて絶縁膜16aをエッチングすることができる。このため、絶縁膜16aと酸化物半導体層15との間において大きなエッチング選択比を確保することができ、加工が容易となる。このように、ゲート電極17aと、絶縁膜16aとは、1つのフォトマスクを用いて連続的に成形することができる。これにより、酸化物半導体層15の上に、絶縁膜16aおよびゲート電極17aがこの順に同一形状で形成される。また、絶縁膜16bの端部e2以外の部分についても、上部電極17bと略同一形状に形成することができる。
【0048】
一方、上部電極17bは、例えばその端部e1が、酸化物半導体層15の一部に重なるように成形される。このとき、上部電極17bは、その端部e1が絶縁膜16bの端部e2よりも張り出して形成される(端部e2が端部e1よりも後退した位置に形成される)ように加工される。また、加工条件により、端部e1のエッジ形状(側面の形状)および幅等を調整することで、後述の低抵抗領域15bのオーバーラップ領域15b1の幅を制御することも可能である。尚、図9等の図面では、上部電極17bの端部e1のエッジ(側面)は、基板面に対して垂直な面としているが、傾斜面であってもよい。
【0049】
続いて、酸化物半導体層15の所定の領域に低抵抗領域15bを形成する。具体的には、まず図10に示したように、酸化物半導体層15、絶縁膜16aおよびゲート電極17aの積層体と、上部電極17bとを覆うように、例えばスパッタリング法により、アルミニウム(Al)、チタン(Ti)またはインジウム(In)等の酸素と比較的低温で反応する金属よりなる金属膜18aを、所定の厚みで形成する。
【0050】
この後、図11に示したように、アニール処理(熱処理)を行う。これにより、金属膜18aが酸化される。この金属膜18aの酸化反応には、酸化物半導体層15に含まれる酸素の一部が利用される。そのため、金属膜18aの酸化の進行に伴って、酸化物半導体層15のうちの金属膜18aと接する上面側から酸素が脱離し、膜中の酸素濃度が低下していく。また、金属膜18aに含まれる金属元素が、酸化物半導体層15へドーパントとして拡散される。これにより、図12に示したように、酸化物半導体層15のうち、金属膜18aと接する部分に対応して、チャネル領域15aよりも酸素濃度が低い、または金属元素をドーパントとして含む、低抵抗領域15bが形成される。また、金属膜18aは酸化されることにより、高抵抗膜18となる。
【0051】
この際、低抵抗領域15bは、酸化物半導体層15のうちの金属膜18aに接する部分から深さ方向(基板面に垂直な方向)に沿って徐々に拡散して形成されるが、この低抵抗領域15bの拡散は、横方向(基板面に平行な方向)に沿っても生じる。これにより、低抵抗領域15bの端部に、上部電極17bと重なるオーバーラップ領域15b1が形成される。このオーバーラップ領域15b1により、酸化物半導体層15の低抵抗領域15bと上部電極17bとが電気的に接続される(コンタクト部14が形成される)。
【0052】
金属膜18aを酸化するためのアニール処理は、例えば300℃程度の温度で、酸素等を含む酸化性のガス雰囲気で行うことが望ましい。低抵抗領域15bの酸素濃度が低くなりすぎるのを抑え、酸化物半導体層15に十分な酸素を供給できるためである。よって、後工程で行うアニール工程を削減することが可能となり、工程の簡略化が可能となる。
【0053】
また、例えば、図10に示した金属膜18aを形成する工程において、基板11の温度を200℃程度の比較的高い温度とすることにより、図11に示したアニール処理を行わずに低抵抗領域15bを形成することも可能である。この場合には、酸化物半導体層15のキャリア濃度をトランジスタとして必要なレベルに低減することが可能である。
【0054】
金属膜18aの厚みは、例えば10nm以下とすることが望ましい。金属膜18aの厚みを10nm以下とすれば、アニール処理により金属膜18aを十分に酸化することが可能となるからである。金属膜18aが十分に酸化されない場合には、リーク電流の発生要因となることから、アニール処理後にこの金属膜18aはエッチングにより除去されることが望ましい。金属膜18aが十分に酸化されて高抵抗膜18となっている場合には、除去する必要はなく、製造工程を簡略化できる。金属膜18aを10nm以下の厚みで形成した場合、高抵抗膜18の厚みは例えば20nm以下となる。
【0055】
尚、金属膜18aを酸化させて低抵抗領域15bを形成する方法としては、上記のような酸素雰囲気でのアニール処理のほか、水蒸気雰囲気での酸化、またはプラズマ酸化などを挙げることができる。例えば、後工程で層間絶縁膜19をプラズマCVD法により形成する場合には、その直前に金属膜18aを酸化(プラズマ酸化)させることが可能である。この場合、特に工程を増やすことなく金属膜18aを酸化させることができる。プラズマ酸化では、例えば、基板11の温度を200℃〜400℃程度にして、酸素や二窒化酸素等の酸素を含むガス雰囲気中でプラズマを発生させて処理することが望ましい。上述したような外気に対して良好なバリア性を有する高抵抗膜18を形成できるためである。また、上記手法の他にも、酸素を導入しながら金属をターゲットとした反応性スパッタリングを行うようにしてもよい。これにより、酸化不十分によるリーク電流の発生リスクを低減することができる。また、バリア性向上のために膜厚を大きくすることが可能となる。
【0056】
続いて、図13に示したように、高抵抗膜18上に、上述した材料を含む層間絶縁膜19を形成する。その際、酸化シリコン膜を成膜する場合には、例えばプラズマCVD法を用いることができる。酸化アルミニウム膜を成膜する場合には、例えばアルミニウムをターゲットとしたDCまたはAC電源による反応性スパッタリング法を用いることが望ましい。高速に成膜することが可能となるためである。
【0057】
この後、ソース・ドレイン電極21を形成する。具体的には、まず、層間絶縁膜19および高抵抗膜18に、例えばフォトリソグラフィおよびエッチングを用いて、コンタクトホールh1を形成する。続いて、層間絶縁膜19上に、例えばスパッタリング法により、コンタクトホールh1を埋めるように、上述した金属材料を成膜した後、例えばフォトリソグラフィおよびエッチングにより所定の形状に成形する。尚、この際、ソース・ドレイン電極22も、ソース・ドレイン電極21と同様に、層間絶縁膜19および高抵抗膜18に形成されたコンタクトホールh2を埋めるように形成される。これにより、ソース・ドレイン電極21が形成され、TFT12が形成される。以上により、図1に示した、アクティブマトリクス基板10が完成する。
【0058】
[作用および効果]
本実施の形態の表示装置1では、図1に示した走査線駆動部3から各画素pr,pg,pbの書き込みトランジスタWsTrへ選択パルスが供給されることで、画素pr,pg,pbが選択される。この選択された画素pr,pg,pbに、信号線駆動部4から映像信号に応じた信号電圧が供給され、保持容量Csに保持される。この保持容量Csに保持された信号に応じて駆動トランジスタDsTrがオンオフ制御され、有機EL素子20R,20G,20Bに駆動電流が注入される。これにより、有機EL素子20R,20G,20Bが発光し、各画素pr,pg,pbから色光が取り出される。これらの色光の加法混色により、カラーの映像表示がなされる。
【0059】
この表示装置1は、バックプレーンとしてアクティブマトリクス基板10を備える。アクティブマトリクス基板10には、各種配線(走査線WSL,信号線DTLおよび電源線DSL等)が設けられると共に、上記の書き込みトランジスタWsTrとしてのTFT12と、保持容量Csとしての保持容量13とが形成されている。これらのTFT12の酸化物半導体層15(低抵抗領域15b)と保持容量13の上部電極17bとは、画素回路を構成するために、コンタクト部14を介して電気的に接続されている。
【0060】
ここで、図14に、本実施の形態の比較例に係るアクティブマトリクス基板100の構成を示す。このアクティブマトリクス基板100では、基板101上の選択的な領域にTFTを構成する酸化物半導体層102が形成されている。酸化物半導体層102上には、ゲート絶縁膜(絶縁膜103a)を介してゲート電極104aが形成されている。ゲート電極104aは、酸化物半導体層102の活性層となるチャネル領域102aに対向して配置されている。酸化物半導体層102は、このチャネル領域102aに隣接して低抵抗領域102bを含んで構成されている。この低抵抗領域102bには、ソース・ドレイン電極107,108が電気的に接続されている。また、酸化物半導体層102の低抵抗領域102bの上面と、ゲート電極104aの上面とを覆うように、高抵抗膜105が形成されている。高抵抗膜105の上には、層間絶縁膜106が形成されている。このTFTと異なる領域には、保持容量を構成する、下部電極102c、絶縁膜103bおよび上部電極104bが形成されている。上部電極104bは、ゲート電極104aと同層に形成されている。下部電極102cは、ソース・ドレイン電極109と電気的に接続されている。
【0061】
このアクティブマトリクス基板100では、高抵抗膜105および層間絶縁膜106にコンタクトホールH100が設けられ、このコンタクトホールH100を埋め込むように、ソース・ドレイン電極108が形成されている。上部電極104bと絶縁膜103bとは、平面視的に同一形状(同一パターン)を有しており、それらの端部(e100)は互いに一致している。このような構成により、ソース・ドレイン電極108を通じて、TFTの酸化物半導体層102(低抵抗領域102b)と、保持容量の上部電極104bとが電気的に接続される。比較例では、ソース・ドレイン電極108の介在により、酸化物半導体層102と上部電極104bとのコンタクトサイズが大きくなり、設計レイアウトの自由度が低下する。
【0062】
これに対し、本実施の形態のコンタクト部14では、上部電極17bが、その端部e1において、酸化物半導体層15のうちの低抵抗領域15bに、電気的に接続される。また、本実施の形態では、絶縁膜16bの端部e2は、上部電極17bの端部e1よりも後退した位置に形成されている。これにより、上記比較例のようなソース・ドレイン電極108を介在させることなく、TFT12の酸化物半導体層15(低抵抗領域15b)と上部電極17bとの電気的接続を確保することができる。この結果、コンタクトサイズが小さくなり、設計レイアウトの自由度が高くなる。
【0063】
以上のように本実施の形態では、ゲート電極17aと同層であってTFT12とは異なる領域に設けられた電極層(例えば、保持容量13の上部電極17b)が、その端部e1において、TFT12の酸化物半導体層15のうちの低抵抗領域15bに電気的に接続される。これにより、他のメタル層を介在させることなく、TFT12の酸化物半導体層15と上部電極17bとの電気的接続を確保することができ、設計レイアウトの自由度を高めることができる。よって、高精細化および歩留まりの向上を実現することが可能となる。
【0064】
以上、実施の形態を挙げたが、本開示は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態では、本開示の「電極層」として保持容量の上部電極17bを例に挙げて説明したが、「電極層」は、これに限定されず、ゲート電極と同層に形成された他の様々な素子の電極あるいは配線に、適用することが可能である。
【0065】
また、上記実施の形態では、セルフアライン構造のTFTを例に挙げて説明したが、本開示の薄膜トランジスタは、必ずしもセルフアライン構造を有していなくともよい。酸化物半導体層のチャネル領域(第1領域)に絶縁膜を介してゲート電極が対向配置され、第1領域よりも低抵抗な第2領域を有していればよい。
【0066】
加えて、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
【0067】
更に、上記実施の形態で説明した、アクティブマトリクス駆動のための画素回路の構成は、上述のものに限られず、必要に応じて容量素子やトランジスタを追加してもよい。その場合、この画素回路の変更に応じて、上述した走査線駆動部3、信号線駆動部4および電源線駆動部5の他に、必要な駆動回路を追加してもよい。
【0068】
尚、本明細書中に記載された効果はあくまで例示であって限定されるものではなく、また、他の効果があってもよい。
【0069】
また、本開示は以下のような構成をとることも可能である。
(1)
基板と、
前記基板上に形成されると共に、チャネル領域としての第1領域を含む酸化物半導体層と、前記酸化物半導体層の第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に設けられた電極層と、
前記基板と前記電極層との間に設けられ、前記電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜と
を備え、
前記酸化物半導体層は、前記第1領域よりも低抵抗な第2領域を含み、
前記電極層は、前記第1の端部において、前記酸化物半導体層の前記第2領域に電気的に接続されている
アクティブマトリクス基板。
(2)
前記電極層は、前記酸化物半導体層の一部に重なって形成されている
上記(1)に記載のアクティブマトリクス基板。
(3)
前記酸化物半導体層は、前記第1領域に隣接して前記第2領域を含み、
前記第2領域は、前記第1領域とは反対側の端部に、前記電極層と重なるオーバーラップ領域を有する
上記(2)に記載のアクティブマトリクス基板。
(4)
前記ゲート電極と、前記電極層と、前記酸化物半導体層の前記第2領域とのそれぞれの上面を覆って、金属酸化物を含む高抵抗膜が形成されている
上記(1)ないし(3)のいずれか1つに記載のアクティブマトリクス基板。
(5)
前記薄膜トランジスタでは、前記ゲート電極と前記第1の絶縁膜とが平面視的に同一形状を有する
上記(1)ないし(4)のいずれか1つに記載のアクティブマトリクス基板。
(6)
前記薄膜トランジスタの前記酸化物半導体層と同層に形成された第1の電極層と、
前記第1の電極層上に前記第2の絶縁膜を間にして形成された、前記電極層としての第2の電極層と
を有する容量素子を更に備えた
上記(1)ないし(5)のいずれか1つに記載のアクティブマトリクス基板。
(7)
前記第1の電極層は、前記酸化物半導体層と同一の酸化物半導体を含んで構成され、
前記第2の電極層は、前記ゲート電極と同一材料を含んで構成されている
上記(6)に記載のアクティブマトリクス基板。
(8)
基板上に、チャネル領域としての第1領域を含む酸化物半導体層と、前記酸化物半導体層の第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタを形成し、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に電極層を形成し、
前記基板と前記電極層との間に、前記電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜を形成し、
前記酸化物半導体層は、前記第1領域よりも低抵抗な第2領域を含み、
前記電極層は、前記第1の端部において、前記酸化物半導体層の前記第2領域に電気的に接続される
アクティブマトリクス基板の製造方法。
(9)
前記電極層は、前記酸化物半導体層の一部に重なって形成される
上記(8)に記載のアクティブマトリクス基板の製造方法。
(10)
前記電極層と前記ゲート電極とを形成した後、金属膜を形成して熱処理を行うことにより、前記第2領域を形成する
上記(9)に記載のアクティブマトリクス基板の製造方法。
(11)
前記薄膜トランジスタを形成する際に、前記ゲート電極と前記第1の絶縁膜とを同一工程において連続的に加工する
上記(8)ないし(10)のいずれか1つに記載のアクティブマトリクス基板の製造方法。
(12)
基板と、
前記基板上に形成されると共に、チャネル領域としての第1領域を含む酸化物半導体層と、前記酸化物半導体層のうちの第1領域に第1の絶縁膜を介して対向配置されたゲート電極と、前記酸化物半導体層に電気的に接続されたソース・ドレイン電極とを有する薄膜トランジスタと、
前記ゲート電極と同層であって前記薄膜トランジスタとは異なる領域に設けられた電極層と、
前記基板と前記電極層との間に設けられ、前記電極層の第1の端部よりも後退した位置に第2の端部を有する第2の絶縁膜と
を備え、
前記酸化物半導体層は、前記第1領域よりも低抵抗な第2領域を含み、
前記電極層は、前記第1の端部において、前記酸化物半導体層の前記第2領域に電気的に接続されている
アクティブマトリクス基板を有する表示装置。
【符号の説明】
【0070】
1…表示装置、2…画素部、3…走査線駆動部、4…信号線駆動部、5…電源線駆動部、10…アクティブマトリクス基板、20…表示素子層、20R,20G,20B…有機EL素子、11…基板、12…TFT、13…保持容量、14…コンタクト部、15…酸化物半導体層、15a…チャネル領域、15b…低抵抗領域、15b1…オーバーラップ領域、16,16a,16b…絶縁膜、17…ゲート電極層、17a…ゲート電極、17b…上部電極、18…高抵抗膜、18a…金属膜、19…層間絶縁膜、21…ソース・ドレイン電極、e1,e2…端部、PX,pr,pg,pb…画素、D…幅、WSL…走査線、DTL…信号線、DSL…電源線、WsTr…書き込みトランジスタ、DsTr…駆動トランジスタ、Cs…保持容量。
図1
図2
図3
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図6
図7A
図7B
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図14