特開 2017-26936 半導体装置、半導体デバイスモジュール、表示パネルドライバ及び表示モジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-26936(P2017-26936A)

(43)【公開日】2017年2月2日

(54)【発明の名称】半導体装置、半導体デバイスモジュール、表示パネルドライバ及び表示モジュール

(51)【国際特許分類】

   G09G 3/36 20060101AFI20170113BHJP

   G06F 13/38 20060101ALI20170113BHJP

   G09G 3/20 20060101ALI20170113BHJP

   G06F 1/12 20060101ALI20170113BHJP

   G06F 3/00 20060101ALI20170113BHJP

【ＦＩ】

   G09G3/36

   G06F13/38 320A

   G09G3/20 650B

   G09G3/20 631T

   G09G3/20 633P

   G06F1/12 510

   G06F3/00 A

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

【全頁数】49

(21)【出願番号】特願2015-147677(P2015-147677)

(22)【出願日】2015年7月27日

(71)【出願人】

【識別番号】308017571

【氏名又は名称】シナプティクス・ジャパン合同会社

(74)【代理人】

【識別番号】100102864

【弁理士】

【氏名又は名称】工藤 実

(74)【代理人】

【識別番号】100117617

【弁理士】

【氏名又は名称】中尾 圭策

(72)【発明者】

【氏名】糸魚川 敬一

(72)【発明者】

【氏名】堀 良彦

(72)【発明者】

【氏名】北村 智満

(72)【発明者】

【氏名】瀬納 剛史

(72)【発明者】

【氏名】桑田 英明

(72)【発明者】

【氏名】田村 敬

(72)【発明者】

【氏名】黒沢 淳

(72)【発明者】

【氏名】神田 和彦

【テーマコード（参考）】

5B077

5C006

5C080

【Ｆターム（参考）】

5B077AA02

5B077HH02

5C006AC21

5C006BB11

5C006BC16

5C006BF04

5C006BF06

5C006BF24

5C006BF25

5C006BF37

5C006BF49

5C006FA03

5C006FA41

5C080AA06

5C080AA10

5C080BB05

5C080DD22

5C080JJ02

5C080JJ03

5C080JJ06

(57)【要約】

【課題】ＭＩＰＩ Ｄ−ＰＨＹによる通信とＭＩＰＩ Ｃ−ＰＨＹによる通信との両方に対応した半導体装置を提供する。
【解決手段】 半導体装置が、第１及び第２外部接続端子に接続された第１レシーバと、第３及び第４外部接続端子に接続された第２レシーバと、第５及び第６外部接続端子に接続された第３レシーバと、Ｃ−ＰＨＹブロックと、Ｄ−ＰＨＹブロックと、主処理部とを具備する。Ｃ−ＰＨＹブロックは、第１乃至第３レシーバから受け取った信号に対してＭＩＰＩ Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されている。Ｄ−ＰＨＹブロックは、第１乃至第３レシーバから受け取った信号に対してＭＩＰＩ Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されている。主処理部は、第１受信データと第２受信データとを選択的に受け取って所望の処理を行うように構成されている。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１乃至第６外部接続端子と、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、
前記第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、
前記第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface） Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されたＣ−ＰＨＹブロックと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されたＤ−ＰＨＹブロックと、
前記第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに対して所望の処理を行うように構成された主処理部
とを具備する
半導体装置。

【請求項2】

請求項１に記載の半導体装置であって、
前記Ｃ−ＰＨＹブロックは、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対してクロック再生を行って第１クロック信号を生成するクロック再生回路と、
前記第１クロック信号に同期して前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第１データ列を生成する第１ラッチ部と、
前記第１データ列から前記第１受信データを生成する第１処理部
を備え、
前記Ｄ−ＰＨＹブロックは、
前記第１レシーバから出力される第１出力信号をクロック信号として用いて前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第２データ列を生成する第２ラッチ部と、
前記第２データ列から前記第２受信データを生成する第２処理部
とを備える
半導体装置。

【請求項3】

請求項１に記載の半導体装置であって、
更に、
第７外部接続端子及び第８外部接続端子に接続された第４レシーバを具備し、
前記Ｃ−ＰＨＹブロックは、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対してクロック再生を行って第１クロック信号を生成するクロック再生回路と、
前記第１クロック信号に同期して前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第１データ列を生成する第１ラッチ部と、
前記第１データ列から前記第１受信データを生成する第１処理部
を備え、
前記Ｄ−ＰＨＹブロックは、
前記第４レシーバから出力される第１出力信号をクロック信号として用いて前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第２データ列を生成する第２ラッチ部と、
前記第２データ列から前記第２受信データを生成する第２処理部
とを備える
半導体装置。

【請求項4】

請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードと前記第１共通接続ノードとの間に接続された第１スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第３外部接続端子と第２ノードとの間に接続された第３抵抗素子と、
前記第２ノードと前記第２共通接続ノードとの間に接続された第３スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第５外部接続端子と第３ノードとの間に接続された第５抵抗素子と、
前記第３ノードと前記第３共通接続ノードとの間に接続された第５スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
第４共通接続ノードと回路接地の間に接続された第４キャパシタと、
前記第１ノードと前記第４共通接続ノードの間に接続された第７スイッチと、
前記第２ノードと前記第４共通接続ノードの間に接続された第８スイッチと、
前記第３ノードと前記第４共通接続ノードの間に接続された第９スイッチ
とを具備する
半導体装置。

【請求項5】

請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードと前記第１共通接続ノードとの間に接続された第１スイッチと、
前記第１外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第２外部接続端子と第２ノードとの間に接続された第３抵抗素子と、
前記第２ノードと前記第１共通接続ノードとの間に接続された第３スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第３外部接続端子と第３ノードとの間に接続された第５抵抗素子と、
前記第３ノードと前記第２共通接続ノードとの間に接続された第５スイッチと、
前記第３外部接続端子と前記第２共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
前記第４外部接続端子と第４ノードとの間に接続された第７抵抗素子と、
前記第４ノードと前記第２共通接続ノードとの間に接続された第７スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第８抵抗素子及び第８スイッチと、
前記第５外部接続端子と第５ノードとの間に接続された第９抵抗素子と、
前記第５ノードと前記第３共通接続ノードとの間に接続された第９スイッチと、
前記第５外部接続端子と前記第３共通接続ノードとの間に直列に接続された第１０抵抗素子及び第１０スイッチと、
前記第６外部接続端子と第６ノードとの間に接続された第１１抵抗素子と、
前記第６ノードと前記第３共通接続ノードとの間に接続された第１１スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第１２抵抗素子及び第１２スイッチと、
第４共通接続ノードと回路接地の間に接続された第４キャパシタと、
前記第１ノードと前記第４共通接続ノードの間に接続された第１３スイッチと、
前記第２ノードと前記第４共通接続ノードの間に接続された第１４スイッチと、
前記第３ノードと前記第４共通接続ノードの間に接続された第１５スイッチと、
前記第４ノードと前記第４共通接続ノードの間に接続された第１６スイッチと、
前記第５ノードと前記第４共通接続ノードの間に接続された第１７スイッチと、
前記第６ノードと前記第４共通接続ノードの間に接続された第１８スイッチ
とを具備する
半導体装置。

【請求項6】

請求項１乃至５のいずれかに記載の半導体装置であって、
更に、
前記第１外部接続端子と前記第１レシーバの第１入力の間に接続された第１入力側スイッチと、
前記第２外部接続端子と前記第１レシーバの第２入力の間に接続された第２入力側スイッチと、
前記第３外部接続端子と前記第２レシーバの第１入力の間に接続された第３入力側スイッチと、
前記第４外部接続端子と前記第２レシーバの第２入力の間に接続された第４入力側スイッチと、
前記第５外部接続端子と前記第３レシーバの第１入力の間に接続された第５入力側スイッチと、
前記第６外部接続端子と前記第３レシーバの第２入力の間に接続された第６入力側スイッチと、
前記第３外部接続端子と前記第１レシーバの前記第２入力の間に接続された第７入力側スイッチと、
前記第５外部接続端子と前記第２レシーバの前記第２入力の間に接続された第８入力側スイッチと、
前記第１外部接続端子と前記第３レシーバの前記第２入力の間に接続された第９入力側スイッチ
とを具備する
半導体装置。

【請求項7】

請求項１乃至３のいずれかに記載の半導体装置であって、
前記第１レシーバは、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１入力段と、
前記第１外部接続端子及び前記第３外部接続端子に接続された第２入力段と、
第１出力段と、
前記第１入力段の出力と前記第１出力段の入力の間に接続された第１出力選択スイッチと、
前記第２入力段の出力と前記第１出力段の入力の間に接続された第２出力選択スイッチ
とを備え、
前記第２レシーバは、
前記第３外部接続端子及び前記第４外部接続端子に接続された第３入力段と、
前記第３外部接続端子及び前記第５外部接続端子に接続された第４入力段と、
第２出力段と、
前記第３入力段の出力と前記第２出力段の入力の間に接続された第３出力選択スイッチと、
前記第４入力段の出力と前記第２出力段の入力の間に接続された第４出力選択スイッチ
とを備え、
前記第３レシーバは、
前記第５外部接続端子及び前記第６外部接続端子に接続された第５入力段と、
前記第５外部接続端子及び前記第１外部接続端子に接続された第６入力段と、
第３出力段と、
前記第５入力段の出力と前記第３出力段の入力の間に接続された第５出力選択スイッチと、
前記第６入力段の出力と前記第３出力段の入力の間に接続された第６出力選択スイッチ
とを備える
半導体装置。

【請求項8】

請求項７に記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と前記第１共通接続ノードとの間に直列に接続された第１抵抗素子及び第１スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第３外部接続端子と前記第２共通接続ノードとの間に直列に接続された第３抵抗素子及び第３スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第５外部接続端子と前記第３共通接続ノードとの間に直列に接続された第５抵抗素子及び第５スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
前記第１共通接続ノードと前記第２共通接続ノードとの間に接続された第７スイッチと、
前記第２共通接続ノードと前記第３共通接続ノードとの間に接続された第８スイッチ
とを備えた
半導体装置。

【請求項9】

請求項１乃至８のいずれかに記載の半導体装置と、
前記第１外部接続端子に電気的に接続された第１伝送線と、前記第３外部接続端子に電気的に接続された第２伝送線と、前記第５外部接続端子に電気的に接続された第３伝送線とを備える配線基板
とを具備し、
前記半導体装置の前記主処理部は、前記第１受信データを受け取って動作する
半導体デバイスモジュール。

【請求項10】

請求項９に記載の半導体デバイスモジュールであって、
前記第１伝送線が、前記第２外部接続端子に電気的に接続され、
前記第２伝送線が、前記第４外部接続端子に電気的に接続され、
前記第３伝送線が、前記第６外部接続端子に電気的に接続された
半導体デバイスモジュール。

【請求項11】

請求項１乃至８のいずれかに記載の半導体装置と、
前記第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える配線基板
を具備し、
前記半導体装置の前記主処理部は、前記第２受信データを受け取って動作する
半導体デバイスモジュール。

【請求項12】

表示パネルを駆動する表示パネルドライバであって、
第１乃至第６外部接続端子と、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、
前記第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、
前記第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface） Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されたＣ−ＰＨＹブロックと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されたＤ−ＰＨＹブロックと、
前記第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに応答して前記表示パネルを駆動する主処理部
とを具備する
表示パネルドライバ。

【請求項13】

請求項１２に記載の表示パネルドライバと、
前記第１外部接続端子に電気的に接続された第１伝送線と、前記第３外部接続端子に電気的に接続された第２伝送線と、前記第５外部接続端子に電気的に接続された第３伝送線とを備えるフレキシブル配線基板
とを具備し、
前記表示パネルドライバの前記主処理部は、前記第１受信データを受け取り、前記第１受信データに応答して前記表示パネルを駆動する
表示モジュール。

【請求項14】

表示パネルと、
請求項１２に記載の表示パネルドライバと、
第１乃至第３伝送線を備えるフレキシブル配線基板
とを具備し、
前記表示パネルは、
基板と、
前記基板上に形成され、前記表示パネルドライバの前記第１乃至第６外部接続端子にそれぞれに接続される第１乃至第６接続端子と、
前記基板上に形成された第７乃至第９接続端子と、
前記第１接続端子と前記第７接続端子とを接続する第１配線と、
前記第３接続端子と前記第８接続端子とを接続する第２配線と、
前記第５接続端子と前記第９接続端子とを接続する第３配線と、
前記第１接続端子と前記第６接続端子とを接続する第４配線と、
前記第２接続端子と前記第３接続端子とを接続する第５配線と、
前記第４接続端子と前記第５接続端子とを接続する第６配線
とを備え、
前記フレキシブル配線基板の前記第１乃至第３伝送線が、それぞれ、前記表示パネルの前記第７乃至第９接続端子に電気的に接続される
表示モジュール。

【請求項15】

表示パネルと、
請求項１２に記載の表示パネルドライバと、
フレキシブル配線基板
とを具備し、
前記表示パネルは、
基板と、
前記基板上に形成され、前記表示パネルドライバの前記第１乃至第６外部接続端子にそれぞれに接続される第１乃至第６接続端子と、
前記基板上に所定方向に並んで配置された第７乃至第１２接続端子と、
前記第１乃至第６接続端子を、それぞれ、前記第７乃至第１２接続端子に接続する第１乃至第６配線
とを備え、
前記フレキシブル配線基板は、
前記所定の方向に並んで配置され、前記表示パネルの前記第７乃至第１２接続端子に接続される第１３乃至第１８接続端子と、
第１乃至第３伝送線と、
第７乃至第９配線
とを備え、
前記第１伝送線、前記第２伝送線及び前記第３伝送線は、それぞれ、前記第１３接続端子、前記第１５接続端子及び前記第１７接続端子に電気的に接続され、
前記第１３接続端子と前記第１８接続端子は、前記第１３乃至第１８接続端子の列の両端に位置し、
前記第７配線は、前記第１３接続端子と前記第１８接続端子とを接続し、
前記第８配線は、前記第１４接続端子と前記第１５接続端子とを接続し、
前記第９配線は、前記第１６接続端子と前記第１７接続端子とを接続し、
前記第７配線は、前記第１３乃至第１８接続端子の列を挟んで前記第１乃至第３伝送線が形成される領域と反対に位置している
表示モジュール。

【請求項16】

表示パネルと、
請求項１２に記載の表示パネルドライバと、
前記第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備えるフレキシブル配線基板
を具備し、
前記表示パネルドライバの前記主処理部は、前記第２受信データを受け取り、前記第２受信データに応答して前記表示パネルを駆動する
表示モジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、表示パネルドライバ及び表示モジュールに関し、特に、半導体装置、半導体デバイスモジュール、表示パネルドライバ及び表示モジュールの通信インターフェースに関する。

【背景技術】

【0002】

ＭＩＰＩ（Mobile Industry Processor Interface）アライアンスは、通信インターフェースの規格を確定する組織であり、ＭＩＰＩによって確定された規格（MIPI specifications）は、ホストと周辺機器との間の通信に広く用いられている。

【0003】

ＭＩＰＩ規格のうち、携帯端末におけるアプリケーションプロセッサと表示モジュールの間の通信に最も典型的に用いられてきたのが、ＭＩＰＩ Ｄ−ＰＨＹである。ＭＩＰＩ Ｄ−ＰＨＹでは、１本のクロックレーンと１本以上４本以下のデータレーンを用いて通信が行われる。各レーンは、小振幅の差動信号を伝送する１対の信号線を含んでいる。クロックレーンは、差動クロック信号を伝送するために用いられ、各データレーンは、差動データ信号を伝送するために用いられる。高速通信が行われるモード（ＨＳ（high speed）モードと呼ばれる）に通信インターフェースが設定されると、送信側は、クロックレーンで伝送された差動クロック信号を伝送し、データレーンで差動データ信号を伝送する。受信側は、クロックレーンで伝送された差動クロック信号に同期してデータレーンで伝送された差動データ信号をラッチしてデータ受信を行う。なお、ＭＩＰＩ Ｄ−ＰＨＹによる通信を行うシステムについては、例えば、特開２０１４−１６８１９５号公報に開示されている。

【0004】

近年の表示パネルの高精細化により、画像データをより高速に伝送する必要が生じており、このため、より高速な通信インターフェースが要求されている。このような要求に応じるために新たに規定された規格が、ＭＩＰＩ Ｃ−ＰＨＹである。ＭＩＰＩ Ｃ−ＰＨＹでは、３本の信号線を用いて通信が行われる。各信号線では、小振幅の３値信号（high, low, middleの３値の信号）が伝送され、受信側では、該３値信号が２値の論理信号に変換される。ＭＩＰＩ Ｃ−ＰＨＹの一つの特徴は、クロック信号がデータ信号に埋め込まれることであり、受信側では、データ信号の受信においてクロック再生を行う。

【0005】

ＭＩＰＩ Ｃ−ＰＨＹを用いれば高速通信を実現できるが、その一方で、新たな通信規格を採用することは、ユーザに必ずしも容易なことではない。このため、ＭＩＰＩ Ｄ−ＰＨＹの使用を希望するユーザと、ＭＩＰＩ Ｃ−ＰＨＹの使用を希望するユーザとがいることが想定される。半導体装置のベンダーは、これらの２つの規格に対応する半導体装置を提供することが望ましい。

【0006】

最も単純な手法としては、ＭＩＰＩ Ｄ−ＰＨＹによる通信を行う通信インターフェースと、ＭＩＰＩ Ｃ−ＰＨＹによる通信を行う通信インターフェースとの両方を半導体装置に集積化することが考えられる。しかしながら、独立した複数の通信インターフェースを単純に半導体装置に集積化することは、回路規模の増大を招く。

【0007】

したがって、回路規模を低減しながら、ＭＩＰＩ Ｄ−ＰＨＹによる通信とＭＩＰＩ Ｃ−ＰＨＹによる通信との両方に対応した半導体装置を提供することには技術的なニーズが存在する。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１４−１６８１９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

したがって、本発明の目的の一つは、回路規模を低減しながら、ＭＩＰＩ Ｄ−ＰＨＹによる通信とＭＩＰＩ Ｃ−ＰＨＹによる通信との両方に対応した半導体装置、表示パネルドライバ及び表示モジュールを提供することにある。

【0010】

本発明の他の目的及び新規な特徴は、下記の開示から当業者には理解されるであろう。

【課題を解決するための手段】

【0011】

本発明の一の観点では、半導体装置が、第１乃至第６外部接続端子と、第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、Ｃ−ＰＨＹブロックと、Ｄ−ＰＨＹブロックと、主処理部とを具備する。Ｃ−ＰＨＹブロックは、第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface） Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成される。一方、Ｄ−ＰＨＹブロックは、第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成される。主処理部は、第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに対して所望の処理を行うように構成されている。

【0012】

本発明の他の観点では、半導体デバイスモジュールが、上記の半導体装置と、第１外部接続端子に電気的に接続された第１伝送線と、前記第３外部接続端子に電気的に接続された第２伝送線と、前記第５外部接続端子に電気的に接続された第３伝送線とを備える配線基板とを具備する。このような構成は、ＭＩＰＩ Ｃ−ＰＨＹによる通信に対応しており、この場合、該半導体装置の主処理部は、前記第１受信データを受け取って動作する。

【0013】

本発明の更に他の観点では、半導体デバイスモジュールが、上記の半導体装置と、第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える配線基板を具備する。このような構成は、ＭＩＰＩ Ｄ−ＰＨＹによる通信に対応しており、この場合、半導体装置の前記主処理部は、前記第２受信データを受け取って動作する。

【0014】

本発明の更に他の観点では、表示パネルを駆動する表示パネルドライバが提供される。該表示パネルドライバは、第１乃至第６外部接続端子と、第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、Ｃ−ＰＨＹブロックと、Ｄ−ＰＨＹブロックと、主処理部とを具備する。Ｃ−ＰＨＹブロックは、第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface） Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成される。Ｄ−ＰＨＹブロックは、前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成される。主処理部は、第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに応答して前記表示パネルを駆動する。

【0015】

本発明の更に他の観点では、表示モジュールが、表示パネルと、上記の表示パネルドライバと、フレキシブル配線基板とを具備する。該フレキシブル配線基板は、第１外部接続端子に電気的に接続された第１伝送線と、前記第３外部接続端子に電気的に接続された第２伝送線と、前記第５外部接続端子に電気的に接続された第３伝送線とを備えている。このような構成は、ＭＩＰＩ Ｃ−ＰＨＹによる通信に対応しており、この場合、表示パネルドライバの前記主処理部は、前記第１受信データを受け取り、前記第１受信データに応答して前記表示パネルを駆動する。

【0016】

本発明の更に他の観点では、表示パネルを駆動する表示パネルドライバが提供される。該表示パネルドライバは、表示パネルと、上記の表示パネルドライバと、フレキシブル配線基板とを具備する。該フレキシブル配線基板は、第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える。このような構成は、ＭＩＰＩ Ｄ−ＰＨＹによる通信に対応しており、この場合、前記表示パネルドライバの前記主処理部は、前記第２受信データを受け取り、前記第２受信データに応答して前記表示パネルを駆動する。

【発明の効果】

【0017】

本発明によれば、回路規模を低減しながら、ＭＩＰＩ Ｄ−ＰＨＹによる通信とＭＩＰＩ Ｃ−ＰＨＹによる通信との両方に対応した半導体装置、表示パネルドライバ及び表示モジュールを提供することができる。

【図面の簡単な説明】

【0018】

【図1】一実施形態における表示モジュールの構成を示す概念図である。

【図2】本実施形態におけるドライバＩＣの構成を示すブロック図である。

【図3A】図２のドライバＩＣをＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。

【図3B】図２のドライバＩＣをＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。

【図4】本実施形態におけるドライバＩＣの構成の変形例を示すブロック図である。

【図5】図４のドライバＩＣをＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。

【図6】双方向通信に対応した構成のドライバＩＣの構成を部分的に示すブロック図である。

【図7A】図６のドライバＩＣをＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。

【図7B】図６のドライバＩＣをＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を図示するブロック図である。

【図8】一実施形態における終端抵抗回路の構成を示す回路図である。

【図9A】図８に図示されている終端抵抗回路を備えるドライバＩＣをＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合における、該終端抵抗回路の設定を示す図である。

【図9B】図８に図示されている終端抵抗回路を備えるドライバＩＣをＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合における、該終端抵抗回路の設定を示す図である。

【図10】他の実施形態における終端抵抗回路の構成を示す回路図である。

【図11A】図１０に図示されている終端抵抗回路を備えるドライバＩＣをＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合における、該終端抵抗回路の設定を示す図である。

【図11B】図１０に図示されている終端抵抗回路を備えるドライバＩＣをＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合における、該終端抵抗回路の設定を示す図である。

【図12A】フレキシブル配線基板における配線の交差を避けるように構成された表示モジュールの構成の一例を示す概念図である。

【図12B】液晶表示パネルとドライバＩＣとの接続部、及び、液晶表示パネルとフレキシブル配線基板との接続部の構造の一例を概念的に示す断面図である。

【図12C】液晶表示パネルに形成される配線の形状を示す平面図である。

【図13A】フレキシブル配線基板における配線の交差を避けるように構成された表示モジュールの構成の一例を示す概念図である。

【図13B】液晶表示パネルとドライバＩＣとの接続部、及び、液晶表示パネルとフレキシブル配線基板との接続部の構造の一例を概念的に示す断面図である。

【図13C】フレキシブル配線基板に形成される配線の形状を示す平面図である。

【図13D】液晶表示パネルに形成される配線の形状を示す平面図である。

【図14】内部においてＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信を切り替えるように構成されたドライバＩＣの構成の一例を示す回路図である。

【図15A】図１４に図示されたドライバＩＣの、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合における設定を示す図である。

【図15B】図１４に図示されたドライバＩＣの、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合における設定を示す図である。

【図16】内部においてＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信を切り替えるように構成されたドライバＩＣの構成の他の例を示す回路図である。

【図17A】図１６に図示されたドライバＩＣの、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合における設定を示す図である。

【図17B】図１６に図示されたドライバＩＣの、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合における設定を示す図である。

【図18】内部においてＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信を切り替えるように構成されたドライバＩＣの構成の更に他の例を示す回路図である。

【図19A】図１８に図示されたドライバＩＣの、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合における設定を示す図である。

【図19B】図１８に図示されたドライバＩＣの、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合における他の設定を示す図である。

【図19C】図１８に図示されたドライバＩＣの、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合における設定を示す図である。

【発明を実施するための形態】

【0019】

以下では、本発明の様々な実施形態について説明する。なお、以下の説明において、同一又は対応する構成要素は、同一又は対応する参照符号で参照され得ることに留意されたい。また、添付図面においては、発明の理解を容易にするために、部材の寸法が実際の寸法の比率とは異なる比率で図示されることがあることにも留意されたい。

【0020】

（全体構成と動作）
図１は、本発明の一実施形態における表示モジュール１０の構成を示す概念図である。表示モジュール１０は、液晶表示パネル１と、ドライバＩＣ２と、フレキシブル配線基板３とを備えている。液晶表示パネル１は、画像が表示される表示領域４を備えており、表示領域４には、画素と、ゲート線（走査線、ディジット線とも呼ばれる）及びソース線（信号線、データ線とも呼ばれる）が設けられている。

【0021】

ドライバＩＣ２は、液晶表示パネル１の駆動に用いられる半導体装置である。より具体的には、ドライバＩＣ２は、液晶表示パネル１のソース線を駆動する。加えて、ドライバＩＣ２は、液晶表示パネル１にゲート線を駆動するゲート線駆動回路（ＧＩＰ（gate in panel）回路と呼ばれる）が集積化される場合には、該ゲート線駆動回路を制御する制御信号を供給する。液晶表示パネル１に該ゲート線駆動回路が集積化されない場合には、ドライバＩＣ２は、ゲート線を駆動するように形成されていてもよい。ドライバＩＣ２は、例えば、液晶表示パネル１にＣＯＧ（chip on glass）技術のような表面実装技術によって搭載される。

【0022】

フレキシブル配線基板３は、ホスト（図示されない）とドライバＩＣ２との間の通信に用いられる配線を備えている。後述のように、ドライバＩＣ２の外部接続端子は、液晶表示パネル１のガラス基板の上に形成された配線を介してフレキシブル配線基板３に集積化された配線に接続されている。

【0023】

図２は、ドライバＩＣ２の構成を示すブロック図である。ドライバＩＣ２は、外部接続端子２１_１〜２１_６と、終端抵抗回路２２と、レシーバ２３_１〜２３_３と、Ｃ−ＰＨＹブロック２４と、Ｄ−ＰＨＹブロック２５と、セレクタ２６と、論理ブロック２７と、駆動ブロック２８とを備えている。

【0024】

外部接続端子２１_１〜２１_６は、ホストとの通信において、ホストから送られた信号をドライバＩＣ２に入力するために用いられる端子である。本実施形態では、ＣＯＧ技術によって外部接続端子２１_１〜２１_６のそれぞれは、パッドとバンプとで構成される。外部接続端子２１_１〜２１_６は、それぞれ、液晶表示パネル１のガラス基板上に形成された配線１１_１〜１１_６に接続されている。ここで、配線１１_１〜１１_６は、それぞれ、フレキシブル配線基板３の配線に接続される接続端子１２_１〜１２_６に接続されており、よって、外部接続端子２１_１〜２１_６は、配線１１_１〜１１_６及び接続端子１２_１〜１２_６を介してフレキシブル配線基板３の配線に接続されることになる。

【0025】

終端抵抗回路２２は、外部接続端子２１_１〜２１_６のそれぞれに必要な終端抵抗を提供する。図２では、終端抵抗回路２２の構成は簡略化して図示されており、終端抵抗回路２２の構成の詳細は後述する。

【0026】

レシーバ２３_１、２３_２、２３_３は、ホストから送られた信号を受け取る。図２の構成では、レシーバ２３_１、２３_２、２３_３は、それぞれ、正転入力（＋）と反転入力（−）とを備えた差動アンプとして構成されており、その正転入力、反転入力に入力された差動信号をシングルエンド信号に変換する。レシーバ２３_１の正転入力は、外部接続端子２１_１に接続され、反転入力は、外部接続端子２１_２に接続されている。同様に、レシーバ２３_２の正転入力は、外部接続端子２１_３に接続され、反転入力は、外部接続端子２１_４に接続されており、また、レシーバ２３_３の正転入力は、外部接続端子２１_５に接続され、反転入力は、外部接続端子２１_６に接続されている。

【0027】

Ｃ−ＰＨＹブロック２４は、レシーバ２３_１、２３_２、２３_３から出力される信号に対してＭＩＰＩ Ｃ−ＰＨＹに規定された信号処理を行ってホストから送られてくる各種のデータ（例えば、制御データ及び画像データ）を取り出す。詳細には、Ｃ−ＰＨＹブロック２４は、クロック再生回路３１と、フリップフロップ３２、３３、３４と、デシリアライザ３５と、Ｃ−ＰＨＹプロトコル処理回路３６とを備えている。

【0028】

クロック再生回路３１は、レシーバ２３_１、２３_２、２３_３から出力される信号に対してクロック再生を行ってクロック信号ＣＬＫ１を生成する。フリップフロップ３２、３３、３４は、レシーバ２３_１、２３_２、２３_３から出力される信号をラッチするラッチ回路を構成しており、フリップフロップ３２、３３、３４は、それぞれ、レシーバ２３_１、２３_２、２３_３から出力される信号をクロック信号ＣＬＫ１に同期してラッチすることでデータ列を生成する。デシリアライザ３５とＣ−ＰＨＹプロトコル処理回路３６とは、フリップフロップ３２、３３、３４から出力されるデータ列から受信データを取り出すデータ処理部を構成している。詳細には、デシリアライザ３５は、フリップフロップ３２、３３、３４から出力されるデータ列をデシリアライズ（deserialize）する。Ｃ−ＰＨＹプロトコル処理回路３６は、デシリアライザ３５から出力されるデータに対してＭＩＰＩ Ｃ−ＰＨＹに従ったデータ処理を行い、所望の受信データ（例えば、制御データ及び画像データ）を取り出す。以下では、上述のように構成されたＣ−ＰＨＹブロック２４によって得られる受信データ（即ち、Ｃ−ＰＨＹプロトコル処理回路３６から出力される受信データ）を、受信データＤ_{Ｃ−ＰＨＹ}と記載することがある。

【0029】

Ｄ−ＰＨＹブロック２５は、レシーバ２３_１、２３_２、２３_３から出力される信号に対してＭＩＰＩ Ｄ−ＰＨＹに規定された信号処理を行ってホストから送られてくる各種のデータ（例えば、制御データ及び画像データ）を取り出す。詳細には、Ｄ−ＰＨＹブロック２５は、フリップフロップ４１、４２と、デシリアライザ４４と、Ｄ−ＰＨＹプロトコル処理回路４５とを備えている。

【0030】

Ｄ−ＰＨＹブロック２５は、レシーバ２３_３から出力される信号をクロック信号ＣＬＫ２として用いてレシーバ２３_１、２３_２から出力される信号をラッチするように構成されている。フリップフロップ４１、４２は、レシーバ２３_１、２３_２から出力される信号をラッチするラッチ部を構成しており、フリップフロップ４１、４２は、それぞれ、レシーバ２３_１、２３_２から出力される信号をクロック信号ＣＬＫ２（即ち、レシーバ２３_３から出力される信号）に同期してラッチすることでデータ列を生成する。デシリアライザ４４とＤ−ＰＨＹプロトコル処理回路４５とは、フリップフロップ４１、４２から出力されるデータ列から受信データを取り出す処理部を構成している。詳細には、デシリアライザ４４は、フリップフロップ４１、４２から出力されるデータ列をデシリアライズする。Ｄ−ＰＨＹプロトコル処理回路４５は、デシリアライザ４４から出力されるデータに対してＭＩＰＩ Ｄ−ＰＨＹに従ったデータ処理を行い、所望の受信データ（例えば、制御データ及び画像データ）を取り出す。以下では、上述のように構成されたＤ−ＰＨＹブロック２５によって得られる受信データ（即ち、Ｄ−ＰＨＹプロトコル処理回路４５から出力される受信データ）を、受信データＤ_{Ｄ−ＰＨＹ}と記載することがある。

【0031】

セレクタ２６は、Ｃ−ＰＨＹブロック２４とＤ−ＰＨＹブロック２５のうちの一方を選択し、選択したブロックから受け取った受信データを論理ブロック２７に転送する。Ｃ−ＰＨＹブロック２４が選択される場合、セレクタ２６は、Ｃ−ＰＨＹブロック２４から受け取った受信データＤ_{Ｃ−ＰＨＹ}を論理ブロック２７に転送し、Ｄ−ＰＨＹブロック２５が選択される場合、セレクタ２６は、Ｄ−ＰＨＹブロック２５から受け取った受信データＤ_{Ｄ−ＰＨＹ}を論理ブロック２７に転送する。

【0032】

論理ブロック２７及び駆動ブロック２８は、セレクタ２６から受け取った受信データに対して所望の処理を行う主処理部として動作する。詳細には、論理ブロック２７は、受信データに含まれている制御データに応じてドライバＩＣ２の各回路の制御を行い、更に、画像データに対して所望の画像処理を行う。駆動ブロック２８は、画像データ及び制御データに応じて液晶表示パネル１を駆動する。

【0033】

図２の構成のドライバＩＣ２は、フレキシブル配線基板３の配線を変更することで、ＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信の両方に対応可能である。ここで、外部接続端子２１_１〜２１_６とレシーバ２３_１〜２３_３とが、ＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信の両方に兼用されていることに留意されたい。これは、回路規模の低減に有効である。

【0034】

図３Ａは、図２のドライバＩＣ２をＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ａには、ＭＩＰＩ Ｃ−ＰＨＹによる通信に用いられる３本の伝送線５１、５２、５３が設けられている。伝送線５１、５２、５３は、それぞれ、トランスミッタ５４、５５、５６から出力される信号を伝送する。伝送線５１は、液晶表示パネル１に設けられた接続端子１２_１、１２_４に接続されている。また、伝送線５２は、接続端子１２_２、１２_５に接続され、伝送線５３は、接続端子１２_３、１２_６に接続されている。言い換えれば、伝送線５１は、レシーバ２３_１の正転入力（＋）及びレシーバ２３_２の反転入力（−）に接続され、伝送線５２は、レシーバ２３_１の反転入力及びレシーバ２３_３の正転入力に接続され、伝送線５３は、レシーバ２３_２の正転入力及びレシーバ２３_３の反転入力に接続される。このような接続によれば、伝送線５１、５２、５３で伝送される３値信号を、レシーバ２３_１〜２３_３を用いて２値のシングルエンド信号に変換することができる。

【0035】

更に、クロック再生回路３１によるクロック再生で生成されたクロック信号ＣＬＫ１に同期してレシーバ２３_１〜２３_３から出力されるシングルエンド信号がフリップフロップ３２〜３４によってラッチされ、フリップフロップ３２〜３４から出力されるデータ列が、デシリアライザ３５、Ｃ−ＰＨＹプロトコル処理回路３６によって処理されて受信データＤ_{Ｃ−ＰＨＹ}が生成される。セレクタ２６によってＣ−ＰＨＹブロック２４が選択され、これにより、Ｃ−ＰＨＹブロック２４によって生成された受信データＤ_{Ｃ−ＰＨＹ}が論理ブロック２７に供給される。このような動作により、ＭＩＰＩ Ｃ−ＰＨＹによる通信が実現される。

【0036】

図３Ｂは、図２のドライバＩＣ２をＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ｂには、ＭＩＰＩ Ｄ−ＰＨＹによる通信に用いられる伝送線５７_１〜５７_６が設けられている。伝送線５７_１〜５７_６は、それぞれ、トランスミッタ５８_１〜５８_６が接続される。ここで、伝送線５７_１、５７_２は、データレーン＃０として用いられ、伝送線５７_３、５７_４は、データレーン＃１として用いられる。また、伝送線５７_５、５７_６は、クロックレーンとして用いられる。伝送線５７_１〜５７_６は、それぞれ、液晶表示パネル１の接続端子１２_１〜１２_６に接続される。言い換えれば、伝送線５７_１は、レシーバ２３_１の正転入力（＋）に接続され、伝送線５７_２は、レシーバ２３_１の反転入力（−）に接続される。また、伝送線５７_３は、レシーバ２３_２の正転入力（＋）に接続され、伝送線５７_４は、レシーバ２３_２の反転入力（−）に接続される。更に、伝送線５７_５は、レシーバ２３_３の正転入力（＋）に接続され、伝送線５７_６は、レシーバ２３_３の反転入力（−）に接続される。

【0037】

このような接続では、伝送線５７_５、５７_６、即ち、クロックレーンで伝送された差動クロック信号がレシーバ２３_３に入力され、レシーバ２３_３により、シングルエンド信号であるクロック信号ＣＬＫ２が生成される。加えて、伝送線５７_１、５７_２、即ち、データレーン＃０で伝送された差動データ信号がレシーバ２３_１に入力され、伝送線５７_３、５７_４、即ち、データレーン＃１で伝送された差動データ信号がレシーバ２３_２に入力される。データレーン＃０、＃１で伝送された差動データ信号は、レシーバ２３_１、２３_２により２値のシングルエンド信号に変換される。更に、レシーバ２３_３によって生成されたクロック信号ＣＬＫ２に同期してレシーバ２３_１、２３_２から出力されるシングルエンド信号がフリップフロップ４１、４２によってラッチされ、フリップフロップ４１、４２から出力されるデータ列が、デシリアライザ４４、Ｄ−ＰＨＹプロトコル処理回路４５によって処理されて受信データＤ_{Ｄ−ＰＨＹ}が生成される。セレクタ２６によってＤ−ＰＨＹブロック２５が選択され、これにより、Ｄ−ＰＨＹブロック２５によって生成された受信データＤ_{Ｄ−ＰＨＹ}が論理ブロック２７に供給される。このような動作により、ＭＩＰＩ Ｄ−ＰＨＹによる通信が実現される。

【0038】

なお、図３Ｂには２つのデータレーンしか図示されていないが、ドライバＩＣ２に追加のレシーバを設け、フレキシブル配線基板３Ｂに該レシーバに接続される追加の伝送線を設けることで、データレーンの数を増やすこともできる。ＭＩＰＩ Ｄ−ＰＨＹでは、最高で４本までのデータレーンが許容されていることは上述した通りである。

【0039】

図２の構成では、Ｃ−ＰＨＹブロック２４、Ｄ−ＰＨＹブロック２５の両方に接続されているレシーバ２３_３がＤ−ＰＨＹブロック２５で用いられるクロック信号ＣＬＫ２の生成に用いられているが、クロック信号ＣＬＫ２は、Ｄ−ＰＨＹブロック２５のみに接続されているレシーバによって生成されてもよい。

【0040】

図４は、このような構成のドライバＩＣ２の構成を示すブロック図である。図４に図示されているドライバＩＣ２の構成は、図２に図示されている構成とほぼ同様である。ただし、図４のドライバＩＣ２では、レシーバ２３_４が設けられる。レシーバ２３_４は、正転入力（＋）が外部接続端子２１_７に接続され、反転入力（−）が外部接続端子２１_８に接続される。液晶表示パネル１には、配線１１_７、１１_８と接続端子１２_７、１２_８が設けられ、外部接続端子２１_７は、配線１１_７を介して接続端子１２_７に接続され、外部接続端子２１_８は、配線１１_８を介して接続端子１２_８に接続される。更に、Ｄ−ＰＨＹブロック２５にフリップフロップ４３が設けられる。フリップフロップ４１〜４３は、レシーバ２３_４から出力される信号をクロック信号ＣＬＫ２として用いてレシーバ２３_１〜２３_３から出力される信号をラッチする。

【0041】

図５は、図４の構成のドライバＩＣ２をＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ｂには、ＭＩＰＩ Ｄ−ＰＨＹによる通信に用いられる伝送線５７_１〜５７_６が設けられている。ここで、伝送線５７_１、５７_２は、データレーン＃０として用いられ、伝送線５７_３、５７_４は、データレーン＃１として用いられる。また、伝送線５７_５、５７_６は、データレーン＃２として用いられ、伝送線５７_７、５７_８は、クロックレーンとして用いられる。伝送線５７_１〜５７_８は、それぞれ、液晶表示パネル１の接続端子１２_１〜１２_８に接続される。

【0042】

データレーン＃０〜＃２で伝送された差動データ信号は、それぞれ、レシーバ２３_１〜２３_３により２値のシングルエンド信号に変換される。更に、レシーバ２３_４によって生成されたクロック信号ＣＬＫ２に同期してレシーバ２３_１〜２３_３から出力されるシングルエンド信号がフリップフロップ４１〜４３によってラッチされ、フリップフロップ４１〜４３から出力されるデータ列が、デシリアライザ４４、Ｄ−ＰＨＹプロトコル処理回路４５によって処理されて受信データＤ_{Ｄ−ＰＨＹ}が生成される。セレクタ２６によってＤ−ＰＨＹブロック２５が選択され、これにより、Ｄ−ＰＨＹブロック２５によって生成された受信データＤ_{Ｄ−ＰＨＹ}が論理ブロック２７に供給される。このような動作により、ＭＩＰＩ Ｄ−ＰＨＹによる通信が実現される。

【0043】

なお、図４の構成のドライバＩＣ２がＭＩＰＩ Ｃ−ＰＨＹによる通信を行う表示モジュールに適用される場合には、図３Ａと同様に、伝送線５１が接続端子１２_１、１２_４に接続され、伝送線５２が接続端子１２_２、１２_５に接続され、伝送線５３が接続端子１２_３、１２_６に接続される。

【0044】

ＭＩＰＩ Ｄ−ＰＨＹによる通信においては、データレーンにおいて双方向通信が行われる場合があり、この場合には、データレーンに接続される外部接続端子にトランスミッタが接続される。図６は、このような構成のドライバＩＣ２の構成を部分的に示す図である。図６のドライバＩＣ２は、図４に図示されているドライバＩＣ２と同様に、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合、レシーバ２３_１〜２３_３がデータレーンに接続され、レシーバ２３_４がクロックレーンに接続される構成を有している。データレーンにおける双方向通信を行うために、外部接続端子２１_１〜２１_６には、それぞれ、トランスミッタ２９_１〜２９_６が接続されている。

【0045】

図６の構成のドライバＩＣ２をＭＩＰＩ Ｃ−ＰＨＹによる通信を行う表示モジュールに適用する場合、トランスミッタ２９_１〜２９_６のうちの３つを双方向通信のために用いてもよい。図７Ａは、図６の構成のドライバＩＣ２をＭＩＰＩ Ｃ−ＰＨＹによる通信を行う表示モジュールに適用する実施例を図示している。伝送線５１は、外部接続端子２１_１、２１_４に接続されており、外部接続端子２１_１、２１_４は、それぞれ、トランスミッタ２９_１、２９_４に接続されている。同様に、伝送線５２は、外部接続端子２１_２、２１_５に接続されており、外部接続端子２１_２、２１_５は、それぞれ、トランスミッタ２９_２、２９_５に接続されている。更に、伝送線５３は、外部接続端子２１_３、２１_６に接続されており、外部接続端子２１_３、２１_６は、それぞれ、トランスミッタ２９_３、２９_６に接続されている。ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合、トランスミッタ２９_１、２９_４のうちの一方が活性化され、トランスミッタ２９_２、２９_５のうちの一方が活性化され、トランスミッタ２９_３、２９_６のうちの一方が活性化される。活性化された３つのトランスミッタにより、ドライバＩＣ２から外部に信号が送信される。

【0046】

一方、図７Ｂは、図６の構成のドライバＩＣ２をＭＩＰＩ Ｄ−ＰＨＹによる通信を行う表示モジュールに適用する実施例を図示している。伝送線５７_１〜５７_８は、それぞれ、外部接続端子２１_１〜２１_８に接続される。伝送線５７_１、５７_２は、データレーン＃０として用いられ、伝送線５７_３、５７_４は、データレーン＃１として用いられる。また、伝送線５７_５、５７_６は、データレーン＃２として用いられ、伝送線５７_７、５７_８は、クロックレーンとして用いられる。ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合、トランスミッタ２９_１〜２９_６により、データレーン＃０〜＃２を介してドライバＩＣ２から外部に信号が送信される。

【0047】

（終端抵抗回路の構成と動作）
上述されたドライバＩＣ２をＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる表示モジュールとＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールの両方に用いる場合における一つの問題は、ＭＩＰＩ Ｃ−ＰＨＹにおいて推奨される終端抵抗の接続と、ＭＩＰＩ Ｄ−ＰＨＹにおいて推奨される終端抵抗の接続とが相違することである。ＭＩＰＩ Ｃ−ＰＨＹでは、各伝送線に５０Ωの終端抵抗がＹ結線で接続されることが推奨され、ＭＩＰＩ Ｄ−ＰＨＹにおいては、各レーンの一対の伝送線が１００Ωの終端抵抗で接続されることが推奨されている。外部接続端子２１_１〜２１_６に接続される終端抵抗回路２２は、ＭＩＰＩ Ｃ−ＰＨＹにおける推奨とＭＩＰＩ Ｄ−ＰＨＹにおける推奨の両方を満たすように構成されることが好ましい。以下では、終端抵抗回路２２の好適な構成と動作について詳細に説明する。

【0048】

図８は、一実施形態における終端抵抗回路２２の構成を示す回路図である。図８の終端抵抗回路２２は、抵抗素子６１_１、６１_３、６１_５と、スイッチ６２_１、６２_３、６２_５と、抵抗素子６３_２、６３_４、６３_６と、スイッチ６４_２、６４_４、６４_６と、キャパシタ６５_１、６５_２、６５_３と、スイッチ６６_１、６６_３、６６_５と、Ｃ−ＰＨＹキャパシタ６７とを備えている。好適な一実施形態では、抵抗素子６１_１、６１_３、６１_５、抵抗素子６３_２、６３_４、６３_６の抵抗値は、いずれも、５０Ωである。

【0049】

キャパシタ６５_１、６５_２、６５_３は、それぞれ、共通接続ノードＮ_ＣＯＭ１、Ｎ_ＣＯＭ２、Ｎ_ＣＯＭ３と回路接地の間に接続されている。キャパシタ６５_１、６５_２、６５_３により、共通接続ノードＮ_ＣＯＭ１、Ｎ_ＣＯＭ２、Ｎ_ＣＯＭ３は、交流的に接地されることになる。また、Ｃ−ＰＨＹキャパシタ６７は、共通接続ノードＮ_ＣＯＭ４と回路接地の間に接続されている。Ｃ−ＰＨＹキャパシタ６７により、共通接続ノードＮ_ＣＯＭ４は、交流的に接地されることになる。

【0050】

抵抗素子６１_１は、外部接続端子２１_１とノードＮ_１の間に接続されており、スイッチ６２_１は、ノードＮ_１と共通接続ノードＮ_ＣＯＭ１の間に接続されている。更に、抵抗素子６３_２とスイッチ６４_２は、外部接続端子２１_２と共通接続ノードＮ_ＣＯＭ１の間に直列に接続されている。抵抗素子６１_３は、外部接続端子２１_３とノードＮ_３の間に接続されており、スイッチ６２_３は、ノードＮ_３と共通接続ノードＮ_ＣＯＭ２の間に接続されている。更に、抵抗素子６３_４とスイッチ６４_４は、外部接続端子２１_４と共通接続ノードＮ_ＣＯＭ２の間に直列に接続されている。更に、抵抗素子６１_５は、外部接続端子２１_５とノードＮ_５の間に接続されており、スイッチ６２_５は、ノードＮ_５と共通接続ノードＮ_ＣＯＭ３の間に接続されている。更に、抵抗素子６３_６とスイッチ６４_６は、外部接続端子２１_６と共通接続ノードＮ_ＣＯＭ３の間に直列に接続されている。

【0051】

更に、スイッチ６６_１、６６_３、６６_５は、それぞれ、ノードＮ_１、Ｎ_３、Ｎ_５と共通接続ノードＮ_ＣＯＭ４の間に接続されている。

【0052】

このような構成の終端抵抗回路２２は、スイッチ６２_１、６２_３、６２_５、スイッチ６４_２、６４_４、６４_６、及び、スイッチ６６_１、６６_３、６６_５のオンオフを適切に設定することにより、ＭＩＰＩ Ｃ−ＰＨＹにおいて推奨される終端抵抗の接続と、ＭＩＰＩ Ｄ−ＰＨＹにおいて推奨される終端抵抗の接続の両方に対応可能である。

【0053】

図９Ａは、ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合における図８に図示されている終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ａに設けられた伝送線５１が外部接続端子２１_１、２１_４に接続され、伝送線５２が外部接続端子２１_２、２１_５に接続され、伝送線５３が外部接続端子２１_３、２１_６に接続される。

【0054】

ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合、スイッチ６６_１、６６_３、６６_５がオンされると共に、スイッチ６２_１、６２_３、６２_５、スイッチ６４_２、６４_４、６４_６がオフされる。このような設定によれば、抵抗素子６１_１、６１_３、６１_５が共通接続ノードＮ_ＣＯＭ４に共通に接続される。即ち、抵抗素子６１_１、６１_３、６１_５が、伝送線５１、５２、５３にＭＩＰＩ Ｃ−ＰＨＹにおいて推奨されるＹ結線によって接続されることになる。ここで、抵抗素子６１_１、６１_３、６１_５の抵抗値が５０Ωであれば、５０Ωの終端抵抗がＹ結線によって接続され、ＭＩＰＩ Ｃ−ＰＨＹにおける推奨に適合するため、より好ましい。

【0055】

一方、図９Ｂは、ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合の終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ｂに設けられた伝送線５７_１〜５７_６が、それぞれ外部接続端子２１_１〜２１_６に接続される。

【0056】

ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合、スイッチ６２_１、６２_３、６２_５、スイッチ６４_２、６４_４、６４_６がオンされると共に、スイッチ６６_１、６６_３、６６_５がオフされる。このような設定によれば、外部接続端子２１_１、２１_２が抵抗素子６１_１、６３_２を介して接続され、外部接続端子２１_３、２１_４が抵抗素子６１_３、６３_４を介して接続され、外部接続端子２１_５、２１_６が抵抗素子６１_５、６３_６を介して接続される。即ち、伝送線５７_１、５７_２が抵抗素子６１_１、６３_２を介して接続され、伝送線５７_３、５７_４が抵抗素子６１_３、６３_４を介して接続され、伝送線５７_５、５７_６が抵抗素子６１_５、６３_６を介して接続される。このような接続は、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に沿ったものである。ここで、抵抗素子６１_１、６１_３、６１_５、６３_２、６３_４、６３_６の抵抗値がそれぞれ５０Ωであれば、１００Ωの終端抵抗が２つの外部接続端子２１の間に接続されることになり、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に適合するため、より好ましい。ここで、抵抗素子６１_１、６１_３、６１_５の抵抗値が５０Ωであれば、ＭＩＰＩ Ｃ−ＰＨＹにおける推奨にも同時に適合することに留意されたい。

【0057】

図８の回路構成では、レシーバ２３_１、２３_２、２３_３の正転入力（＋）と反転入力（−）とで、回路素子の接続態様が異なっており、正転入力（＋）と反転入力（−）の間のバランスが崩れている。これは、差動信号の受信のために好ましくない。

【0058】

図１０は、正転入力（＋）と反転入力（−）の間のバランスの問題に対応する終端抵抗回路２２の構成の一例を示す回路図である。図１０の終端抵抗回路２２は、抵抗素子６１_１〜６１_６と、スイッチ６２_１〜６２_５と、抵抗素子６３_１〜６３_６と、スイッチ６４_１〜６４_６と、キャパシタ６５_１〜６５_３と、スイッチ６６_１〜６６_６と、Ｃ−ＰＨＹキャパシタ６７とを備えている。好適な一実施形態では、抵抗素子６１_１〜６１_６、抵抗素子６３_１〜６３_６の抵抗値は、いずれも、１００Ωである。

【0059】

キャパシタ６５_１、６５_２、６５_３は、それぞれ、共通接続ノードＮ_ＣＯＭ１、Ｎ_ＣＯＭ２、Ｎ_ＣＯＭ３と回路接地の間に接続されている。キャパシタ６５_１、６５_２、６５_３により、共通接続ノードＮ_ＣＯＭ１、Ｎ_ＣＯＭ２、Ｎ_ＣＯＭ３は、交流的に接地されることになる。また、Ｃ−ＰＨＹキャパシタ６７は、共通接続ノードＮ_ＣＯＭ４と回路接地の間に接続されている。Ｃ−ＰＨＹキャパシタ６７により、共通接続ノードＮ_ＣＯＭ４は、交流的に接地されることになる。

【0060】

外部接続端子２１_１には、回路素子が下記のように接続されている。抵抗素子６１_１は、外部接続端子２１_１とノードＮ_１の間に接続されており、スイッチ６２_１は、ノードＮ_１と共通接続ノードＮ_ＣＯＭ１の間に接続されている。更に、抵抗素子６３_１とスイッチ６４_１が、外部接続端子２１_１と共通接続ノードＮ_ＣＯＭ１の間に直列に接続されている。ここで、抵抗素子６３_１、スイッチ６４_１は、抵抗素子６１_１、スイッチ６２_１と並列に接続されていることに留意されたい。

【0061】

他の外部接続端子２１についても同様である。抵抗素子６１_２は、外部接続端子２１_２とノードＮ_２の間に接続されており、スイッチ６２_２は、ノードＮ_２と共通接続ノードＮ_ＣＯＭ１の間に接続されている。更に、抵抗素子６３_２とスイッチ６４_２が、外部接続端子２１_２と共通接続ノードＮ_ＣＯＭ１の間に直列に接続されている。ここで、抵抗素子６３_２、スイッチ６４_２は、抵抗素子６１_２、スイッチ６２_２と並列に接続されていることに留意されたい。

【0062】

また、抵抗素子６１_３は、外部接続端子２１_３とノードＮ_３の間に接続されており、スイッチ６２_３は、ノードＮ_３と共通接続ノードＮ_ＣＯＭ２の間に接続されている。更に、抵抗素子６３_３とスイッチ６４_３が、外部接続端子２１_３と共通接続ノードＮ_ＣＯＭ２の間に直列に接続されている。

【0063】

更に、抵抗素子６１_４は、外部接続端子２１_４とノードＮ_４の間に接続されており、スイッチ６２_４は、ノードＮ_４と共通接続ノードＮ_ＣＯＭ２の間に接続されている。更に、抵抗素子６３_４とスイッチ６４_４が、外部接続端子２１_４と共通接続ノードＮ_ＣＯＭ２の間に直列に接続されている。

【0064】

また、抵抗素子６１_５は、外部接続端子２１_５とノードＮ_５の間に接続されており、スイッチ６２_５は、ノードＮ_５と共通接続ノードＮ_ＣＯＭ３の間に接続されている。更に、抵抗素子６３_５とスイッチ６４_５が、外部接続端子２１_５と共通接続ノードＮ_ＣＯＭ３の間に直列に接続されている。

【0065】

更に、抵抗素子６１_６は、外部接続端子２１_６とノードＮ_６の間に接続されており、スイッチ６２_６は、ノードＮ_６と共通接続ノードＮ_ＣＯＭ３の間に接続されている。更に、抵抗素子６３_６とスイッチ６４_６が、外部接続端子２１_６と共通接続ノードＮ_ＣＯＭ３の間に直列に接続されている。

【0066】

更に、スイッチ６６_１〜６６_６が、それぞれ、ノードＮ_１〜Ｎ_６と共通接続ノードＮ_ＣＯＭ４の間に接続されている。

【0067】

図１１Ａは、ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合における図１０に図示されている終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ａに設けられた伝送線５１が外部接続端子２１_１、２１_４に接続され、伝送線５２が外部接続端子２１_２、２１_５に接続され、伝送線５３が外部接続端子２１_３、２１_６に接続される。

【0068】

ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合、スイッチ６６_１〜６６_６がオンされると共に、スイッチ６２_１〜６２_６、スイッチ６４_１〜６４_６がオフされる。このような設定によれば、抵抗素子６１_１〜６１_６が共通接続ノードＮ_ＣＯＭ４に共通に接続される。ここで、抵抗素子６１_１、６１_４は、伝送線５１と共通接続ノードＮ_ＣＯＭ４の間に電気的に並列に接続されることに留意されたい。同様に、抵抗素子６１_２、６１_５は、伝送線５２と共通接続ノードＮ_ＣＯＭ４の間に電気的に並列に接続され、抵抗素子６１_３、６１_６は、伝送線５３と共通接続ノードＮ_ＣＯＭ４の間に電気的に並列に接続される。よって、伝送線５１、５２、５３に、終端抵抗がＭＩＰＩ Ｃ−ＰＨＹにおいて推奨されるＹ結線によって接続されることになる。ここで、抵抗素子６１_１〜６１_６の抵抗値が１００Ωであれば、伝送線５１、５２、５３と共通接続ノードＮ_ＣＯＭ４の間に５０Ωの終端抵抗がＹ結線によって接続されることになり、ＭＩＰＩ Ｃ−ＰＨＹにおける推奨に適合するため、より好ましい。

【0069】

図１１Ｂは、ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合における図１０に図示されている終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ｂに設けられた伝送線５７_１〜５７_６が、それぞれ、外部接続端子２１_１〜２１_６に接続される。

【0070】

ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合、スイッチ６２_１〜６２_６、スイッチ６４_１〜６４_６がオンされると共に、スイッチ６６_１〜６６_６がオフされる。このような設定によれば、外部接続端子２１_１、２１_２が抵抗素子６１_１、６１_２、６３_１、６３_２を介して接続され、外部接続端子２１_３、２１_４が抵抗素子６１_３、６１_４、６３_３、６３_４を介して接続され、外部接続端子２１_５、２１_６が抵抗素子６１_５、６１_６、６３_５、６３_６を介して接続される。言い換えれば、伝送線５７_１、５７_２が抵抗素子６１_１、６１_２、６３_１、６３_２を介して接続され、伝送線５７_３、５７_４が抵抗素子６１_３、６１_４、６３_３、６３_４を介して接続され、伝送線５７_５、５７_６が抵抗素子６１_５、６１_６、６３_５、６３_６を介して接続されることになる。このような接続は、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に沿ったものである。ここで、抵抗素子６１_１〜６１_６、６３_１〜６３_６の抵抗値がそれぞれ１００Ωであれば、１００Ωの終端抵抗が２つの外部接続端子２１の間に接続されることになり、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に適合するため、より好ましい。ここで、抵抗素子６１_１〜６１_６の抵抗値が１００Ωであれば、ＭＩＰＩ Ｃ−ＰＨＹにおける推奨にも同時に適合することに留意されたい。

【0071】

（液晶表示パネル及びフレキシブル配線基板における配線）
例えば図３Ａに図示されているように、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合には、各伝送線（５１、５２、５３）が、液晶表示パネル１の２つの接続端子１２に接続される。このとき、フレキシブル配線基板３Ａにおいて、例えば、図３Ａに図示されているような配線がなされると、各伝送線（５１、５２、５３）を液晶表示パネル１の２つの接続端子１２に接続する配線が交差する。この交差は、ＭＩＰＩ Ｃ−ＰＨＹによる通信の特性の劣化をもたらす可能性がある。以下に議論するように、このような問題は、液晶表示パネルとフレキシブル配線基板に形成される配線を適切に設計することで解消可能である。

【0072】

図１２Ａ〜図１２Ｃは、フレキシブル配線基板３Ａにおける配線の交差を避けるように構成された表示モジュール１０の構成の一例を示す概念図である。図１２Ａ〜図１２Ｃに図示されている構造の一つの特徴は、伝送線５１、５２、５３に接続される接続端子１２のそれぞれが、液晶表示パネル１に形成された配線を介してドライバＩＣ２の２つの外部接続端子２１に接続されていることである。伝送線５１、５２、５３のそれぞれを、液晶表示パネル１の単一の接続端子１２（１２_１、１２_３、１２_５）に接続すると、伝送線５１、５２、５３のそれぞれが、液晶表示パネル１に形成された配線を通じて必要な２つの外部接続端子２１に接続されるので、フレキシブル配線基板３Ａにおける配線の交差を避けることができる。以下、図１２Ａ〜図１２Ｃに図示されている表示モジュール１０の構成について説明する。

【0073】

図１２Ｂは、液晶表示パネル１とドライバＩＣ２との接続部、及び、液晶表示パネル１とフレキシブル配線基板３との接続部の構造の一例を概念的に示す断面図である。液晶表示パネル１のガラス基板１ａの上には、配線１１、１４と接続端子１２、１３とが形成される。ドライバＩＣ２の半導体チップ２ａには、外部接続端子２１が形成される。図１２Ｂの構造では、各外部接続端子２１は、パッド２１ａとバンプ２１ｂとを備えている。フレキシブル配線基板３の樹脂基板３ａには、配線５０（例えば、伝送線５１〜５３）が形成される。

【0074】

ドライバＩＣ２の外部接続端子２１のバンプ２１ｂは、コンタクト１５を介して液晶表示パネル１の接続端子１３に接合される。コンタクト１５としては、例えば、異方性導電膜（ＡＣＦ(anisotropic conductive film)）が用いられ得る。同様に、フレキシブル配線基板３の配線５０は、コンタクト１６を介して液晶表示パネル１の接続端子１２に接合される。コンタクト１６としては、例えば、異方性導電膜が用いられ得る。

【0075】

図１２Ｃは、液晶表示パネル１に形成される配線の形状を示す平面図である。図１２Ｃにおいて、符号２ａで示されている破線で描かれた矩形は、ドライバＩＣ２が配置される領域を示している。ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる表示モジュール１０に適用される場合、液晶表示パネル１には、配線１１_１、１１_３、１１_５と、接続端子１２_１、１２_３、１２_５と、接続端子１３_１〜１３_６と、配線１４_１〜１４_３とが形成される。接続端子１２_１、１２_３、１２_５は、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる際に、フレキシブル配線基板３Ａに形成される伝送線５１、５２、５３に接続される端子である。一方、接続端子１３_１〜１３_６は、ドライバＩＣ２の外部接続端子２１_１〜２１_６に接続される端子である。配線１１_１、１１_３、１１_５は、それぞれ、接続端子１２_１、１２_３、１２_５と接続端子１３_１、１３_２、１３_５とを接続するように形成されている。一方、配線１４_１は、接続端子１３_１と接続端子１３_６とを接続するように形成されており、配線１４_２は、接続端子１３_２と接続端子１３_３とを接続するように形成されており、配線１４_３は、接続端子１３_４と接続端子１３_５とを接続するように形成されている。

【0076】

このような構成の液晶表示パネル１を用いれば、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合に、フレキシブル配線基板３Ａにおける配線の交差を避けながら伝送線５１、５２、５３をドライバＩＣ２のレシーバ２３_１〜２３_３に電気的に接続することができる。より具体的には、図１２Ａに図示されているように、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合、フレキシブル配線基板３Ａに形成された伝送線５１、５２、５３が、それぞれ、液晶表示パネル１の接続端子１２_１、１２_３、１２_５に接続される一方で、ドライバＩＣ２の外部接続端子２１_１〜２１_６が、それぞれ、液晶表示パネル１の接続端子１３_１〜１３_６に接続される。

【0077】

ここで、図１２Ｃに図示されているように、液晶表示パネル１に形成された接続端子１３_１、１３_６が配線１４_１によって接続されているので、結果として、伝送線５１は、外部接続端子２１_１を介してレシーバ２３_１の正転入力（＋）に接続され、更に、配線１４_１及び外部接続端子２１_６を介してレシーバ２３_３の反転入力（−）に接続される。同様に、接続端子１３_２、１３_３が配線１４_２によって接続されているので、伝送線５２は、外部接続端子２１_３を介してレシーバ２３_２の正転入力（＋）に接続され、更に、配線１４_２及び外部接続端子２１_２を介してレシーバ２３_１の反転入力（−）に接続される。また、接続端子１３_４、１３_５が配線１４_３によって接続されているので、伝送線５３は、外部接続端子２１_５を介してレシーバ２３_３の正転入力（＋）に接続され、更に、配線１４_３及び外部接続端子２１_４を介してレシーバ２３_２の反転入力（−）に接続される。このような接続によれば、伝送線５１、５２、５３で伝送される３値信号を、レシーバ２３_１〜２３_３を用いて２値のシングルエンド信号に変換することができる。その一方で、伝送線５１、５２、５３が、それぞれ、単一の接続端子（１２_１、１２_３、１２_５）にしか接続されないので、フレキシブル配線基板３Ａにおける配線の交差を避けることができる。

【0078】

なお、図１２Ａ〜図１２Ｃに図示された構成では、フレキシブル配線基板３Ａの伝送線５１が、液晶表示パネル１に形成された接続端子１２_１、配線１１_１、接続端子１３_１を介してドライバＩＣ２の外部接続端子２１_１に接続されているが、伝送線５１は、外部接続端子２１_１の代わりに外部接続端子２１_６に接続されてもよい。この場合、配線１１_１、接続端子１２_１が形成される位置が変更され、配線１１_１、接続端子１２_１が、接続端子１３_１の代わりに接続端子１３_６に接続される。この場合でも、第１伝送線５１は、配線１４_１を介して外部接続端子２１_１に電気的に接続されるので、表示モジュール１０は、同様に動作可能である。

【0079】

同様に、伝送線５２は、外部接続端子２１_３の代わりに外部接続端子２１_２に接続されてもよい。この場合、配線１１_３、接続端子１２_３が形成される位置が変更され、配線１１_３、接続端子１２_３は、接続端子１３_３の代わりに接続端子１３_２に接続される。また、伝送線５３は、外部接続端子２１_５の代わりに外部接続端子２１_４に接続されてもよい。この場合、配線１１_５、接続端子１２_５の位置が変更され、配線１１_５、接続端子１２_５は、接続端子１３_５の代わりに接続端子１３_４に接続される。

【0080】

図１３Ａ〜図１３Ｄは、フレキシブル配線基板３Ａにおける配線の交差を避けるように構成された表示モジュール１０の構成の他の例を示す概念図である。図１３Ａ〜図１３Ｄに図示されている構造においては、フレキシブル配線基板３Ａの構造に工夫がされることで、フレキシブル配線基板３Ａにおける配線の交差が回避されている。以下、図１３Ａ〜図１３Ｄに図示されている表示モジュール１０の構成について説明する。

【0081】

図１３Ｂは、図１３Ａ〜図１３Ｄに図示されている表示モジュール１０における、液晶表示パネル１とドライバＩＣ２との接続部、及び、液晶表示パネル１とフレキシブル配線基板３Ａとの接続部の構造の一例を概念的に示す断面図である。液晶表示パネル１のガラス基板１ａの上には、配線１１と接続端子１２、１３とが形成される。ドライバＩＣ２の半導体チップ２ａには、外部接続端子２１が形成される。図１３Ｂの構造では、各外部接続端子２１は、パッド２１ａとバンプ２１ｂとを備えている。フレキシブル配線基板３の樹脂基板３ａには、配線５０（例えば、伝送線５１〜５３）と、接続端子７１と、配線７２とが形成される。

【0082】

ドライバＩＣ２の外部接続端子２１のバンプ２１ｂは、コンタクト１５を介して液晶表示パネル１の接続端子１３に接合される。コンタクト１５としては、例えば、異方性導電膜（ＡＣＦ(anisotropic conductive film)）が用いられ得る。同様に、フレキシブル配線基板３の接続端子７１は、コンタクト１６を介して液晶表示パネル１の接続端子１２に接合される。コンタクト１６としては、例えば、異方性導電膜が用いられ得る。

【0083】

図１３Ｃは、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合に用いられるフレキシブル配線基板３Ａに形成される配線の形状を示す平面図である。フレキシブル配線基板３Ａには、伝送線５１、５２、５３と、接続端子７１_１〜７１_６と、配線７２_１〜７２_３とが形成される。接続端子７１_１〜７１_６は、それぞれ、液晶表示パネル１の接続端子１２_１〜１２_６に接続される端子である。ここで、６つの接続端子７１のうち接続端子７１_１、７１_３、７１_５が、それぞれ、伝送線５１、５２、５３に接続されている。更に、接続端子７１_１、７１_６が、配線７２_１によって接続されている。また、接続端子７１_２、７１_３が、配線７２_２によって接続されており、接続端子７１_４、７１_５が、配線７２_３によって接続されている。

【0084】

ここで、図１３Ｃに図示されている構造では、接続端子７１_１、７１_６（即ち、接続端子７１_１〜７１_６のうち両端に位置する接続端子）を接続する配線７２_１が、伝送線５１、５２、５３が形成される領域に対して接続端子７１_１〜７１_６の列を挟んで反対に位置していることに留意されたい。より具体的には、配線７２_１は、接続端子７１_１から伝送線５１、５２、５３が形成される領域と反対の方向に延伸する配線部分７３と、接続端子７１_６から伝送線５１、５２、５３が形成される領域と反対方向に延伸する配線部分７４と、配線部分７３、７４を接続する配線部分７５を備えている。このような配置によれば、フレキシブル配線基板３Ａにおいて配線７２_１が伝送線５１、５２、５３と交差することを避けることができる。

【0085】

なお、図１３Ｃに図示されている配置では、接続端子７１_２、７１_３を接続する配線７２_２と接続端子７１_４、７１_５を接続する配線７２_３も、接続端子７１_１〜７１_６の列を挟んで伝送線５１、５２、５３が形成される領域と反対に位置しているが、配線７２_２、７２_３は、伝送線５１、５２、５３と交差しなければ、どのような配置であってもよい。例えば、配線７２_２が接続する接続端子７１_２、７１_３は隣接しているので、配線７２_２は、接続端子７１_２、７１_３を最短で結ぶように配置してもよい。配線７２_３についても同様に、接続端子７１_４、７１_５を最短で結ぶように配置してもよい。

【0086】

一方、図１３Ｄに図示されているように、液晶表示パネル１には、配線１１_１〜１１_６と、接続端子１２_１〜１２_６と、接続端子１３_１〜１３_６とが形成される。上述のように、接続端子１２_１〜１２_６は、フレキシブル配線基板３Ａの接続端子７１_１〜７１_６に接続される端子であり、接続端子１３_１〜１３_６は、ドライバＩＣ２の外部接続端子２１_１〜２１_６に接続される端子である。

【0087】

このような構成の表示モジュール１０でも、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合に、フレキシブル配線基板３Ａにおける配線の交差を避けながら伝送線５１、５２、５３をドライバＩＣ２のレシーバ２３_１〜２３_３に電気的に接続することができる。より具体的には、図１３Ａに図示されているように、フレキシブル配線基板３Ａでは、伝送線５１、５２、５３が接続端子７１_１、７１_３、７１_５に接続され、更に、接続端子７１_１、７１_３、７１_５が配線７２_１、７２_２、７２_３を介してそれぞれ接続端子７１_６、７１_２、７１_４に接続されている。更に、接続端子７１_１〜７１_６が、液晶表示パネル１の接続端子１２_１〜１２_６に接続される一方で、ドライバＩＣ２の外部接続端子２１_１〜２１_６が、それぞれ、液晶表示パネル１の接続端子１３_１〜１３_６に接続される。

【0088】

このような接続によれば、伝送線５１は、接続端子７１_１、接続端子１２_１、配線１１_１及び外部接続端子２１_１を介してレシーバ２３_１の正転入力（＋）に接続され、更に、配線７２_１、接続端子７１_６、接続端子１２_６、配線１１_６及び外部接続端子２１_６を介してレシーバ２３_３の反転入力（−）に接続される。同様に、伝送線５２は、接続端子７１_３、接続端子１２_３、配線１１_３及び外部接続端子２１_３を介してレシーバ２３_２の正転入力（＋）に接続され、更に、配線７２_２、接続端子７１_２、接続端子１２_２、配線１１_２及び外部接続端子２１_２を介してレシーバ２３_１の反転入力（−）に接続される。また、伝送線５３は、接続端子７１_５、接続端子１２_５、配線１１_５及び外部接続端子２１_５を介してレシーバ２３_３の正転入力（＋）に接続され、更に、配線７２_３、接続端子７１_４、接続端子１２_４、配線１１_４及び外部接続端子２１_４を介してレシーバ２３_２の反転入力（−）に接続される。このような接続によれば、伝送線５１、５２、５３で伝送される３値信号を、レシーバ２３_１〜２３_３を用いて２値のシングルエンド信号に変換することができる。その一方で、伝送線５１、５２、５３が、それぞれ、単一の接続端子（７１_１、７１_３、７１_５）にしか接続されないので、フレキシブル配線基板３Ａにおける配線の交差を避けることができる。

【0089】

なお、図１３Ａ〜図１３Ｄに図示されている構成では、フレキシブル配線基板３Ａにおいて、伝送線５１が接続端子７１_１に接続されているが、伝送線５１は、接続端子７１_６に接続されていてもよい。この場合でも、伝送線５１が配線７２_１を介して接続端子７１_１に電気的に接続されるので、表示モジュール１０は、同様に動作可能である。同様に、伝送線５２は、接続端子７１_３の代わりに接続端子７１_２に接続されてもよい。この場合でも、伝送線５２は、配線７２_２を介して接続端子７１_３に電気的に接続される。更に、同様に、伝送線５３は、接続端子７１_５の代わりに接続端子７１_４に接続されてもよい。この場合でも、伝送線５２は、配線７２_３を介して接続端子７１_５に電気的に接続される。

【0090】

（ドライバＩＣの内部におけるＭＩＰＩ Ｃ−ＰＨＹ及びＭＩＰＩ Ｄ−ＰＨＹの切り換え）
上述されている実施形態では、フレキシブル配線基板３及び／又は液晶表示パネル１の配線を、ＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信のいずれを行うかに応じて設計することが求められる。しかしながら、液晶表示パネル１及びフレキシブル配線基板３に形成される配線を特殊な設計にすることは、ユーザにとって好ましくないことがある。

【0091】

このような問題に対処するために、以下に述べられる実施形態では、液晶表示パネル１及びフレキシブル配線基板３に形成される配線の設計を単純化しながら、ドライバＩＣ２の内部においてＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信を切り替える構成が採用される。

【0092】

図１４は、その内部においてＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信を切り替えるように構成されたドライバＩＣ２の構成の一例を示す回路図である。図１４に図示されているドライバＩＣ２では、外部接続端子２１_１〜２１_６とレシーバ２３_１〜２３_３の入力の間の接続関係を切り替える入力側スイッチを備えるスイッチ回路８１が追加される。

【0093】

スイッチ回路８１は、スイッチ８２_１〜８２_６と、スイッチ８３_１〜８３_３とを備えている。スイッチ８２_１は、レシーバ２３_１の正転入力（＋）と外部接続端子２１_１の間に接続され、スイッチ８２_２は、レシーバ２３_１の反転入力（−）と外部接続端子２１_２の間に接続されている。スイッチ８２_３は、レシーバ２３_２の正転入力と外部接続端子２１_３の間に接続され、スイッチ８２_４は、レシーバ２３_２の反転入力と外部接続端子２１_４の間に接続されている。スイッチ８２_５は、レシーバ２３_３の正転入力と外部接続端子２１_５の間に接続され、スイッチ８２_６は、レシーバ２３_３の反転入力と外部接続端子２１_６の間に接続されている。

【0094】

スイッチ８３_１〜８３_３は、レシーバ２３_１、２３_２、２３_３の正転入力に接続されている外部接続端子２１_１、２１_３、２１_５を、更に、レシーバ２３_３、２３_１、２３_２の反転入力に接続するために用いられる。スイッチ８３_１は、レシーバ２３_１の反転入力と外部接続端子２１_３の間に接続され、スイッチ８３_２は、レシーバ２３_２の反転入力と外部接続端子２１_５の間に接続され、スイッチ８３_３は、レシーバ２３_３の反転入力と外部接続端子２１_１の間に接続される。

【0095】

なお、図１４では、図８に図示されている終端抵抗回路２２が使用されているドライバＩＣ２の構成が図示されているが、他の構成の終端抵抗回路２２（例えば、図１０に図示されている終端抵抗回路２２）が用いられてもよい。

【0096】

図１５Ａは、ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合における図１４に図示されているドライバＩＣ２の設定を示す図である。本実施形態では、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合、フレキシブル配線基板３Ａに設けられた伝送線５１が外部接続端子２１_１に接続され、伝送線５２が外部接続端子２１_３に接続され、伝送線５３が外部接続端子２１_５に接続される。

【0097】

ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合、スイッチ８２_１、８２_３、８２_５及びスイッチ８３_１、８３_２、８３_３がオンされると共に、スイッチ８２_２、８２_４、８２_６がオフされる。このような設定によれば、伝送線５１が、レシーバ２３_１の正転入力（＋）とレシーバ２３_３の反転入力（−）に接続され、伝送線５２が、レシーバ２３_２の正転入力（＋）とレシーバ２３_１の反転入力（−）に接続され、伝送線５３が、レシーバ２３_３の正転入力（＋）とレシーバ２３_２の反転入力（−）に接続される。したがって、伝送線５１、５２、５３によって伝送される３値信号をレシーバ２３_１〜２３_３によってシングルエンド信号に変換することができる。上述のように、レシーバ２３_１〜２３_３から出力される信号はＣ−ＰＨＹブロック２４に供給され、Ｃ−ＰＨＹブロック２４では、レシーバ２３_１〜２３_３から出力される信号に対してＭＩＰＩ Ｃ−ＰＨＹに従った信号処理が行われ、受信データＤ_{Ｃ−ＰＨＹ}が生成される。

【0098】

なお、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合、終端抵抗回路２２においては、スイッチ６６_１、６６_３、６６_５がオンされ、スイッチ６２_１、６２_３、６２_５及び６４_２、６４_４、６４_６がオフされる。これにより抵抗素子６１_１、６１_３、６１_５が、ＭＩＰＩ Ｃ−ＰＨＹにおいて推奨されているようにＹ結線によって接続されることは上述されている通りである。

【0099】

一方、図１５Ｂは、ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合の終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合には、フレキシブル配線基板３Ｂに設けられた伝送線５７_１〜５７_６が、それぞれ外部接続端子２１_１〜２１_６に接続される。

【0100】

ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合、スイッチ８２_１〜８２_６がオンされると共に、スイッチ８３_１〜８３_３がオフされる。このような設定によれば、伝送線５７_１、５７_２が、それぞれ、レシーバ２３_１の正転入力（＋）及び反転入力（−）に接続され、伝送線５７_３、５７_４が、それぞれ、レシーバ２３_２の正転入力及び反転入力に接続され、伝送線５７_５、５７_６が、それぞれ、レシーバ２３_３の正転入力及び反転入力に接続される。したがって、伝送線５７_１、５７_２で伝送される差動信号、伝送線５７_３、５７_４で伝送される差動信号、伝送線５７_５、５７_６で伝送される差動信号をレシーバ２３_１〜２３_３によってシングルエンド信号に変換することができる。上述のように、レシーバ２３_１〜２３_３から出力される信号はＤ−ＰＨＹブロック２５に供給され、Ｄ−ＰＨＹブロック２５では、レシーバ２３_１〜２３_３から出力される信号に対してＭＩＰＩ Ｄ−ＰＨＹに従った信号処理が行われ、受信データＤ_{Ｄ−ＰＨＹ}が生成される。

【0101】

なお、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合、終端抵抗回路２２においては、スイッチ６２_１、６２_３、６２_５及び６４_２、６４_４、６４_６がオンされ、スイッチ６６_１、６６_３、６６_５がオフされる。これにより、伝送線５７_１、５７_２が抵抗素子６１_１、６３_２を介して接続され、伝送線５７_３、５７_４が抵抗素子６１_３、６３_４を介して接続され、伝送線５７_５、５７_６が抵抗素子６１_５、６３_６を介して接続されることになる。このような接続は、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に沿ったものである。

【0102】

このように、図１４に図示されているドライバＩＣ２の構成によれば、ドライバＩＣ２の内部においてＭＩＰＩ Ｃ−ＰＨＹによる通信、及び、ＭＩＰＩ Ｄ−ＰＨＹによる通信を切り替えることができる。

【0103】

レシーバ２３_１、２３_２、２３_３の入力と外部接続端子２１_１〜２１_６の間にスイッチ回路８１を設ける代わりに、各レシーバが、ＭＩＰＩ Ｃ−ＰＨＹによる通信のための入力段と、ＭＩＰＩ Ｄ−ＰＨＹによる通信のための入力段とを備えており、それらの入力段を選択するように構成されてもよい。図１６は、このような構成のドライバＩＣ２の構成を示す回路図である。

【0104】

図１６に図示されているドライバＩＣ２は、レシーバ２３Ａ_１、２３Ａ_２、２３Ａ_３を備えている。レシーバ２３Ａ_１は、入力段９１_１、９２_１と、出力選択スイッチ９３_１、９４_１と、出力段９５_１とを備えている。入力段９１_１は、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１_１に接続され、反転入力（−）が外部接続端子２１_２に接続されている。入力段９２_１は、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１_１に接続され、反転入力（−）が外部接続端子２１_３に接続されている。出力選択スイッチ９３_１は、入力段９１_１の出力と出力段９５_１の入力の間に接続されており、出力選択スイッチ９４_１は、入力段９２_１の出力と出力段９５_１の入力の間に接続されている。出力段９５_１は、入力段９１_１、９２_１のうち、出力選択スイッチ９３_１、９４_１によって選択された一方の入力段から出力される出力信号に応じたシングルエンド信号を出力する。入力段９１_１、９２_１としては、一般的に用いられる簡単な回路構成の差動増幅回路を用いることができる。

【0105】

レシーバ２３Ａ_２、２３Ａ_３も同様の構成を有している。レシーバ２３Ａ_２は、入力段９１_２、９２_２と、出力選択スイッチ９３_２、９４_２と、出力段９５_２とを備えている。入力段９１_２は、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１_３に接続され、反転入力（−）が外部接続端子２１_４に接続されている。入力段９２_２は、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１_３に接続され、反転入力（−）が外部接続端子２１_５に接続されている。出力選択スイッチ９３_２は、入力段９１_２の出力と出力段９５_２の入力の間に接続されており、出力選択スイッチ９４_２は、入力段９２_２の出力と出力段９５_２の入力の間に接続されている。出力段９５_２は、入力段９１_２、９２_２のうち、出力選択スイッチ９３_２、９４_２によって選択された一方の入力段から出力される出力信号に応じたシングルエンド信号を出力する。入力段９１_２、９２_２としては、一般的に用いられる簡単な回路構成の差動増幅回路を用いることができる。

【0106】

同様に、レシーバ２３Ａ_３は、入力段９１_３、９２_３と、出力選択スイッチ９３_３、９４_３と、出力段９５_３とを備えている。入力段９１_３は、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１_５に接続され、反転入力（−）が外部接続端子２１_６に接続されている。入力段９２_３は、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合に用いられる差動入力回路であり、正転入力（＋）が外部接続端子２１_５に接続され、反転入力（−）が外部接続端子２１_１に接続されている。出力選択スイッチ９３_３は、入力段９１_３の出力と出力段９５_３の入力の間に接続されており、出力選択スイッチ９４_３は、入力段９２_３の出力と出力段９５_３の入力の間に接続されている。出力段９５_３は、入力段９１_３、９２_３のうち、出力選択スイッチ９３_３、９４_３によって選択された一方の入力段から出力される出力信号に応じたシングルエンド信号を出力する。入力段９１_３、９２_３としては、一般的に用いられる簡単な回路構成の差動増幅回路を用いることができる。

【0107】

図１７Ａは、ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合における図１６に図示されているドライバＩＣ２の設定を示す図である。本実施形態では、ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合、フレキシブル配線基板３Ａに設けられた伝送線５１、５２、５３がそれぞれ、外部接続端子２１_１、２１_３、２１_５に接続される。

【0108】

ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合、レシーバ２３Ａ_１では、出力選択スイッチ９３_１がオフされると共に出力選択スイッチ９４_１がオンされて、入力段９２_１が選択される。同様に、レシーバ２３Ａ_２では、出力選択スイッチ９３_２がオフされると共に出力選択スイッチ９４_２がオンされて、入力段９２_２が選択され、また、レシーバ２３Ａ_３では、出力選択スイッチ９３_３がオフされると共に出力選択スイッチ９４_３がオンされて、入力段９２_３が選択される。ここで、伝送線５１が、レシーバ２３Ａ_１の入力段９２_１の正転入力（＋）とレシーバ２３Ａ_３の入力段９２_３の反転入力（−）に接続され、伝送線５２が、レシーバ２３Ａ_２の入力段９２_２の正転入力（＋）とレシーバ２３Ａ_１の入力段９２_１の反転入力（−）に接続され、伝送線５３が、レシーバ２３Ａ_３の入力段９２_３の正転入力（＋）及びレシーバ２３Ａ_２の入力段９２_２の反転入力（−）に接続されていることに留意されたい。このような接続により、伝送線５１、５２、５３によって伝送される３値信号をレシーバ２３Ａ_１〜２３Ａ_３によってシングルエンド信号に変換することができる。上述のように、レシーバ２３Ａ_１〜２３Ａ_３から出力される信号はＣ−ＰＨＹブロック２４に供給され、Ｃ−ＰＨＹブロック２４では、レシーバ２３Ａ_１〜２３Ａ_３から出力される信号に対してＭＩＰＩ Ｃ−ＰＨＹに従った信号処理が行われ、受信データＤ_{Ｃ−ＰＨＹ}が生成される。

【0109】

なお、ＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる場合、終端抵抗回路２２においては、スイッチ６６_１、６６_３、６６_５がオンされ、スイッチ６２_１、６２_３、６２_５及び６４_２、６４_４、６４_６がオフされる。これにより抵抗素子６１_１、６１_３、６１_５が、ＭＩＰＩ Ｃ−ＰＨＹにおいて推奨されているようにＹ結線によって接続されることは上述されている通りである。

【0110】

一方、図１７Ｂは、ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合のドライバＩＣ２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合には、上述の通り、フレキシブル配線基板３Ｂに設けられた伝送線５７_１〜５７_６が、それぞれ外部接続端子２１_１〜２１_６に接続される。

【0111】

ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合、レシーバ２３Ａ_１では、出力選択スイッチ９４_１がオフされると共に出力選択スイッチ９３_１がオンされて、入力段９１_１が選択される。同様に、レシーバ２３Ａ_２では、出力選択スイッチ９４_２がオフされると共に出力選択スイッチ９３_２がオンされて、入力段９１_２が選択され、また、レシーバ２３Ａ_３では、出力選択スイッチ９４_３がオフされると共に出力選択スイッチ９３_３がオンされて、入力段９１_３が選択される。

【0112】

ここで、伝送線５７_１、５７_２が、レシーバ２３Ａ_１の入力段９１_１の正転入力（＋）、反転入力（−）にそれぞれ接続され、伝送線５７_３、５７_４が、レシーバ２３Ａ_２の入力段９１_２の正転入力（＋）、反転入力（−）にそれぞれ接続され、伝送線５７_５、５７_６が、レシーバ２３Ａ_３の入力段９１_３の正転入力（＋）、反転入力（−）にそれぞれ接続されていることに留意されたい。このような接続により、伝送線５７_１、５７_２によって伝送される差動信号をレシーバ２３Ａ_１によってシングルエンド信号に変換し、伝送線５７_３、５７_４によって伝送される差動信号をレシーバ２３Ａ_２によってシングルエンド信号に変換し、伝送線５７_５、５７_６によって伝送される差動信号をレシーバ２３Ａ_３によってシングルエンド信号に変換することができる。上述のように、レシーバ２３Ａ_１〜２３Ａ_３から出力される信号はＤ−ＰＨＹブロック２５に供給され、Ｄ−ＰＨＹブロック２５では、レシーバ２３Ａ_１〜２３Ａ_３から出力される信号に対してＭＩＰＩ Ｄ−ＰＨＹに従った信号処理が行われ、受信データＤ_{Ｄ−ＰＨＹ}が生成される。

【0113】

なお、ＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる場合、終端抵抗回路２２においては、スイッチ６２_１、６２_３、６２_５及び６４_２、６４_４、６４_６がオンされ、スイッチ６６_１、６６_３、６６_５がオフされる。これにより、伝送線５７_１、５７_２が抵抗素子６１_１、６３_２を介して接続され、伝送線５７_３、５７_４が抵抗素子６１_３、６３_４を介して接続され、伝送線５７_５、５７_６が抵抗素子６１_５、６３_６を介して接続されることになる。このような接続は、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に沿ったものである。

【0114】

図１６では、図８に図示されている終端抵抗回路２２を備えたドライバＩＣ２の構成が図示されているが、終端抵抗回路２２の構成は様々に変更され得る。例えば、図１０に図示されている終端抵抗回路２２が、代わりに用いられてもよい。

【0115】

ここで、図１６に図示されているように、各レシーバ２３Ａが、ＭＩＰＩ Ｄ−ＰＨＹによる通信の際に伝送される差動信号を受信する入力段９１と、ＭＩＰＩ Ｃ−ＰＨＹによる通信の際に伝送される３値信号を受信する入力段９２とを別々に有する構成が採用される場合には、回路素子の数が少ない簡略な構成の終端抵抗回路２２を用いることができる。図１８は、回路素子の数が少ない終端抵抗回路２２が用いられる場合のドライバＩＣ２の構成の一例を示す回路図である。

【0116】

図１８のドライバＩＣ２では、終端抵抗回路２２が、抵抗素子６１_１、６１_３、６１_５と、スイッチ６２_１、６２_３、６２_５と、抵抗素子６３_２、６３_４、６３_６と、スイッチ６４_２、６４_４、６４_６と、キャパシタ６５_１、６５_２、６５_３と、スイッチ６８_１、６８_２とを備えている。好適な一実施形態では、抵抗素子６１_１、６１_３、６１_５、抵抗素子６３_２、６３_４、６３_６の抵抗値は、いずれも、５０Ωである。

【0117】

キャパシタ６５_１、６５_２、６５_３は、それぞれ、共通接続ノードＮ_ＣＯＭ１、Ｎ_ＣＯＭ２、Ｎ_ＣＯＭ３と回路接地の間に接続されている。キャパシタ６５_１、６５_２、６５_３により、共通接続ノードＮ_ＣＯＭ１、Ｎ_ＣＯＭ２、Ｎ_ＣＯＭ３は、交流的に接地されることになる。

【0118】

抵抗素子６１_１とスイッチ６２_１とは、外部接続端子２１_１と共通接続ノードＮ_ＣＯＭ１の間に直列に接続されており、更に、抵抗素子６３_２とスイッチ６４_２は、外部接続端子２１_２と共通接続ノードＮ_ＣＯＭ１の間に直列に接続されている。抵抗素子６１_３とスイッチ６２_３とは、外部接続端子２１_３と共通接続ノードＮ_ＣＯＭ２の間に直列に接続されており、更に、抵抗素子６３_４とスイッチ６４_４は、外部接続端子２１_４と共通接続ノードＮ_ＣＯＭ２の間に直列に接続されている。また、抵抗素子６１_５とスイッチ６２_５とは、外部接続端子２１_５と共通接続ノードＮ_ＣＯＭ３の間に直列に接続されており、更に、抵抗素子６３_６とスイッチ６４_６は、外部接続端子２１_６と共通接続ノードＮ_ＣＯＭ３の間に直列に接続されている。

【0119】

更に、スイッチ６８_１は、共通接続ノードＮ_ＣＯＭ１、Ｎ_ＣＯＭ２の間に接続され、スイッチ６８_２は、共通接続ノードＮ_ＣＯＭ２、Ｎ_ＣＯＭ３の間に接続される。

【0120】

図１９Ａは、ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合における図１８に図示されているドライバＩＣ２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合には、フレキシブル配線基板３Ａに設けられた伝送線５１、５２、５３が、それぞれ、外部接続端子２１_１、２１_３、２１_５に接続される。

【0121】

ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合には、上述の通り、レシーバ２３Ａ_１では、出力選択スイッチ９３_１がオフされると共に出力選択スイッチ９４_１がオンされて、入力段９２_１が選択される。同様に、レシーバ２３Ａ_２では、出力選択スイッチ９３_２がオフされると共に出力選択スイッチ９４_２がオンされて、入力段９２_２が選択され、また、レシーバ２３Ａ_３では、出力選択スイッチ９３_３がオフされると共に出力選択スイッチ９４_３がオンされて、入力段９２_３が選択される。このような接続により、伝送線５１、５２、５３によって伝送される３値信号をレシーバ２３Ａ_１〜２３Ａ_３によってシングルエンド信号に変換することができる。

【0122】

一方、終端抵抗回路２２では、スイッチ６２_１、６２_３、６２_５及びスイッチ６８_１、６８_２がオンされ、スイッチ６４_２、６４_４、６４_６がオフされる。スイッチ６８_１、６８_２がオンされるので、共通接続ノードＮ_ＣＯＭ１〜Ｎ_ＣＯＭ３が電気的に接続される。電気的に接続された共通接続ノードＮ_ＣＯＭ１〜Ｎ_ＣＯＭ３は、電気的に一つのノードと考えてよいので、以下では、電気的に接続された共通接続ノードＮ_ＣＯＭ１〜Ｎ_ＣＯＭ３を共通接続ノードＮ_{ＣＯＭ１−３}と記載する。更に、スイッチ６２_１、６２_３、６２_５がオンされるので、抵抗素子６１_１、６１_３、６１_５が共通接続ノードＮ_{ＣＯＭ１−３}に共通に接続される。この結果、伝送線５１は、抵抗素子６１_１を介して共通接続ノードＮ_{ＣＯＭ１−３}に接続され、伝送線５２は、抵抗素子６１_２を介して共通接続ノードＮ_{ＣＯＭ１−３}に接続され、伝送線５３は、抵抗素子６１_３を介して共通接続ノードＮ_{ＣＯＭ１−３}に接続される。即ち、抵抗素子６１_１、６１_３、６１_５が、伝送線５１、５２、５３にＭＩＰＩ Ｃ−ＰＨＹにおいて推奨されるＹ結線によって接続されることになる。ここで、抵抗素子６１_１、６１_３、６１_５の抵抗値が５０Ωであれば、５０Ωの終端抵抗がＹ結線によって接続されることになり、ＭＩＰＩ Ｃ−ＰＨＹにおける推奨に適合するため、より好ましい。

【0123】

図１９Ａに図示されている終端抵抗回路２２の設定では、外部接続端子２１_２、２１_４、２１_６及びそれらに電気的に接続されているノードが電気的にフローティングになる。外部接続端子２１_２、２１_４、２１_６及びそれらに電気的に接続されているノードが電気的にフローティングになると、信号クロストークにより、レシーバ２３Ａ_１、２３Ａ_２、２３Ａ_３の入力段９２_１、９２_２、９２_３に入力される信号にノイズが発生し得るため、好ましくない。

【0124】

このような問題に対処するためには、図１９Ｂに図示されているように、ドライバＩＣ２との通信がＭＩＰＩ Ｃ−ＰＨＹによって行われる場合に、スイッチ６２_１、６２_３、６２_５及びスイッチ６８_１、６８_２に加え、スイッチ６４_２、６４_４、６４_６をオンすればよい。これにより、外部接続端子２１_２、２１_４、２１_６が抵抗素子６３_２、６３_４、６３_６及びスイッチ６４_２、６４_４、６４_６を通じて共通接続ノードＮ_{ＣＯＭ１−３}に接続されるので、外部接続端子２１_２、２１_４、２１_６がフローティングにならず、信号クロストークを低減することができる。

【0125】

一方、図１９Ｃは、ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合の終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合には、フレキシブル配線基板３に設けられた伝送線５７_１〜５７_６が、それぞれ外部接続端子２１_１〜２１_６に接続される。このような接続により、伝送線５７_１、５７_２によって伝送される差動信号をレシーバ２３Ａ_１によってシングルエンド信号に変換し、伝送線５７_３、５７_４によって伝送される差動信号をレシーバ２３Ａ_２によってシングルエンド信号に変換し、伝送線５７_５、５７_６によって伝送される差動信号をレシーバ２３Ａ_３によってシングルエンド信号に変換することができる。

【0126】

ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合には、上述の通り、レシーバ２３Ａ_１では、出力選択スイッチ９３_１がオンされると共に出力選択スイッチ９４_１がオフされて、入力段９１_１が選択される。同様に、レシーバ２３Ａ_２では、出力選択スイッチ９３_２がオンされると共に出力選択スイッチ９４_２がオフされて、入力段９１_２が選択され、また、レシーバ２３Ａ_３では、出力選択スイッチ９３_３がオンされると共に出力選択スイッチ９４_３がオフされて、入力段９１_３が選択される。このような接続により、伝送線５７_１、５７_２によって伝送される差動信号をレシーバ２３Ａ_１によってシングルエンド信号に変換し、伝送線５７_３、５７_４によって伝送される差動信号をレシーバ２３Ａ_２によってシングルエンド信号に変換し、伝送線５７_５、５７_６によって伝送される差動信号をレシーバ２３Ａ_３によってシングルエンド信号に変換することができる。

【0127】

一方、終端抵抗回路２２では、スイッチ６２_１、６２_３、６２_５、スイッチ６４_２、６４_４、６４_６がオンされると共に、スイッチ６８_１、６６_２がオフされる。このような設定によれば、伝送線５７_１、５７_２が抵抗素子６１_１、６３_２を介して接続され、伝送線５７_３、５７_４が抵抗素子６１_３、６３_４を介して接続され、伝送線５７_５、５７_６が抵抗素子６１_５、６３_６を介して接続される。このような接続は、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に沿ったものである。ここで、抵抗素子６１_１、６１_３、６１_５、６３_２、６３_４、６３_６の抵抗値がそれぞれ５０Ωであれば、１００Ωの終端抵抗が２つの外部接続端子２１の間に接続されることになり、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に適合するため、より好ましい。ここで、抵抗素子６１_１、６１_３、６１_５の抵抗値が５０Ωであれば、ＭＩＰＩ Ｃ−ＰＨＹにおける推奨にも同時に適合することに留意されたい。

【0128】

以上には、本発明の実施形態が具体的に記述されているが、本発明は、上記の実施形態に限定されると解釈してはならない。本発明が様々な変更と共に実施され得ることは、当業者には自明的であろう。例えば、上記では、本発明が液晶表示パネルを備える表示モジュール装置に適用されている実施形態が記載されているが、本発明は、他の表示パネルを備える表示モジュール（例えば、ＯＬＥＤ（organic light emitting diode）表示パネルを備える表示モジュール）にも適用可能である。

【0129】

また、本発明は、ＭＩＰＩ Ｄ−ＰＨＹによる通信又はＭＩＰＩ Ｃ−ＰＨＹによる通信を行うシステムで用いられる半導体デバイスモジュールに一般に適用可能である。この場合、表示パネル（上述の実施形態では、液晶表示パネル１）に設けられた配線を介さずに半導体装置（上述の実施形態では、ドライバＩＣ２）に設けられた外部接続端子に、フレキシブル配線基板に設けられた配線が接続されてもよい。

【0130】

また、上記の実施形態は、技術的な矛盾がない限り、組み合わせて実施され得ることにも留意されたい。

【符号の説明】

【0131】

１０ ：表示モジュール
１ ：液晶表示パネル
１ａ ：ガラス基板
２ ：ドライバＩＣ
２ａ ：半導体チップ
３、３Ａ、３Ｂ：フレキシブル配線基板
３ａ ：樹脂基板
４ ：表示領域
１１ ：配線
１２、１３：接続端子
１４ ：配線
１５、１６：コンタクト
２１ ：外部接続端子
２１ａ ：パッド
２１ｂ ：バンプ
２２ ：終端抵抗回路
２３、２３Ａ：レシーバ
２４ ：Ｃ−ＰＨＹブロック
２５ ：Ｄ−ＰＨＹブロック
２６ ：セレクタ
２７ ：論理ブロック
２８ ：駆動ブロック
２９ ：トランスミッタ
３１ ：クロック再生回路
３２、３３、３４：フリップフロップ
３５ ：デシリアライザ
３６ ：Ｃ−ＰＨＹプロトコル処理回路
４１、４２、４３：フリップフロップ
４４ ：デシリアライザ
４５ ：Ｄ−ＰＨＹプロトコル処理回路
５０ ：配線
５１、５２、５３：伝送線
５４、５５、５６：トランスミッタ
５７ ：伝送線
５８ ：トランスミッタ
６１、６３：抵抗素子
６２、６４：スイッチ
６５ ：キャパシタ
６６ ：スイッチ
６７ ：Ｃ−ＰＨＹキャパシタ
７１ ：接続端子
７２ ：配線
７３、７４、７５：配線部分
８１ ：スイッチ回路
８２、８３：スイッチ
９１、９２：入力段
９３、９４：出力選択スイッチ
９５ ：出力段
Ｎ_１〜Ｎ_６ ：ノード
Ｎ_ＣＯＭ１〜Ｎ_ＣＯＭ４、Ｎ_{ＣＯＭ１−３}：共通接続ノード

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9A】

【図9B】

【図10】

【図11A】

【図11B】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図13D】

【図14】

【図15A】

【図15B】

【図16】

【図17A】

【図17B】

【図18】

【図19A】

【図19B】

【図19C】

【手続補正書】

【提出日】2016年8月31日

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

第１乃至第６外部接続端子と、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、
前記第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、
前記第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface） Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されたＣ−ＰＨＹブロックと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されたＤ−ＰＨＹブロックと、
前記第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに対して所望の処理を行うように構成された主処理部
とを具備する
半導体装置。

【請求項2】

請求項１に記載の半導体装置であって、
前記Ｃ−ＰＨＹブロックは、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対してクロック再生を行って第１クロック信号を生成するクロック再生回路と、
前記第１クロック信号に同期して前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第１データ列を生成する第１ラッチ部と、
前記第１データ列から前記第１受信データを生成する第１処理部
を備え、
前記Ｄ−ＰＨＹブロックは、
前記第１レシーバから出力される第１出力信号をクロック信号として用いて前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第２データ列を生成する第２ラッチ部と、
前記第２データ列から前記第２受信データを生成する第２処理部
とを備える
半導体装置。

【請求項3】

請求項１に記載の半導体装置であって、
更に、
第７外部接続端子及び第８外部接続端子に接続された第４レシーバを具備し、
前記Ｃ−ＰＨＹブロックは、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対してクロック再生を行って第１クロック信号を生成するクロック再生回路と、
前記第１クロック信号に同期して前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第１データ列を生成する第１ラッチ部と、
前記第１データ列から前記第１受信データを生成する第１処理部
を備え、
前記Ｄ−ＰＨＹブロックは、
前記第４レシーバから出力される第１出力信号をクロック信号として用いて前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから出力される信号をラッチすることで第２データ列を生成する第２ラッチ部と、
前記第２データ列から前記第２受信データを生成する第２処理部
とを備える
半導体装置。

【請求項4】

請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードと前記第１共通接続ノードとの間に接続された第１スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第３外部接続端子と第２ノードとの間に接続された第３抵抗素子と、
前記第２ノードと前記第２共通接続ノードとの間に接続された第３スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第５外部接続端子と第３ノードとの間に接続された第５抵抗素子と、
前記第３ノードと前記第３共通接続ノードとの間に接続された第５スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
第４共通接続ノードと回路接地の間に接続された第４キャパシタと、
前記第１ノードと前記第４共通接続ノードの間に接続された第７スイッチと、
前記第２ノードと前記第４共通接続ノードの間に接続された第８スイッチと、
前記第３ノードと前記第４共通接続ノードの間に接続された第９スイッチ
とを具備する
半導体装置。

【請求項5】

請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と第１ノードとの間に接続された第１抵抗素子と、
前記第１ノードと前記第１共通接続ノードとの間に接続された第１スイッチと、
前記第１外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第２外部接続端子と第２ノードとの間に接続された第３抵抗素子と、
前記第２ノードと前記第１共通接続ノードとの間に接続された第３スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第３外部接続端子と第３ノードとの間に接続された第５抵抗素子と、
前記第３ノードと前記第２共通接続ノードとの間に接続された第５スイッチと、
前記第３外部接続端子と前記第２共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
前記第４外部接続端子と第４ノードとの間に接続された第７抵抗素子と、
前記第４ノードと前記第２共通接続ノードとの間に接続された第７スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第８抵抗素子及び第８スイッチと、
前記第５外部接続端子と第５ノードとの間に接続された第９抵抗素子と、
前記第５ノードと前記第３共通接続ノードとの間に接続された第９スイッチと、
前記第５外部接続端子と前記第３共通接続ノードとの間に直列に接続された第１０抵抗素子及び第１０スイッチと、
前記第６外部接続端子と第６ノードとの間に接続された第１１抵抗素子と、
前記第６ノードと前記第３共通接続ノードとの間に接続された第１１スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第１２抵抗素子及び第１２スイッチと、
第４共通接続ノードと回路接地の間に接続された第４キャパシタと、
前記第１ノードと前記第４共通接続ノードの間に接続された第１３スイッチと、
前記第２ノードと前記第４共通接続ノードの間に接続された第１４スイッチと、
前記第３ノードと前記第４共通接続ノードの間に接続された第１５スイッチと、
前記第４ノードと前記第４共通接続ノードの間に接続された第１６スイッチと、
前記第５ノードと前記第４共通接続ノードの間に接続された第１７スイッチと、
前記第６ノードと前記第４共通接続ノードの間に接続された第１８スイッチ
とを具備する
半導体装置。

【請求項6】

請求項１乃至５のいずれかに記載の半導体装置であって、
更に、
前記第１外部接続端子と前記第１レシーバの第１入力の間に接続された第１入力側スイッチと、
前記第２外部接続端子と前記第１レシーバの第２入力の間に接続された第２入力側スイッチと、
前記第３外部接続端子と前記第２レシーバの第１入力の間に接続された第３入力側スイッチと、
前記第４外部接続端子と前記第２レシーバの第２入力の間に接続された第４入力側スイッチと、
前記第５外部接続端子と前記第３レシーバの第１入力の間に接続された第５入力側スイッチと、
前記第６外部接続端子と前記第３レシーバの第２入力の間に接続された第６入力側スイッチと、
前記第３外部接続端子と前記第１レシーバの前記第２入力の間に接続された第７入力側スイッチと、
前記第５外部接続端子と前記第２レシーバの前記第２入力の間に接続された第８入力側スイッチと、
前記第１外部接続端子と前記第３レシーバの前記第２入力の間に接続された第９入力側スイッチ
とを具備する
半導体装置。

【請求項7】

請求項１乃至３のいずれかに記載の半導体装置であって、
前記第１レシーバは、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１入力段と、
前記第１外部接続端子及び前記第３外部接続端子に接続された第２入力段と、
第１出力段と、
前記第１入力段の出力と前記第１出力段の入力の間に接続された第１出力選択スイッチと、
前記第２入力段の出力と前記第１出力段の入力の間に接続された第２出力選択スイッチ
とを備え、
前記第２レシーバは、
前記第３外部接続端子及び前記第４外部接続端子に接続された第３入力段と、
前記第３外部接続端子及び前記第５外部接続端子に接続された第４入力段と、
第２出力段と、
前記第３入力段の出力と前記第２出力段の入力の間に接続された第３出力選択スイッチと、
前記第４入力段の出力と前記第２出力段の入力の間に接続された第４出力選択スイッチ
とを備え、
前記第３レシーバは、
前記第５外部接続端子及び前記第６外部接続端子に接続された第５入力段と、
前記第５外部接続端子及び前記第１外部接続端子に接続された第６入力段と、
第３出力段と、
前記第５入力段の出力と前記第３出力段の入力の間に接続された第５出力選択スイッチと、
前記第６入力段の出力と前記第３出力段の入力の間に接続された第６出力選択スイッチ
とを備える
半導体装置。

【請求項8】

請求項７に記載の半導体装置であって、
更に、
第１共通接続ノードと回路接地の間に接続された第１キャパシタと、
第２共通接続ノードと回路接地の間に接続された第２キャパシタと、
第３共通接続ノードと回路接地の間に接続された第３キャパシタと、
前記第１外部接続端子と前記第１共通接続ノードとの間に直列に接続された第１抵抗素子及び第１スイッチと、
前記第２外部接続端子と前記第１共通接続ノードとの間に直列に接続された第２抵抗素子及び第２スイッチと、
前記第３外部接続端子と前記第２共通接続ノードとの間に直列に接続された第３抵抗素子及び第３スイッチと、
前記第４外部接続端子と前記第２共通接続ノードとの間に直列に接続された第４抵抗素子及び第４スイッチと、
前記第５外部接続端子と前記第３共通接続ノードとの間に直列に接続された第５抵抗素子及び第５スイッチと、
前記第６外部接続端子と前記第３共通接続ノードとの間に直列に接続された第６抵抗素子及び第６スイッチと、
前記第１共通接続ノードと前記第２共通接続ノードとの間に接続された第７スイッチと、
前記第２共通接続ノードと前記第３共通接続ノードとの間に接続された第８スイッチ
とを備えた
半導体装置。

【請求項9】

請求項１乃至８のいずれかに記載の半導体装置と、
前記第１外部接続端子に電気的に接続された第１伝送線と、前記第５外部接続端子に電気的に接続された第２伝送線と、前記第３外部接続端子に電気的に接続された第３伝送線とを備える配線基板
とを具備し、
前記半導体装置の前記主処理部は、前記第１受信データを受け取って動作する
半導体デバイスモジュール。

【請求項10】

請求項９に記載の半導体デバイスモジュールであって、
前記第１伝送線が、前記第４外部接続端子に電気的に接続され、
前記第２伝送線が、前記第２外部接続端子に電気的に接続され、
前記第３伝送線が、前記第６外部接続端子に電気的に接続された
半導体デバイスモジュール。

【請求項11】

請求項１乃至８のいずれかに記載の半導体装置と、
前記第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える配線基板
を具備し、
前記半導体装置の前記主処理部は、前記第２受信データを受け取って動作する
半導体デバイスモジュール。

【請求項12】

表示パネルを駆動する表示パネルドライバであって、
第１乃至第６外部接続端子と、
前記第１外部接続端子及び前記第２外部接続端子に接続された第１レシーバと、
前記第３外部接続端子及び前記第４外部接続端子に接続された第２レシーバと、
前記第５外部接続端子及び前記第６外部接続端子に接続された第３レシーバと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ（Mobile Industry Processor Interface） Ｃ−ＰＨＹの規格に従った信号処理を行って第１受信データを出力するように構成されたＣ−ＰＨＹブロックと、
前記第１レシーバ、前記第２レシーバ及び前記第３レシーバから受け取った信号に対して、ＭＩＰＩ Ｄ−ＰＨＹの規格に従った信号処理を行って第２受信データを出力するように構成されたＤ−ＰＨＹブロックと、
前記第１受信データと前記第２受信データとを選択的に受け取り、受け取ったデータに応答して前記表示パネルを駆動する主処理部
とを具備する
表示パネルドライバ。

【請求項13】

請求項１２に記載の表示パネルドライバと、
前記第１外部接続端子に電気的に接続された第１伝送線と、前記第５外部接続端子に電気的に接続された第２伝送線と、前記第３外部接続端子に電気的に接続された第３伝送線とを備えるフレキシブル配線基板
とを具備し、
前記表示パネルドライバの前記主処理部は、前記第１受信データを受け取り、前記第１受信データに応答して前記表示パネルを駆動する
表示モジュール。

【請求項14】

表示パネルと、
請求項１２に記載の表示パネルドライバと、
第１乃至第３伝送線を備えるフレキシブル配線基板
とを具備し、
前記表示パネルは、
基板と、
前記基板上に形成され、前記表示パネルドライバの前記第１乃至第６外部接続端子にそれぞれに接続される第１乃至第６接続端子と、
前記基板上に形成された第７乃至第９接続端子と、
前記第１接続端子と前記第７接続端子とを接続する第１配線と、
前記第３接続端子と前記第８接続端子とを接続する第２配線と、
前記第５接続端子と前記第９接続端子とを接続する第３配線と、
前記第１接続端子と前記第６接続端子とを接続する第４配線と、
前記第２接続端子と前記第３接続端子とを接続する第５配線と、
前記第４接続端子と前記第５接続端子とを接続する第６配線
とを備え、
前記フレキシブル配線基板の前記第１乃至第３伝送線が、それぞれ、前記表示パネルの前記第７乃至第９接続端子に電気的に接続される
表示モジュール。

【請求項15】

表示パネルと、
請求項１２に記載の表示パネルドライバと、
フレキシブル配線基板
とを具備し、
前記表示パネルは、
基板と、
前記基板上に形成され、前記表示パネルドライバの前記第１乃至第６外部接続端子にそれぞれに接続される第１乃至第６接続端子と、
前記基板上に所定方向に並んで配置された第７乃至第１２接続端子と、
前記第１乃至第６接続端子を、それぞれ、前記第７乃至第１２接続端子に接続する第１乃至第６配線
とを備え、
前記フレキシブル配線基板は、
前記所定の方向に並んで配置され、前記表示パネルの前記第７乃至第１２接続端子に接続される第１３乃至第１８接続端子と、
第１乃至第３伝送線と、
第７乃至第９配線
とを備え、
前記第１伝送線、前記第２伝送線及び前記第３伝送線は、それぞれ、前記第１３接続端子、前記第１５接続端子及び前記第１７接続端子に電気的に接続され、
前記第１３接続端子と前記第１８接続端子は、前記第１３乃至第１８接続端子の列の両端に位置し、
前記第７配線は、前記第１３接続端子と前記第１８接続端子とを接続し、
前記第８配線は、前記第１４接続端子と前記第１５接続端子とを接続し、
前記第９配線は、前記第１６接続端子と前記第１７接続端子とを接続し、
前記第７配線は、前記第１３乃至第１８接続端子の列を挟んで前記第１乃至第３伝送線が形成される領域と反対に位置している
表示モジュール。

【請求項16】

表示パネルと、
請求項１２に記載の表示パネルドライバと、
前記第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備えるフレキシブル配線基板
を具備し、
前記表示パネルドライバの前記主処理部は、前記第２受信データを受け取り、前記第２受信データに応答して前記表示パネルを駆動する
表示モジュール。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正の内容】

【0015】

本発明の更に他の観点では、表示モジュールが、表示パネルと、上記の表示パネルドライバと、フレキシブル配線基板とを具備する。該フレキシブル配線基板は、第１外部接続端子に電気的に接続された第１伝送線と、前記第５外部接続端子に電気的に接続された第２伝送線と、前記第３外部接続端子に電気的に接続された第３伝送線とを備えている。このような構成は、ＭＩＰＩ Ｃ−ＰＨＹによる通信に対応しており、この場合、表示パネルドライバの前記主処理部は、前記第１受信データを受け取り、前記第１受信データに応答して前記表示パネルを駆動する。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正の内容】

【0016】

本発明の更に他の観点では、表示モジュールが、表示パネルと、上記の表示パネルドライバと、フレキシブル配線基板とを具備する。該フレキシブル配線基板は、第１乃至第６外部接続端子にそれぞれに電気的に接続された第１乃至第６伝送線を備える。このような構成は、ＭＩＰＩ Ｄ−ＰＨＹによる通信に対応しており、この場合、前記表示パネルドライバの前記主処理部は、前記第２受信データを受け取り、前記第２受信データに応答して前記表示パネルを駆動する。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正の内容】

【0034】

図３Ａは、図２のドライバＩＣ２をＭＩＰＩ Ｃ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ａには、ＭＩＰＩ Ｃ−ＰＨＹによる通信に用いられる３本の伝送線５１、５２、５３が設けられている。伝送線５１、５２、５３は、それぞれ、トランスミッタ５４、５５、５６から出力される信号を伝送する。伝送線５１は、液晶表示パネル１に設けられた接続端子１２_１、１２_４に接続されている。また、伝送線５２は、接続端子１２_２、１２_５に接続され、伝送線５３は、接続端子１２_３、１２_６に接続されている。言い換えれば、伝送線５１は、レシーバ２３_１の正転入力（＋）及びレシーバ２３_２の反転入力（−）に接続され、伝送線５２は、レシーバ２３_１の反転入力及びレシーバ２３_３の正転入力に接続され、伝送線５３は、レシーバ２３_３の正転入力及びレシーバ２３_１の反転入力に接続される。このような接続によれば、伝送線５１、５２、５３で伝送される３値信号を、レシーバ２３_１〜２３_３を用いて２値のシングルエンド信号に変換することができる。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正の内容】

【0041】

図５は、図４の構成のドライバＩＣ２をＭＩＰＩ Ｄ−ＰＨＹによる通信が行われる表示モジュールに適用する場合の実施例を示している。フレキシブル配線基板３Ｂには、ＭＩＰＩ Ｄ−ＰＨＹによる通信に用いられる伝送線５７_１〜５７_８が設けられている。ここで、伝送線５７_１、５７_２は、データレーン＃０として用いられ、伝送線５７_３、５７_４は、データレーン＃１として用いられる。また、伝送線５７_５、５７_６は、データレーン＃２として用いられ、伝送線５７_７、５７_８は、クロックレーンとして用いられる。伝送線５７_１〜５７_８は、それぞれ、液晶表示パネル１の接続端子１２_１〜１２_８に接続される。

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】００５８

【補正方法】変更

【補正の内容】

【0058】

図１０は、正転入力（＋）と反転入力（−）の間のバランスの問題に対応する終端抵抗回路２２の構成の一例を示す回路図である。図１０の終端抵抗回路２２は、抵抗素子６１_１〜６１_６と、スイッチ６２_１〜６２_６と、抵抗素子６３_１〜６３_６と、スイッチ６４_１〜６４_６と、キャパシタ６５_１〜６５_３と、スイッチ６６_１〜６６_６と、Ｃ−ＰＨＹキャパシタ６７とを備えている。好適な一実施形態では、抵抗素子６１_１〜６１_６、抵抗素子６３_１〜６３_６の抵抗値は、いずれも、１００Ωである。

【手続補正7】

【補正対象書類名】明細書

【補正対象項目名】００７３

【補正方法】変更

【補正の内容】

【0073】

図１２Ｂは、液晶表示パネル１とドライバＩＣ２との接続部、及び、液晶表示パネル１とフレキシブル配線基板３Ａとの接続部の構造の一例を概念的に示す断面図である。液晶表示パネル１のガラス基板１ａの上には、配線１１、１４と接続端子１２、１３とが形成される。ドライバＩＣ２の半導体チップ２ａには、外部接続端子２１が形成される。図１２Ｂの構造では、各外部接続端子２１は、パッド２１ａとバンプ２１ｂとを備えている。フレキシブル配線基板３Ａの樹脂基板３ａには、配線５０（例えば、伝送線５１〜５３）が形成される。

【手続補正8】

【補正対象書類名】明細書

【補正対象項目名】００７４

【補正方法】変更

【補正の内容】

【0074】

ドライバＩＣ２の外部接続端子２１のバンプ２１ｂは、コンタクト１５を介して液晶表示パネル１の接続端子１３に接合される。コンタクト１５としては、例えば、異方性導電膜（ＡＣＦ(anisotropic conductive film)）が用いられ得る。同様に、フレキシブル配線基板３Ａの配線５０は、コンタクト１６を介して液晶表示パネル１の接続端子１２に接合される。コンタクト１６としては、例えば、異方性導電膜が用いられ得る。

【手続補正9】

【補正対象書類名】明細書

【補正対象項目名】００７８

【補正方法】変更

【補正の内容】

【0078】

なお、図１２Ａ〜図１２Ｃに図示された構成では、フレキシブル配線基板３Ａの伝送線５１が、液晶表示パネル１に形成された接続端子１２_１、配線１１_１、接続端子１３_１を介してドライバＩＣ２の外部接続端子２１_１に接続されているが、伝送線５１は、外部接続端子２１_１の代わりに外部接続端子２１_６に接続されてもよい。この場合、配線１１_１、接続端子１２_１が形成される位置が変更され、配線１１_１、接続端子１２_１が、接続端子１３_１の代わりに接続端子１３_６に接続される。この場合でも、伝送線５１は、配線１４_１を介して外部接続端子２１_１に電気的に接続されるので、表示モジュール１０は、同様に動作可能である。

【手続補正10】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】変更

【補正の内容】

【0081】

図１３Ｂは、図１３Ａ〜図１３Ｄに図示されている表示モジュール１０における、液晶表示パネル１とドライバＩＣ２との接続部、及び、液晶表示パネル１とフレキシブル配線基板３Ａとの接続部の構造の一例を概念的に示す断面図である。液晶表示パネル１のガラス基板１ａの上には、配線１１と接続端子１２、１３とが形成される。ドライバＩＣ２の半導体チップ２ａには、外部接続端子２１が形成される。図１３Ｂの構造では、各外部接続端子２１は、パッド２１ａとバンプ２１ｂとを備えている。フレキシブル配線基板３Ａの樹脂基板３ａには、配線５０（例えば、伝送線５１〜５３）と、接続端子７１と、配線７２とが形成される。

【手続補正11】

【補正対象書類名】明細書

【補正対象項目名】００９９

【補正方法】変更

【補正の内容】

【0099】

一方、図１５Ｂは、ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合のドライバＩＣ２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合には、フレキシブル配線基板３Ｂに設けられた伝送線５７_１〜５７_６が、それぞれ外部接続端子２１_１〜２１_６に接続される。

【手続補正12】

【補正対象書類名】明細書

【補正対象項目名】０１２５

【補正方法】変更

【補正の内容】

【0125】

一方、図１９Ｃは、ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合の終端抵抗回路２２の設定を示す図である。ドライバＩＣ２との通信がＭＩＰＩ Ｄ−ＰＨＹによって行われる場合には、フレキシブル配線基板３Ｂに設けられた伝送線５７_１〜５７_６が、それぞれ外部接続端子２１_１〜２１_６に接続される。このような接続により、伝送線５７_１、５７_２によって伝送される差動信号をレシーバ２３Ａ_１によってシングルエンド信号に変換し、伝送線５７_３、５７_４によって伝送される差動信号をレシーバ２３Ａ_２によってシングルエンド信号に変換し、伝送線５７_５、５７_６によって伝送される差動信号をレシーバ２３Ａ_３によってシングルエンド信号に変換することができる。

【手続補正13】

【補正対象書類名】明細書

【補正対象項目名】０１２７

【補正方法】変更

【補正の内容】

【0127】

一方、終端抵抗回路２２では、スイッチ６２_１、６２_３、６２_５、スイッチ６４_２、６４_４、６４_６がオンされると共に、スイッチ６８_１、６８_２がオフされる。このような設定によれば、伝送線５７_１、５７_２が抵抗素子６１_１、６３_２を介して接続され、伝送線５７_３、５７_４が抵抗素子６１_３、６３_４を介して接続され、伝送線５７_５、５７_６が抵抗素子６１_５、６３_６を介して接続される。このような接続は、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に沿ったものである。ここで、抵抗素子６１_１、６１_３、６１_５、６３_２、６３_４、６３_６の抵抗値がそれぞれ５０Ωであれば、１００Ωの終端抵抗が２つの外部接続端子２１の間に接続されることになり、ＭＩＰＩ Ｄ−ＰＨＹにおける推奨に適合するため、より好ましい。ここで、抵抗素子６１_１、６１_３、６１_５の抵抗値が５０Ωであれば、ＭＩＰＩ Ｃ−ＰＨＹにおける推奨にも同時に適合することに留意されたい。