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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2017-34066(P2017-34066A)
(43)【公開日】2017年2月9日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20170120BHJP
H01L 29/78 20060101ALI20170120BHJP
H01L 21/8238 20060101ALI20170120BHJP
H01L 27/092 20060101ALI20170120BHJP
【ＦＩ】
H01L29/78 301G
H01L27/08 321D
【審査請求】未請求
【請求項の数】21
【出願形態】ＯＬ
【全頁数】32
(21)【出願番号】特願2015-151973(P2015-151973)
(22)【出願日】2015年7月31日
(71)【出願人】
【識別番号】308017571
【氏名又は名称】シナプティクス・ジャパン合同会社
(74)【代理人】
【識別番号】100089071
【弁理士】
【氏名又は名称】玉村 静世
(72)【発明者】
【氏名】田矢 真敏
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AC01
5F048AC03
5F048BA01
5F048BB06
5F048BB07
5F048BB08
5F048BB12
5F048BB16
5F048BC07
5F048BE03
5F048BE05
5F048BE09
5F048BF06
5F048BF07
5F048BF17
5F048BF18
5F048DA25
5F140AA06
5F140AA40
5F140AB03
5F140AC01
5F140BA01
5F140BC06
5F140BD06
5F140BE07
5F140BE10
5F140BF04
5F140BF11
5F140BF18
5F140BF51
5F140BF54
5F140BG08
5F140BG12
5F140BG28
5F140BG32
5F140BG52
5F140BG53
5F140BH15
5F140BH17
5F140BH30
5F140BH47
5F140BJ08
5F140BK02
5F140BK13
5F140BK34
5F140CA03
5F140CB04
5F140CC01
5F140CC03
5F140CC08
5F140CC12
5F140CE07
(57)【要約】
【課題】不純物の注入工程やフォトマスクを増やすことなくキンク電流の発生を抑制する。【解決手段】半導体基板の主面に分離領域で画定された活性領域を有し、前記活性領域に電界効果トランジスタ（Ｑ１ａ〜Ｑ１ｃ，Ｑ２ａ〜Ｑ２ｅ，Ｑ３ａ〜Ｑ３ｄ）を有し、前記活性領域（２）と前記分離領域（３）との境界でゲート電極パターンが跨いでいる境界部（７）は、その活性領域に形成される前記電界効果トランジスタのゲート長方向の一辺の長さが当該ゲート長よりも長くされると共に、前記電界効果トランジスタのペアを成すソース・ドレイン領域の少なくとも一方に非接触とされる。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体基板の主面に分離領域で画定された活性領域を有し、前記活性領域に電界効果トランジスタを有する半導体装置であって、
前記活性領域と前記分離領域との境界でゲート電極パターンが跨いでいる境界部は、その活性領域に形成される前記電界効果トランジスタのソース・ドレイン領域とチャネル領域とを少なくともゲート幅方向に挟み、前記ソース・ドレイン領域とこれを前記ゲート幅方向に挟む前記境界部との間を離間させる離間部を有する、半導体装置。
前記活性領域と前記分離領域との境界でゲート電極パターンが跨いでいる境界部は、その活性領域に形成される前記電界効果トランジスタのソース・ドレイン領域とチャネル領域とを少なくともゲート幅方向に挟み、前記ソース・ドレイン領域とこれを前記ゲート幅方向に挟む前記境界部との間を離間させる離間部を有する、半導体装置。
【請求項2】
請求項１において、前記ゲート電極パターンに覆われている前記境界部は、その活性領域に形成される前記電界効果トランジスタのペアを成すソース・ドレイン領域の少なくとも一方に非接触とされる、半導体装置。
【請求項3】
請求項２において、前記ゲート電極パターンに覆われている前記境界部は、その活性領域に形成される前記電界効果トランジスタの夫々のソース・ドレイン領域とチャネル領域とを平面視で４方向から取り囲み、前記夫々のソース・ドレイン領域と接しない、半導体装置。
【請求項4】
請求項３において、前記境界部は複数個の電界効果トランジスタを取り囲み、取り囲まれた夫々のソース・ドレイン領域の一部は隣接する電界効果トランジスタ間で共通化される、半導体装置。
【請求項5】
請求項２において、前記境界部は、その活性領域に形成される前記電界効果トランジスタの一方のソース・ドレイン領域に接し、他方のソース・ドレイン領域とチャネル領域とを平面視で３方向から取り囲み、前記他方のソース・ドレイン領域は前記境界部に非接触である、半導体装置。
【請求項6】
請求項５において、前記電界効果トランジスタの２個を一単位とし、夫々の前記一方のソース・ドレイン領域を共通化し、夫々の前記他方のソース・ドレイン領域を個別化した、半導体装置。
【請求項7】
請求項５において、前記境界部を跨ぐゲート電極パターンは隣接する２個の電界効果トランジスタに共有され、前記２個の電界効果ランジスタは前記他方のソース・ドレイン領域を共有し、前記境界部は、共有されたソース・ドレイン領域及び夫々のチャネル領域をゲート幅方向に挟む、半導体装置。
【請求項8】
請求項１において、前記ゲート電極パターンが跨いでいる前記境界部は、その活性領域に形成される前記電界効果トランジスタのペアを成すソース・ドレイン領域の双方に接し、一方のソース・ドレイン領域は前記境界部との間に前記離間部が形成され、前記境界部と一方の前記ソース・ドレイン領域が接する位置から前記離間部を経て他方の前記ソース・ドレイン領域に前記境界部が接する位置までの当該境界部の長さは当該電界効果トランジスタのゲート長よりも長い、半導体装置。
【請求項9】
請求項８において、前記一方のソース・ドレイン領域のゲート幅方向の長さは前記他方のソース・ドレイン領域のゲート幅方向の長さよりも短くされ、
前記ゲート電極パターンに覆われている前記境界部は、その活性領域に形成される前記電界効果トランジスタの前記一方のソース・ドレイン領域とチャネル領域とをゲート幅方向に挟む、半導体装置。
前記ゲート電極パターンに覆われている前記境界部は、その活性領域に形成される前記電界効果トランジスタの前記一方のソース・ドレイン領域とチャネル領域とをゲート幅方向に挟む、半導体装置。
【請求項10】
請求項９において、前記電界効果トランジスタの２個を一単位とし、夫々の前記他方のソース・ドレイン領域を共通化し、夫々の前記一方のソース・ドレイン領域を個別化した、半導体装置。
【請求項11】
請求項８において、前記前記電界効果トランジスタの夫々のソース・ドレイン領域は前記境界部との間に前記離間部を有し、前記境界部は前記双方のソース・ドレイン領域とチャネル領域とをゲート幅方向に挟む、半導体装置。
【請求項12】
半導体基板の主面に分離領域で画定された活性領域を有し、前記活性領域に電界効果トランジスタを有する半導体装置であって、
前記活性領域と前記分離領域との境界でゲート電極パターンが跨いでいる境界部は、その活性領域に形成される前記電界効果トランジスタのゲート長方向の一辺の長さが当該ゲート長よりも長くされると共に、前記電界効果トランジスタのペアを成すソース・ドレイン領域の少なくとも一方に非接触とされる、半導体装置。
前記活性領域と前記分離領域との境界でゲート電極パターンが跨いでいる境界部は、その活性領域に形成される前記電界効果トランジスタのゲート長方向の一辺の長さが当該ゲート長よりも長くされると共に、前記電界効果トランジスタのペアを成すソース・ドレイン領域の少なくとも一方に非接触とされる、半導体装置。
【請求項13】
請求項１２において、前記境界部はその活性領域に形成される前記電界効果トランジスタの双方のソース・ドレイン領域から離間する、半導体装置。
【請求項14】
請求項１３において、前記境界部に係る活性領域にはソース・ドレイン領域の一部とゲート電極パターンを共通化して前記電界効果トランジスタが隣接して形成される、半導体装置。
【請求項15】
請求項１２において、前記境界部はその活性領域に形成される前記電界効果トランジスタの一方のソース・ドレイン領域に接し、他方のソース・ドレイン領域から離間する、半導体装置。
【請求項16】
請求項１５において、前記境界部を跨ぐゲート電極パターンは隣接する２個の電界効果トランジスタに共有され、前記２個の電界効果ランジスタは前記他方のソース・ドレイン領域を共有する、半導体装置。
【請求項17】
請求項１５において、前記電界効果トランジスタの２個を一単位とし、夫々の前記一方のソース・ドレイン領域を共通化する、半導体装置。
【請求項18】
半導体基板の主面に分離領域で画定された活性領域を有し、前記活性領域に電界効果トランジスタを有する半導体装置であって、
前記活性領域と前記分離領域との境界でゲート電極パターンが跨いでいる境界部は、その活性領域に形成される前記電界効果トランジスタのペアを成すソース・ドレイン領域の双方に接し、一方の前記ソース・ドレイン領域に接する前記境界部から他方の前記ソース・ドレイン領域に接する前記境界部までの、前記ソース・ドレイン領域と非接触とされる前記境界部の非接触長さは当該電界効果トランジスタのゲート長よりも長くされる、半導体装置。
前記活性領域と前記分離領域との境界でゲート電極パターンが跨いでいる境界部は、その活性領域に形成される前記電界効果トランジスタのペアを成すソース・ドレイン領域の双方に接し、一方の前記ソース・ドレイン領域に接する前記境界部から他方の前記ソース・ドレイン領域に接する前記境界部までの、前記ソース・ドレイン領域と非接触とされる前記境界部の非接触長さは当該電界効果トランジスタのゲート長よりも長くされる、半導体装置。
【請求項19】
請求項１８において、前記一方のソース・ドレイン領域のゲート幅方向の長さは前記他方のソース・ドレイン領域のゲート幅方向の長さよりも短くされ、
前記一方のソース・ドレイン領域は前記境界部から離間する分離部を経て前記境界部に接触する、半導体装置。
前記一方のソース・ドレイン領域は前記境界部から離間する分離部を経て前記境界部に接触する、半導体装置。
【請求項20】
請求項１９において、前記電界効果トランジスタの２個を一単位とし、夫々の前記他方のソース・ドレイン領域を共通化し、夫々の前記一方のソース・ドレイン領域を個別化した、半導体装置。
【請求項21】
請求項１８において、前記電界効果トランジスタの夫々のソース・ドレイン領域は前記境界部から離間する分離領域を経て前記境界部に接触する、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電界効果トランジスタを備えた半導体装置に関し、特に、キンク電流を抑制する技術に関する。
【背景技術】
【0002】
電界効果トランジスタにはゲート電圧が閾値電圧以下でも不所望にドレイン電流が流れる現象がある。例えば、電界効果トランジスタの活性領域と分離領域との境界部分における歪や結晶欠陥により、閾値電圧以下のゲート電圧でもその境界部分を伝わってドレイン電流が流れ始め、電流バランスが求められる差動対や負荷などを構成する電界効果トランジスタ間で電流に不所望なばらつきを生ずることになる。例えば特開２００１−１４４１８９号公報では、トレンチ素子分離領域により区画された素子領域に電界効果トランジスタを構成するとき、そのチャネル領域の中央部に比べて、トレンチ素子分離領域との境界近傍の両端部分の閾値電圧を高くするように不純物濃度を調整することが記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００１−１４４１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明者は上述のようなオフ電流についてこれを抑制することについて検討した。これによれば、例えば動作電圧１Ｖ〜２Ｖ程度の低耐圧の電界効果トランジスタと動作電圧５Ｖ〜８Ｖの中耐圧電界効果トランジスタを同一チップに混載させるプロセスにおいて、中耐圧電界効果トランジスタのＩ−Ｖ波形にキンク（kink）現象を生じ易い問題のあることが見出された。キンク現象を生じたＩ−Ｖ波形では正常なＩ−Ｖ波形と比べるとゲート電圧が閾値電圧より低い段階から流れ始めるソース・ドレイン間電流成分があり、ゲート電圧が高くなると正常波形に一致する。このように段差を生じた波形を一般にキンク波形と呼ぶ。このキンク現象の発生程度にばらつきがあるため、主に二つの問題が発生する。一つ目はオフリーク電流（Ioff）が増加する問題で、二つ目はアナログ回路で低い電流値のペアをとる場合に、キンク現象により隣接する電界効果トランジスタ間でドレイン電流がばらつくことによりペア精度が悪化する問題である。
【0005】
このようなキンク現象を発生する原因として二つのケースが考えられる。先ず、一般的には中耐圧の電界効果トランジスタのゲート酸化膜厚が部分的に薄くなるシンニングが原因となることが多い。一般的な電界効果トランジスタのレイアウトにおいて、平面視でゲート電極は活性領域に直行し、ゲート電極のゲート幅方向両端部は分離領域へ突出する。ゲート電極を挟んで隔てられた活性領域の一方がドレイン電極、他方がソース電極となる。ゲート電極と活性領域が重なる領域がチャネル領域となり、ドレイン電極とソース電極の間隔がゲート長、このゲート長と直交する方向の領域の幅がゲート幅となる。ここで、活性領域と分離領域の境界をゲート電極が跨ぐ箇所はチャネル領域と分離領域の境界領域になり、この部分でゲート酸化膜の膜厚が部分的に薄くなるシンニングの問題が発生し易い。このようにゲート酸化膜厚が薄くなった境界領域では電界効果トランジスタの閾値電圧が低くなり、サイドチャネルが形成される。本来の閾値電圧より低いゲート電圧でサイドチャネルにドレイン・ソース間電流が流れ始め、これがキンク波形として現れる。
【0006】
二つ目としてゲート酸化膜厚にシンニングが無い場合にもキンク波形を生ずる。チャネル端部でもゲート酸化膜厚がシンニングしない構造がある。一般的には分離領域を形成した後にゲート酸化膜を形成するため端部にシンニングを生じやすいが、先にゲート酸化膜を均一に形成した後にＳＴＩ（Shallow. Trench Isolation）などの分離領域を形成するためシンニングが無い。しかし、ＳＴＩ形成時の処理によってチャネルの端部の領域で不純物濃度が薄く（低く）なり、結果的にシンニングと同じ領域に閾値電圧が低いサイドチャネルを発生させ、上記同様のサイドチャネルと同じ経路でキンク電流が発生する。
【0007】
このように根本原因は違っていても中耐圧などの電界効果トランジスタのチャネル領域のチャネル幅方向端に生じた閾値電圧の低いサイドチャネルを介した電流成分がキンク波形を生じさせる。
【0008】
特許文献１の技術ではキンク電流の発生を抑制するにはサイドチャネルの位置に対応させて不純物を高濃度に注入するためのフォトマスクを追加し、製造工程を増やさなければならない。
【0009】
本発明の目的は、不純物の注入工程やフォトマスクを増やすことなくキンク電流の発生を抑制することができる半導体装置を提供することになる。
【0010】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0011】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。尚、本項において括弧内に記載した図面内参照符号などは理解を容易化するための一例である。
【0012】
〔１〕＜境界部はソース・ドレイン領域とチャネル領域とをゲート幅方向から挟み、挟まれたソース・ドレイン領域は境界部からゲート幅方向に離間＞半導体装置は、半導体基板の主面に分離領域（３）で画定された活性領域（２）を有し、前記活性領域に電界効果トランジスタ（Ｑ１ａ〜Ｑ１ｃ，Ｑ２ａ〜Ｑ２ｅ，Ｑ３ａ〜Ｑ３ｄ）を有する。前記活性領域と前記分離領域との境界でゲート電極パターンが跨いでいる境界部（７）は、その活性領域に形成される前記電界効果トランジスタのソース・ドレイン領域（４，５）とチャネル領域（６）とを少なくともゲート幅(Ｗ)方向に挟み、前記ソース・ドレイン領域とこれを前記ゲート幅方向に挟む前記境界部との間を離間させる離間部（１４）を有する。
【0013】
これによれば、境界部はソース・ドレイン領域から離間部で離間されるから、境界部でゲート酸化膜厚が薄くなっても、また、不純物濃度が低くなっても、離間部が介在する部分では境界部とソース・ドレイン領域は接していない。従って、境界部が電界効果トランジスタのソース・ドレイン領域の双方に接していない場合には境界部は一方のソース・ドレイン領域から他方のソース・ドレイン領域に電流を流すサイドチャネルを構成しない。仮に境界部が電界効果トランジスタのソース・ドレイン領域の双方に接している場合には不所望な上記電流を流すサイドチャネルを構成することになるが、その電流経路は離間部を介在する分だけ当該電界効果トランジスタのチャネル長よりも長くなり、不所望な上記電流経路が長くなる分、当該不所望な電流の程度を緩和することができる。このように、不純物の注入工程やフォトマスクを増やすことなく、ゲート電極パターンのレイアウトによってキンク電流の発生を抑制することができる。更に、境界部がソース・ドレイン領域とチャネル領域をゲート幅方向に挟むという構造は、ソース・ドレイン領域へ不純物を注入するときのマスクにゲート電極パターンを用いることが可能であることを暗黙的に意味している。
【0014】
〔２〕＜境界部は電界効果トランジスタのペアを成すソース・ドレイン領域の少なくとも一方に非接触＞項１において、前記ゲート電極パターンに覆われている前記境界部は、その活性領域に形成される前記電界効果トランジスタのペアを成すソース・ドレイン領域の少なくとも一方に非接触とされる（Ｑ１ａ〜Ｑ１ｃ，Ｑ２ａ〜Ｑ２ｅ）。
【0015】
これによれば、境界部が電界効果トランジスタのソース・ドレイン領域の少なくとも一方に接していないから、境界部は一方のソース・ドレイン領域から他方のソース・ドレイン領域に電流を流すサイドチャネルを構成しない。
【0016】
〔３〕＜平面視で境界部は双方のソース・ドレイン領域を取り囲む（双方に接しない）＞項２において、前記ゲート電極パターンに覆われている前記境界部は、その活性領域に形成される前記電界効果トランジスタの夫々のソース・ドレイン領域とチャネル領域とを平面視で４方向から取り囲み、前記夫々のソース・ドレイン領域と接しない（Ｑ１ａ〜Ｑ１ｃ）。
【0017】
これによれば、境界部が電界効果トランジスタのソース・ドレイン領域の双方に接していないから、境界部は一方のソース・ドレイン領域から他方のソース・ドレイン領域に電流を流すサイドチャネルを構成しない。キンク電流の抑制効果の信頼性が向上する。但し、活性領域及びゲート電極パターンの面積は大きくなる。
【0018】
〔４〕＜境界部で取り囲まれるソース・ドレイン領域は隣接ＭＯＳの一部で共通化＞項３において、前記境界部は複数個の電界効果トランジスタを取り囲み、取り囲まれた夫々のソース・ドレイン領域の一部は隣接する電界効果トランジスタ（Ｑ１ｂ，Ｑ１ｃ）間で共通化される。
【0019】
これによれば、ゲートを共通化し一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのゲートを共通接続し、ソースを共通接続するカレントミラー負荷などに適用可能である。
【0020】
〔５〕＜平面視で境界部はソース・ドレイン領域の何れか一方及びチャネル領域をゲート幅方向から挟む（一方に接しない）＞項２において、前記境界部は、その活性領域に形成される前記電界効果トランジスタの一方のソース・ドレイン領域に接し、他方のソース・ドレイン領域とチャネル領域とを平面視で３方向から取り囲み、前記他方のソース・ドレイン領域は前記境界部に非接触である（Ｑ２ａ，Ｑ２ｄ，Ｑ２ｅ）。
【0021】
これによれば、境界部に接する一方のソース・ドレイン領域側において活性領域及びゲート電極パターンのチップ占有面積を項３及び項４の構造（Ｑ１ａ〜Ｑ１ｃ）に比べて縮小することができる。
【0022】
〔６〕＜境界部で挟まれたソース・ドレイン領域は隣接ＭＯＳ間で個別化＞項５において、前記電界効果トランジスタの２個を一単位とし、夫々の前記一方のソース・ドレイン領域を共通化し、夫々の前記他方のソース・ドレイン領域を個別化して構成される（Ｑ２ｄ，Ｑ２ｅ）。
【0023】
これによれば、一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのソースを共通接続し、ドレイン及びゲートを個別化する差動入力回路等に適用可能である。
【0024】
〔７〕＜境界部で挟まれたソース・ドレイン領域は隣接ＭＯＳ間で共通化＞項５において、前記境界部を跨ぐゲート電極パターンは隣接する２個の電界効果トランジスタに共有され、前記２個の電界効果ランジスタは前記他方のソース・ドレイン領域を共有し、前記境界部は、共有されたソース・ドレイン領域及び夫々のチャネル領域をゲート幅方向に挟む（Ｑ２ｂ，Ｑ２ｃ）。
【0025】
これによれば、ゲートを共通化し一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのゲートを共通接続し、ソースを共通接続するカレントミラー負荷などに適用可能である。特に、境界部に接する一方のソース・ドレイン領域側において活性領域及びゲート電極パターンのチップ占有面積を項４の構造（Ｑ１ｂ，Ｑ１ｃ）に比べて縮小することができる。
【0026】
〔８〕＜一方のソース・ドレイン領域に接する境界部から他方のソース・ドレイン領域に接する境界部までの非接触長さは当該電界効果トランジスタのゲート長よりも長い＞項１において、前記ゲート電極パターンが跨いでいる前記境界部は、その活性領域に形成される前記電界効果トランジスタのペアを成すソース・ドレイン領域の双方に接し、一方のソース・ドレイン領域（５）は前記境界部（７）との間に前記離間部（１４）が形成され、前記境界部と一方の前記ソース・ドレイン領域（５）が接する位置から前記離間部（１４）を経て他方の前記ソース・ドレイン領域（４）に前記境界部が接する位置までの当該境界部の長さは当該電界効果トランジスタのゲート長（Ｌ）よりも長い（Ｑ３ａ〜Ｑ３ｄ）。
【0027】
これによれば、境界部が電界効果トランジスタのソース・ドレイン領域の双方に接している場合に境界部は、一方のソース・ドレイン領域から他方のソース・ドレイン領域に電流を流すサイドチャネルを構成することになるが、その電流経路は離間部１４を介在する分だけ当該電界効果トランジスタのチャネル長よりも長くなり、不所望な上記電流経路が長くなる分、当該不所望な電流の程度を緩和することができる。
【0028】
〔９〕＜平面視で境界部はソース・ドレイン領域の何れか一方とチャネル領域をゲート幅方向から挟む＞項８において、前記一方のソース・ドレイン領域（５）のゲート幅方向の長さは前記他方のソース・ドレイン領域のゲート幅方向の長さよりも短くされ、前記ゲート電極パターンに覆われている前記境界部は、その活性領域に形成される前記電界効果トランジスタの前記一方のソース・ドレイン領域（５）とチャネル領域（６）とをゲート幅方向に挟む（Ｑ３ａ）。
【0029】
これによれば、ゲート長方向にソース・ドレイン領域を超えて活性領域を形成しなくてもよく、ゲート電極パターンも広げることを要しないので、それらのチップ面積を項５の構造（Ｑ２ａ）に比べて縮小することができる。
【0030】
〔１０〕＜境界部で挟まれたソース・ドレイン領域は隣接する電界効果トランジスタ間で個別化＞項９において、前記電界効果トランジスタの２個を一単位とし、夫々の前記他方のソース・ドレイン領域を共通化し、夫々の前記一方のソース・ドレイン領域を個別化する（Ｑ３ｂ，Ｑ３ｃ）。
【0031】
これによれば、一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのソースを共通接続し、ドレイン及びゲートを個別化する差動入力回路等に適用可能である。
【0032】
〔１１〕＜平面視で境界部はソース・ドレイン領域の双方及びチャネル領域をゲート幅方向から挟む＞項８において、前記電界効果トランジスタの夫々のソース・ドレイン領域は前記境界部との間に前記離間部を有し、前記境界部は前記双方のソース・ドレイン領域とチャネル領域とをゲート幅方向に挟む（Ｑ３ｄ）。
【0033】
これによれば、境界部のソース・ドレイン領域との非接触長さが項９の構造（Ｑ３ａ）よりも長くなるので、その分だけ境界部のサイドチャネルを不所望に流れる電流の程度を更に緩和することができる。
【0034】
〔１２〕＜境界部は電界効果トランジスタのソース・ドレイン領域の少なくとも一方に非接触＞半導体装置は、半導体基板の主面に分離領域で画定された活性領域を有し、前記活性領域に電界効果トランジスタ（Ｑ１ａ〜Ｑ１ｃ，Ｑ２ａ〜Ｑ２ｅ）を有し、前記活性領域（２）と前記分離領域（３）との境界でゲート電極パターンが跨いでいる境界部（７）は、その活性領域に形成される前記電界効果トランジスタのゲート長方向の一辺の長さが当該ゲート長よりも長くされると共に、前記電界効果トランジスタのペアを成すソース・ドレイン領域の少なくとも一方に非接触とされる。
【0035】
これによれば、境界部はペアを成すソース・ドレイン領域の少なくとも一方に非接触であるから、境界部でゲート酸化膜厚が薄くなっても、また、不純物濃度が低くなっても、境界部は一方のソース・ドレイン領域から他方のソース・ドレイン領域に電流を流すサイドチャネルを実質的に構成せず、これによってキンク電流の発生を抑制することができる。境界部がソース・ドレイン領域の少なくとも一方に非接触であることについては、電界効果トランジスタのゲート長方向における境界部の一辺の長さが当該ゲート長よりも長くされる構造によって実現できるから、不純物の注入工程やフォトマスクを増やすことなく、ゲート電極パターンのレイアウトによってキンク電流の発生を抑制することを可能とする。
【0036】
〔１３〕＜平面視で境界部は双方のソース・ドレイン領域に非接触＞項１２において、前記境界部はその活性領域に形成される前記電界効果トランジスタの双方のソース・ドレイン領域から離間する（Ｑ１ａ〜Ｑ１ｃ）。
【0037】
これによれば、キンク電流の抑制効果の信頼性が向上する。
【0038】
〔１４〕＜境界部で取り囲まれるソース・ドレイン領域の一部は隣接する電界効果トランジスタ間で共通化＞項１３において、前記境界部に係る活性領域にはソース・ドレイン領域の一部とゲート電極パターンを共通化して前記電界効果トランジスタが隣接して形成される（Ｑ１ｂ，Ｑ１ｃ）。
【0039】
これによれば、ゲートを共通化し一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのゲートを共通接続し、ソースを共通接続するカレントミラー負荷などに適用可能である。
【0040】
〔１５〕＜平面視で境界部は一方のソース・ドレイン領域に非接触＞項１２において、前記境界部はその活性領域に形成される前記電界効果トランジスタの一方のソース・ドレイン領域に接し、他方のソース・ドレイン領域から離間する（Ｑ２ａ，Ｑ２ｄ，Ｑ２ｅ）。
【0041】
これによれば、境界部に接する一方のソース・ドレイン領域側において活性領域及びゲート電極パターンのチップ占有面積を項１３及び項１４の構造（Ｑ１ａ〜Ｑ１ｃ）に比べて縮小することができる。
【0042】
〔１６〕＜境界部で挟まれたソース・ドレイン領域は隣接する電界効果トランジスタ間で共通化＞項１５において、前記境界部を跨ぐゲート電極パターンは隣接する２個の電界効果トランジスタに共有され、前記２個の電界効果ランジスタは前記他方のソース・ドレイン領域を共有する（Ｑ２ｂ，Ｑ２ｃ）。
【0043】
これによれば、ゲートを共通化し一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのゲートを共通接続し、ソースを共通接続するカレントミラー負荷などに適用可能である。特に、境界部に接する一方のソース・ドレイン領域側において活性領域及びゲート電極パターンのチップ面積を項１４の構造（Ｑ１ｂ，Ｑ１ｃ）に比べて縮小することができる。
【0044】
〔１７〕＜境界部で挟まれたソース・ドレイン領域は隣接する電界効果トランジスタ間で個別化＞項１５において、前記電界効果トランジスタの２個を一単位とし、夫々の前記一方のソース・ドレイン領域を共通化する（Ｑ２ｄ，Ｑ２ｅ）。
【0045】
これによれば、一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのソースを共通接続し、ドレイン及びゲートを個別化する差動入力回路等に適用可能である。
【0046】
〔１８〕＜一方のソース・ドレイン領域に接する境界部から他方のソース・ドレイン領域に接する境界部までの非接触長さは当該電界効果トランジスタのゲート長よりも長い＞半導体装置は、半導体基板の主面に分離領域（３）で画定された活性領域（２）を有し、前記活性領域に電界効果トランジスタを有する。前記活性領域（２）と分離領域（３）との境界でゲート電極パターンが跨いでいる境界部は、その活性領域に形成される前記電界効果トランジスタのペアを成すソース・ドレイン領域（４，５）の双方に接し、一方の前記ソース・ドレイン領域（５）に接する前記境界部から他方の前記ソース・ドレイン領域（４）に接する前記境界部までの、前記ソース・ドレイン領域と非接触とされる前記境界部の非接触長さは当該電界効果トランジスタのゲート長（Ｌ）よりも長くされる。
【0047】
これによれば、境界部が電界効果トランジスタのソース・ドレイン領域の双方に接している場合に境界部は、一方のソース・ドレイン領域から他方のソース・ドレイン領域に電流を流すサイドチャネルを構成することになるが、その電流経路は当該電界効果トランジスタのチャネル長よりも長く、不所望な上記電流経路が長くなる分、当該不所望な電流の程度を緩和することができる。
【0048】
〔１９〕＜平面視で一方のソース・ドレイン領域のゲート幅方向の長さが短くされる＞項１８において、前記一方のソース・ドレイン領域のゲート幅方向の長さは前記他方のソース・ドレイン領域のゲート幅方向の長さよりも短くされる。前記一方のソース・ドレイン領域は前記境界部から離間する分離部を経て前記境界部に接触する（Ｑ３ａ）。
【0049】
これによれば、ゲート長方向にソース・ドレイン領域を超えて活性領域を形成しなくてもよく、ゲート電極パターンも広げることを要しないので、それらのチップ面積を項１５の構造（Ｑ２ａ）に比べて縮小することができる。
【0050】
〔２０〕＜ゲート幅方向の長さが短くされたソース・ドレイン領域を隣接する電界効果トランジスタ間で個別化＞項１９において、前記電界効果トランジスタの２個を一単位とし、夫々の前記他方のソース・ドレイン領域を共通化し、夫々の前記一方のソース・ドレイン領域を個別化する（Ｑ３ｂ，Ｑ３ｃ）。
【0051】
これによれば、一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのソースを共通接続しゲートを個別化する差動入力回路等に適用可能である。
【0052】
〔２１〕＜平面視で境界部はソース・ドレイン領域の双方及びチャネル領域をゲート幅方向から挟む＞項１８において、前記電界効果トランジスタの夫々のソース・ドレイン領域は前記境界部から離間する分離部を経て前記境界部に接触する（Ｑ３ｄ）。
【0053】
これによれば、境界部のソース・ドレイン領域との非接触長さが項１９の構造（Ｑ３ａ）よりも長くなるので、その分だけ境界部のサイドチャネルを不所望に流れる電流の程度を更に緩和することができる。
【発明の効果】
【0054】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【0055】
すなわち、不純物の注入工程やフォトマスクを増やすことなく、ゲート電極おパターンの配置によってキンク電流の発生を抑制することができる。
【図面の簡単な説明】
【0056】
【発明を実施するための形態】
【0057】
＜境界部が双方のソース・ドレイン領域に非接触＞図１には本発明に係る半導体装置が備える電界効果トランジスタの平面的なレイアウト構成の第１の例が示される。図２には図１のＸ−Ｘ’断面が示され、図３には図１のＹ−Ｙ’断面が示される。
【0058】
半導体装置は、図示を省略する半導体基板の主面に分離部で電気的に分離される複数個のウェルを有し、中圧及び低圧などの複数種類の耐圧と導電型に応じた複数種類の電界効果トランジスタ（以下単にＭＯＳトランジスタとも記す）が夫々に対応するウェルに形成される。例えば図示を省略するｐ型の半導体基板にはＭＯＳトランジスタなどの素子を形成するための活性領域を規定する分離部が形成され、また、半導体基板には活性領域として利用するためのｎ型のウェルやｐ型のウェルが形成されるｎチャネル型の電界効果トランジスタ（ｎチャネルＭＯＳトランジスタ）はｐ型のウェルに形成され、ｐチャネル型の電界効果トランジスタ（ｐチャネルＭＯＳトランジスタ）はｎ型のウェルに形成される。
【0059】
図１乃至図３には、一つのＭＯＳトランジスタとしてｎチャネル型のＭＯＳトランジスタＱ１ａが例示される。ここでは分離部３で電気的に分離されたｐ型のウェル２０によって活性領域２が画定されている。ｐ型のウェル２０には、例えばホウ素（Ｂ）等のｐ型を示す不純物が含有されている。分離部３は例えば溝に絶縁層が埋め込まれて形成される。この活性領域２にＭＯＳトランジスタＱ１ａが形成されている。ＭＯＳトランジスタＱ１ａは、ゲート電極パターン１と、ゲート絶縁膜１５と、ｎ型のソース・ドレイン領域４，５と、ｐ型のウェル２０とを有している。ゲート絶縁膜１５は、例えば酸化シリコンから成り、所要の耐圧を実現するために必要な膜厚を有する。ゲート絶縁膜１５の生成は熱酸化の他にＣＶＤ方などによって堆積した絶縁膜を積層させてもよい。
【0060】
ＭＯＳトランジスタＱ１ａの一対のｎ型のソース・ドレイン領域４，５は、ｐ型のウェル２０内において相互に離隔して形成され、その間の領域がチャネル領域６とされる。ｎ型のソース・ドレイン領域４，５は、図２に示されるようにｎ−型の半導体領域４Ａ，５Ａと、その半導体領域４Ａ，５Ａに電気的に接続されたｎ＋型の半導体領域４Ｂ，５Ｂを有している。このｎ−型の半導体領域４Ａ，５Ａ及びｎ＋型の半導体領域４Ｂ，５Ｂには、例えばリン（Ｐ）等のような同一導電型の不純物が含有されているが、ｎ＋型の半導体領域４Ｂ，５Ｂの不純物濃度の方が、ｎ−型の半導体領域４Ａ，５Ａの不純物濃度よりも高くなるように設定されている。ソース・ドレイン領域４，５は図示を省略するコンタクトホール内の導体部を介して配線層に電気的に接続されている。導体部が接するｎ＋型の半導体領域４Ｂ，５Ｂの表層にはシリサイド層１６を形成しても良い。１０はサイドウォールスペーサである。ゲート電極パターン１の表面にもシリサイド層１６を形成して良い。
【0061】
ＭＯＳトランジスタＱ１ａの平面的なレイアウトに着目すると、図１のように活性領域２と分離領域３との境界でゲート電極パターン１が跨いでいる境界部（破線で囲まれた部分）７は、その活性領域２に形成されるＭＯＳトランジスタＱ１ａのソース・ドレイン領域４，５とチャネル領域６とを少なくともゲート幅Ｗ方向に挟み、ソース・ドレイン領域４，５とこれをゲート幅Ｗ方向に挟む境界部７との間を離間させる離間部１４を有する。更に詳しくは、ゲート電極パターン１に覆われている境界部７は、その活性領域２に形成される電界効果トランジスタの夫々のソース・ドレイン領域４，５とチャネル領域６とを平面視で４方向から取り囲み、夫々のソース・ドレイン領域４，５と接していない。ソース・ドレイン領域４，５と境界部７との距離はＤｓ１とされる。ゲート電極パターン１が境界部７の外側へ突出する突出距離はＤｓ２である。また、ゲート電極パターン１が活性領域２と分離部３の境界の外側に拡がるというゲートパターン電極１の平面形状から明らかなように、ソース・ドレイン領域４，５へ不純物を注入するときのマスクにゲート電極パターン１を用いることが可能になっている。尚、１３は上層の配線層に接続するためのコンタクトホール又はスルーホール内の導体部を意味する。
【0062】
ここで、図４に例示されるように活性領域２と分離領域３の境界をゲート電極１が跨ぐ境界部７の近傍ではゲート酸化膜１５の膜厚が部分的に薄くなるシンニングの問題が発生し易く、このようにゲート酸化膜厚が薄くなった境界部７近傍の部分１５ｎでは電界効果トランジスタの閾値電圧が低くなる。また、図５に示すように先にゲート酸化膜を均一に形成した後にＳＴＩ（Shallow. Trench Isolation）などの分離部を形成することによってシンニングを生じないようにした場合には、ＳＴＩ形成時の処理によって境界部７近傍のチャネル領域６ｎで不純物濃度が薄く（低く）なって、同じようにその部分で閾値電圧が低くなる。これらの点は従来と同じであるが、境界部７はソース・ドレイン領域４，５とは非接触であるから、ソース・ドレイン電極４とソース・ドレイン電極５を導通させるサイドチャネルを構成することはなく、本来の閾値電圧より低いゲート電圧で境界部７を介してドレイン・ソース間電流が流れ始めるという、キンク現象を生ずることはない。このように、境界部７は幅Ｄｓ１によってソース・ドレイン電極４，５から隔てられており、この幅Ｄｓ１のところでは本来の閾値電圧より低いゲート電圧で反転が始まらないためソース・ドレイン間を繋ぐサイドチャネルが形成されず、ソース・ドレイン間電流は流れない。チャネル領域６で反転が始まれば幅Ｄｓ１のところでも反転が始まり、境界部７を介した電流成分がソース・ドレイン間を流れるが、チャネル領域６による電流も同時に流れ始めるため、ＭＯＳトランジスタＱ１ａ全体としてキンク波形にはならない。このようにキンク波形の原因となり得る境界部７からソース・ドレイン領域４，５を幅Ｄｓ１で隔てることでサイドチャネルの電流立ち上がりを遅らせることができ、キンク波形を生じないＩ−Ｖ特性を得ることができる。これによりＭＯＳトランジスタＱ１ａのオフリークを低減することができる。また、キンク成分（キンク現象によって不所望に流れる電流）はランダムなばらつきを持つという性質があるため、上述のようにキンク成分がなくなればＭＯＳトランジスタのペア精度を向上させることができ、ＭＯＳトランジスタのサイズを小さくすることができる。上述のキンク現象を緩和するデバイス構造はゲート長及びゲート幅に影響を与えないから、そのデバイス特性はそれと同じゲート長及びゲート幅を持つ既存のシミュレーションモデルの特性から大きく変わらず、設計も容易である。
【0063】
図６及び図７には図１のＭＯＳトランジスタＱ１ａの複数サンプルのＶｇｓ−Ｉｄｓ特性が例示される。ここではＭＯＳトランジスタのゲート長を０．７μｍ、ゲート幅を１０μｍとする。図８は図９のデバイス構造を持つＭＯＳトランジスタの複数サンプルのＶｇｓ−Ｉｄｓ特性が例示される。図９のＭＯＳトランジスタは境界部７の両端がソース・ドレイン領域４，５に接していて、ゲート長Ｌ方向の長さがゲート長Ｌに等しくされ、境界部７に沿ってキンク電流を生じ、キンク電流の程度もサンプル間でばらついている。正常なＶｇｓ−Ｉｄｓ波形に対してキンク電流を生じたときの波形は図１０に例示されるように閾値電圧（Ｖｔｈ）以下で相対的に大きくなる。図９のデバイス構造を持つＭＯＳトランジスタは図８に例示されるようにキンク電流を生じ、キンク電流の程度もサンプル間でばらついていることがわかる。図６は距離Ｄｓ１を０．２μｍとした場合であり、キンク現象の改善効果はみられるが、キンク電流は僅かに残っている。図７は距離Ｄｓ１を０．４μｍに広げたサンプルを対象にしたものであり、キンク現象が完全に消失していることがわかる。これらの結果から、距離Ｄｓ１は一例として０．４μｍ程度あれば十分なことがわかる。一方、図１に示す突出距離Ｄｓ２はゲート電極パターン１が分離領域３を踏み外したり、ソース・ドレインへの斜め注入がゲート電極側壁を突き抜けて隣の活性領域に影響を及ばしたりしないように製造ばらつきを考慮して定めればよく、一例として０．２μｍ程度であればよい。Ｄｓ１，Ｄｓ２の寸法及びゲート長とゲート幅の寸法として挙げた上記の値はゲート耐圧が５Ｖ〜８Ｖ程度の中耐圧のＭＯＳトランジスタを一例とするものであり、Ｄｓ１，Ｄｓ２の寸法はそれに限定されず、ＭＯＳトランジスタの耐圧や素子サイズなどに応じて適宜決定されればよい。
【0064】
図１１には本発明に係る半導体装置が備える電界効果トランジスタの平面的なレイアウト構成の第２の例が示される。図１１では境界部７が取り囲むＭＯＳトランジスタの数を２個にした点が図１と相違される。即ち活性領域２に２個のＭＯＳトランジスタＱ１ｂ，Ｑ１ｃを形成し、境界部７がそれら２個のＭＯＳトランジスタＱ１ｂ，Ｑ１ｃを取り囲み、取り囲まれた夫々のソース・ドレイン領域５の一部は隣接するＭＯＳトランジスタＱ１ｂ，Ｑ１ｃ間で共通化される。その他の構成は図１で説明したＭＯＳトランジスタと同じであるから同一機能を有する構成要素には同一の参照符号を付してその詳細な説明を省略する。境界部７が取り囲むＭＯＳトランジスタの数は２個に限定されず、適宜の個数を採用してよい。
【0065】
図１１の構造によれば、ゲートを共通化し一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。２個のＭＯＳトランジスタのゲートを共通接続し、ソースを共通接続するカレントミラー負荷などに適用可能である。このときのゲートはゲート電極パターン１、ドレインはソース・ドレイン電極４である。その他、図１と同様の作用効果を奏することは言うまでもない。
【0066】
＜境界部が一方のソース・ドレイン領域に非接触＞図１２には本発明に係る半導体装置が備える電界効果トランジスタの平面的なレイアウト構成の第３の例が示される。図１３には図１２のＸ−Ｘ’断面が示され、図１４には図１２のＹ−Ｙ’断面が示される。
【0067】
図１２ではＭＯＳトランジスタのソース・ドレイン領域の一方を境界部に接触させ、他方を離間させた点が図１と相違される。即ち、境界部７は、その活性領域２に形成されるＭＯＳトランジスタＱ２ａの一方のソース・ドレイン領域４に接し、他方のソース・ドレイン領域５とチャネル領域６とを平面視で３方向から取り囲み、他方のソース・ドレイン領域５は境界部７に非接触とした。従って、境界部７に接触する一方のソース・ドレイン領域４の周囲はゲート電極パターン２で覆うことを要しない。その他の構成は図１で説明したＭＯＳトランジスタと同じであるから同一機能を有する構成要素には同一の参照符号を付してその詳細な説明を省略する。
【0068】
これによれば、境界部７が電界効果トランジスタの他方のソース・ドレイン領域５に接していないから、境界部７は一方のソース・ドレイン領域から他方のソース・ドレイン領域に電流を流すサイドチャネルを構成しない。キンク電流の発生を阻止若しくは緩和することができるなど、図１の素子構造と同様の作用効果を奏する。更に、境界部７に接する一方のソース・ドレイン領域４の側において活性領域２及びゲート電極パターン１のチップ占有面積を図１のＭＯＳトランジスタＱ１ａに比べて縮小することができる。また、分離領域３との境界をゲート電極パターン１で覆うソース・ドレイン電極５はドレイン電極として利用するよりもソース電極として利用する方が特性面で有利である。即ち、ソース・ドレイン電極のコーナー部はゲート電極パターンとの間で電界集中を生じ、また、活性領域２とソース・ドレイン領域とのｐｎ接合部にはソース・ドレイン領域の電圧に応じて空乏層が形成されるから、オフ状態ではゲート・ソース間電圧よりもゲート・ドレイン間電圧の方が高くなることを考慮すれば、分離部１４の距離Ｄｓ１を極力小さくして耐圧を得ると言う点で、ゲート電極パターン１に覆われたソース・ドレイン電極５をソース電極として利用する方が得策となる。尚、距離Ｄｓ１を必要な分だけ確保したりして所要に耐圧が保証されればソース・ドレイン領域５をドレインとして利用しても何ら差し支えない。
【0069】
図１５には本発明に係る半導体装置が備える電界効果トランジスタの平面的なレイアウト構成の第４の例が示される。図１５では図１２のＭＯＳトランジスタＱ２ａの平面構成を主体にゲート幅Ｗ方向に境界部７で挟まれたソース・ドレイン領域５を個別化し、他方のソース・ドレイン領域４を共通化してＭＯＳトランジスタＱ２ｄ，Ｑ２ｅを構成する。その他は図１２と同様であるから、同一機能を有する構成要素には同一の参照符号を付してその詳細な説明を省略する。
【0070】
これによれば、一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。共通化するソース・ドレイン領域４は上述と同様にドレイン電極とするのが好適であるが、これには限定されず、例えば２個の電界効果トランジスタのソースを共通接続し、ドレイン及びゲートを個別化する差動入力回路等に適用可能である。その他、図１及び図１２で説明した作用効果を奏することは言うまでもない。
【0071】
図１６には本発明に係る半導体装置が備える電界効果トランジスタの平面的なレイアウト構成の第５の例が示される。図１６では、境界部７を跨ぐゲート電極パターン１は隣接する２個の電界効果トランジスタＱ２ｂ，Ｑ２ｃに共有されると共に、２個の電界効果ランジスタＱ２ｂ，Ｑ２ｃは一方のソース・ドレイン領域５を共有する。従って、境界部７は、共有されたソース・ドレイン領域５及び夫々のチャネル領域６をゲート幅方向に挟み、図１２のように３方向からチャネル領域６を取り囲む配置にはなっていない。その他は図１２と同様であるから、同一機能を有する構成要素には同一の参照符号を付してその詳細な説明を省略する。
【0072】
これによれば、ゲートを共通化し一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。例えば２個の電界効果トランジスタのゲートを共通接続し、ソースを共通接続するカレントミラー負荷などに適用可能である。特に、境界部７に接する一方のソース・ドレイン領域４の側において活性領域２及びゲート電極パターン１のチップ占有面積を図１１のＭＯＳトランジスタＱ１ｂ，Ｑ１ｃに比べても縮小することができる。
【0073】
このチップ占有面積の縮小効果を図９で例示したＭＯＳトランジスタ構造、即ち、境界部７はゲート長に等しくされて双方にソース・ドレイン領域４，５の接触する構造、を採用した場合と比較する。例えば図１７に例示されるようにソースとされる一方のソース・ドレイン領域を共有してレイアウトし、左右のＭＯＳトランジスタを別々のＭＯＳトランジスタとして扱う場合に、カレントミラー回路のようにゲート電極を接続してペアのＭＯＳトランジスタとして使う場合について考える。第１のレイアウトパターンＰＴＮ１は、回路特性及びレイアウト面積から希望するＭＯＳトランジスタサイズ（設計希望サイズ）として、Ｗ／Ｌ＝１．６μｍ／２．０μｍとするペアのＭＯＳトランジスタを示す。この設計希望サイズに対して、ＭＯＳトランジスタの従来構造を変えずに、即ち本発明を適用しない場合に、キンク電流の発生を抑止するには、レイアウトパターンＰＴＮ２で示されるように、ＭＯＳトランジスタサイズとして、Ｗ／Ｌ＝８μｍ／３．６μｍになり、設計希望サイズに対して７倍の面積を要することになる。これはゲート長を大きくすることでキンクの程度を軽減すると共に、Ｗサイズを大きくして動作電流を増やすことでキンクの影響が無くなる高い電流領域でペア精度を求める回路構成にしているためである。これにより消費電力が増大する弊害を生ずる。レイアウトパターンＰＴＮ３は図１６の例を採用したものであり、キンク現象を抑えながら本来の設計希望サイズに対して面積を増大させずにレイアウト可能になる。これはレイアウトパターンＰＴＮ２に比べてチップ占有面積を７分の１に縮小することができる。
【0074】
＜ゲート長よりも長い境界部が双方のソース・ドレイン領域に接触＞図１８には本発明に係る半導体装置が備える電界効果トランジスタの平面的なレイアウト構成の第６の例が示される。図１９には図１８のＸ−Ｘ’断面が示され、図２０には図１８のＹ−Ｙ’断面が示される。
【0075】
図１８乃至図２０に示されるＭＯＳトランジスタは図１及び図１２に比べて境界部７が双方のソース・ドレイン領域４，５に接する点が相違される。すなわち、ゲート電極パターン１が跨いでいる境界部７は、その活性領域２に形成される前記電界効果トランジスタＱ３ａのペアを成すソース・ドレイン領域４，５の双方に接し、一方のソース・ドレイン領域５は前記境界部７との間に前記離間部１４が形成され、境界部７と当該一方のソース・ドレイン領域５が接する位置から前記離間部１４を経て他方の前記ソース・ドレイン領域４に境界部７が接する位置までの当該境界部７の長さは当該電界効果トランジスタＱ３ａのゲート長Ｌよりも長くされている。一方のソース・ドレイン領域５のゲート幅方向の長さは他方のソース・ドレイン領域４のゲート幅方向の長さよりも短くされ、ゲート電極パターンに覆われている前記境界部７は、その活性領域２に形成される電界効果トランジスタＱ３ａの一方のソース・ドレイン領域５とチャネル領域６とをゲート幅方向に挟む。図１２の例で説明したのと同じ理由からゲート電極パターン１で覆うソース・ドレイン電極５はソース電極とするのが好適である。その他の構成は図１、図１２と同様であるから、同一機能を有する構成要素には同一の参照符号を付してその詳細な説明を省略する。
【0076】
キンクの原因となる境界部７は双方のソース・ドレイン電極４，５に接するため、境界部７を介してソース・ドレイン間電流が流れることになる。しかしながら、ソース・ドレイン間を接続する境界部７の長さはゲート長Ｌよりも長く、その長さが長くなる程、キンク電流の発生程度が軽減される。図１や図１２の例に比べればキンク現象の改善効果は小さくなるが、活性領域２のサイズを図９のような従来構造に比べて増大せずにレイアウトすることができるという利点がある。すなわち、ゲート長方向にソース・ドレイン領域４，５を超えて活性領域を形成しなくてもよく、ゲート電極パターンも広げることを要しないので、それらのチップ面積を図１２のＭＯＳトランジスタＱ２ａよりも小さくすることができる。
【0077】
図２１には本発明に係る半導体装置が備える電界効果トランジスタの平面的なレイアウト構成の第７の例が示される。図２１には図１８のＭＯＳトランジスタＱ３ａの平面構成を主体に、ゲート幅方向に寸法が大きい方の一方のソース・ドレイン領域４を共通化し、他方のソース・ドレイン領域５を個別化して構成された２個のＭＯＳトランジスタＱ３ｂ，Ｑ３ｃが示される。その他の構成は図１８と同じであるから、同一機能を有する構成要素には同一の参照符号を付してその詳細な説明を省略する。
【0078】
これによれば、一方のソース・ドレインを共通化する２個の電界効果トランジスタのチップ占有面積の縮小に寄与する。共通化するソース・ドレイン領域４は上述と同様にドレイン電極とするのが好適であるが、これには限定されず、例えば２個の電界効果トランジスタのソースを共通接続し、ドレイン及びゲートを個別化する差動入力回路等に適用してもよい。
【0079】
図２２には本発明に係る半導体装置が備える電界効果トランジスタの平面的なレイアウト構成の第８の例が示される。図２２に示されるＭＯＳトランジスタＱ３ｄは図１８のＭＯＳトランジスタＱ３ａに対して、夫々のソース・ドレイン領域４，５が前記境界部７との間に離間部１４を有し、境界部７は双方のソース・ドレイン領域４，５とチャネル領域６とをゲート幅方向に挟むようにレイアウトされている点が相違される。その他の構成は図１８と同じであるから、同一機能を有する構成要素には同一の参照符号を付してその詳細な説明を省略する。
【0080】
これによれば、境界部７のソース・ドレイン領域４，５との非接触長さが図１８のＭＯＳトランジスタＱ３ａよりも長くなるので、その分だけ境界部７のサイドチャネルを不所望に流れる電流の程度を更に緩和することができ、キンク現象の改善効果が向上する。
【0081】
＜半導体装置の製造方法＞次に、上述したＭＯＳトランジスタの製造方法について簡単に説明する。分離部を形成した後にゲート酸化膜を形成するようにした方法を図２３乃至図３７に示し、ゲート酸化膜を形成した後に分離部を形成することによってシンニングを生じないようにした方法を図３８乃至図５３に示す。ここで示すＭＯＳトランジスタの断面構造は図示を簡素化するために従来の断面構造としたが、実際には図１乃至図２２で説明したＭＯＳトランジスタの断面構造に置き換えてもその製造方法には変わりない。特に制限されないが、ここでは低耐圧のｎチャネル型ＭＯＳトランジスタ(低耐圧ＮＭＯＳ)、低耐圧のｐチャネル型ＭＯＳトランジスタ(低耐圧ＰＭＯＳ)、中耐圧のｎチャネル型ＭＯＳトランジスタ(中耐圧ＮＭＯＳ)、中耐圧のｐチャネル型ＭＯＳトランジスタ(中耐圧ＰＭＯＳ)の製造方法を例示する。中耐圧ＮＭＯＳ及び中耐圧ＰＭＯＳの動作電圧は例えば６Ｖであり、低耐圧ＮＭＯＳ及び低耐圧ＰＭＯＳの動作電圧は例えば１．５Ｖである。動作電圧が１．５ＶのＭＯＳトランジスタは、そのゲート絶縁膜が６．０ＶのＭＯＳトランジスタのゲート絶縁膜よりも薄く、その膜厚が１〜３ｎｍ程度で構成されている。
【0082】
先ず、図２３に示すように、ｐ型の半導体基板２０を用意し、そこに、分離領域としてＳＴＩ２１を形成する。ＳＴＩ２１によって画定された領域に活性領域が形成されることになる。
【0083】
図２４に示すように、ｐ型の半導体基板２０の主面上に、中耐圧ＮＭＯＳ用の中耐圧のｐ型ウェル（中耐圧ｐウェル）３０と、中耐圧ＰＭＯＳ用の中耐圧のｎ型ウェル（中耐圧ｎウェル）３１を、フォトリソグラフィ（以下、単にリソグラフィという）工程及びイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光及び現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て半導体基板２０の主面上に形成されたレジストパターンをマスクとして、半導体基板２０の所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
【0084】
続いて、図２５のように、低耐圧ＮＭＯＳ用の低耐圧のｐ型ウェル（低耐圧ｐウェル）３２と、低耐圧ＰＭＯＳ用の低耐圧のｎ型ウェル（低耐圧ｎウェル）３３を、リソグラフィ工程及びイオン注入工程等により形成する。
【0085】
次に、図２６のように中耐圧ＮＭＯＳと中耐圧ＰＭＯＳのためのゲート酸化膜（中耐圧ゲート酸化膜）３４をリソグラフィによって中耐圧ＭＯＳ領域のみに形成し、図２７のように低耐圧ＮＭＯＳと低耐圧ＰＭＯＳのためのゲート酸化膜（低耐圧ゲート酸化膜）３５を形成する。中耐圧ゲート酸化膜３４は低耐圧ゲート酸化膜３５よりも厚く形成される。ゲート絶縁膜３４は１１．５ｎｍ、ゲート絶縁膜３５は２ｎｍの厚さを有する。ゲート絶縁膜は前記の熱酸化法による酸化膜の他に、ＣＶＤ法などによって堆積した絶縁膜を積層させることもできる。
【0086】
ゲート絶縁膜を形成した後は、図２８のように半導体基板２０の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜３６をＣＶＤ（Chemical Vapor Deposition）法等により形成する。低耐圧ＮＭＯＳと中耐圧ＮＭＯＳの導体膜３６にはｎ型不純物を注入して導体膜３８とし（図２９）、低耐圧ＰＭＯＳと中耐圧ＰＭＯＳの導体膜３６にはｐ型不純物を注入して導体膜３９とする（図３０）。そして、不純物注入後に導体膜３８，３９をリソグラフィ工程によってゲート電極パターン３８Ｇ，３９Ｇを形成する（図３１）。
【0087】
続いて、図３２に示されるように、低耐圧ＮＭＯＳの形成領域に、ｎ−型の半導体領域４０Ａをリソグラフィ工程及びイオン注入法等により形成し、次いで、低耐圧ＰＭＯＳの形成領域に、ｐ−型の半導体領域４１Ａをリソグラフィ工程及びイオン注入法等により形成する。
【0088】
同様に、図３３に示されるように、中耐圧ＮＭＯＳの形成領域に、ｎ−型の半導体領域４２Ａをリソグラフィ工程及びイオン注入法等により形成し、次いで、中耐圧ＰＭＯＳの形成領域に、ｐ−型の半導体領域４３Ａをリソグラフィ工程及びイオン注入法等により形成する。
【0089】
そしてゲート電極パターン３８Ｇ，３９Ｇの側部にサイドウォールスペーサ４４を形成する（図３４）。サイドウォールスペーサ４４の形成は、半導体基板２０の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、それを異方性のドライエッチングによりエッチバックすることによって形成すればよい。
【0090】
続いて、図３５に示すように、低耐圧ＮＭＯＳ領域と中耐圧ＮＭＯＳ領域のｎ−型の半導体領域４０Ａ，４２Ａ、低耐圧ｎウェル３３、及び中耐圧ｎウェル３１に、ｎ＋型の半導体領域４０Ｂ，４２Ｂ，４５をリソグラフィ工程及びイオン注入法等により同時に形成する。これにより、低耐圧ＮＭＯＳ領域には半導体領域４０Ａと４０ＢによってＬＤＤ構造を成すｎ型のソース・ドレイン領域が形成され、中耐圧ＮＭＯＳ領域には半導体領域４２Ａと４２ＢによってＬＤＤ構造をなすｎ型のソース・ドレイン領域が形成される。低耐圧ＰＭＯＳ領域と中耐圧ＰＭＯＳ領域に形成されたｎ＋型半導体領域４５はウェル３３，３１に対する給電用の半導体領域とされる。
【0091】
続いて、図３６に示すように、低耐圧ＰＭＯＳ領域と中耐圧ＰＭＯＳ領域のｐ−型の半導体領域４１Ａ，４３Ａ、低耐圧ｐウェル３２、及び中耐圧ｐウェル３０に、ｐ＋型の半導体領域４１Ｂ，４３Ｂ，４６をリソグラフィ工程及びイオン注入法等により同時に形成する。これにより、低耐圧ＰＭＯＳ領域には半導体領域４１Ａと４１ＢによってＬＤＤ構造を成すｐ型のソース・ドレイン領域が形成され、中耐圧ＰＭＯＳ領域には半導体領域４３Ａと４３ＢによってＬＤＤ構造をなすｐ型のソース・ドレイン領域が形成される。低耐圧ＮＭＯＳ領域と中耐圧ＮＭＯＳ領域に形成されたｐ＋型半導体領域４６はウェル３２，３０に対する給電用の半導体領域とされる。
【0092】
次いで、図３７に示すように、シリサイド層４７を選択的に形成する。図示は省略するが、続いて、半導体基板２０の主面上に、例えば窒化シリコンからなる絶縁層をＣＶＤ法等により堆積した後、その上に、例えば酸化シリコンからなる絶縁層をＣＶＤ法等により厚く堆積し、更に絶縁層に化学的機械的研磨（Chemical Mechanical Polishing:ＣＭＰ）処理を施し、絶縁層の上面を平坦化する。その後、絶縁層にコンタクトホールをリソグラフィ工程及びエッチング工程により形成する。その後、半導体基板２０の主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それをＣＭＰ法等により研磨することでコンタクトホール内に導体部を形成する。これ以降は通常の配線形成工程、検査工程及び組立工程を経て半導体装置を完成させる。
【0094】
先ず、図３８に示すように、ｐ型の半導体基板２０を用意し、その主面上に、中耐圧ＮＭＯＳ用の中耐圧のｐ型ウェル（中耐圧ｐウェル）３０と、中耐圧ＰＭＯＳ用の中耐圧のｎ型ウェル（中耐圧ｎウェル）３１を、フォトリソグラフィ（以下、単にリソグラフィという）工程及びイオン注入工程等により形成する。リソグラフィ工程は、フォトレジスト（以下、単にレジストという）膜の塗布、露光及び現像等により所望のレジストパターンを形成する一連の工程である。イオン注入工程では、リソグラフィ工程を経て半導体基板２０の主面上に形成されたレジストパターンをマスクとして、半導体基板２０の所望の部分に所望の不純物を選択的に導入する。ここでのレジストパターンは、不純物の導入領域が露出され、それ以外の領域が覆われるようなパターンとされている。
【0095】
続いて、図３９のように、低耐圧ＮＭＯＳ用の低耐圧のｐ型ウェル（低耐圧ｐウェル）３２と、低耐圧ＰＭＯＳ用の低耐圧のｎ型ウェル（低耐圧ｎウェル）３３を、リソグラフィ工程及びイオン注入工程等により形成する。
【0096】
次に、図４０のように、中耐圧ＮＭＯＳと中耐圧ＰＭＯＳのためのゲート酸化膜（中耐圧ゲート酸化膜）３４をリソグラフィによって中耐圧ＭＯＳ領域のみに形成し、図４１のように低耐圧ＮＭＯＳと低耐圧ＰＭＯＳのためのゲート酸化膜（低耐圧ゲート酸化膜）３５を形成する。中耐圧ゲート酸化膜３４は低耐圧ゲート酸化膜３５よりも厚く形成される。ゲート絶縁膜３４は１１．５ｎｍ、ゲート絶縁膜３５は２ｎｍの厚さを有する。ゲート絶縁膜は前記の熱酸化法による酸化膜の他に、ＣＶＤ法などによって堆積した絶縁膜を積層させることもできる。
【0097】
そして、図４２のように、半導体基板２０の主面上に、例えば低抵抗な多結晶シリコンからなる導体膜３６をＣＶＤ（Chemical Vapor Deposition）法等により形成し、その次に、図４３のように、分離領域としてＳＴＩ２１を形成する。ＳＴＩ２１によって画定された領域に活性領域が形成されることになる。ＳＴＩ２１を形成した後はその表面に更に多結晶シリコンからなる導体膜３６をＣＶＤ法等により形成する（図４４）。
【0098】
その後、図４５に示されるように低耐圧ＮＭＯＳと中耐圧ＮＭＯＳの導体膜３６にはｎ型不純物を注入して導体膜３８とし、図４６に示されるように低耐圧ＰＭＯＳと中耐圧ＰＭＯＳの導体膜３６にはｐ型不純物を注入して導体膜３９とする。そして、不純物注入後に導体膜３８，３９をリソグラフィ工程によってゲート電極パターン３８Ｇ，３９Ｇを形成する（図４７）。
【0099】
続いて、図４８に示されるように、低耐圧ＮＭＯＳの形成領域に、ｎ−型の半導体領域４０Ａをリソグラフィ工程及びイオン注入法等により形成し、次いで、低耐圧ＰＭＯＳの形成領域に、ｐ−型の半導体領域４１Ａをリソグラフィ工程及びイオン注入法等により形成する。
【0100】
同様に、図４９に示されるように、中耐圧ＮＭＯＳの形成領域に、ｎ−型の半導体領域４２Ａをリソグラフィ工程及びイオン注入法等により形成し、次いで、中耐圧ＰＭＯＳの形成領域に、ｐ−型の半導体領域４３Ａをリソグラフィ工程及びイオン注入法等により形成する。
【0101】
そしてゲート電極パターン３８Ｇ，３９Ｇの側部にサイドウォールスペーサ４４を形成する（図５０）。
【0102】
続いて、図５１に示すように、低耐圧ＮＭＯＳ領域と中耐圧ＮＭＯＳ領域のｎ−型の半導体領域４０Ａ，４２Ａ、低耐圧ｎウェル３３、及び中耐圧ｎウェル３１に、ｎ＋型の半導体領域４０Ｂ，４２Ｂ，４５をリソグラフィ工程及びイオン注入法等により同時に形成する。これにより、低耐圧ＮＭＯＳ領域には半導体領域４０Ａと４０ＢによってＬＤＤ構造をなすｎ型のソース・ドレイン領域が形成され、中耐圧ＮＭＯＳ領域には半導体領域４２Ａと４２ＢによってＬＤＤ構造をなすｎ型のソース・ドレイン領域が形成される。低耐圧ＰＭＯＳ領域と中耐圧ＰＭＯＳ領域に形成されたｎ＋型半導体領域４５はウェル３３，３１に対する給電用の半導体領域とされる。
【0103】
続いて、図５２に示すように、低耐圧ＰＭＯＳ領域と中耐圧ＰＭＯＳ領域のｐ−型の半導体領域４１Ａ，４３Ａ、低耐圧ｐウェル３２、及び中耐圧ｐウェル３０に、ｐ＋型の半導体領域４１Ｂ，４３Ｂ，４６をリソグラフィ工程及びイオン注入法等により同時に形成する。これにより、低耐圧ＰＭＯＳ領域には半導体領域４１Ａと４１ＢによってＬＤＤ構造をなすｐ型のソース・ドレイン領域が形成され、中耐圧ＰＭＯＳ領域には半導体領域４３Ａと４３ＢによってＬＤＤ構造を成すｐ型のソース・ドレイン領域が形成される。低耐圧ＮＭＯＳ領域と中耐圧ＮＭＯＳ領域に形成されたｐ＋型半導体領域４６はウェル３２，３０に対する給電用の半導体領域とされる。
【0104】
そして、図５３に示すように、シリサイド層４７を選択的に形成する。図示は省略するが、続いて、絶縁層を形成して平坦化し、そこにコンタクトホールをリソグラフィ工程及びエッチング工程により形成する。その後、半導体基板２０の主面上に、例えばタングステン（Ｗ）等からなる導体膜をＣＶＤ法等により堆積した後、それを研磨することでコンタクトホール内に導体部を形成する。これ以降は通常の配線形成工程、検査工程及び組立工程を経て半導体装置を完成させる。
【0105】
以上本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【0106】
ＭＯＳトランジスタの平面レイアウト構成は各図に示した形態に限定されず適宜変更可能である。例えばレイアウトパターンの基本形態である図１、図１２、図１８において、ゲート電極パターン１のゲート長方向両側の距離Ｄｓ２の突出量をゼロにすることも可能である。即ち、活性領域と分離部の境界をゲート電極パターンが跨いでその外側に突出する突出量Ｄｓ２の最小値は実質ゼロであってもよいということである。
【0107】
上記実施の形態ではｎチャネル型ＭＯＳトランジスタを一例にその構成を説明したが、ｐチャネル型ＭＯＳトランジスタに本発明が適用可能であることは言うまでもない。また、本発明は中耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタだけでなく、高耐圧ＭＯＳトランジスタにも適用可能である。
【符号の説明】
【0108】
Ｑ１ａ〜Ｑ１ｃ，Ｑ２ａ〜Ｑ２ｅ，Ｑ３ａ〜Ｑ３ｄ ＭＯＳトランジスタ１ ゲート電極パターン１
２ 活性領域
３ 分離部
４，５ ソース・ドレイン領域
４Ａ，５Ａ ｎ−型の半導体領域
４Ｂ，５Ｂ ｎ＋型の半導体領域
６ チャネル領域
７ 境界部
１０ サイドウォールスペーサ
１４ 離間部
１５ ゲート絶縁膜
１６ シリサイド層
２０ ｐ型のウェル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】