特開 2017-45977 積層セラミックキャパシタ及びその実装基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2017-45977(P2017-45977A)

(43)【公開日】2017年3月2日

(54)【発明の名称】積層セラミックキャパシタ及びその実装基板

(51)【国際特許分類】

   H01G 4/232 20060101AFI20170210BHJP

   H01G 4/12 20060101ALI20170210BHJP

   H01G 4/30 20060101ALI20170210BHJP

   H01G 2/06 20060101ALI20170210BHJP

【ＦＩ】

   H01G4/12 352

   H01G4/12 361

   H01G4/12 349

   H01G4/30 301B

   H01G4/30 301F

   H01G1/035 C

【審査請求】未請求

【請求項の数】22

【出願形態】ＯＬ

【全頁数】16

(21)【出願番号】特願2016-51337(P2016-51337)

(22)【出願日】2016年3月15日

(31)【優先権主張番号】10-2015-0120145

(32)【優先日】2015年8月26日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】リー、キョ クワン

(72)【発明者】

【氏名】キム、ジン

(72)【発明者】

【氏名】アーン、ヨン ギュ

(72)【発明者】

【氏名】キム、チャン ス

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AD02

5E001AD03

5E001AF02

5E082AB03

5E082FG01

5E082GG10

5E082GG11

5E082GG28

(57)【要約】

【課題】本発明は、積層セラミックキャパシタ及びその実装基板に関する。
【解決手段】本発明は、外部電極がセラミック本体の実装面に離隔するように配置される垂直積層型３端子構造において、内部電極はセラミック本体の実装面と対向する面に露出するように拡張して形成し、セラミック本体の実装面と対向する面に絶縁層を形成した積層セラミックキャパシタ及びその実装基板を提供する。
【選択図】図１ａ

【特許請求の範囲】

【請求項1】

複数の誘電体層が積層され、前記複数の誘電体層を介して交互に配置され、セラミック本体の実装面と対向する面に露出する第１及び第２内部電極を含む活性領域を含むセラミック本体と、
前記第１内部電極において前記セラミック本体の実装面に露出するように延長されて形成され、前記セラミック本体の長さ方向に沿って互いに離隔するように配置される第１及び第２リード部と、
前記第２内部電極において前記セラミック本体の実装面に露出するように延長されて形成され、前記第１及び第２リード部の間に配置される第３リード部と、
前記セラミック本体の実装面に前記セラミック本体の長さ方向に沿って互いに離隔するように配置され、前記第１及び第２リード部とそれぞれ接続される第１及び第２外部電極と、
前記セラミック本体の実装面に前記第１及び第２外部電極の間に配置され、前記第３リード部と接続される第３外部電極と、
前記セラミック本体の実装面と対向する面に配置される絶縁層と、を含む、積層セラミックキャパシタ。

【請求項2】

前記複数の誘電体層及び内部電極がセラミック本体の幅方向に積層される、請求項１に記載の積層セラミックキャパシタ。

【請求項3】

前記第１から第３リード部の幅が前記第１から第３外部電極の幅よりそれぞれ狭く形成される、請求項１または２に記載の積層セラミックキャパシタ。

【請求項4】

前記第１から第３外部電極は、前記第１から第３リード部において前記セラミック本体の実装面に露出する部分をそれぞれすべて覆うように形成される、請求項１から３のいずれか一項に記載の積層セラミックキャパシタ。

【請求項5】

前記第１内部電極は前記セラミック本体の実装面と対向する面に露出する第１本体部を含み、
前記第２内部電極は前記セラミック本体の実装面と対向する面に露出する第２本体部を含み、
前記第１本体部の一面の全体が前記セラミック本体の実装面と対向する面に露出し、
前記第２本体部の一面の全体が前記セラミック本体の実装面と対向する面に露出する、請求項１から４のいずれか一項に記載の積層セラミックキャパシタ。

【請求項6】

前記第１から第３リード部の一部が前記第１から第３外部電極によって覆われずに前記セラミック本体の実装面に露出するように形成され、
前記第１及び第３外部電極の間、及び前記第２及び第３外部電極の間に第１及び第２絶縁部が配置される、請求項１から５のいずれか一項に記載の積層セラミックキャパシタ。

【請求項7】

前記第１及び第２リード部と前記第３リード部が内部電極の積層方向に沿って重ならない、請求項６に記載の積層セラミックキャパシタ。

【請求項8】

前記第１及び第２リード部の一部と前記第３リード部の一部が内部電極の積層方向に沿って重なる、請求項６に記載の積層セラミックキャパシタ。

【請求項9】

前記第１及び第２リード部の間のギャップの長さが前記第３リード部の長さより大きい、請求項６から８のいずれか一項に記載の積層セラミックキャパシタ。

【請求項10】

前記第１及び第２リード部の間のギャップの長さが前記第３リード部の長さより小さい、請求項６から８のいずれか一項に記載の積層セラミックキャパシタ。

【請求項11】

前記第１及び第２内部電極が前記セラミック本体の長さ方向の両面から離隔するように配置される、請求項１から１０のいずれか一項に記載の積層セラミックキャパシタ。

【請求項12】

幅方向に両側にそれぞれ配置されたカバー層をさらに含む、請求項１から１１のいずれか一項に記載の積層セラミックキャパシタ。

【請求項13】

前記第１から第３外部電極は、前記セラミック本体の実装面において前記セラミック本体の幅方向の両面の一部まで延長される、請求項１から１２のいずれか一項に記載の積層セラミックキャパシタ。

【請求項14】

前記第１及び第２外部電極は、前記セラミック本体の実装面において前記セラミック本体の長さ方向の両面の一部までそれぞれ延長される、請求項１から１２のいずれか一項に記載の積層セラミックキャパシタ。

【請求項15】

前記第１及び第２絶縁部は、前記セラミック本体の実装面において前記セラミック本体の幅方向の両面の一部まで延長される、請求項６に記載の積層セラミックキャパシタ。

【請求項16】

前記外部電極は、導電層と、前記導電層を覆うニッケルめっき層と、前記ニッケルめっき層を覆うすずめっき層と、を含む、請求項１から１５のいずれか一項に記載の積層セラミックキャパシタ。

【請求項17】

上部に第１から第３電極パッドを有する基板と、
前記第１から第３電極パッド上に第１から第３外部電極がそれぞれ配置される請求項１に記載の積層セラミックキャパシタと、を含む、積層セラミックキャパシタの実装基板。

【請求項18】

複数の誘電体層、及び前記複数の誘電体層を介して交互に配置される第１及び第２内部電極を含むセラミック本体と、
前記セラミック本体の実装面に露出し、セラミック本体の長さ方向に沿って互いに離隔するように配置される第１及び第２リード部、及び前記セラミック本体の実装面と対向する面に露出する第１本体部を含む第１内部電極と、
前記セラミック本体の実装面に露出し、セラミック本体の長さ方向に沿って前記第１及び第２リード部の間に配置される第３リード部、及び前記セラミック本体の実装面と対向する面に露出する第２本体部を含む第２内部電極と、
前記セラミック本体の実装面に前記セラミック本体の長さ方向に沿って互いに離隔するように配置され、前記第１及び第２リード部とそれぞれ接続される第１及び第２外部電極と、
前記セラミック本体の実装面に前記第１及び第２外部電極の間に配置され、前記第３リード部と接続される第３外部電極と、を含む、積層セラミックキャパシタ。

【請求項19】

前記第１及び第３外部電極の間に配置される第１絶縁部、及び前記第２及び第３外部電極の間に配置される第２絶縁部をさらに含む、請求項１８に記載の積層セラミックキャパシタ。

【請求項20】

前記第１及び第２リード部の間のギャップの長さが前記第３リード部の長さより小さい、請求項１９に記載の積層セラミックキャパシタ。

【請求項21】

前記第１本体部の一面の全体は前記セラミック本体の実装面と対向する面に露出し、
前記第２本体部の一面の全体は前記セラミック本体の実装面と対向する面に露出する、請求項１８から２０のいずれか一項に記載の積層セラミックキャパシタ。

【請求項22】

前記セラミック本体の実装面と対向する面に配置される絶縁層をさらに含む、請求項１８から２１のいずれか一項に記載の積層セラミックキャパシタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックキャパシタ及びその実装基板に関する。

【背景技術】

【0002】

最近は、電子製品の小型化及び高容量化に伴い、電子製品に用いられる電子部品も小型化及び高容量化が求められている。

【0003】

このうち、積層セラミックキャパシタの場合、等価直列インダクタンス（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ、以下「ＥＳＬ」）が大きくなると、電子製品の性能が低下する可能性がある。また、適用される電子部品が小型化及び高容量化するほど積層セラミックキャパシタのＥＳＬ増加が電子部品の性能低下に及ぼす影響は相対的に大きくなる。

【0004】

特に、ＩＣの高性能化に伴い、デカップリングキャパシタの使用が増加している。これにより、外部端子間の距離を減少させて電流の流れの経路を減少させることでキャパシタのインダクタンスを減らすことができる垂直積層型３端子構造のＭＬＣＣである、いわゆる「ＬＩＣＣ（Ｌｏｗ Ｉｎｄｕｃｔａｎｃｅ Ｃｈｉｐ Ｃａｐａｃｉｔｏｒ）」に対するニーズが高まっている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開平１０−０５０５４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の目的は、低ＥＳＬの特性を極大化するとともに、容量をさらに増加させることができる積層セラミックキャパシタ及びその実装基板を提供することにある。

【課題を解決するための手段】

【0007】

本発明の一側面は、外部電極がセラミック本体の実装面に離隔するように配置される垂直積層型３端子構造において、内部電極はセラミック本体の実装面と対向する面に露出するように拡大して形成し、セラミック本体の実装面と対向する面に絶縁層を形成した積層セラミックキャパシタ及びその実装基板を提供する。

【発明の効果】

【0008】

本発明の一実施形態によれば、垂直積層型３端子構造であり、ＥＳＬを減らすことができるだけでなく、第１及び第２内部電極が互いに重なる面積を増加させることにより積層セラミックキャパシタの容量をさらに増加させることができるという効果がある。

【図面の簡単な説明】

【0009】

【図1a】本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。

【図1b】本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図である。

【図2】図１ａの積層セラミックキャパシタのうちセラミック本体をひっくり返して示す斜視図である。

【図3】図１ａの積層セラミックキャパシタにおける内部電極の積層構造を概略的に示す分離斜視図である。

【図4】（ａ）及び（ｂ）は図１ａの断面図である。

【図5】本発明の他の実施形態による積層セラミックキャパシタを概略的に示す斜視図である。

【図6】（ａ）及び（ｂ）は図５の積層セラミックキャパシタにおける第１及び第２内部電極の構造をそれぞれ概略的に示す平面図である。

【図7】（ａ）及び（ｂ）は図５の断面図である。

【図8】本発明のさらに他の実施形態による積層セラミックキャパシタを概略的に示す斜視図である。

【図9】（ａ）及び（ｂ）は図８の積層セラミックキャパシタにおける第１及び第２内部電極の構造をそれぞれ概略的に示す平面図である。

【図10】（ａ）及び（ｂ）は図８の断面図である。

【図11】図１ａの積層セラミックキャパシタが基板に実装された形状を示す斜視図である。

【図12】図１１の断面図である。

【発明を実施するための形態】

【0010】

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0011】

なお、本発明の実施形態を明確に説明するために六面体の方向を定義すると、図１ａ及び図１ｂに示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、幅方向は、誘電体層が積層された積層方向と同一の概念で用いられることができる。

【0012】

積層セラミックキャパシタ
図１ａは本発明の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図２は図１ａの積層セラミックキャパシタのうちセラミック本体をひっくり返して示す斜視図であり、図３は図１ａの積層セラミックキャパシタにおける内部電極の積層構造を概略的に示す分離斜視図であり、図４（ａ）及び（ｂ）は図１ａの断面図である。

【0013】

図１ａから図４（ｂ）を参照すると、本実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１が幅方向に積層されたセラミック本体１１０、複数の第１及び第２内部電極１２１、１２２を含む活性領域、第１から第３外部電極１３１〜１３３、及び絶縁層１５０を含む。

【0014】

本実施形態の積層セラミックキャパシタ１００は、３つの外部電極を有し、キャパシタ内の積層された内部電極が基板の実装面に対して垂直に配置される、いわゆる３端子垂直積層型キャパシタとみなすことができる。

【0015】

セラミック本体１１０は、互いに相対する厚さ方向の第１面及び第２面Ｓ１、Ｓ２、第１面Ｓ１と第２面Ｓ２を連結し、互いに相対する長さ方向の第３面及び第４面Ｓ３、Ｓ４、及び互いに相対する幅方向の第５面及び第６面Ｓ５、Ｓ６を有する。

【0016】

以下、本実施形態において、積層セラミックキャパシタ１００の実装面は、セラミック本体１１０の第１面Ｓ１と定義して説明する。

【0017】

このようなセラミック本体１１０は、複数の誘電体層１１１を幅方向に積層してから焼成して形成され、その形状に特に制限されないが、図面に示されているように六面体状を有することができる。

【0018】

また、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層１１１間の境界が走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど一体化されていることができる。

【0019】

また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末を含むことができるが、十分な静電容量が得られるものであれば、本発明はこれに限定されない。

【0020】

なお、誘電体層１１１には、上記セラミック粉末とともに、必要に応じて、セラミック添加剤や有機溶剤、可塑剤、結合剤、分散剤などがさらに添加されることができる。

【0021】

このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分として複数の内部電極を有する活性領域、及びマージン部として上記活性領域の幅方向の両側にそれぞれ配置されるカバー層１１２、１１３を含むことができる。

【0022】

上記活性領域は、誘電体層１１１を介して複数の第１及び第２内部電極１２１、１２２を幅方向に繰り返し積層して形成することができる。

【0023】

カバー層１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同一の材質及び構成を有することができる。

【0024】

上記カバー層１１２、１１３は、単一の誘電体層または２つ以上の誘電体層を上記活性領域の幅方向の両側に積層して形成されることができ、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。

【0025】

第１及び第２内部電極１２１、１２２は、互いに異なる極性が印加される電極で、セラミック本体１１０の内部に形成され、誘電体層１１１を介して互いに対向するように配置される。

【0026】

このとき、第１及び第２内部電極１２１、１２２は、中間に配置された誘電体層１１１によって互いに電気的に絶縁されることができる。

【0027】

また、第１及び第２内部電極１２１、１２２は、外部異物の浸透を防止して信頼性を高めるために、セラミック本体１１０の第３面及び第４面Ｓ３、Ｓ４から一定の距離離隔するように配置されることができる。

【0028】

なお、第１及び第２内部電極１２１、１２２を形成する材料は、特に制限されないが、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料、及びニッケル（Ｎｉ）及び銅（Ｃｕ）のうちの一つ以上の物質からなる導電性ペーストを用いて形成されることができる。

【0029】

上記導電性ペーストの印刷方法は、スクリーン印刷法やグラビア印刷法などを用いることができるが、本発明はこれに限定されない。

【0030】

このような第１及び第２内部電極１２１、１２２は、隣接する内部電極と重なって容量形成に寄与する第１及び第２本体部１２１ａ、１２２ａ、及び第１及び第２本体部１２１ａ、１２２ａの一部の幅が増加してセラミック本体１１０の実装面側に延長される領域としての第１及び第２リード部１２１ｂ、１２１ｂ'と第３リード部１２２ｂをそれぞれ含む。

【0031】

第１及び第２本体部１２１ａ、１２２ａは、上端が誘電体層１１１の上面に露出するように延長される。即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の第２面Ｓ２に露出する構造を有する。

【0032】

このような構造により、第１及び第２内部電極１２１、１２２の互いに重なる面積がさらに増える。よって、積層セラミックキャパシタ１００の容量もさらに増加する。

【0033】

また、上記のように、第１及び第２本体部１２１ａ、１２２ａの上端が誘電体層１１１の上面に露出すると、脱バインダーの経路が増加して製品の信頼性を向上させることができる。

【0034】

第１及び第２リード部１２１ｂ、１２１ｂ'と第３リード部１２２ｂの端部はセラミック本体１１０の実装面を通じて外部に露出する。

【0035】

また、第１から第３リード部１２１ｂ、１２１ｂ'、１２２ｂは、特に制限されないが、容量を高めるために、第１及び第２本体部１２１ａ、１２２ａに比べて厚さ方向に短い長さを有することができる。

【0036】

本実施形態において、第１及び第２リード部１２１ｂ、１２１ｂ'は、セラミック本体１１０の長さ方向に沿って互いに離隔するように配置され、第１内部電極１２１の第１本体部１２１ａにおいてセラミック本体１１０の実装面である第１面Ｓ１に露出するようにそれぞれ延長されるように形成される。

【0037】

また、第３リード部１２２ｂは、第１及び第２リード部１２１ｂ、１２１ｂ'の間に配置され、第２内部電極１２２の第２本体部１２２ａにおいてセラミック本体１１０の第１面Ｓ１に露出するように延長されて形成される。

【0038】

第１及び第２外部電極１３１、１３２は、互いに同一の極性の電気が印加される電極で、セラミック本体１１０の実装面である第１面Ｓ１にセラミック本体１１０の長さ方向に沿って互いに離隔するように配置され、セラミック本体１１０の第１面Ｓ１に露出した第１及び第２リード部１２１ｂ、１２１ｂ'とそれぞれ接触して電気的に接続される。

【0039】

また、第１及び第２外部電極１３１、１３２は、必要に応じて、固着強度を向上させることができるように、セラミック本体１１０の第１面Ｓ１からセラミック本体１１０の幅方向の第５面及び第６面Ｓ５、Ｓ６の一部まで延長されるように形成されることができる。

【0040】

なお、図１ｂに示されているように、第１及び第２外部電極１３１'、１３２'は、必要に応じて、固着強度を向上させ、キャパシタを基板に実装するときに電気的連結性をさらに高めるために、セラミック本体１１０の第１面Ｓ１からセラミック本体１１０の長さ方向の第３面及び第４面Ｓ３、Ｓ４の一部までそれぞれ延長されるように形成されることができる。

【0041】

第３外部電極１３３は、第１及び第２外部電極１３１、１３２と異なる極性の電気が印加される電極である。本実施形態では、例えば、グラウンド端子として活用されることができる。

【0042】

第３外部電極１３３は、第１及び第２外部電極１３１、１３２の間に配置され、セラミック本体１１０の第１面Ｓ１に露出した第３リード部１２２ｂと接触して電気的に接続される。

【0043】

また、第３外部電極１３３は、必要に応じて、固着強度を向上させることができるように、セラミック本体１１０の第１面Ｓ１からセラミック本体１１０の幅方向の第５面及び第６面Ｓ５、Ｓ６の一部まで延長されるように形成されることができる。

【0044】

２端子積層セラミックキャパシタは、セラミック本体の長さ方向に互いに相対する両面に外部電極が配置され、外部電極に交流が印加されるときに電流の経路が長いため電流のループがさらに大きく形成され、誘導磁場の大きさが大きくなってインダクタンスが増加するという問題が発生する。

【0045】

本実施形態では、セラミック本体１１０の厚さ方向に実装面である第１面Ｓ１に第１から第３外部電極１３１〜１３３を配置することにより、外部電極に交流が印加されるときに電流の経路を短くして電流のループを小さくすることができる。これにより、誘導磁場の大きさが小さくなってキャパシタのインダクタンス（ＥＳＬ）を減少させることができる。

【0046】

本実施形態では、第１から第３リード部１２１ｂ、１２１ｂ'、１２２ｂは、幅が第１から第３外部電極１３１〜１３３の幅よりそれぞれ狭く形成されることができる。

【0047】

即ち、このような構造により、第１から第３リード部１２１ｂ、１２１ｂ'、１２２ｂは、セラミック本体１１０の第１面Ｓ１に露出する部分が第１から第３外部電極１３１〜１３３によってそれぞれすべて覆われて、内部電極間の短絡、外部異物による耐湿特性の低下またはショートのような問題を防止することができる。

【0048】

一方、本実施形態の第１から第３外部電極１３１、１３２、１３３は導電層とめっき層を含むことができる。

【0049】

例えば、第１から第３外部電極１３１〜１３３は、それぞれの対応する内部電極のリード部と接触して連結される第１から第３導電層１３１ａ、１３２ａ、１３３ａと、第１から第３導電層１３１ａ、１３２ａ、１３３ａを覆うように形成された第１から第３ニッケル（Ｎｉ）めっき層１３１ｂ、１３２ｂ、１３３ｂと、第１から第３ニッケルめっき層１３１ｂ、１３２ｂ、１３３ｂを覆うように形成された第１から第３すず（Ｓｎ）めっき層１３１ｃ、１３２ｃ、１３３ｃと、をそれぞれ含む。

【0050】

このとき、第１から第３導電層１３１ａ、１３２ａ、１３３ａは、第１及び第２内部電極１２１、１２２と同一の材質の導電性物質で形成されることができる。

【0051】

しかし、本発明は、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）及びニッケル（Ｎｉ）などの金属粉末で形成されることができ、このような金属粉末にガラスフリットを添加して設けられた導電性ペーストを塗布した後、焼成することにより形成されることができる。

【0052】

絶縁層１５０は、セラミック本体１１０の実装面と対向する第２面Ｓ２に配置され、第１及び第２内部電極１２１、１２２の第１及び第２本体部１２１ａ、１２２ａにおいてセラミック本体１１０の第２面Ｓ２に露出する部分を覆うことで内部電極間の短絡、外部異物による耐湿特性の低下またはショートのような問題を防止する役割をする。

【0053】

上記絶縁層１５０は、例えば、エポキシまたはセラミックスラリーなどの絶縁性材料からなることができるが、本発明はこれに限定されない。

【0054】

また、絶縁層１５０は、製造工程上発生する可能性があるセラミック本体のチッピング（ｃｈｉｐｐｉｎｇ）不良を改善させることができる。

【0055】

なお、積層セラミックキャパシタを用いるために、ノズルをセラミック本体の上面側に接触してピックアップするようになる。このとき、絶縁層１５０がノズルの接触時の衝撃を減少させることができるため製品の耐久性を向上させることができる。

【0056】

変形例
図５は本発明の他の実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図６（ａ）及び（ｂ）は図５の積層セラミックキャパシタにおける第１及び第２内部電極の構造をそれぞれ概略的に示す平面図であり、図７（ａ）及び（ｂ）は図５の断面図である。

【0057】

ここで、上述の一実施形態と同一の構造は、重複を避けるためにこれに対する具体的な説明を省略し、上述の実施形態と異なる構造を有する第１内部電極２１の第１及び第２リード部２１ｂ、２１ｂ'、第２内部電極２２の第３リード部２２ｂ、及び第１及び第２絶縁部１４１、１４２について具体的に説明する。

【0058】

図５から図７（ｂ）を参照すると、本実施形態の積層セラミックキャパシタ１００'は、第１内部電極２１が第１本体部２１ａ、及び第１本体部２１ａにおいてセラミック本体１１０'の第１面Ｓ１に露出するように長さが延長された第１及び第２リード部２１ｂ、２１ｂ'を含み、セラミック本体１１０'の外部に露出した第１及び第２リード部２１ｂ、２１ｂ'の一部が第１及び第２外部電極１３１、１３２によって覆われずにセラミック本体１１０'の第１面Ｓ１にそのまま露出するように形成される。

【0059】

また、第２内部電極２２は、第２本体部２２ａ、及び第２本体部２２ａにおいてセラミック本体１１０'の第１面Ｓ１に露出するように長さが延長された第３リード部２２ｂを含み、セラミック本体１１０'の外部に露出した第３リード部２２ｂの一部が第３外部電極１３３によって覆われずにセラミック本体１１０'の第１面Ｓ１にそのまま露出するように形成される。

【0060】

なお、セラミック本体１１０'の第１面Ｓ１には第１から第３外部電極１３１〜１３３によって覆われずにセラミック本体１１０'の第１面Ｓ１にそのまま露出した第１から第３リード部２１ｂ、２１ｂ'、２２ｂの一部を覆うように第１及び第２絶縁部１４１、１４２が配置される。

【0061】

第１及び第２絶縁部１４１、１４２は、例えば、エポキシまたはセラミックスラリーなどの絶縁性材料からなることができるが、本発明はこれに限定されない。

【0062】

このとき、第１絶縁部１４１はセラミック本体１１０の第１面Ｓ１において第１及び第３外部電極１３１、１３３の間に配置され、第２絶縁部１４２はセラミック本体１１０の第１面Ｓ１において第２及び第３外部電極１３２、１３３の間に配置される。

【0063】

第１及び第２絶縁部１４１、１４２は、第１から第３リード部２１ｂ、２１ｂ'、２２ｂの露出した部分をすべて覆うことにより、第１から第３リード部２１ｂ、２１ｂ'、２２ｂの一部がセラミック本体１１０の外部に露出して発生するリード部間の短絡、外部異物による耐湿特性の低下またはショートのような問題を防止する役割をする。

【0064】

このとき、第１及び第２絶縁部１４１、１４２は、必要に応じて、固着強度を向上させることができるように、セラミック本体１１０'の第１面Ｓ１からセラミック本体１１０の幅方向の第５面及び第６面Ｓ５、Ｓ６の一部まで延長されるように形成されることができる。

【0065】

図８は本発明のさらに他の実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図９（ａ）及び（ｂ）は図８の積層セラミックキャパシタにおける第１及び第２内部電極の構造をそれぞれ概略的に示す平面図であり、図１０（ａ）及び（ｂ）は図８の断面図である。

【0066】

ここで、上述の実施形態と同一の構造は、重複を避けるためにこれに対する具体的な説明を省略し、上述の実施形態と異なる構造を有する第１内部電極１２１０の第１及び第２リード部１２１０ｂ、１２１０ｂ'、及び第２内部電極１２２０の第３リード部１２２０ｂについて具体的に説明する。

【0067】

図８から図１０（ｂ）を参照すると、本実施形態の積層セラミックキャパシタ１０００は、第１内部電極１２１０が第１本体部１２１０ａ、及び第１本体部１２１０ａにおいてセラミック本体１１１０の第１面Ｓ１に露出するように長さがさらに延長された第１及び第２リード部１２１０ｂ、１２１０ｂ'を含み、セラミック本体１１１０の外部に露出した第１及び第２リード部１２１０ｂ、１２１０ｂ'の一部が第１及び第２外部電極１３１、１３２によって覆われずにセラミック本体１１１０の第１面Ｓ１にそのまま露出するように形成される。

【0068】

また、第２内部電極１２２０は、第２本体部１２２０ａ、及び第２本体部１２２０ａにおいてセラミック本体１１１０の第１面Ｓ１に露出するように長さがさらに延長された第３リード部１２２０ｂを含み、セラミック本体１１１０の外部に露出した第３リード部１２２０ｂの一部が第３外部電極１３３によって覆われずにセラミック本体１１１０の第１面Ｓ１にそのまま露出するように形成される。

【0069】

なお、セラミック本体１１１０の第１面Ｓ１には第１から第３外部電極１３１〜１３３によって覆われずにセラミック本体１１１０の第１面Ｓ１にそのまま露出した第１から第３リード部１２１０ｂ、１２１０ｂ'、１２２０ｂの一部を覆うように第１及び第２絶縁部１４１、１４２が配置される。

【0070】

但し、上述の図５から図７（ｂ）の実施形態では、第１及び第２リード部２１ｂ、２１ｂ'の間のギャップＭＷ１が第３リード部２２ｂの長さＥＷ１より大きく形成されて、第１及び第２リード部２１ｂ、２１ｂ'と第３リード部２２ｂが第１及び第２内部電極２１、２２の積層方向に沿って重ならない。

【0071】

図８から図１０（ｂ）に示された実施形態では、第１及び第２リード部１２１０ｂ、１２１０ｂ'の間のギャップＭＷ２が第３リード部１２２０ｂの長さＥＷ２より小さく形成される。

【0072】

したがって、第１及び第２リード部１２１０ｂ、１２１０ｂ'の一部と第３リード部１２２０ｂの一部が第１及び第２内部電極１２１０、１２２０の積層方向に沿って互いに重なるようになって、第１及び第２内部電極１２１０、１２２０が互いに重なる全体の重なり面積を増やして積層セラミックキャパシタ１０００の容量をさらに増加させることができる。

【0073】

積層セラミックキャパシタの実装基板
図１１は図１ａの積層セラミックキャパシタが基板に実装された形状を示す斜視図であり、図１２は図１１の断面図である。

【0074】

図１１及び図１２を参照すると、本実施形態による積層セラミックキャパシタの実装基板２００は、積層セラミックキャパシタ１００が水平になるように実装される基板２１０、及び基板２１０の上面に互いに離隔するように形成された第１から第３電極パッド２２１〜２２３を含む。

【0075】

このとき、積層セラミックキャパシタ１００は、第１から第３外部電極１３１〜１３３が第１から第３電極パッド２２１〜２２３上にそれぞれ接触するように位置した状態で半田２３０によって基板２１０とそれぞれ電気的に連結されることができる。

【0076】

図１２において図面符号２２４は接地端子を、図面符号２２５は電源端子を示す。

【0077】

一方、本実施形態は、図１ａの積層セラミックキャパシタを実装する形態で示して説明しているが、本発明はこれに限定されず、一例として、図１ｂ、図５または図８に示された積層セラミックキャパシタもこれと類似した構造で基板に実装して実装基板を構成することができる。

【0078】

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

【符号の説明】

【0079】

１００、１００'、１０００ 積層セラミックキャパシタ
１１０、１１０'、１１１０ セラミック本体
１１１ 誘電体層
１１２、１１３ カバー層
１２１、２１、１２１０ 第１内部電極
１２１ａ、２１ａ、１２１０ａ 第１本体部
１２１ｂ、２１ｂ、１２１０ｂ 第１リード部
１２１ｂ'、２１'、１２１０ｂ' 第２リード部
１２２、２２、１２２０ 第２内部電極
１２２ａ、２２ａ、１２２０ａ 第２本体部
１２２ｂ、２２ｂ、１２２０ｂ 第３リード部
１３１〜１３３ 第１から第３外部電極
１４１、１４２ 第１及び第２絶縁部
１５０ 絶縁層
２００ 実装基板
２１０ 基板
２２１〜２２３ 第１から第３電極パッド
２３０ 半田

【図1a】

【図1b】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】