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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2017-92855(P2017-92855A)
(43)【公開日】2017年5月25日
(54)【発明の名称】光トランシーバ
(51)【国際特許分類】
H04B 10/40 20130101AFI20170421BHJP
H02J 1/00 20060101ALI20170421BHJP
【ＦＩ】
H04B9/00 400
H02J1/00 309R
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
【全頁数】10
(21)【出願番号】特願2015-223944(P2015-223944)
(22)【出願日】2015年11月16日
(71)【出願人】
【識別番号】000154325
【氏名又は名称】住友電工デバイス・イノベーション株式会社
(74)【代理人】
【識別番号】100153110
【弁理士】
【氏名又は名称】岡田 宏之
(74)【代理人】
【識別番号】100131037
【弁理士】
【氏名又は名称】坪井 健児
(74)【代理人】
【識別番号】100099069
【弁理士】
【氏名又は名称】佐野 健一郎
(72)【発明者】
【氏名】武井 竜太郎
(72)【発明者】
【氏名】内田 健一郎
【テーマコード（参考）】
5G065
5G165
5K102
【Ｆターム（参考）】
5G065BA04
5G065CA01
5G065DA07
5G065GA02
5G065GA07
5G065LA01
5G065LA02
5G065NA01
5G065NA02
5G065NA03
5G165BB04
5G165BB05
5G165CA01
5G165DA07
5G165GA02
5G165GA07
5G165LA01
5G165LA02
5G165NA01
5G165NA02
5G165NA03
5K102AA41
5K102AN01
5K102AN05
5K102LA41
5K102MA01
5K102MA02
5K102MB13
5K102MH01
5K102MH21
(57)【要約】
【課題】起動時に発振することなく安定した動作が可能な光トランシーバを提供する。【解決手段】光トランシーバ１は、ホスト装置２に対して活線挿抜される。光トランシーバ１は、ホスト装置２から一次電圧Ｖｃｃ３が供給され、それぞれ所定の二次電圧を出力する複数のＤＣ／ＤＣ変換器１０と、活線挿抜時に、ホスト装置から一次電圧Ｖｃｃ３の供給を受け、一次電圧Ｖｃｃ３が所定の最小値に達した時に、ダミー電流を引き抜くドレイン電流回路３０と、活線挿抜時に、一次電圧Ｖｃｃ３の変化を検知し、一次電圧Ｖｃｃ３の変化に応じてドレイン電流回路３０のダミー電流を調整する制御部２０を有している。
【選択図】図４
【特許請求の範囲】
【請求項1】
ホスト装置に対して活線挿抜される光トランシーバであって、
前記ホスト装置から一次電圧が供給され、それぞれ所定の二次電圧を出力する複数のＤＣ／ＤＣ変換器と、
活線挿抜時に、前記ホスト装置から前記一次電圧の供給を受け、前記一次電圧が所定の最小値に達した時に、ダミー電流を引き抜くドレイン電流回路と、
活線挿抜時に、前記一次電圧の変化を検知し、前記一次電圧の変化に応じて前記ドレイン電流回路のダミー電流を調整する制御部と、
を有する光トランシーバ。
前記ホスト装置から一次電圧が供給され、それぞれ所定の二次電圧を出力する複数のＤＣ／ＤＣ変換器と、
活線挿抜時に、前記ホスト装置から前記一次電圧の供給を受け、前記一次電圧が所定の最小値に達した時に、ダミー電流を引き抜くドレイン電流回路と、
活線挿抜時に、前記一次電圧の変化を検知し、前記一次電圧の変化に応じて前記ドレイン電流回路のダミー電流を調整する制御部と、
を有する光トランシーバ。
【請求項2】
前記ドレイン電流回路は、前記一次電圧が上昇するにしたがって、前記ダミー電流を増加させる請求項１に記載の光トランシーバ。
【請求項3】
前記制御部は、前記一次電圧が所定値に達した後、前記ダミー電流を漸減させる請求項１または２に記載の光トランシーバ。
【請求項4】
前記ドレイン電流回路は、可変電流源と、前記一次電圧を分圧して前記可変電流源に動作設定値を与える抵抗分圧回路と、該抵抗分圧回路の一方の抵抗を短絡するスイッチを有し、
前記制御回路は、前記一次電圧が所定の前記最小値に達した時に、前記スイッチの短絡を解除する請求項１から３のいずれか１に記載の光トランシーバ。
前記制御回路は、前記一次電圧が所定の前記最小値に達した時に、前記スイッチの短絡を解除する請求項１から３のいずれか１に記載の光トランシーバ。
【請求項5】
前記ドレイン電流回路は、可変電流源と、前記一次電圧をレベル変換して前記可変電流源に動作設定値を与える設定回路と、該設定回路を短絡するスイッチを有し、
前記制御回路は、前記一次電圧が所定の前記最小値に達した時に、前記スイッチの短絡を解除する請求項１から３のいずれか１に記載の光トランシーバ。
前記制御回路は、前記一次電圧が所定の前記最小値に達した時に、前記スイッチの短絡を解除する請求項１から３のいずれか１に記載の光トランシーバ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、光トランシーバに関し、より詳細には、起動時の動作を安定化させた光トランシーバに関する。
【背景技術】
【0002】
ビデオオンデマンド、ＬＴＥ（Long Term Evolution）などの普及に伴い光通信の大容量化が進んでいる。光トランシーバ１個当たりの伝送容量として１００Ｇｂｐｓの速度の実現に際しては、レーザダイオード（ＬＤ）の動作速度が限界に近づくため、マルチチャンネル、マルチ波長を用いたシステムが主流になっている。例えば、ＩＥＥＥで規格が制定されたＣＦＰ（Centum gigabit Form Factor Pluggable）光トランシーバでは、２５Ｇｂｐｓ×４波長の多重化／多波長化によって１００Ｇｂｐｓの速度を実現している。
【0003】
ＣＦＰ光トランシーバの場合、扱う電気信号は１０Ｇｂｐｓ×１０チャンネルとなるため、２５Ｇｂｐｓ×４チャンネルと１０Ｇｂｐｓ×１０チャンネルの間での変換機能として、いわゆるギアボックス機能が必要となる。このように、マルチチャンネル化や、ギアボックス機能の実現により、光トランシーバに搭載される各部品の消費電力は増加の一途をたどっており、ＣＦＰの基本仕様を規定するＭＳＡ（Multi-Source Agreement）によれば、消費電力はクラス４の場合で３２Ｗまで許容されている。
【0004】
光トランシーバは大容量であってもホスト装置に対して活線挿抜される。したがって、活栓挿抜のための対策として、突入電流の発生を制限しながら光トランシーバの内部回路を起動させる必要があることはよく知られている。これは、光トランシーバへの突入電流の発生がホスト装置側の電源電圧の低下を誘引し、装置全体の障害につながるからである。
【0005】
例えば、特許文献１には、電源接続時に電子装置へ流れ込む突入電流を防止するために、電子装置の第１のコネクタの＋側の電源接続ピンとコンデンサ及び電子回路とを接続する電源ライン上に半導体スイッチング素子を介在させ、この半導体スイッチング素子のオン抵抗を各コネクタが接続されてから所定時間が経過するまでに略絶縁状態から略０Ωまで徐々に変化させることが開示されている。
【先行技術文献】
【特許文献】
【0006】
特開平８−３３１７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
光トランシーバをホスト装置に対して活線挿抜する際に、突入電流の発生を抑制するためには、特許文献１に開示されたような手段を用いることができる。しかしながら、大容量の光トランシーバでは、搭載される各部品に対して適切な電圧を供給するために、複数のＤＣ／ＤＣ変換器を搭載して各部品に電源電圧を供給しており、光トランシーバ全体として定電力負荷特性を示す。このため、光トランシーバの起動時において、突入電流防止の点からホスト装置から供給される電圧を徐々に電圧を上げていった場合、電流はこれに伴って減少する。すなわち、ホスト装置の電源装置から光トランシーバを見た場合は、負性抵抗が接続されている場合と等価になる。このため、光トランシーバの起動時において発振を引き起こすおそれがある。
【0008】
本発明は、これらの実情に鑑みてなされたものであり、起動時に発振することなく安定した動作が可能な光トランシーバを提供することをその目的とする。
【課題を解決するための手段】
【0009】
本発明による光トランシーバは、ホスト装置に対して活線挿抜される光トランシーバであって、前記ホスト装置から一次電圧が供給され、それぞれ所定の二次電圧を出力する複数のＤＣ／ＤＣ変換器と、活線挿抜時に、前記ホスト装置から前記一次電圧の供給を受け、前記一次電圧が所定の最小値に達した時に、ダミー電流を引き抜くドレイン電流回路と、活線挿抜時に、前記一次電圧の変化を検知し、前記一次電圧の変化に応じて前記ドレイン電流回路のダミー電流を調整する制御部と、を有する光トランシーバである。
【発明の効果】
【0010】
本発明によれば、起動時に発振することなく安定した動作が可能な光トランシーバを提供することができる。
【図面の簡単な説明】
【0011】
【図1】本発明が適用される光トランシーバの一例と、ホスト基板との関係を説明するための回路ブロック図である。
【図4】本発明に係る光トランシーバの回路ブロックの一例と、ホスト基板との関係を示す図である。
【図5】本発明に係る光トランシーバのドレイン電流回路に流れる電流特性を模式的に示す図である。
【図6】本発明に係る光トランシーバのドレイン電流回路を含む周辺回路の一例を示すブロック図である。
【図7】本発明に係る光トランシーバのドレイン電流回路の一例を示す回路図である。
【図8】本発明に係る光トランシーバのドレイン電流回路の他の例を示す回路図である。
【図9】ドレイン電流回路に流れるダミー電流と光トランシーバに供給される電流の関係を示す図である。
【発明を実施するための形態】
【0012】
（本願発明の実施形態の詳細）本発明に係る光トランシーバの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内ですべての変更が含まれる。また、以下の説明において、異なる図面においても同じ符号を付した構成は同様のものであるとして、その説明を省略する場合がある。
【0013】
図１は、本発明の対象となる光トランシーバにおけるホスト基板との関係を説明するための回路ブロック図であり、光トランシーバ１の電源部のブロック図と、この光トランシーバ１が活線挿抜されるホスト装置のホスト基板２のモジュールインターフェースを示している。基本仕様として、電源電圧、消費電力、突入電流、リップル等がＭＳＡで決められており、ホスト基板２側には、十分な電流を供給可能な電圧源（Ｖｃｃ１）に加えて、リップルを削減するためのコンデンサＣA、コイルＬA、およびコンデンサＣBからなるフィルタが設けられている。ホスト基板２と光トランシーバ１との接続は、プラガブル対応のためコネクタを用いることがＭＳＡで同様に規定されている。このため、コネクタ部には接触抵抗ＲAが数ｍΩ程度生じてしまい、光トランシーバ１に加わる電源電圧Ｖｃｃ３は、ホスト基板２側からの供給電圧Ｖｃｃ２に対して抵抗Ｒ１による電圧降下分小さな値となる。
【0014】
光トランシーバ１には、ホスト基板２から供給される電源に重畳されているリップルを除去するためにコンデンサＣCが搭載されている。制御部２０は、最初に起動して光トランシーバ１全体を制御する必要があるため、電源電圧Ｖｃｃ３に直接または積分フィルタを介して接続される。また、光トランシーバ１には、ギアボックス１１、ＴＯＳＡ（Transmitter Optical Sub-Assembly）１２、その他の部品１３等が搭載されている。そして、各部品で必要とされる電源仕様が異なっていたり、一つの部品で複数の電源電圧を用いる必要があったりするため、光トランシーバ１内に複数のＤＣ／ＤＣ変換器１０が搭載され、必要な各電源電圧を生成し、各部品に供給している。
【0015】
ちなみに、ＭＳＡで規定された突入電流は、最大電流１０Ａ、増加率１００ｍＡ/μｓ等が制限され、制御部２０は各部品の起動順を調整するなどして、これらのすべての規格を満足させる。なお、ＤＣ／ＤＣ変換器１０には電源電圧Ｖｃｃ３が一次電圧として印加され、生成される電圧が二次電圧として各部品に供給される。
【0016】
図２は、図１に示す回路ブロックにおける光トランシーバの電源電圧に対する消費電力と消費電流の関係を示すグラフである。光トランシーバが内蔵するＤＣ／ＤＣ変換器１０が理想的な効率で動作している場合を想定し、制御部２０の消費電力がきわめて少なく光トランシーバ１の消費電力に比べて無視でき、また、すべての部品がＤＣ／ＤＣ変換器１０の下流に接続されているとすると、消費電力は図２（Ａ）に示すように、電源電圧に依存せずに一定となる。また、消費電流は図２（Ｂ）に示すように、電源電圧の増加とともに減少する。
【0017】
実際には、ＤＣ／ＤＣ変換器１０の効率が１００%ではなく、また、制御部２０の消費電力も有限な値であるため、光トランシーバ１の消費電力は電源電圧の増加に伴いわずかに増加し、消費電流の減少割合も低下する。しかし、光トランシーバ１の特徴的な点は、消費電流が電源電圧の増加とともに減少することであり、このことは、ホスト装置の電源装置から光トランシーバ１を見た場合に、負性抵抗が接続されている場合と等価となる。
【0018】
図３は、図１に示す回路ブロックの等価回路を示しており、図１に示す回路ブロックにおいて、ＤＣ／ＤＣ変換器１０を負性抵抗ＲBに置き換え、制御部２０を削除したものである。この等価回路を基にシミュレーションを行うと、電源電圧Ｖｃｃ１を０Ｖから上げていった場合に、電源電流Ｉｃｃ１が発振するという挙動を示した。これは、コイルＬAのインダクタンスが大きいほど顕著であったが、リップルを除去するためにはコイルＬAのインダクタンス数μＨにする必要があるため、発振を避けることはできない。また、発振を避けるためにコンデンサＣA、ＣBの容量を大きくすることも考えられるが、光トランシーバ１の筐体の大きさはＭＳＡで厳密に規定されているため、大きなキャパシタを搭載することは、他の部品の搭載スペースを削減することになる。したがって、発振を緩和するためには、ＤＣ／ＤＣ変換器１０の負性抵抗ＲBを緩和することが考えられる。
【0019】
（第１の実施形態）図４は、本発明に係る光トランシーバの回路ブロックの一例と、ホスト基板との関係を示す図であり、図４に示す回路ブロックは、図１に示す回路ブロックと比べて、ドレイン電流回路３０を備えている点で異なっている。図５は、本発明に係る光トランシーバのドレイン電流回路に流れる電流特性を模式的に示す図であり、光トランシーバ１に印加される電源電圧Ｖｃｃ３が上昇するとドレイン電流（ダミー電流）が増加する、正性抵抗（負性抵抗とは逆の特性を有する。）を模している。そして、ドレイン電流回路３０の正性抵抗は、ＤＣ／ＤＣ変換器１０およびその下流に接続される各部品により模式的に生成される負性抵抗を相殺する。
【0020】
図６は、本発明に係る光トランシーバのドレイン電流回路を含む周辺回路の一例を示すブロック図である。ドレイン電流回路３０は、電源電圧Ｖｃｃ３をモニタする電圧検知回路３１、および、ドレイン電流を駆動する電流駆動回路３２、および、電圧検知回路３１の出力に基づいて電流駆動回路３２を制御する電流制御回路３３を有する。
【0021】
以下、ドレイン電流回路３０の動作について説明する。ホスト装置に光トランシーバ１が装着され、ホスト基板２から光トランシーバ１に電源が供給された後、電源電圧Ｖｃｃ３が所定の値に達すると、制御部２０のパワーオンリセット部２１からの信号により、ＣＰＵ２２の初期化が開始される。この初期化過程で電源電圧Ｖｃｃ３の値を検知し、光トランシーバ１の仕様最小値に達したことをＣＰＵ２２が確認すると、ＣＰＵ２２は各ＤＣ／ＤＣ変換器１０にイネーブル信号（DC/DC_ENB）を送出し、ＤＣ／ＤＣ変換器１０を動作させる。ＤＣ／ＤＣ変換器１０は、それぞれの固有の時定数にしたがって所定の電圧を各部品に供給する。
【0022】
同時に、ＣＰＵ２２は、ドレイン電流回路３０にイネーブル信号（Drain_ENB信号）を送出し、ドレイン電流回路３０は、その時定数にしたがってドレイン電流ＩD（ダミー電流）を生成し、電源からドレイン電流ＩDを引き抜く。ホスト装置側から見ると、電源電圧Ｖｃｃ３の増加に伴いドレイン電流ＩDは増加する。電源電圧Ｖｃｃ３の仕様最小値では０であり、仕様の上限で最大値Ｍａｘにドレイン電流ＩDを設定している。通常はありえないが電源電圧Ｖｃｃ３が仕様上限値を超える場合は、ドレイン電流ＩDはこの最大値を維持する。仕様最小値以下でドレイン電流ＩDを０とするのは、光トランシーバ１の起動時の突入電流の増加を抑制するためである。そして、仕様最小値以上で、ＤＣ／ＤＣ変換器１０の負性抵抗を補償する最小限のドレイン電流ＩDをホスト装置から供給することで、電源の発振による不安定化を避けることが可能となる。
【0023】
起動時（初期化時）以降、ＤＣ／ＤＣ変換器１０が安定動作に移行した後は、ドレイン電流ＩDは光トランシーバ１の消費電流の増加のみをもたらし、光トランシーバ１の安定動作には寄与しない。したがって、初期化が終了した時点において、ドレイン電流ＩDを再度０に設定することが好ましい。光トランシーバ１の規格では、初期化時間は２．５秒と規定されている。また、ドレイン電流ＩDを瞬断すると電源が再度不安定化する可能性が大きくなるため、そのため、ドレイン電流ＩDを０にする場合、所定の割合で漸減させることが望ましい。
【0024】
次に、ドレイン電流回路の具体的な構成例について説明する。図７は、本発明に係る光トランシーバのドレイン電流回路の一例を示す回路図である。電圧源Ｖ１は電源電圧Ｖｃｃ３を一定値ドロップさせており、これにより、電源電圧Ｖｃｃ３が０Ｖから数Ｖまでの範囲でドレイン電流回路３０が動作する不感帯を設定するとともに、後述する抵抗分圧回路の分解能を向上させている。比較器Ｕ１、ＦＥＴ（電界効果トランジスタ）Ｊ１、および、抵抗Ｒ１は可変電流源として機能する。
【0025】
ＦＥＴＪ１のゲートバイアスが調整して、ＦＥＴＪ１を流れるドレイン電流ＩDにより抵抗Ｒ１に誘起される電位降下値を、２つの抵抗Ｒ２、Ｒ３の抵抗分圧回路により決定される中間ノード電位Ｖｐに一致させる。Ｖｃｃ３が増加すると、抵抗分圧回路の中間ノード電位Ｖｐも上昇するので、ＦＥＴＪ１に流れるドレイン電流ＩDも増加する。
【0026】
トランジスタＱ１はスイッチとして機能する。ＣＰＵ２２から与えられる制御信号であるDrain_ENB信号は通常ハイレベルに設定されているため、トランジスタＱ１はオン状態に維持されている。このため、抵抗Ｒ２は短絡されることになり、抵抗分圧回路は動作しない。そして、中間ノード電位Ｖｐはほぼ０Ｖに維持されるため、ＦＥＴＪ１にはドレイン電流ＩDは流れない。Ｖｃｃ３が仕様最小値に達するとDrain_ENB信号がネゲートされトランジスタＱ１はオフとなる。これにより、抵抗分圧回路は正常に動作し、中間ノード電位ＶｐにはＶｃｃ３に基づく電位が発生する。
【0027】
電圧源Ｖ１は抵抗分圧回路のゲインを調整するためのものであり、電圧源Ｖ１の電圧値を有している。Ｖ１＝０場合、抵抗分圧回路はＶｃｃ３を直接分割しているので、比較器Ｕ１の非反転入力端子の電位は、中間ノード電位ＶｐであるＶｃｃ３×Ｒ２／（Ｒ２＋Ｒ３）となる。また、電圧源Ｖ１が有意な値の場合は、中間ノード電位Ｖｐは（Ｖｃｃ３−Ｖ１）×Ｒ２／（Ｒ２＋Ｒ３）となり、抵抗分圧回路の分割比の分解能が向上する。
【0028】
この回路は抵抗Ｒ２の存在によって、ドレイン電流ＩDが完全には０とならず、Ｖｃｃ３が仕様最小値（Ｖｃｃｍｉｎ）であっても、ドレイン電流ＩDは（Ｖｃｃｍｉｎ−Ｖ１）×Ｒ２／（Ｒ２＋Ｒ３）で与えられる有意値となる。電源電圧Ｖｃｃ３が仕様最小値ＶｃｃｍｉｎとなってDrain_ENB信号によりトランジスタＱ１をオフした瞬間に、ドレイン電流ＩDがこの有意値に設定され、電源電圧Ｖｃｃ３が増加するとドレイン電流ＩDがこの有意値から漸増する。このため、ドレイン電流ＩDは０から漸増することにはならない。
【0029】
なお、図７に示す電圧源Ｖ１および抵抗Ｒ２、Ｒ３からなる抵抗分圧回路が、図６に示す電圧検知回路３１に対応し、図７に示す比較器Ｕ１、ＦＥＴＪ１、抵抗Ｒ１で構成される可変電流源が、図６に示す電流駆動回路３２に対応し、図７に示すトランジスタＱ１が図６に示す電流制御回路３３にそれぞれ対応する。図８は、ドレイン電流回路に流れるダミー電流とトランシーバに供給される電流の関係を示す図であり、ドレイン電流ＩDの存在によって、起動時に発振することなく、電源電流Ｉｃｃ１は安定的な挙動を示すことになった。
【0030】
（第２の実施形態）図９は、本発明に係る光トランシーバのドレイン電流回路の他の例を示す回路図である。図７に示す回路と比べて、抵抗分割回路の抵抗Ｒ３を省略した回路に相当する。ここで、電圧源Ｖ１の値は仕様最小値Ｖｃｃｍｉｎに設定している。トランジスタＱ１がDrain_ENB信号によりオフとなってドレイン電流回路３０が動作を開始すると、比較器Ｕ１の非反転入力端子の電位は電圧源Ｖ１と抵抗Ｒ２の回路によって設定される中間ノード電位Ｖｐとなる。電圧源Ｖ１の値を仕様最小値Ｖｃｃｍｉｎに設定すると、非反転入力端子の電位はＶｃｃｍｉｎ−Ｖ１に相当する電圧となり、比較器Ｕ１、ＦＥＴＪ１、抵抗Ｒ１で構成される可変電流源によって電圧／電流変換を行うことにより、ドレイン電流ＩDを電源電圧Ｖｃｃ３が仕様最小値Ｖｃｃｍｉｎのときに０、仕様最大値Ｖｃｃｍａｘのときに最大値とすることができる。電圧源Ｖ１は、例えば、複数のダイオードを順方向に直列接続した回路ツェナーダイオードによる定電圧源、あるいは両者の組み合わせで実現できる。
【0031】
また、上述したように、電源電圧Ｖｃｃ３が仕様値に達し、光トランシーバ１の初期化処理（起動処理）が終了した段階で、ドレイン電流ＩDを漸減させ、最終的には０とすることが消費電力の面からは好ましい。これは、抵抗Ｒ２または抵抗Ｒ１に並列にキャパシタを接続することで実現できる。また、Drain_ENB信号を漸増させることによって、トランジスタＱ１を流れる電流を漸増し、中間ノード電位Ｖｐを漸減させることによっても可能である。本実施形態では、電圧源Ｖ１と抵抗Ｒ２が、本発明の可変電流源に動作設定値を与える設定回路に相当する。
【0032】
（第３の実施形態）第１および第２の実施形態では、ドレイン電流回路の電流値を設定するために、抵抗分圧回路、あるいは抵抗分圧回路と定電圧源との組み合わせを用いていたが、本実施形態では、比較器Ｕ１の非反転入力端子にＣＰＵ２２からの制御信号を直接入力することによって、ドレイン電流回路の電流値を制御している。この場合、制御信号はＣＰＵ２２の出力段階（出力Ｉ／Ｆ）でＤ／Ａ変換を行いアナログ信号にする必要がある。
【0033】
すなわち、ＣＰＵ２２によって電源電圧Ｖｃｃ３をモニタし、電源電圧Ｖｃｃ３が仕様最小値Ｖｃｃｍｉｎになったときに、ドレイン電流ＩDを流し始める。次に、電源電圧Ｖｃｃ３の増加とともに制御信号を徐々に大きくし、電源電圧Ｖｃｃ３が所定の仕様値Ｖｃｃｍａｘまで増加した後、制御信号を漸減させ、ドレイン電流ＩDを徐々に減少させる。これらの動作をすべてプログラム制御によって実施することにより、所定のドレイン電流ＩDの動作を実現することができる。
【0034】
ただし、このような動作をＣＰＵ２２に行わせた場合、ＣＰＵ負荷を増大させることになる。光トランシーバ１の初期化処理時にはＣＰＵ負荷が最も大きくなる時であり、ドレイン電流ＩDの動作を実施するために、所定のＣＰＵの初期化処理が損なわれないようにする必要がある。ＣＰＵ負荷が大きくなってＣＰＵの初期化処理に支障を来す場合は、第１および第２の実施形態に示したアナログ制御を行う必要がある。
【符号の説明】
【0035】
１…光トランシーバ、２…ホスト基板、１０…ＤＣ／ＤＣ変換器、１１…ギアボックス、１２…ＴＯＳＡ、１３…その他の部品、２０…制御部、２１…パワーオンリセット部、２２…ＣＰＵ、３０…ドレイン電流回路、３１…電圧検知回路、３２…電流駆動回路、３３…電流制御回路。