特開 2018-142725 積層セラミックキャパシタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-142725(P2018-142725A)

(43)【公開日】2018年9月13日

(54)【発明の名称】積層セラミックキャパシタ

(51)【国際特許分類】

   H01G 2/16 20060101AFI20180817BHJP

   H01G 4/40 20060101ALI20180817BHJP

   H01G 4/30 20060101ALI20180817BHJP

【ＦＩ】

   H01G2/16 301

   H01G4/40 301A

   H01G4/30 201C

   H01G4/30 201F

   H01G4/30 513

【審査請求】有

【請求項の数】5

【出願形態】ＯＬ

【全頁数】15

(21)【出願番号】特願2018-94972(P2018-94972)

(22)【出願日】2018年5月16日

(62)【分割の表示】特願2014-203002(P2014-203002)の分割

【原出願日】2014年10月1日

(31)【優先権主張番号】10-2014-0054245

(32)【優先日】2014年5月7日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】リー、ビョン ファ

(72)【発明者】

【氏名】キム、ヨン キー

(72)【発明者】

【氏名】パク、ミン チョル

(72)【発明者】

【氏名】アーン、ヨン ギュ

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E082DD02

(57)【要約】

【課題】本発明は、積層セラミックキャパシタに関する。
【解決手段】本発明は、複数の誘電体層が厚さ方向に積層されたセラミック本体と、セラミック本体内で、誘電体層を介してセラミック本体の両端面を通じて露出するように配置された複数の第１内部電極と、セラミック本体内で、第１内部電極と交互に積層され、誘電体層を介してセラミック本体の一側面を通じて露出するように配置された複数の第２内部電極と、セラミック本体の両端面に形成され、第１内部電極の両端部とそれぞれ連結された第１及び第２外部電極と、セラミック本体の一側面から実装反対面の一部まで延長形成され、第２内部電極と連結された第３外部電極と、セラミック本体の他側面から実装反対面の一部まで延長形成された第４外部電極と、セラミック本体の実装反対面に形成され、第３及び第４外部電極を連結する断続部と、を含む積層セラミックキャパシタを提供する。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の誘電体層が幅方向に積層されたセラミック本体と、
前記セラミック本体の実装面の長さ方向に相互離隔して形成された第１外部電極及び第２外部電極と、
前記セラミック本体の実装面に形成され、前記第１外部電極及び前記第２外部電極の間に形成された第３外部電極と、
前記セラミック本体の実装反対面に前記第１外部電極、前記第２外部電極、及び第３外部電極とそれぞれ対応するように形成された第４外部電極、第５外部電極、及び第６外部電極と、
前記セラミック本体内で、前記複数の誘電体層の各々を介して交互に配置された複数の第１内部電極及び複数の第２内部電極と、
前記セラミック本体の実装面と実装反対面を介してそれぞれ露出するように前記複数の第１内部電極の各々から延長形成され、前記第１外部電極及び前記第４外部電極とそれぞれ連結された第１リード部及び第２リード部と、
前記セラミック本体の実装面と実装反対面を介してそれぞれ露出するように前記複数の第２内部電極の各々から延長形成され、前記第２外部電極及び前記第５外部電極とそれぞれ連結された第３リード部及び第４リード部と、
前記セラミック本体の実装反対面に形成され、前記第５外部電極及び前記第６外部電極を連結する断続部と、を含む積層セラミックキャパシタ。

【請求項2】

前記断続部はヒューズ（ｆｕｓｅ）であることを特徴とする、請求項１に記載の積層セラミックキャパシタ。

【請求項3】

前記断続部は抵抗パターン（ｒｅｓｉｓｔｉｖｅ ｐａｔｔｅｒｎ）であることを特徴とする、請求項１に記載の積層セラミックキャパシタ。

【請求項4】

前記複数の第１内部電極または前記複数の第２内部電極は、前記セラミック本体の両端面から離隔して形成されたことを特徴とする、請求項１から３の何れか１項に記載の積層セラミックキャパシタ。

【請求項5】

前記第１外部電極から前記第６外部電極は、前記セラミック本体の実装面または実装反対面から前記セラミック本体の両側面の一部まで延長形成された特徴とする、請求項１から４の何れか１項に記載の積層セラミックキャパシタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）に関する。

【背景技術】

【0002】

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人用携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、スマートフォン及び携帯電話など様々な電子製品の基板に装着されて電気を充電したり、放電させる役割をするチップ状のものである。

【0003】

このような積層セラミックキャパシタは、小型でありながら大容量が確保され、実装が容易であるという利点により、様々な電子機器の部品として使用することができる。

【0004】

上記積層セラミックキャパシタのうちＥＳＲ（等価直列抵抗：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｒｅｓｉｓｔａｎｃｅ）値の低い製品は、電源回路に使用されると、低いＥＳＲ特性により、電源回路に発振現象（ｏｓｃｉｌｌａｔｉｎｇ）が発生するという問題があり得る。

【0005】

上記発振現象を防止するために、積層セラミックキャパシタのＥＳＲ値を上げると、相対的にＥＳＬ（等価直列インダクタンス：Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉａｌ Ｉｎｄｕｃｔａｎｃｅ）値が増加して積層セラミックキャパシタの電気的特性が低下するという問題が発生し得る。

【0006】

また、上記積層セラミックキャパシタは、内部短絡または電気的な過負荷によってショート（ｓｈｏｒｔ）が発生することがある。

【0007】

この場合、上記積層セラミックキャパシタと連結された残りの回路に過電流が伝達されて、上記積層セラミックキャパシタと連結された製品全体に損傷を与えるという問題が発生する恐れがある。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】日本公開特許第２０１３−５０２７４６号

【発明の概要】

【発明が解決しようとする課題】

【0009】

当技術分野では、ＥＳＲ値を高めても、ＥＳＬ値の増加は最小化させることで、積層セラミックキャパシタの電気的特性を向上させることができ、上記積層セラミックキャパシタにショートが発生する場合、回路をオープンさせて、上記積層セラミックキャパシタの過電流が連結された製品全体に損傷を与えることを防止できる新たな方案が求められてきた。

【課題を解決するための手段】

【0010】

本発明の一実施形態は、複数の誘電体層が厚さ方向に積層されたセラミック本体と、上記セラミック本体内で、上記誘電体層を介して上記セラミック本体の両端面を通じて露出するように配置された複数の第１内部電極と、上記セラミック本体内で上記第１内部電極と交互に積層され、上記誘電体層を介して上記セラミック本体の一側面を通じて露出するように配置された複数の第２内部電極と、上記セラミック本体の両端面に形成され、上記第１内部電極の両端部とそれぞれ連結された第１及び第２外部電極と、上記セラミック本体の一側面から実装反対面の一部まで延長形成され、上記第２内部電極と連結された第３外部電極と、上記セラミック本体の他側面から実装反対面の一部まで延長形成された第４外部電極と、上記セラミック本体の実装反対面に形成され、上記第３及び第４外部電極を連結する断続部と、を含む積層セラミックキャパシタを提供する。

【0011】

上記第２内部電極は、上記セラミック本体の一側面を介して露出するようにリード部を有してもよい。

【0012】

上記第１及び第２外部電極は、上記セラミック本体の両端面から実装面の一部まで延長形成されてもよい。

【0013】

本発明の他の実施形態は、複数の誘電体層が幅方向に積層されたセラミック本体と、上記セラミック本体の実装面に長さ方向に相互離隔して形成された第１及び第２外部電極と、上記セラミック本体の実装面に形成され、上記第１及び第２外部電極の間に形成された第３外部電極と、上記セラミック本体の実装反対面に上記第１ないし第３外部電極とそれぞれ対応するように形成された第４ないし第６外部電極と、上記セラミック本体内で、上記誘電体層を介して交互に配置された複数の第１及び第２内部電極と、上記セラミック本体の実装面と実装反対面を介してそれぞれ露出するように上記第１内部電極から延長形成され、上記第１及び第４外部電極とそれぞれ連結された第１及び第２リード部と、上記セラミック本体の実装面と実装反対面を介してそれぞれ露出するように上記第２内部電極から延長形成され、上記第２及び第５外部電極とそれぞれ連結された第３及び第４リード部と、上記セラミック本体の実装反対面に形成され、上記第５及び第６外部電極を連結する断続部と、を含む積層セラミックキャパシタを提供する。

【0014】

上記第１または第２内部電極は、上記セラミック本体の両端面から離隔して形成されてもよい。

【0015】

上記第１ないし第６外部電極は、上記セラミック本体の実装面または実装反対面から上記セラミック本体の両側面の一部まで延長形成されてもよい。

【0016】

上記断続部は、ヒューズ（ｆｕｓｅ）または抵抗パターン（ｒｅｓｉｓｔｉｖｅ ｐａｔｔｅｒｎ）であってもよい。

【発明の効果】

【0017】

本発明の一実施形態によると、電流パス（ｃｕｒｒｅｎｔ ｐａｔｈ）がセラミック本体の両端面から中央部に移動する形態となり、上記積層セラミックキャパシタのＥＳＲ値は高めながらもＥＳＬ値の増加は最小化させて上記積層セラミックキャパシタの電気的特性を向上させることができる。

【0018】

また、セラミック本体の実装反対面に、隣接した外部電極を連結する断続部を適用することにより、上記積層セラミックキャパシタにショートが発生する場合、上記断続部が短絡されて回路をオープン状態にし、過電流が上記積層セラミックキャパシタと連結された残りの回路に伝達されることを遮断して、製品全体に損傷が発生することを防止することができる。

【図面の簡単な説明】

【0019】

【図1】本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。

【図2】図１の積層セラミックキャパシタの第１及び第２内部電極の積層構造を示した分解斜視図である。

【図3a】本発明の一実施形態による積層セラミックキャパシタの等価回路を示した回路図である。

【図3b】本発明の一実施形態による積層セラミックキャパシタの等価回路を示した回路図である。

【図4】本発明の他の実施形態による積層セラミックキャパシタを概略的に示した斜視図である。

【図5】図４の積層セラミックキャパシタの第１及び第２内部電極の積層構造を示した分解斜視図である。

【図6a】本発明の他の実施形態による積層セラミックキャパシタの等価回路を示した回路図である。

【図6b】本発明の他の実施形態による積層セラミックキャパシタの等価回路を示した回路図である。

【発明を実施するための形態】

【0020】

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0021】

本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面上に表示されたＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。

【0022】

水平実装型積層セラミックキャパシタ
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は図１の積層セラミックキャパシタの第１及び第２内部電極の積層構造を示した分解斜視図である。

【0023】

図１及び図２を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２と、セラミック本体１１０の両端面に形成された第１及び第２外部電極１３１、１３２と、セラミック本体１１０の両側面に形成された第３及び第４外部電極１４１、１４２と、セラミック本体１１０の実装反対面に形成された断続部１５１と、を含む。

【0024】

即ち、本発明の一実施形態による積層セラミックキャパシタ１００は、計４つの外部電極を有する、いわゆる４端子キャパシタである。

【0025】

セラミック本体１１０は、複数の誘電体層１１１を厚さ方向に積層してから焼成して形成する。

【0026】

但し、本発明のセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に示されたものに限定されない。

【0027】

この際、セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態である。

【0028】

従って、隣接する誘電体層１１１同士の境界は、走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できないほどに一体化されていてもよい。

【0029】

セラミック本体１１０は、六面体状であってもよい。

【0030】

本発明の一実施形態では、セラミック本体１１０の対向する厚さ方向の面を第１及び第２主面１、２、第１及び第２主面１、２を連結し、対向する長さ方向の面を第１及び第２端面３、４、対向する幅方向の面を第１及び第２側面５、６と定義する。

【0031】

以下、本実施形態では、積層セラミックキャパシタ１００の実装面をセラミック本体１１０の第１主面１と定義して説明する。

【0032】

セラミック本体１１０は、アクティブ層とカバー層１１２、１１３を含んでもよい。

【0033】

上記アクティブ層は、キャパシタの容量形成に寄与する部分であって、セラミック本体１１０のうち複数の内部電極が積層された部分である。

【0034】

カバー層１１２、１１３は、上記アクティブ層の第１及び第２主面１、２側に形成された部分であって、内部電極を含まないことを除き、上記アクティブ層の誘電体層１１１と同じ材質及び構成からなってもよい。

【0035】

また、カバー層１１２、１１３は、単一誘電体層または２つ以上の誘電体層を上記アクティブ層の第１及び第２主面１、２側にそれぞれ積層して形成することができる。

【0036】

このようなカバー層１１２、１１３は、物理的または化学的ストレスによって第１及び第２内部電極１２１、１２２が損傷することを防止する役割を担うことができる。

【0037】

誘電体層１１１は、高誘電率のセラミック材料を含んでもよい。

【0038】

例えば、誘電体層１１１は、チタン酸バリウム（ＢａＴｉＯ_３）系セラミック粉末などを含んでもよいが、十分な静電容量が得られるものであれば、特に限定しない。

【0039】

また、誘電体層１１１には、上記セラミック材料とともに、必要に応じてセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤などがさらに含まれてもよい。

【0040】

ここで、上記セラミック添加剤としては、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などの様々な種類を使用することができる。

【0041】

第１及び第２内部電極１２１、１２２は、異なる極性を有する電極であって、セラミック本体１１０内で誘電体層１１１を介して複数個が厚さ方向に交互に配置される。

【0042】

このとき、複数の第１及び第２内部電極１２１、１２２は、中間に配置された誘電体層１１１により電気的に絶縁されてもよい。

【0043】

このような第１及び第２内部電極１２１、１２２は、誘電体層１１１を形成するセラミックシート上の少なくとも一面に導電性金属を含む導電性ペーストを印刷して形成することができる。

【0044】

上記導電性ペーストの導電性金属は、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）の何れか一つまたはこれらの合金等であってもよく、本発明はこれに限定されない。

【0045】

また、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法等を用いてもよいが、本発明はこれに限定されない。

【0046】

第１内部電極１２１は、セラミック本体１１０内でセラミック本体１１０の第１及び第２端面３、４を介して同時に露出するように形成される。

【0047】

第２内部電極１２２は、セラミック本体１１０内でセラミック本体１１０の第１側面５を介して露出するように形成される。

【0048】

このとき、第２内部電極１２２は、必要に応じてセラミック本体１１０の第２側面６を介して露出するようにしてもよく、この場合、第２内部電極１２２と直接接触しない第３外部電極１４１が負極となる。

【0049】

また、第２内部電極１２２は、厚さ方向に第１内部電極１２１と重畳されて容量を形成する容量部１２２ａと、セラミック本体１１０の第１側面５を介して露出し、第３外部電極１４１と連結するために容量部１２２ａから第１側面５側に延長形成されたリード部１２２ｂと、を含んでもよい。

【0050】

この際、積層セラミックキャパシタ１００の静電容量は、厚さ方向に沿って重畳された第１及び第２内部電極１２１、１２２の重畳面積と比例する。

【0051】

第１及び第２外部電極１３１、１３２は電源連結端子であって、セラミック本体１１０の第１及び第２端面３、４に対向するようにそれぞれ形成される。

【0052】

このとき、第１及び第２外部電極１３１、１３２は、セラミック本体１１０の第１及び第２端面３、４から実装面である第１主面１の一部まで延長形成されてもよい。

【0053】

また、第１及び第２外部電極１３１、１３２には、セラミック本体１１０の第１及び第２端面３、４を介して露出した第１内部電極１２１の両端部がそれぞれ連結されて電気的に接続される。

【0054】

第３及び第４外部電極１４１、１４２はグラウンド端子（ＧＮＤ）であって、セラミック本体１１０の第１及び第２側面５、６に対向し、且つ第１及び第２外部電極１３１、１３２と離隔されてそれぞれ形成される。

【0055】

この際、第３及び第４外部電極１４１、１４２は、セラミック本体１１０の第１及び第２側面５、６から実装反対面である第２主面２の一部まで延長形成される。

【0056】

また、第３外部電極１４１は、セラミック本体１１０の第１側面５を介して露出した第２内部電極１２２のリード部１２２ｂと連結されて電気的に接続される。

【0057】

このような第１ないし第４外部電極１３１、１３２、１４１、１４２は、導電性金属を含む導電性ペーストで形成することができる。

【0058】

上記導電性金属はこれに限定されるものではないが、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）の何れか一つまたはこれらの合金等であってもよい。

【0059】

上記導電性ペーストは、絶縁性物質をさらに含んでもよい。

【0060】

例えば、上記絶縁性物質はガラス（ｇｌａｓｓ）であってもよく、本発明はこれに限定されない。

【0061】

また、本発明において、第１ないし第４外部電極１３１、１３２、１４１、１４２を形成する方法は特に制限されず、セラミック本体１１０を導電性ペーストにディッピング（ｄｉｐｐｉｎｇ）して形成したり、めっきするなどの様々な方法を用いることができる。

【0062】

一方、第１ないし第４外部電極１３１、１３２、１４１、１４２上に電気めっきなどの方法でめっき層（不図示）をさらに形成してもよい。

【0063】

上記めっき層は、第１ないし第４外部電極１３１、１３２、１４１、１４２上に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたスズ（Ｓｎ）めっき層と、を含んでもよい。

【0064】

上記めっき層は、積層セラミックキャパシタ１００を基板などに半田で実装するとき、相互間の接着強度を高めるためのものである。

【0065】

断続部１５１は、セラミック本体１１０の実装反対面である第２主面２に形成され、セラミック本体１１０の第２主面２において、第３外部電極１４１と第４外部電極１４２を相互連結する役割を担う。

【0066】

このような断続部１５１は、内部短絡または電気的な過負荷などによってショートのような現象が発生すると、短絡されて回路をオープンさせる。これにより、積層セラミックキャパシタ１００に発生した過電流がそれと連結された残りの回路に伝達されるのを防ぎ、製品全体に損傷が発生することを防止することができる。

【0067】

このとき、断続部１５１は、ヒューズ（ｆｕｓｅ）または抵抗パターン（ｒｅｓｉｓｔｉｖｅ ｐａｔｔｅｒｎ）などからなってもよく、本発明はこれに限定されない。

【0068】

図３ａは、本発明の一実施形態による積層セラミックキャパシタ１００の等価回路を示したもので、断続部１５１としてヒューズを使用している。

【0069】

図３ｂは、本発明の一実施形態による積層セラミックキャパシタ１００の等価回路を示したもので、断続部１５１として抵抗パターンを使用している。

【0070】

上記抵抗パターンとしては、抵抗、バリスタ及びサーミスタの何れか一つが含まれてもよいが、本発明はこれに限定されない。

【0071】

図３ｂのように、断続部１５１に抵抗パターンを使用する場合、抵抗パターンの抵抗値によって決まる時間の間、積層セラミックキャパシタ１００を放電させることができる。

【0072】

このとき、断続部１５１は、ＥＳＲ値が上昇することを最大限抑制するために、可能な限り低い抵抗を有することが好ましいが、本発明における断続部１５１の抵抗値は特定値に限定されない。

【0073】

通常、ＥＳＲ値の低い積層セラミックキャパシタ１００は、電源回路に使用されると、低いＥＳＲ特性により、電源回路に発振現象が発生することがある。

【0074】

このとき、上記発振現象を防止するために積層セラミックキャパシタ１００のＥＳＲ値を高めると、相対的にＥＳＬが増加して積層セラミックキャパシタ１００の電気的特性が低下する恐れがある。

【0075】

また、積層セラミックキャパシタ１００にショート（ｓｈｏｒｔ）が発生すると、積層セラミックキャパシタ１００と連結された残りの回路に過電流が伝達されて、積層セラミックキャパシタ１００と連結された製品全体に損傷を与える恐れがある。

【0076】

本実施形態では、第１内部電極１２１の両端部と連結された第１及び第２外部電極１３１、１３２は正極で、第４外部電極１４２は負極である。

【0077】

電源を印加すると、電流パス（ｃｕｒｒｅｎｔ ｐａｔｈ）は、正極である第１及び第２外部電極１３１、１３２から第１内部電極１２１の中央部に向かって移動し、厚さ方向に配置された第２内部電極１２２の容量部１２２及びリード部１２２ｂを介して第３外部電極１４１に移動した後、断続部１５１を介して負極である第４外部電極１４２に移動する。

【0078】

上記のように、本実施形態は、積層セラミックキャパシタ１００の電流パスがセラミック本体１１０の両端面から中央部に移動する形態となるため、積層セラミックキャパシタ１００のＥＳＲ値は高めながらも、ＥＳＬ値の増加は最小化することができ、積層セラミックキャパシタ１００の電気的特性を向上させることができる。

【0079】

また、セラミック本体１１０の第２主面２に、第３及び第４外部電極１４１、１４２を連結する断続部１５１を適用することにより、積層セラミックキャパシタ１００にショートが発生した場合、断続部１５１が短絡されて回路をオープン状態にして、過電流が積層セラミックキャパシタ１００と連結された残りの回路に伝達されることを防ぎ、積層セラミックキャパシタ１００と連結された製品全体の損傷を防止することができる。

【0080】

従って、積層セラミックキャパシタ１００にショートが発生した場合、製品全体から積層セラミックキャパシタ１００のみを交換して修理した後、再使用することができる。

【0081】

垂直実装型積層セラミックキャパシタ
図４は本発明の他の実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図５は図４の積層セラミックキャパシタの第１及び第２内部電極の積層構造を示した分解斜視図である。

【0082】

図４及び図５を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００'は垂直実装型構造であって、セラミック本体１１０と、セラミック本体１１０の第１主面１の長さ方向に相互離隔して形成された第１ないし第３外部電極１６１〜１６３と、第２主面２の長さ方向に相互離隔して形成され、第１ないし第３外部電極１６１〜１６３と対向する第４ないし第６外部電極１６４〜１６６と、複数の第１及び第２内部電極１２３、１２４と、断続部１５２と、を含む。

【0083】

即ち、本発明の他の実施形態による積層セラミックキャパシタ１００'は、いわゆる３端子キャパシタである。

【0084】

ここで、上述した一実施形態と類似する部分に対しては重複を避けるために、その具体的な説明を省略し、上述した実施形態と異なる構造を有する垂直実装構造について具体的に説明する。

【0085】

また、説明の便宜のために、内部電極は第１及び第２内部電極、外部電極は第１ないし第６外部電極と称して説明し、このような内部電極及び外部電極が上述した一実施形態と同一構成の内部電極または外部電極を指すものではない。

【0086】

セラミック本体１１０は、複数の誘電体層１１１を幅方向に積層してから焼成して形成する。

【0087】

また、セラミック本体１１０は、アクティブ層とカバー層１１２、１１３を含んでもよい。

【0088】

上記アクティブ層はキャパシタの容量形成に寄与する部分であって、セラミック本体１１０のうち複数の内部電極が積層された部分である。

【0089】

カバー層１１２、１１３は、上記アクティブ層の第１及び第２側面５、６側に形成された部分であって、内部電極を含まないことを除き、上記アクティブ層の誘電体層１１１と同じ材質及び構成からなってもよい。

【0090】

また、カバー層１１２、１１３は、単一誘電体層または２つ以上の誘電体層を上記アクティブ層の第１及び第２側面５、６側にそれぞれ積層して形成することができる。

【0091】

第１及び第２内部電極１２３、１２４は、異なる極性を有する電極であって、セラミック本体１１０内で誘電体層１１１を介して複数個が幅方向に交互に配置される。

【0092】

このとき、複数の第１及び第２内部電極１２３、１２４は、中間に配置された誘電体層１１１によって電気的に絶縁されてもよい。

【0093】

第１内部電極１２３は、第２内部電極１２４と重畳されて容量を形成する第１容量部１２３ａと、セラミック本体１１０の第１及び第２主面１、２を介してそれぞれ露出するように第１容量部１２３ａから第１及び第２主面１、２側にそれぞれ延長形成された第１及び第２リード部１２３ｂ、１２３ｃと、を含む。

【0094】

第２内部電極１２４は、第１内部電極１２３の容量部１２３ａと重畳されて容量を形成する第２容量部１２４ａと、セラミック本体１１０の第１及び第２主面１、２を介してそれぞれ露出し、第１及び第２リード部１２３ｂ、１２３ｃから長さ方向に離隔するように第２容量部１２４ａから第１及び第２主面１、２側にそれぞれ延長形成された第３及び第４リード部１２４ｂ、１２４ｃと、を含む。

【0095】

この際、積層セラミックキャパシタ１００'の静電容量は、幅方向に沿って重畳された第１及び第２内部電極１２３、１２４の第１及び第２容量部１２３ａ、１２４ａの重畳面積と比例する。

【0096】

また、第１または第２内部電極１２３、１２４は、耐湿性を向上させ、クラック等を防止するために、セラミック本体１１０の第１及び第２端面３、４から離隔して形成されてもよい。

【0097】

第１及び第２外部電極１６１、１６２はセラミック本体１１０の第１主面１の長さ方向に離隔して形成され、第１外部電極１６１は第１内部電極１２３の第１リード部１２３ｂと連結される。

【0098】

第３外部電極１６３は、セラミック本体１１０の第１主面１の長さ方向の第１及び第２外部電極１６１、１６２の間に離隔して形成され、第２内部電極１２４の第３のリード部１２４ｂと連結される。

【0099】

第１ないし第３外部電極１６１〜１６３は、固着強度を向上させるために、セラミック本体１１０の実装面である第１主面１からセラミック本体１１０の第１及び第２側面５、６の一部まで延長形成されてもよい。

【0100】

第４及び第５外部電極１６４、１６５はセラミック本体１１０の第２主面２の長さ方向に離隔して形成され、第４外部電極１６４は第１内部電極１２３の第２リード部１２３ｃと連結される。

【0101】

第６外部電極１６６はセラミック本体１１０の第２主面２の長さ方向の第４及び第５外部電極１６４、１６５の間に離隔して形成され、第２内部電極１２４の第４リード部１２４ｃと連結される。

【0102】

第４ないし第６外部電極１６４〜１６６は、固着強度を向上させるために、セラミック本体１１０の実装反対面である第２主面２からセラミック本体１１０の第１及び第２側面５、６の一部まで延長形成されてもよい。

【0103】

上記のような電極構造を有する積層セラミックキャパシタ１００'は、第１ないし第６外部電極１６１〜１６６間の距離が短いため、電流パスが小さくなり、これにより電流ループが減少してＥＳＬ値を減少させることができる。

【0104】

断続部１５２は、セラミック本体１１０の実装反対面である第２主面２に形成され、セラミック本体１１０の第２主面２において第５外部電極１６５と第６外部電極１６６を相互連結する役割を担う。

【0105】

当該断続部１５２は、内部短絡または電気的な過負荷などにより、ショートのような現象が発生すると、短絡されて回路をオープンさせる。これにより、積層セラミックキャパシタ１００'に発生した過電流がそれと連結された残りの回路に伝達されるのを防ぎ、製品全体に損傷が発生することを防止することができる。

【0106】

この時、断続部１５２はヒューズ（ｆｕｓｅ）または抵抗パターン（ｒｅｓｉｓｔｉｖｅ ｐａｔｔｅｒｎ）などであってもよく、本発明はこれに限定されない。

【0107】

図６ａは、本発明の他の実施形態による積層セラミックキャパシタ１００'の等価回路を示したもので、断続部１５２としてヒューズを使用している。

【0108】

図６ｂは、本発明の他の実施形態による積層セラミックキャパシタ１００'の等価回路を示したもので、断続部１５２として抵抗パターンを使用している。

【0109】

この時、断続部１５２は、ＥＳＲ値が上昇することを最大限抑制するために、可能な限り低い抵抗を有することが好ましいが、本発明における断続部１５２の抵抗値は特定値に限定されない。

【0110】

本実施形態では、第１内部電極１２３と、第１及び第４外部電極１６１、１６４は正極で、第２内部電極１２４と第５外部電極１６５は負極である。

【0111】

電源を印加すると、電流パス（ｃｕｒｒｅｎｔ ｐａｔｈ）は、正極である第１及び第４外部電極１６１、１６４から第１内部電極１２３の第１及び第２リード部１２３ｂ、１２３ｃを介して第１容量部１２３ａに移動し、第２内部電極１２４の第２容量部１２４ａと第３及び第４リード部１２４ｂ、１２４ｃを介して第６外部電極１６６に移動した後、断続部１５２を介して負極である第５外部電極１６５に移動する。

【0112】

上記のように、本実施形態は、積層セラミックキャパシタ１００'の電流パスがセラミック本体１１０の両端部から中央部に移動する形態となるため、積層セラミックキャパシタ１００'のＥＳＲ値は高めながらも、ＥＳＬ値の増加は最小化することができ、積層セラミックキャパシタ１００'の電気的特性を向上させることができる。

【0113】

また、セラミック本体１１０の第２主面２に第５及び第６外部電極１６５、１６６を連結する断続部１５２を適用することにより、積層セラミックキャパシタ１００'にショートが発生した場合、断続部１５２が短絡されて回路をオープン状態にして、過電流が積層セラミックキャパシタ１００'と連結された残りの回路に伝達されるのを防ぎ、積層セラミックキャパシタ１００'と連結された製品全体の損傷を防止することができる。

【0114】

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。

【符号の説明】

【0115】

１００、１００' 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１１２、１１３ カバー層
１２１、１２３ 第１内部電極
１２２、１２４ 第２内部電極
１３１、１６１ 第１外部電極
１３２、１６２ 第２外部電極
１４１、１６３ 第３外部電極
１４２、１６４ 第４外部電極
１６５ 第５外部電極
１６６ 第６外部電極
１５１、１５２ 断続部

【図1】

【図2】

【図3a】

【図3b】

【図4】

【図5】

【図6a】

【図6b】

【手続補正書】

【提出日】2018年6月12日

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

複数の誘電体層が厚さ方向に積層されたセラミック本体と、
前記セラミック本体内で、前記複数の誘電体層の各々を介して前記セラミック本体の両端面を通じて露出するように配置された複数の第１内部電極と、
前記セラミック本体内で、前記複数の第１内部電極と交互に積層され、前記複数の誘電体層の各々を介して前記セラミック本体の一側面を通じて露出するように配置された複数の第２内部電極と、
前記セラミック本体内において、前記誘電体層を介して前記第１内部電極の間に配置され、前記セラミック本体の他側面を通じて露出するように配置された複数の第３内部電極と、
前記セラミック本体の両端面に形成され、前記複数の第１内部電極の両端部とそれぞれ連結された第１外部電極及び第２外部電極と、
前記セラミック本体の一側面から実装反対面の一部まで延長形成され、前記複数の第２内部電極と連結された第３外部電極と、
前記セラミック本体の他側面から実装反対面の一部まで延長形成され、前記第３内部電極と連結された第４外部電極と、
前記セラミック本体の実装反対面に形成され、前記第３外部電極及び前記第４外部電極を連結する断続部と、を含む積層セラミックキャパシタ。

【請求項2】

前記断続部はヒューズ（ｆｕｓｅ）であることを特徴とする、請求項１に記載の積層セラミックキャパシタ。

【請求項3】

前記断続部は抵抗パターン（ｒｅｓｉｓｔｉｖｅ ｐａｔｔｅｒｎ）であることを特徴とする、請求項１に記載の積層セラミックキャパシタ。

【請求項4】

前記複数の第２内部電極は、前記セラミック本体の一側面を介して露出するようにリード部を有することを特徴とする、請求項１から３の何れか１項に記載の積層セラミックキャパシタ。

【請求項5】

前記第１外部電極及び前記第２外部電極は、前記セラミック本体の両端面から実装面の一部まで延長形成されたことを特徴とする、請求項１から４の何れか１項に記載の積層セラミックキャパシタ。