特開 2018-163972 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-163972(P2018-163972A)

(43)【公開日】2018年10月18日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20180921BHJP

   H01L 29/78 20060101ALI20180921BHJP

   H01L 27/06 20060101ALI20180921BHJP

   H01L 21/8234 20060101ALI20180921BHJP

   H01L 27/088 20060101ALI20180921BHJP

   H01L 21/822 20060101ALI20180921BHJP

   H01L 27/04 20060101ALI20180921BHJP

【ＦＩ】

   H01L29/78 301D

   H01L27/06 311C

   H01L27/06 102A

   H01L27/088 331C

   H01L27/088 331G

   H01L27/04 H

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

【全頁数】12

(21)【出願番号】特願2017-60012(P2017-60012)

(22)【出願日】2017年3月24日

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100088487

【弁理士】

【氏名又は名称】松山 允之

(72)【発明者】

【氏名】高橋 啓太

【テーマコード（参考）】

5F038

5F048

5F140

【Ｆターム（参考）】

5F038BH06

5F038BH18

5F038CA02

5F038CA09

5F038CD02

5F038CD04

5F038EZ20

5F048AA03

5F048AC03

5F048AC07

5F048AC10

5F048BA01

5F048BA12

5F048BB02

5F048BB05

5F048BC02

5F048BC03

5F048BC07

5F048BE09

5F048BF06

5F048BF07

5F048BF15

5F048BF16

5F048BF17

5F048BF18

5F048CC10

5F048CC11

5F048CC13

5F140AA17

5F140AB06

5F140AB07

5F140AC21

5F140BA01

5F140BF04

5F140BF53

5F140BH03

5F140BH30

5F140BH43

5F140BJ08

5F140CD02

(57)【要約】

【課題】ラッチアップの抑制を可能とする半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１のｐ型領域を有する半導体基板と、複数のソース電極と、複数のソース電極の間に設けられた複数のドレイン電極と、複数のソース電極と複数のドレイン電極との間に設けられた複数のゲート電極と、半導体基板の中に設けられ、複数のソース電極に電気的に接続され第１の方向に伸長する複数のｎ型ソース領域と、半導体基板の中に設けられ、複数のドレイン電極に電気的に接続され第１の方向に伸長する複数のｎ型ドレイン領域と、複数のｎ型ソース領域との間に第１のｐ型領域を挟み、複数のｎ型ドレイン領域との間に第１のｐ型領域を挟み、第１の方向に伸長する複数の第１のｎ型領域と、を備え、複数の第１のｎ型領域の内の１つの第１のｎ型領域と複数のソース電極との距離が、１つの第１のｎ型領域と複数のドレイン電極との距離よりも短い。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の面と第２の面を有し、第１のｐ型領域を有する半導体基板と、
前記第１の面の上に設けられた複数のソース電極と、
前記第１の面の上に、前記複数のソース電極の間に設けられた複数のドレイン電極と、
前記第１の面の上に、前記複数のソース電極と前記複数のドレイン電極との間に設けられた複数のゲート電極と、
前記半導体基板の中に設けられ、前記複数のソース電極に電気的に接続され第１の方向に伸長する複数のｎ型ソース領域と、
前記半導体基板の中に設けられ、前記複数のドレイン電極に電気的に接続され前記第１の方向に伸長する複数のｎ型ドレイン領域と、
前記半導体基板の中に設けられ、前記複数のｎ型ソース領域との間に前記第１のｐ型領域を挟み、前記複数のｎ型ドレイン領域との間に前記第１のｐ型領域を挟み、前記第１の方向に伸長する複数の第１のｎ型領域と、を備え、
前記複数の第１のｎ型領域の内の１つの第１のｎ型領域と前記複数のソース電極との距離が、前記１つの第１のｎ型領域と前記複数のドレイン電極との距離よりも短い半導体装置。

【請求項2】

前記半導体基板内に設けられ、前記複数のｎ型ソース領域及び前記複数のｎ型ドレイン領域を囲み、前記第１の面及び前記複数の第１のｎ型領域に接する第２のｎ型領域を、更に備える請求項１記載の半導体装置。

【請求項3】

前記第１のｎ型領域はグラウンド電位に固定される請求項１又は請求項２記載の半導体装置。

【請求項4】

前記複数のソース電極、前記複数のドレイン電極、及び、前記複数のゲート電極が前記第１の方向に伸長する請求項１ないし請求項３いずれか一項記載の半導体装置。

【請求項5】

前記半導体基板内に、前記複数のｎ型ソース領域と前記第１のｐ型領域との間に設けられ前記第１のｐ型領域よりもｐ型不純物濃度の高い複数の第２のｐ型領域と、
前記半導体基板内に、前記複数のｎ型ドレイン領域と前記第１のｐ型領域との間に設けられ前記複数のｎ型ドレイン領域よりもｎ型不純物濃度の低い複数の第３のｎ型領域とを、更に備える請求項１ないし請求項４いずれか一項記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

誘導性負荷に電流を流す回路のスイッチングトランジスタのオフ時に、トランジスタのボディダイオードに還流電流が流れる場合がある。この場合、例えば、トランジスタの基板を流れる電流が大きくなると、寄生サイリスタの動作によりラッチアップが生じ、トランジスタが破壊されるおそれがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０−２８３３６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、ラッチアップの抑制を可能とする半導体装置を提供することにある。

【課題を解決するための手段】

【0005】

本発明の一態様の半導体装置は、第１の面と第２の面を有し、第１のｐ型領域を有する半導体基板と、前記第１の面の上に設けられた複数のソース電極と、前記第１の面の上に、前記複数のソース電極の間に設けられた複数のドレイン電極と、前記第１の面の上に、前記複数のソース電極と前記複数のドレイン電極との間に設けられた複数のゲート電極と、前記半導体基板の中に設けられ、前記複数のソース電極に電気的に接続され第１の方向に伸長する複数のｎ型ソース領域と、前記半導体基板の中に設けられ、前記複数のドレイン電極に電気的に接続され前記第１の方向に伸長する複数のｎ型ドレイン領域と、前記半導体基板の中に設けられ、前記複数のｎ型ソース領域との間に前記第１のｐ型領域を挟み、前記複数のｎ型ドレイン領域との間に前記第１のｐ型領域を挟み、前記第１の方向に伸長する複数の第１のｎ型領域と、を備え、前記複数の第１のｎ型領域の内の１つの第１のｎ型領域と前記複数のソース電極との距離が、前記１つの第１のｎ型領域と前記複数のドレイン電極との距離よりも短い。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体装置の模式図。

【図2】実施形態の半導体装置の一部の模式図。

【図3】実施形態の半導体装置の一部の模式図。

【図4】実施形態の課題の説明図。

【図5】第１の比較形態の半導体装置の一部の模式断面図。

【図6】第２の比較形態の半導体装置の一部の模式断面図。

【図7】実施形態の半導体装置の作用及び効果の説明図。

【発明を実施するための形態】

【0007】

本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。

【0008】

本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。

【0009】

また、以下の説明において、ｎ^＋、ｎ、ｎ⁻及び、ｐ^＋、ｐ、ｐ⁻の表記を用いる場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ⁻型を単にｎ型、ｐ^＋型、ｐ⁻型を単にｐ型と記載する場合もある。

【0010】

不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。

【0011】

実施形態の半導体装置は、第１の面と第２の面を有し、第１のｐ型領域を有する半導体基板と、第１の面の上に設けられた複数のソース電極と、第１の面の上に、複数のソース電極の間に設けられた複数のドレイン電極と、第１の面の上に、複数のソース電極と複数のドレイン電極との間に設けられた複数のゲート電極と、半導体基板内に設けられ、複数のソース電極に接続され第１の方向に伸長する複数のｎ型ソース領域と、半導体基板内に設けられ、複数のドレイン電極に接続され第１の方向に伸長する複数のｎ型ドレイン領域と、半導体基板内に設けられ、複数のｎ型ソース領域との間に第１のｐ型領域を挟み、複数のｎ型ドレイン領域との間に第１のｐ型領域を挟み、第１の方向に伸長する複数の第１のｎ型領域と、を備える。そして、複数の第１のｎ型領域の内の１つの第１のｎ型領域と複数のソース電極との距離が、上記１つの第１のｎ型領域と複数のドレイン電極との距離よりも短い。

【0012】

図１は、実施形態の半導体装置の模式図である。図１（ａ）は半導体装置のブロック図、図１（ｂ）は半導体装置の一部の回路図である。

【0013】

実施形態の半導体装置は、モータの駆動及び制御を行うモータドライバ１００である。
図１（ａ）に示すように、モータドライバ１００は、例えば、マイクロコントローラ２００からの制御信号に基づき、駆動電力を出力し、モータ３００の駆動及び制御を行う。

【0014】

モータドライバ１００は、コントローラ回路１０１、プリドライバ回路１０２、Ｈブリッジ回路１０３を備える。コントローラ回路１０１はモータドライバ１００全体の制御を行う回路である。プリドライバ回路１０２は、Ｈブリッジ回路１０３を駆動するための駆動電流を生成する。Ｈブリッジ回路１０３はモータ３００の駆動電流を生成し出力する。モータドライバ１００のコントローラ回路１０１、プリドライバ回路１０２、及び、Ｈブリッジ回路１０３が同一の半導体基板上に形成され、ワンチップ化されている。

【0015】

図１（ｂ）は、Ｈブリッジ回路１０３の回路図である。Ｈブリッジ回路１０３のハイサイドのトランジスタはｐチャネル型ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ローサイドのトランジスタはｎチャネル型ＬＤＭＯＳで構成される。例えば、ハイサイドには電源電圧（Ｖｃｃ）が印加され、ローサイドはグラウンド電位に固定される。Ｈブリッジ回路１０３の第１の出力端子（ＯＵＴ１）と第２の出力端子（ＯＵＴ２）からモータ３００の駆動電流が出力される。

【0016】

図２、図３は、実施形態の半導体装置の一部の模式図である。図２、図３は、図１（ｂ）中、点線の枠線で囲まれるＨブリッジ回路１０３のローサイドのｎチャネル型ＬＤＭＯＳの模式図である。図２は断面図、図３は上面図である。

【0017】

ｎチャネル型のＬＤＭＯＳは、半導体基板１０、複数のソース電極１１、複数のドレイン電極１２、複数のゲート電極１３を備える。半導体基板１０内には、ｐ⁻型のｐ型領域１４、複数のｎ^＋型の埋め込み領域１６（第１のｎ型領域）、ｎ型の接続領域１８（第２のｎ型領域）、複数のｎ^＋型のｎ型ソース領域２１、複数のｎ^＋型のｎ型ドレイン領域２２、複数のｐ型のｐウェル領域２４（第２のｐ型領域）、複数のｎ型のドリフト領域２６（第３のｎ型領域）、複数のｐ^＋型のｐウェルコンタクト領域２８を有する。

【0018】

半導体基板１０は、第１の面（図２中のＰ１）と第２の面（図２中のＰ２）を有する。第１の面は半導体基板１０の表面、第２の面は半導体基板１０の裏面である。

【0019】

半導体基板１０は、例えば、シリコン（Ｓｉ）の単結晶基板である。第１の面は、例えば、シリコンの（００１）面である。

【0020】

ソース電極１１は、半導体基板１０の表面の上に設けられる。ソース電極１１は、第２の方向に複数配置される。ソース電極１１は、例えば、第１の方向に伸長する。

【0021】

ソース電極１１は、例えば、金属電極である。ソース電極１１と半導体基板１０との間には、例えば、コンタクト抵抗を低減するためのシリサイド層などが設けてられも構わない。

【0022】

ドレイン電極１２は、半導体基板１０の表面の上に設けられる。ドレイン電極１２は、第２の方向に複数配置される。ドレイン電極１２は、例えば、第１の方向に伸長する。ドレイン電極１２は、２つのソース電極１１の間に設けられる。

【0023】

ドレイン電極１２は、例えば、金属電極である。ドレイン電極１２と半導体基板１０との間には、例えば、コンタクト抵抗を低減するためのシリサイド層などが設けられても構わない。

【0024】

ゲート電極１３は、半導体基板１０の表面の上に設けられる。ゲート電極１３は、第２の方向に複数配置される。ゲート電極１３は、例えば、第１の方向に伸長する。ゲート電極１３は、ソース電極１１とドレイン電極１２との間に設けられる。

【0025】

ゲート電極１３は、例えば、不純物がドーピングされた多結晶シリコンである。ゲート電極１３と半導体基板１０との間には、図示しないゲート絶縁層が設けられる。

【0026】

ｐ⁻型のｐ型領域１４は、半導体基板１０の中に設けられる。ｐ型領域１４はｐ型不純物として、例えば、ボロン（Ｂ）を含む。ｐ型領域１４のｐ型不純物濃度は、例えば、１×１０^１５ｃｍ^−３以上１×１０^１６ｃｍ^−３以下である。

【0027】

ｎ^＋型のｎ型ソース領域２１は、半導体基板１０の中に複数設けられる。ｎ型ソース領域２１は、第２の方向に複数設けられる。ｎ型ソース領域２１は、第１の方向に伸長する。ｎ型ソース領域２１は、ソース電極１１に電気的に接続される。

【0028】

ｎ型ソース領域２１はｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ｎ型ソース領域２１のｎ型不純物濃度は、例えば、１×１０^２０ｃｍ^−３以上１×１０^２２ｃｍ^−３以下である。

【0029】

ｎ^＋型のｎ型ドレイン領域２２は、半導体基板１０の中に複数設けられる。ｎ型ドレイン領域２２は、第２の方向に複数設けられる。ｎ型ドレイン領域２２は、第１の方向に伸長する。ｎ型ドレイン領域２２は、ドレイン電極１２に電気的に接続される。

【0030】

ｎ型ドレイン領域２２はｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ｎ型ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０^２０ｃｍ^−３以上１×１０^２２ｃｍ^−３以下である。

【0031】

ｐ型のｐウェル領域２４は、半導体基板１０の中に複数設けられる。ｐウェル領域２４は、ｎ型ソース領域２１とｐ型領域１４との間に設けられる。

【0032】

ｐウェル領域２４はｐ型不純物として、例えば、ボロン（Ｂ）を含む。ｐウェル領域２４のｐ型不純物濃度は、ｐ型領域１４のｐ型不純物濃度より高い。ｐウェル領域２４のｐ型不純物濃度は、例えば、１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。

【0033】

ｐウェル領域２４のゲート電極１３に対向する部分は、ＬＤＭＯＳのチャネル領域として機能する。

【0034】

ｎ型のドリフト領域２６は、半導体基板１０の中に複数設けられる。ドリフト領域２６は、ｎ型ドレイン領域２２とｐ型領域１４との間に設けられる。

【0035】

ドリフト領域２６はｎ型不純物として、例えば、リン（Ｐ）又はヒ素（Ａｓ）を含む。ドリフト領域２６のｎ型不純物濃度は、ｎ型ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２６のｎ型不純物濃度は、例えば、１×１０^１７ｃｍ^−３以上１×１０^１９ｃｍ^−３以下である。

【0036】

ｐ^＋型のｐウェルコンタクト領域２８は、半導体基板１０の中に複数設けられる。ｐウェルコンタクト領域２８は、ソース電極１１とｐウェル領域２４との間に設けられる。ｐウェル領域２４は、２つのｎ型ソース領域２１に挟まれて設けられる。ｐウェルコンタクト領域２８は、第２の方向に複数設けられる。ｐウェルコンタクト領域２８は、第１の方向に伸長する。ｐウェルコンタクト領域２８は、ソース電極１１に電気的に接続される。

【0037】

ｐウェルコンタクト領域２８はｐ型不純物として、例えば、ボロン（Ｂ）を含む。ｐ型領域１４のｐ型不純物濃度は、ｐウェル領域２４のｐ型不純物濃度より高い。ｐ型領域１４のｐ型不純物濃度は、例えば、１×１０^２０ｃｍ^−３以上１×１０^２２ｃｍ^−３以下である。

【0038】

ｎ^＋型の埋め込み領域１６は、半導体基板１０の中に複数設けられる。埋め込み領域１６は、ｎ型ソース領域２１及びｎ型ドレイン領域２２との間にｐ型領域１４を挟む。埋め込み領域１６は、第２の方向に互いに離間して複数設けられる。２つの埋め込み領域１６の間には、ｐ型領域１４が存在する。

【0039】

埋め込み領域１６は、第１の方向に伸長する。埋め込み領域１６は、第２の方向に複数設けられる。複数の埋め込み領域１６は、例えば、第１の方向の端部で接続されていても構わない。

【0040】

図３の上面図には、半導体基板１０の内部の埋め込み領域１６のパターンを点線で示している。図３では、第１の方向に伸長する複数の埋め込み領域１６は、第１の方向の端部で互いに接続される場合を示している。

【0041】

埋め込み領域１６は、ｎ型ドレイン領域２２の直下で分断されている。言い換えれば、埋め込み領域１６は、ｎ型ドレイン領域２２の直下には存在しない。埋め込み領域１６は、ｎ型ソース領域２１の下に存在する。

【0042】

埋め込み領域１６とソース電極１１との距離（図２中のｄ１）は、埋め込み領域１６とドレイン電極１２との距離（図２中のｄ２）よりも短い。ここで、埋め込み領域１６とソース電極１１との距離、及び、埋め込み領域１６とドレイン電極１２との距離とは、いずれも最短の距離を意味するものとする。

【0043】

埋め込み領域１６は、例えば、アンチモン（Ｓｂ）を含む。埋め込み領域１６のｎ型不純物濃度は、例えば、１×１０^２０ｃｍ^−３以上１×１０^２２ｃｍ^−３以下である。

【0044】

埋め込み領域１６の深さ方向の幅は、例えば、１μｍ以上３μｍ以下である。

【0045】

埋め込み領域１６は、例えば、グラウンド電位に固定される。

【0046】

ｎ型の接続領域１８は、半導体基板１０の中に設けられる。接続領域１８は、複数のｎ型ソース領域２１及び複数のｎ型ドレイン領域２２を囲って設けられる。

【0047】

接続領域１８は、半導体基板１０の表面に接する。また、接続領域１８は、埋め込み領域１６の外周部で埋め込み領域１６に接する。

【0048】

接続領域１８は埋め込み領域１６の電位を固定する機能を有する。

【0049】

以下、実施形態の作用及び効果について説明する。

【0050】

図４は、実施形態の課題の説明図である。図４は、ハーフブリッジ回路の動作を示す。

【0051】

ハーフブリッジ回路の出力には、例えば、モータなどの誘導性負荷（Ｌ負荷）が接続される。誘導性負荷に流している駆動電流を止める際、電源電圧からグラウンドへの貫通電流を防止するため、ハイサイドのｐチャネル型ＬＤＭＯＳとローサイドのｎチャネル型ＬＤＭＯＳの双方をオフにする期間を設ける。

【0052】

この際、図４に示すように、誘導性負荷の逆起電力により図４中の点線の枠線で囲まれるローサイドのｎチャネル型ＬＤＭＯＳのボディダイオードに還流電流（図４中の点線矢印）が流れる。

【0053】

図５は、第１の比較形態の半導体装置の一部の模式断面図である。第１の比較形態の半導体装置も実施形態同様、モータドライバである。

【0054】

図５は、図４中、点線の枠線で囲まれるＨブリッジ回路のローサイドのｎチャネル型ＬＤＭＯＳの模式図である。

【0055】

第１の比較形態のｎチャネル型ＬＤＭＯＳは、トランジスタがｎ⁻型のウェル領域４０で囲まれる点で、実施形態のｎチャネル型ＬＤＭＯＳと異なる。

【0056】

第１の比較形態のｎチャネル型ＬＤＭＯＳに還流電流が流れる場合、ソース電極１１からドレイン電極１２に電流が引き抜かれると共に、ｐ型領域１４からウェル領域４０を介して電流が引き抜かれることになる。

【0057】

ｐ型領域１４に流れる電流は、例えば、同一半導体基板にｎチャネル型ＬＤＭＯＳに隣接して形成されるハイサイドのｐチャネル型ＬＤＭＯＳのソースやドレインから引き抜かれる。この場合、寄生サイリスタがオンすることにより、ラッチアップが生じ、素子破壊に至るおそれがあり問題となる。

【0058】

寄生サイリスタがオンすることを抑制するには、例えば、ｎチャネル型ＬＤＭＯＳとｐチャネル型ＬＤＭＯＳとの間の距離を広げることが考えられる。また、例えば、ｎチャネル型ＬＤＭＯＳとｐチャネル型ＬＤＭＯＳとの間に電流を引き抜くためのダミーのｎ型領域を設けることが考えられる。しかし、いずれの場合もエリアペナルティーが大きく、チップ面積の増大に繋がり好ましくない。

【0059】

図６は、第２の比較形態の半導体装置の一部の模式断面図である。第２の比較形態の半導体装置も実施形態同様、モータドライバである。

【0060】

図６は、図４中、点線の枠線で囲まれるＨブリッジ回路のローサイドのｎチャネル型ＬＤＭＯＳの模式図である。

【0061】

第２の比較形態のｎチャネル型ＬＤＭＯＳは、埋め込み領域１６が分断されず、トランジスタが完全にｐ型領域１４と分離されている点で、実施形態のｎチャネル型ＬＤＭＯＳと異なる。

【0062】

第２の比較形態のｎチャネル型ＬＤＭＯＳでは、ｎチャネル型ＬＤＭＯＳに還流電流が流れる場合に、ｐ型領域１４から電流が引き抜かれることが抑制される。したがって、ラッチアップが抑制される。また、ｎチャネル型ＬＤＭＯＳとｐチャネル型ＬＤＭＯＳとの間の距離を広げる必要や、ダミーのｎ型領域を設ける必要が無くなる。したがって、チップ面積の増大も防止できる。

【0063】

しかし、埋め込み領域１６をグラウンド電位に固定すると、ｎ型ドレイン領域２２の直下にある埋め込み領域１６と、ｎ型ドレイン領域２２との間（図６中の白矢印）の耐圧が低下するおそれがあり問題となる。

【0064】

図７は、実施形態の半導体装置の作用及び効果の説明図である。

【0065】

実施形態のｎチャネル型ＬＤＭＯＳでは、埋め込み領域１６を分断し、ｎ型ドレイン領域２２直下の埋め込み領域１６を無くす。これにより、ｎ型ドレイン領域２２と埋め込み領域１６との距離、又は、ドリフト領域２６と埋め込み領域１６との間の距離が大きくなり、埋め込み領域１６とｎ型ドレイン領域２２との間の耐圧が向上する。

【0066】

ｎチャネル型ＬＤＭＯＳに還流電流が流れる場合には、埋め込み領域１６、ｐ型領域１４、ドリフト領域２６で構成される寄生ｎｐｎトランジスタの動作により、埋め込み領域１６から電流が引き抜かれる。したがって、ｐ型領域１４から引き抜かれる電流は抑制される。よって、隣接するｐチャネル型ＬＤＭＯＳなどからの電流の引き抜きは抑制され、ラッチアップが抑制される。

【0067】

実施形態のｎチャネル型ＬＤＭＯＳの場合、第２の比較形態同様、ｎチャネル型ＬＤＭＯＳとｐチャネル型ＬＤＭＯＳとの間の距離を広げる必要や、ダミーのｎ型領域を設ける必要が無くなる。したがって、チップ面積の増大も防止できる。

【0068】

埋め込み領域１６とｎ型ドレイン領域２２との間の耐圧を向上させる観点から、２つの埋め込み領域１６の間隔は、大きい方が好ましい。この観点から、２つの埋め込み領域１６の間隔は、ｎ型ドレイン領域２２の幅よりも大きいことが好ましく、ドレイン電極１２を間に挟む２つのゲート電極１３の間隔よりも大きいことがより好ましく、ドリフト領域２６の幅よりも大きいことが更に好ましい。

【0069】

一方、寄生ｎｐｎトランジスタのオン電流を大きくする観点からは、２つの埋め込み領域１６の間隔は、小さい方が好ましい。この観点から、２つの埋め込み領域１６の間隔は、ｎ型ドレイン領域２２を挟んで隣り合う２つのｎ型ソース領域２１の間隔よりも小さいことが好ましく、２つのｐウェル領域２４の間隔よりも小さいことがより好ましい。

【0070】

埋め込み領域の１６の電位は、例えば、グラウンド電位より高くすることも可能である。グラウンド電位よりも高くすることで、寄生ｎｐｎトランジスタのオン電流を大きくすることが可能である。

【0071】

実施形態においては、半導体装置がモータドライバである場合を例に説明したが、本発明はモータドライバへの適用に限定されるわけではない。誘導性負荷に接続可能なｎチャネル型ＬＤＭＯＳを備える半導体装置であれば、いずれの半導体装置にも適用することが可能である。

【0072】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0073】

１０ 半導体基板
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極
１４ ｐ型領域（第１のｐ型領域）
１６ 埋め込み領域（第１のｎ型領域）
１８ 接続領域（第２のｎ型領域）
２１ ｎ型ソース領域
２２ ｎ型ドレイン領域
２４ ｐウェル領域（第２のｐ型領域）
２６ ドリフト領域（第３のｎ型領域）
１００ モータドライバ（半導体装置）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】