特開2018-181892IP Force 特許公報全文掲載

ホーム > 特許ランキング > 富士電機株式会社 > 特開2018-181892

技術分野

窒化ガリウム半導体装置および窒化ガリウム半導体装置の製造方法に関する。 従来、エピタキシャル形成したｐ−型の窒化ガリウム（以下、ＧａＮ）層を部分的に除去してゲートトレンチ部を設けることが知られている（例えば、非特許文献１参照）。また、ｐ−型のＧａＮ層を部分的に除去してＧａＮ層のメサ部を形成し、当該メサ部の側部および底部にフィールドプレートを形成することが知られている（例えば、同文献参照）。なお、特許文献１には、ＧａＮ層にマグネシウム（以下、Ｍｇ）を部分的にイオン注入し、その後にＭｇを熱拡散させることにより拡散領域をｐ型化させることが記載されている。
［先行技術文献］
［非特許文献］
［非特許文献１］ Ｔｏｈｒｕ Ｏｋａ ｅｔ ａｌ．，"Ｖｅｒｔｉｃａｌ ＧａＮ‐ｂａｓｅｄ ｔｒｅｎｃｈ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ‐ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ａ ｆｒｅｅ‐ｓｔａｎｄｉｎｇ ＧａＮ ｓｕｂｓｔｒａｔｅ ｗｉｔｈ ｂｌｏｃｋｉｎｇ ｖｏｌｔａｇｅ ｏｆ １．６ ｋＶ"，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｅｘｐｒｅｓｓ，ｐｕｂｌｉｓｈｅｄ ２８ Ｊａｎｕａｒｙ ２０１４，Ｖｏｌｕｍｅ ７，Ｎｕｍｂｅｒ ２，０２１００２
［特許文献］
［特許文献１］ 特開２００７−２５８５７８号公報

要約特許出願時に添付された[要約書]

【課題】ゲートトレンチ部およびメサ部に起因する問題を解決する。
【解決手段】プレーナゲート型の窒化ガリウム半導体装置であって、窒化ガリウム単結晶基板と、窒化ガリウム単結晶基板上の窒化ガリウム層と、窒化ガリウム層中に設けられ、少なくとも一部が窒化ガリウム層の表面に露出する第１導電型の第１のソース領域と、第１のソース領域の底部よりも下において窒化ガリウム層中に設けられ、第２導電型の不純物を有する、第１の埋込領域と、表面と平行な方向において第１のソース領域に隣接し、第１の埋込領域上に設けられ、少なくとも一部が表面に露出する第２導電型の第１のベース領域と、第１のベース領域よりも上方に設けられたゲート電極とを備え、窒化ガリウム層の深さ方向と平行な方向において、第１のベース領域における第２導電型不純物濃度は、第１の埋込領域の上端から表面に向けて徐々に低下する、窒化ガリウム半導体装置を提供する。
【選択図】図２

発明が解決しようとする課題[発明の詳細な説明]から抜粋

ゲートトレンチ部およびメサ部を設ける場合には、ゲートトレンチ部の底部における角部およびメサ部の底部における角部において、電界集中が生じることにより耐圧が低下する。また、ゲートトレンチ部およびメサ部はフォトリソグラフィー工程における微細加工を妨げるという問題がある。さらに、ゲートトレンチ部およびメサ部を形成するときにＧａＮ層の表面がダメージを受けるという問題がある。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の第１の態様においては、プレーナゲート型の窒化ガリウム半導体装置を提供する。窒化ガリウム半導体装置は、窒化ガリウム単結晶基板と、窒化ガリウム層と、第１のソース領域と、第１の埋込領域と、第１のベース領域と、ゲート電極とを備えてよい。窒化ガリウム層は、窒化ガリウム単結晶基板上に設けられてよい。第１のソース領域は、窒化ガリウム層中に設けられてよい。第１のソース領域は、少なくとも一部が窒化ガリ・・・　続きを知財ポータルサイト IP Force にログインして見る

この発明についての権利主張の範囲[特許請求の範囲]

知財ポータルサイト IP Force にログインして確認する (無料)

この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】第１実施形態における縦型ＭＯＳＦＥＴ１００の上面図である。

【図2】図１のＡ‐Ａ断面およびＢ‐Ｂ断面を示す図である。

【図3】図２のＣ‐Ｃ断面における、Ｍｇ濃度分布および残留欠陥分布を示す図である。

【図4】縦型ＭＯＳＦＥＴ１００の製造工程を示すフロー図である。

【図5A】段階Ｓ２１０を示す図である。

【図5B】段階Ｓ２２０を示す図である。

【図5C】段階Ｓ２２５を示す図である。

【図5D】段階Ｓ２３０を示す図である。

【図5E】段階Ｓ２４０を示す図である。

【図5F】段階Ｓ２５０を示す図である。

【図5G】段階Ｓ２６０を示す図である。

【図5H】段階Ｓ２６５を示す図である。

【図5I】段階Ｓ２７０を示す図である。

【図5J】段階Ｓ２８０を示す図である。

【図5K】段階Ｓ２９０を示す図である。

【図5L】段階Ｓ３００を示す図である。

【図6】段階Ｓ２５０における熱処理温度の時間変化を示す図である。

【図7】は、熱処理装置１５０の概要を示す図である。

【図8】第２実施形態における縦型ＭＯＳＦＥＴ１００の製造工程を示すフロー図である。

【図9A】段階Ｓ２６５を示す図である。

【図9B】段階Ｓ２６８を示す図である。

選択図 図2出願人が指定した本件の代表的な図

１０・・ＧａＮ基板、１２・・境界、１４・・表面、１６・・ＧａＮ層、１７・・境界、１８・・裏面、２２・・ドリフト領域、２２‐Ｔ・・上部領域、２２‐Ｂ・・下部領域、２３・・ベース領域、２４・・チャネル形成領域、２５・・コンタクト領域、２６・・ソース領域、２７・・側部拡散領域、２８・・埋込領域、２９・・下部拡散領域、３４・・上部拡散領域、３５・・第１ドープ領域、３６・・第２ドープ領域、３７・・側部拡散領域、３８・・埋込領域、３９・・下部拡散領域、４２・・ゲート絶縁膜、４４・・ゲート電極、５４・・ソース電極、５６・・ドレイン電極、５８・・電極、６０・・線対称軸、７０・・保護膜、７４・・ガードリング構造、７８・・ＪＴＥ構造、８０・・マスク、８５・・キャップ層、９０・・積層体、１００・・縦型ＭＯＳＦＥＴ、１１０・・活性領域、１１２・・ゲートパッド、１１４・・ソースパッド、１３０・・エッジ終端領域、１５０・・熱処理装置、１６０・・制御部、１７０・・電源部、１８０・・駆動部、１８２・・ステージ、１８４・・トレイ、２００・・熱処理炉、２１０・・シャッタ部、２１２・・駆動部、２１４・・シャッタ、２２０・・昇降部

全ての図面はログインすると無料で閲覧できます。ログイン・ユーザー登録

［広告欄］

ログインすれば広告は減ります

ログインすれば広告は減ります

Copyright © Science Impact Inc. All Rights Reserved.