特開 2018-182106 積層セラミックコンデンサおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-182106(P2018-182106A)

(43)【公開日】2018年11月15日

(54)【発明の名称】積層セラミックコンデンサおよびその製造方法

(51)【国際特許分類】

   H01G 4/232 20060101AFI20181019BHJP

   H01G 4/12 20060101ALI20181019BHJP

   H01G 4/30 20060101ALI20181019BHJP

【ＦＩ】

   H01G4/12 352

   H01G4/12 361

   H01G4/12 364

   H01G4/30 301B

   H01G4/30 311E

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

【全頁数】13

(21)【出願番号】特願2017-80821(P2017-80821)

(22)【出願日】2017年4月14日

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】石井 佳祐

(72)【発明者】

【氏名】浅井 尚

【テーマコード（参考）】

5E001

5E082

【Ｆターム（参考）】

5E001AB03

5E001AF02

5E001AH07

5E001AJ03

5E082AB03

5E082GG10

5E082GG11

5E082GG26

5E082PP04

5E082PP09

(57)【要約】

【課題】 外部電極の下地層とめっき層との界面密着強度を十分に大きくすることができる積層セラミックコンデンサおよびその製造方法を提供する。
【解決手段】 積層セラミックコンデンサは、セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、前記２端面に形成された外部電極と、を備え、前記外部電極は、下地層上にめっき層が形成された構造を有し、前記下地層の表面の少なくとも一部は、ボトムからピークまでの高さが０．４μｍ以上となる領域において、局部山頂の平均間隔が０．５μｍ以下となる領域を含むことを特徴とする。
【選択図】 図５

【特許請求の範囲】

【請求項1】

セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、
前記２端面に形成された外部電極と、を備え、
前記外部電極は、下地層上にめっき層が形成された構造を有し、
前記下地層の表面の少なくとも一部は、ボトムからピークまでの高さが０．４μｍ以上となる領域において、局部山頂の平均間隔が０．５μｍ以下となる領域を含むことを特徴とする積層セラミックコンデンサ。

【請求項2】

前記下地層の最薄部の厚みは、１．０μｍ以上であることを特徴とする請求項１記載の積層セラミックコンデンサ。

【請求項3】

前記下地層は、Ｃｕを主成分とし、
前記めっき層は、Ｎｉめっき層上にＳｎめっき層が設けられた構造を有することを特徴とする請求項１または２に記載の積層セラミックコンデンサ。

【請求項4】

前記積層チップにおける前記誘電体層の積層数は、２５０層／ｍｍ以上であることを特徴とする請求項１〜３のいずれか一項に記載の積層セラミックコンデンサ。

【請求項5】

誘電体層と内部電極層とが交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され略直方体形状を有する積層チップの前記２端面に金属を主成分とする下地層を備えた積層体に対し、前記下地層の表面の少なくとも一部においてボトムからピークまでの高さが０．４μｍ以上となる領域において局部山頂の平均間隔が０．５μｍ以下となるように、前記下地層に対して粗化処理を行い、
粗化処理後の前記下地層上にめっき層を形成することを特徴とする積層セラミックコンデンサの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層セラミックコンデンサおよびその製造方法に関する。

【背景技術】

【0002】

積層セラミックコンデンサのチップ強度設計において、耐抗折強度性などの素体部強度を向上させることが重要である。素体部は、誘電体層と内部電極層とが積層された積層チップのことである。その一方で、近年の市場は、基板実装後の耐たわみ強度をあげることも強く要求している。従来の積層セラミックコンデンサでは、基板実装後にたわみ応力が加わった際に、（素体強度）＜（外部電極の下地層とめっき層との界面密着強度）の関係であったが、高容量化に向けて多層化が行われている近年では、（素体強度）＞（外部電極の下地層とめっき層との界面密着強度）となってしまう問題がある。そこで、外部電極の下地層とめっき層との界面密着強度を大きくすることが望まれている。例えば、特許文献１は、厚膜導電層とメッキ導電層の接合強度を効果的に増大させる技術を開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００６−１２８３８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、特許文献１の技術では、外部電極の下地層とめっき層との界面密着強度を十分に大きくすることは困難である。

【0005】

本発明は、上記課題に鑑みなされたものであり、外部電極の下地層とめっき層との界面密着強度を十分に大きくすることができる積層セラミックコンデンサおよびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る積層セラミックコンデンサは、セラミックを主成分とする誘電体層と、内部電極層と、が交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され、略直方体形状を有する積層チップと、前記２端面に形成された外部電極と、を備え、前記外部電極は、下地層上にめっき層が形成された構造を有し、前記下地層の表面の少なくとも一部は、ボトムからピークまでの高さが０．４μｍ以上となる領域において、局部山頂の平均間隔が０．５μｍ以下となることを特徴とする。

【0007】

上記積層セラミックコンデンサにおいて、前記下地層の最薄部の厚みを１．０μｍ以上としてもよい。

【0008】

上記積層セラミックコンデンサにおいて、前記下地層は、Ｃｕを主成分とし、前記めっき層は、Ｎｉめっき層上にＳｎめっき層が設けられた構造を有していてもよい。

【0009】

上記積層セラミックコンデンサにおいて、前記積層チップにおける前記誘電体層の積層数を、２５０層／ｍｍ以上としてもよい。

【0010】

本発明に係る積層セラミックコンデンサの製造方法は、誘電体層と内部電極層とが交互に積層され、積層された複数の前記内部電極層が交互に対向する２端面に露出するように形成され略直方体形状を有する積層チップの前記２端面に金属を主成分とする下地層を備えた積層体に対し、前記下地層の表面の少なくとも一部においてボトムからピークまでの高さが０．４μｍ以上となる領域において局部山頂の平均間隔が０．５μｍ以下となるように、前記下地層に対して粗化処理を行い、粗化処理後の前記下地層上にめっき層を形成することを特徴とする。

【発明の効果】

【0011】

本発明によれば、外部電極の下地層とめっき層との界面密着強度を十分に大きくすることができる。

【図面の簡単な説明】

【0012】

【図1】実施形態に係る積層セラミックコンデンサの部分断面斜視図である。

【図2】図１のＡ−Ａ線断面図である。

【図3】図１のＢ−Ｂ線断面図である。

【図4】（ａ）は外部電極の断面図であり、（ｂ）および（ｃ）は部分拡大図である。

【図5】下地層の表面の断面を拡大した図である。

【図6】局部山頂の平均間隔Ｓについて説明するための図である。

【図7】積層セラミックコンデンサの製造方法のフローを例示する図である。

【図8】（ａ）は実施例１で計測された粗さ曲線であり、（ｂ）は比較例１で計測された粗さ曲線である。

【図9】比較例１で計測された粗さ曲線である。

【発明を実施するための形態】

【0013】

以下、図面を参照しつつ、実施形態について説明する。

【0014】

（実施形態）
図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ−Ａ線断面図である。図３は、図１のＢ−Ｂ線断面図である。図１〜図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂとを備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面の少なくともいずれかの面に延在する延在領域を有している。本実施形態においては、一例として、外部電極２０ａ，２０ｂは、積層チップ１０の上面、下面および２側面に延在領域を有している。ただし、外部電極２０ａ，２０ｂは、互いに離間している。

【0015】

積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、卑金属材料を含む内部電極層１２とが、交互に積層された構成を有する。各内部電極層１２の端縁は、積層チップ１０の外部電極２０ａが設けられた端面と、外部電極２０ｂが設けられた端面とに、交互に露出している。それにより、各内部電極層１２は、外部電極２０ａと外部電極２０ｂとに、交互に導通している。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最外層には内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３の材料は、誘電体層１１とセラミック材料の主成分が同じである。

【0016】

積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。

【0017】

内部電極層１２は、Ｎｉ（ニッケル），Ｃｕ（銅），Ｓｎ（スズ）等の卑金属を主成分とする。内部電極層１２として、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ａｇ（銀）、Ａｕ（金）などの貴金属やこれらを含む合金を用いてもよい。誘電体層１１は、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とする。なお、当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３−αを含む。例えば、当該セラミック材料として、ＢａＴｉＯ_３（チタン酸バリウム）、ＣａＺｒＯ_３（ジルコン酸カルシウム）、ＣａＴｉＯ_３（チタン酸カルシウム）、ＳｒＴｉＯ_３（チタン酸ストロンチウム）、ペロブスカイト構造を形成するＢａ_{１-ｘ−ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１−ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等を用いることができる。

【0018】

図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において電気容量を生じる領域である。そこで、当該領域を、容量領域１４と称する。すなわち、容量領域１４は、異なる外部電極に接続された２つの隣接する内部電極層１２が対向する領域である。

【0019】

外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、容量を生じない領域である。

【0020】

図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域であり、誘電体層１１が内部電極層１２を介さずに積層された領域である。

【0021】

図４（ａ）は、外部電極２０ｂの断面図であり、図１のＡ−Ａ線の部分断面図である。なお、図４（ａ）では断面を表すハッチを省略している。図４（ａ）で例示するように、外部電極２０ｂは、下地層２１上に、めっき層２２が形成された構造を有する。本実施形態においては、下地層２１およびめっき層２２は、積層チップ１０の両端面から上面、下面および２つの側面に延在している。なお、図４（ａ）では、外部電極２０ｂについて例示しているが、外部電極２０ａも同様の構造を有する。

【0022】

下地層２１は、Ｃｕ，Ｎｉなどの金属を主成分とする。下地層２１は、外部電極２０ａ，２０ｂと内部電極層１２との接合のために設けられている。下地層２１には、下地層２１の緻密化のためのガラス成分や、下地層２１の焼結性を制御するための共材が含まれていてもよい。下地層２１は、例えば、６０μｍ程度の厚みを有する。めっき層２２は、Ｎｉ，Ｓｎ，Ｃｕなどの金属を主成分とし、例えば、厚み２μｍ程度のＮｉめっき層上に厚み１０μｍ程度のＳｎめっき層が形成された構造を有する。この場合、Ｎｉめっき層は、ハンダ喰われ防止のために設けられている。Ｓｎめっき層は、ハンダ付き性確保のために設けられている。めっき層２２がＮｉめっき層およびＳｎめっき層を備えることで、積層セラミックコンデンサ１００を表面実装デバイスとして用いることができる。

【0023】

図４（ｂ）は、図４（ａ）の部分拡大図である。図４（ｂ）で例示するように、積層チップ１０の上面および下面において、カバー層１３上に下地層２１が形成され、下地層２１上にめっき層２２が形成されている。図４（ｃ）で例示するように、サイドマージン１６においては、下地層２１は、サイドマージン１６（誘電体層１１）上に形成され、下地層２１上にめっき層２２が形成されている。なお、図４（ｂ）および図４（ｃ）において、図４（ａ）と同様にハッチを省略してある。

【0024】

図５は、下地層２１の表面の断面を拡大した図である。図５で例示するように、下地層２１は、表面に凹凸を有する。図５で例示するように、下地層２１の表面は、局所的なボトムと局所的なピークとの間においても凸凹を有している。また、下地層２１の表面の粗さ曲線において、当該局所的なボトムから局所的なピークまでの高さＡが０．４μｍ以上の領域に対して局部山頂の平均間隔Ｓ＝０．５μｍ以下となっている領域が含まれている。区分１においては、高さＡ＝０．６１０μｍ（≧０．４μｍ）であり、Ｓ＝０．４０３μｍ（≦０．５μｍ）である。区分２においては、高さＡ＝０．５５１μｍ（≧０．４μｍ）であり、Ｓ＝０．４９８μｍ（≦０．５μｍ）である。区分３においては、高さＡ＝０．７６１μｍ（≧０．４μｍ）であり、Ｓ＝０．３８４μｍ（≦０．５μｍ）である。

【0025】

なお、下地層２１により粗さを持たせるために、高さＡが０．６μｍ以上の領域に対して局部山頂の平均間隔Ｓが０．４５μｍ以下となっていることが好ましく、高さＡが０．７μｍ以上の領域に対して局部山頂の平均間隔Ｓが０．４μｍ以下となっていることがより好ましい。

【0026】

図６は、局部山頂の平均間隔Ｓについて説明するための図である。局部山頂の平均間隔Ｓは、ＪＩＳ１９９４規格で定められている。具体的には、図６で例示するように、粗さ曲線からその平均線の方向に基準長さＬだけ抜き取り、この抜き取り部分において隣り合う局部山頂間に対応する平均線の長さを局部山頂の間隔として求め、この多数の局部山頂の間隔の算術平均値をミリメートル（ｍｍ）で表したものを、局部山頂の平均間隔Ｓと定義することができる。

【0027】

本実施形態によれば、下地層２１の表面の粗さ曲線において、凹凸が大きいとともに局部山頂同士が近くなる。この場合、下地層２１の表面は、十分な粗さを有するようになり、下地層２１の表面積が十分に大きくなる。それにより、下地層２１とめっき層２２との接触面積が十分に大きくなる。その結果、アンカー効果が大きくなり、下地層２１とめっき層２２との界面密着強度が十分に向上する。

【0028】

なお、誘電体層１１および内部電極層１２の積層数に応じて、積層チップ１０の耐抗折強度などの素体強度が高くなり、（素体強度）＜（下地層２１とめっき層２２との界面密着強度）の関係が（素体強度）＞（下地層２１とめっき層２２との界面密着強度）の関係に逆転する。この場合に特に、下地層２１とめっき層２２との界面密着強度の向上が求められる。したがって、本実施形態に係る下地層２１の表面形状は、積層チップ１０の積層数が大きい場合に特に効果を発揮する。例えば、積層チップ１０の積層方向において誘電体層１１の積層数が２５０／ｍｍ以上である場合に本実施形態を適用することが好ましい。

【0029】

また、めっき層２２が２層以上のめっき層（例えばＮｉめっき層およびＳｎめっき層）からなる場合、界面密着強度の大小関係は、積層チップ１０と下地層２１との界面＞めっき層同士の界面＞下地層２１とめっき層２２との界面、の関係となる。この関係から、下地層２１とめっき層２２との界面は、主としてアンカー効果により密着しているものと考えられる。このような構成に対して、本実施形態に係る下地層２１の表面形状は特に効果を発揮する。

【0030】

なお、下地層２１が薄くなると、めっき層２２の電解めっき時に液侵入や水素吸蔵が生じるおそれがある。したがって、下地層２１は厚く形成されていることが好ましい。例えば、下地層２１の最薄部は、１．０μｍ以上の厚みを有していることが好ましい。なお、下地層２１の最薄部は、略直方体形状の積層チップ１０の各角部で丸みを帯びて曲率を有するコバ部で最薄となる傾向にある。そこで、コバ部において、下地層２１は、１μｍ以上の厚みを有することが好ましい。

【0031】

続いて、積層セラミックコンデンサ１００の製造方法について説明する。図７は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。

【0032】

（原料粉末作製工程）
まず、誘電体層１１の主成分であるセラミック材料の粉末を用意する。当該セラミック材料の粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、Ｍｇ（マグネシウム），Ｍｎ（マンガン），Ｖ（バナジウム），Ｃｒ（クロム），希土類元素(Ｙ（イットリウム）,Ｄｙ（ジスプロシウム）,Ｔｍ（ツリウム）,Ｈｏ（ホロミウム）,Ｔｂ（テルビウム），Ｙｂ（イッテルビウム），Ｓｍ（サマリウム），Ｅｕ（ユウロビウム），Ｇｄ（ガドリニウム）およびＥｒ（エルビウム）)の酸化物、並びに、Ｃｏ（コバルト），Ｎｉ，Ｌｉ（リチウム），Ｂ，Ｎａ（ナトリウム），Ｋ（カリウム）およびＳｉの酸化物もしくはガラスが挙げられる。例えば、まず、セラミック材料の粉末に添加化合物を含む化合物を混合して仮焼を行う。続いて、得られたセラミック材料の粒子を添加化合物とともに湿式混合し、乾燥および粉砕してセラミック材料の粉末を調製する。

【0033】

（積層工程）
次に、得られたセラミック材料の粉末に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、フタル酸ジオクチル（ＤＯＰ）等の可塑剤とを加えて湿式混合する。得られたスラリーを使用して、例えばダイコータ法やドクターブレード法により、基材上に例えば厚み０．８μｍ以下の帯状の誘電体グリーンシートを塗工して乾燥させる。

【0034】

次に、誘電体グリーンシートの表面に、内部電極形成用導電ペーストをスクリーン印刷、グラビア印刷等により印刷することで、内部電極層１２のパターンを配置する。内部電極層形成用導電ペーストは、内部電極層１２の主成分金属の粉末と、バインダと、溶剤と、必要に応じてその他助剤とを含んでいる。バインダおよび溶剤は、上記したセラミックスラリーと異なるものを使用することが好ましい。また、内部電極形成用導電ペーストには、共材として、誘電体層１１の主成分であるセラミック材料を分散させてもよい。

【0035】

次に、内部電極層パターンが印刷された誘電体グリーンシートを所定の大きさに打ち抜いて、打ち抜かれた誘電体グリーンシートを、基材を剥離した状態で、内部電極層１２と誘電体層１１とが互い違いになるように、かつ内部電極層１２が誘電体層１１の長さ方向両端面に端縁が交互に露出して極性の異なる一対の外部電極に交互に引き出されるように、所定層数（例えば２００〜１５００層）だけ積層する。

【0036】

次に、得られた積層体の上下にカバー層１３となるカバーシートを圧着させ、所定チップ寸法（例えば３．２ｍｍ×２．５ｍｍ）にカットする。これにより、略直方体形状のセラミック積層体が得られる。

【0037】

（焼成工程）
このようにして得られたセラミック積層体を、２５０〜５００℃のＮ_２雰囲気中で脱バインダした後に、還元雰囲気中で１１００℃〜１３００℃で１０分〜２４時間焼成することで、誘電体グリーンシートを構成する各化合物が焼結する。このようにして、内部に焼結体からなる誘電体層１１と内部電極層１２とが交互に積層されて最外層にカバー層１３が形成された積層チップ１０が得られる。

【0038】

（アニール処理工程、再酸化処理工程）
その後、１０００℃〜１３００℃の還元雰囲気で４〜２４時間アニール処理を行ってもよい。さらに、Ｎ_２ガス雰囲気中で６００℃〜１０００℃で再酸化処理を行ってもよい。

【0039】

（下地層２１の焼き付け工程）
次に、得られた積層チップ１０の２端面から上面、下面および２側面の一部にかけて、下地層形成用導電ペーストを塗布する。下地層形成用導電ペーストは、下地層２１の主成分金属の粉末、バインダ、溶剤、ガラスフィレットなどを含んでいる。バインダおよび溶剤は、上記したセラミックペーストと同様のものを使用できる。なお、下地層形成用導電ペーストの塗布を複数回行うことで、下地層形成用導電ペーストを厚く塗布することができる。

【0040】

その後、下地層形成用導電ペーストに対して、例えば８００℃のＮ_２雰囲気で焼き付けを行う。積層チップ１０の２端面に下地層２１が形成された積層体が得られる。その後、ソフトエッチング剤（例えば過硫酸カリウム、硫酸水素カリウムなどを主成分とする）を用いて下地層２１に対して必要量だけエッチングすることで、粗化処理を行う。この場合、下地層２１の表面において、局所的なボトムと局所的なピークとの間においても凹凸を有しかつ当該局所的なボトムから局所的なピークまでの高さＡが０．４μｍ以上の領域に対して、局部山頂の平均間隔Ｓ＝０．５μｍ以下となるように、粗化処理を行う。例えば、下地層２１の厚みの減少率が５％以上５０％以下となるように粗化処理を行うことが好ましい。例えば、エッチング時間を調整することにより、下地層２１の表面粗さを調整することができる。

【0041】

（めっき処理工程）
その後、半田食われを予防し、積層セラミックコンデンサ１００を実装可能とするため、めっき層２２をめっき処理により形成する。以上の工程により、積層セラミックコンデンサ１００が完成する。

【0042】

本実施形態に係る積層セラミックコンデンサの製造方法によれば、粗化処理により、下地層２１の表面の粗さ曲線において、凹凸が増加するとともに局部山頂同士が近くなる。この場合、下地層２１の表面は、十分な粗さを有するようになり、下地層２１の表面積が十分に大きくなる。それにより、下地層２１とめっき層２２との接触面積が十分に大きくなる。その結果、アンカー効果が大きくなり、下地層２１とめっき層２２との界面密着強度が十分に向上する。なお、焼き付け工程において、下地層２１の表面に酸化膜が形成された場合であっても、酸化膜は粗化処理の際に除去される。したがって、下地層２１とめっき層２２との間の金属結合性も向上する。

【0043】

なお、下地層２１が薄くなると、めっき層２２の電解めっき時に液侵入や水素吸蔵が生じるおそれがある。そこで、下地層２１の最薄部の厚みを、１．０μｍ以上とすることが好ましい。なお、積層チップ１０のコバ部において、下地層２１が薄く形成される傾向にある。そこで、コバ部における下地層２１を厚く形成することが好ましい。具体的には、粗化処理後においてコバ部で１μｍ以上の厚みを有するように下地層２１を形成することが好ましい。

【0044】

なお、上記実施形態では、積層チップ１０を得た後で下地層形成用導電ペーストを積層チップ１０の両端面に塗布して焼き付けているが、それに限られない。例えば、積層工程において略直方体形状のセラミック積層体を得た後に当該セラミック積層体の両端面に下地層形成用導電ペーストを塗布し、焼成工程において当該セラミック積層体および下地層形成用導電ペーストを同時に焼成してもよい。

【実施例】

【0045】

実施形態に係る積層セラミックコンデンサを作製し、特性について調べた。

【0046】

（実施例１〜２）
チタン酸バリウム粉末に必要な添加物を添加し、ボールミルで十分に湿式混合粉砕して誘電体材料を得た。誘電体材料に、有機バインダとしてＰＶＢ（ポリビニルブチラール）を加え、溶剤としてトルエン、エタノール等を加えて、ドクターブレード法にて誘電体グリーンシートを作製した。次に、内部電極層１２の主成分金属（Ｎｉ）の粉末と、バインダ（エチルセルロース）と、溶剤（トルエン、エタノール等）と、必要に応じてその他助剤とを含んでいる内部電極形成用導電ペーストを作製した。誘電体シートに内部電極形成用導電ペーストをスクリーン印刷した。内部電極形成用導電ペーストを印刷したシートを１０００枚重ね、その上下に、誘電体グリーンシートと同じ主成分の材料のカバーシートをそれぞれ積層した。その後、熱圧着によりセラミック積層体を得て、所定の形状に切断した。得られたセラミック積層体をＮ_２雰囲気中で脱バインダした後に焼成して焼結体を得た。その後、焼結体に対して、アニール処理を行った後、再酸化処理を行った。それにより、積層チップ１０を得た。再酸化処理後の誘電体層１１の厚みは、１．５μｍであった。内部電極層１２の厚みは、１．０μｍであった。

【0047】

次に、積層チップ１０の両端面から上面、下面および２側面の一部にかけて、ガラスフィレットを含みＣｕを主成分金属とする下地層形成用導電ペーストを複数回塗布し、８００℃のＮ_２雰囲気で焼き付けを行うことで、下地層２１を形成した。その後、ソフトエッチング剤（主成分は過硫酸カリウム、硫酸水素カリウム）を用いて下地層２１に対して粗化処理を行った。実施例１の処理時間は５分、実施例２の処理時間は１０分とし、粗化処理後には、下地層２１に対して超音波洗浄を行った。その後、キーエンス社製バイオレットレーザＶＫ９７１０顕微鏡を用いて下地層２１の表面粗さを計測した。その後、ＮｉおよびＳｎのめっき処理を行うことで、下地層２１をめっき層２２で覆った。それにより、積層セラミックコンデンサ１００を作製した。なお、実施例１〜２のそれぞれについて、１０個ずつサンプルを作製した。

【0048】

（比較例１〜２）
比較例１〜２では、実施例１〜２と同様の条件により積層セラミックコンデンサ１００を作製した。ただし、比較例１〜２では、粗化処理および超音波洗浄を行なわなかった。比較例１〜２のそれぞれについて、１０個ずつサンプルを作製した。なお、下地層２１の表面粗さを、キーエンス社製バイオレットレーザＶＫ９７１０顕微鏡を用いて計測した後、ＮｉおよびＳｎのめっき処理を行うことで、下地層２１をめっき層２２で覆った。

【0049】

（分析１）
図８（ａ）は、実施例１で計測された粗さ曲線である。図８（ｂ）は、比較例１で計測された粗さ曲線である。図８（ａ）および図８（ｂ）に示すように、粗化処理を行うことで下地層２１の表面が粗くなっていることがわかる。実施例１〜２では、下地層２１の粗さ曲線において、当該局所的なボトムから局所的なピークまでの高さＡが０．４μｍ以上の領域に対して局部山頂の平均間隔Ｓ＝０．５μｍ以下となっている領域が含まれていた。比較例１〜２では、下地層２１の粗さ曲線において、当該局所的なボトムから局所的なピークまでの高さＡが０．４μｍ以上の領域に対して局部山頂の平均間隔Ｓ＝０．５μｍ以下となっている領域が含まれていなかった。例えば、図８（ｂ）の結果については、図９に示すように、区分１においては、高さＡ＝１．１２７μｍ（≧０．４μｍ）であるのに対して、Ｓ＝１．０８１（＞０．５μｍ）となっている。区分２においては、高さＡ＝０．７００μｍ（≧０．４μｍ）であるのに対して、Ｓ＝１．７９４μｍ（＞０．５μｍ）となっている。区分３においては、高さＡ＝１．０２７μｍ（≧０．４μｍ）であるのに対して、Ｓ＝０．６８３μｍ（＞０．５μｍ）となっている。

【0050】

実施例１〜２および比較例１〜２に対して、たわみ試験を行った。具体的には、作成された各サンプルを長さ１００ｍｍ、幅４０ｍｍ、厚さ１．６ｍｍの専用基板に実装後、当該基板の中央を０ｍｍとして支点とし、±４５ｍｍ地点を力点とし、当該基板をベンディングした。この場合に、下地層２１とめっき層２２との間に界面剥離が発生したか否かを調べた。表１にその結果を示す。表１において、「○」は、下地層２１の粗さ曲線において、当該局所的なボトムから局所的なピークまでの高さＡが０．４μｍ以上の領域に対して局部山頂の平均間隔Ｓ＝０．５μｍ以下となっている領域が含まれていることを示す。「×」は、下地層２１の粗さ曲線において、当該局所的なボトムから局所的なピークまでの高さＡが０．４μｍ以上の領域に対して局部山頂の平均間隔Ｓ＝０．５μｍ以下となっている領域が含まれていないことを示す。表１に示すように、実施例１〜２では、下地層２１とめっき層２２との間に界面剥離は生じなかった。これに対して、比較例１〜２では、下地層２１とめっき層２２との間に界面剥離が生じた。これは、比較例１〜２では下地層２１の表面粗さが十分ではなく、実施例１〜２では下地層２１の表面粗さが十分であったからであると考えられる。

【表1】

【0051】

（実施例３〜実施例７）
実施例１〜２と同様の条件で実施例３〜実施例７に係る積層セラミックコンデンサを作製した。ただし、下地層形成用導電ペーストの塗布回数を変えて下地層２１の最薄部の厚みを異ならせた。実施例３〜実施例７のそれぞれについてサンプル数を５００とした。最薄部は、コバ部に現れた。これら実施例３〜実施例７について、高温耐湿試験を行った。具体的には、各サンプルの初期絶縁抵抗Ｒ０を測定した。次に、周囲温度８５℃、相対湿度８５％ＲＨ、１０Ｖ／μｍ印加で１００時間保持した。その後、各サンプルの絶縁抵抗Ｒｔを測定した。Ｒｔ≦０．１×Ｒ０となるサンプルを不良品と定めた。表２は、不良率を示す。表２に示すように、最薄部の厚みが１．０μｍ未満となった場合に、信頼性が低下することが確認された。この結果から、下地層２１の最薄部の厚みは１．０μｍ以上であることが好ましいことがわかった。

【表2】

【0052】

（参考例１〜７）
比較例１〜２と同様の条件で参考例１〜７に係る積層セラミックコンデンサを作製した。ただし、長さ３．２ｍｍ、高さ２．５ｍｍ、幅２．５ｍｍのサイズ仕様とし、実際の厚み（高さ）は２．８ｍｍであった。誘電体層の積層数を変更することで、１ｍｍあたりの層数を異ならせた。これら参考例１〜７について、上述のたわみ試験を行い、故障の発生箇所を調べた。その結果を表３に示す。表３において、「層厚」は、各誘電体層の厚みを示す。表３に示すように、参考例１〜５では下地層２１とめっき層２２との間に故障（界面剥離）が発生したのに対して、参考例６〜７では素体に故障（クラック）が発生した。これは、積層数に応じて、（素体強度）＜（下地層とめっき層との界面密着強度）の関係が（素体強度）＞（下地層とめっき層との界面密着強度）の関係に逆転したためと考えられる。逆転した積層数は、２５０層／ｍｍであった。この結果から、誘電体層の積層数が２５０層／ｍｍ以上である場合に、下地層２１の表面形状を上記実施形態のようにすることが好ましいことがわかった。

【表3】

【0053】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0054】

１０ 積層チップ
１１ 誘電体層
１２ 内部電極層
１３ カバー層
１４ 容量領域
１５ エンドマージン
１６ サイドマージン
２０ａ，２０ｂ 外部電極
２１ 下地層
２２ めっき層
１００ 積層セラミックコンデンサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】