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特開2018-190876MIS型半導体装置およびその製造方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-190876(P2018-190876A)
(43)【公開日】2018年11月29日
(54)【発明の名称】MIS型半導体装置およびその製造方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20181102BHJP
   H01L 29/78 20060101ALI20181102BHJP
【FI】
   H01L29/78 301B
   H01L29/78 301G
【審査請求】未請求
【請求項の数】7
【出願形態】OL
【全頁数】14
(21)【出願番号】特願2017-93745(P2017-93745)
(22)【出願日】2017年5月10日
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成28年度、国立研究開発法人科学技術振興機構、戦略的創造推進事業「フッ化物ユニバーサル高誘電体極薄膜材料の創出」委託研究、産業技術力強化法第19条の適用を受ける特許出願
(71)【出願人】
【識別番号】301023238
【氏名又は名称】国立研究開発法人物質・材料研究機構
(72)【発明者】
【氏名】長田 貴弘
(72)【発明者】
【氏名】知京 豊裕
【テーマコード(参考)】
5F140
【Fターム(参考)】
5F140AA25
5F140BA00
5F140BA01
5F140BA06
5F140BA10
5F140BB04
5F140BD04
5F140BE09
5F140BE17
5F140BF01
5F140BF04
5F140BF05
5F140BF06
5F140BF07
5F140BF08
5F140BF10
5F140BG36
5F140BG38
5F140BG44
5F140BG58
5F140BH30
5F140BJ01
5F140BJ04
5F140BJ05
5F140BJ06
5F140BJ08
5F140BJ10
(57)【要約】
【課題】絶縁膜の誘電率が高く、半導体と絶縁膜の間に中間層を形成しにくいMIS型半導体装置を提供する。
【解決手段】半導体層と絶縁体層と導電体層を有し、絶縁体層が半導体層と導電体層で挟まれたMIS型半導体装置であって、半導体層はGaNを含み、絶縁体層はランタンフッ化物を含むMIS型半導体装置。
【選択図】図1
【特許請求の範囲】
【請求項1】
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたMIS型半導体装置であって、
前記半導体層はGaN、ZnS、β―Ga、C、AlNの群から選ばれる少なくとも1以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含む、MIS型半導体装置。
【請求項2】
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたMIS型半導体装置であって、
前記半導体層はGaNを含み、
前記絶縁体層はランタンフッ化物を含む、MIS型半導体装置。
【請求項3】
前記ランタンフッ化物はLaFである、請求項1または2記載のMIS型半導体装置。
【請求項4】
半導体基板上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むMIS型半導体装置の製造方法において、
前記半導体層はGaN、ZnS、β―Ga、C、AlNの群から選ばれる少なくとも1以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含む、MIS型半導体装置の製造方法。
【請求項5】
半導体基板上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むMIS型半導体装置の製造方法において、
前記半導体層はGaNを含み、
前記絶縁体層はランタンフッ化物を含む、MIS型半導体装置の製造方法。
【請求項6】
前記ランタンフッ化物はLaFである、請求項4または5に記載のMIS型半導体装置の製造方法。
【請求項7】
前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は200℃以上500℃以下である、請求項4から6の何れか1記載のMIS型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MIS型半導体装置およびその製造方法に係り、特に絶縁膜の誘電率が高く、窒化ガリウム(GaN)半導体を用いたときに半導体と絶縁膜の間の界面酸化が起こりにくいMIS型半導体装置に関する。
【背景技術】
【0002】
MIS(Metal−Insulator−Semiconductor)型半導体装置であるMISFET(Metal Insulator Semiconductor Field Effect Transistor)の高速化に伴い、電界一定のスケーリングのために、トランジスタの微細化が進んでいる。
MISFETの性能指標の一つは電流駆動能力Gmであり、Gmは移動度μと、ゲート幅Wと、ゲート電極、ゲート絶縁膜および半導体基板とで構成されるキャパシタの静電容量(ゲート容量)Coxに比例し、ゲート長Lに反比例する。そこで、ゲート絶縁膜の薄膜化とゲート長Lの微細化によってMISFETの高速化が図られてきている。
【0003】
ゲート絶縁膜の物理的厚さを2nm以下まで薄膜化した場合、トンネルリーク電流が増加してゲート電圧印加時の絶縁耐性が著しく低下し、MISFETの消費電力が増加する。
ゲート容量Coxは比誘電率に比例し、ゲート絶縁膜の厚さに反比例する。この関係に着目して、従来、ゲート絶縁膜として主流として使用されてきたシリコン酸化膜(SiO膜)よりも誘電率の高い絶縁膜を用いる高誘電率絶縁膜(High−k膜)を用いたトランジスタの開発が精力的に進められている(特許文献1参照)。High−k膜を用いると、同一のゲート容量Coxを得るのに必要な物理的膜厚を厚くすることができ、トンネルリーク電流を抑制できる。なお、SiO膜の比誘電率εは約3.9である。このようなことから、開発が進められているHigh−k膜(High−kゲート絶縁膜)としては、ハフニウム酸化膜(HfO)、ジルコニウム酸化膜(ZrO)、アルミナ(Al)、それらのシリケートおよびアルミネート、並びに希土類酸化物膜等の酸化膜が挙げられる。
【0004】
しかしながら、酸化膜系のHigh−kゲート絶縁膜は、半導体界面に所望ではない酸化層を形成する傾向があり、その酸化層がゲート容量Coxを減らし、電流駆動能力Gmなどを低下させるという問題があった。すなわち、ゲート絶縁膜がHigh−k膜とその酸化層との積層膜となって実効的なゲート絶縁膜の誘電率を低下させ、また、実効的なゲート絶縁膜の膜厚が厚くなって、電流駆動能力Gmなどを低下させるという問題があった。
【0005】
そこで、High−kゲート絶縁膜として、酸化膜系の膜ではなくフッ化物系の膜を用いることにより、所望ではない膜、特に酸化膜の生成を抑制するという取り組みがあり、特許文献2にガドリニウム(Gd)およびランタン(La)のフッ化物を用いた例の記載がある。
【0006】
また、近年、高性能パワー半導体装置の需要が高まり、それに伴ってバンドギャップが広い半導体を用いた半導体装置の開発が精力的に進められている。その中でも特に、GaN半導体が注目を集めている(特許文献3参照)。
GaNは、バンドギャップが3.4eVであり、SiやGaAsと比較して2倍以上の飽和電子速度(Vsat)と、Siの約10倍、GaAsの約7.5倍の絶縁破壊電界強度(E)を有する。半導体を用いた高周波・高出力増幅器の性能を比較する指標としてよく用いられるVsat・E/2πで表されるJohnson指数で比較すると、GaNは、Siと比較して約27倍、GaAsと比較しても約15倍の大きさであり、これらのことからGaNは圧倒的な優位性を有する半導体と認識されている。
【0007】
しかしながら、半導体と絶縁体膜との界面に所望ではない層を形成することなく高い誘電率のHigh−k膜をもつGaNを用いたMISFET等のMIS型半導体装置は研究途上であって、そのようなMIS型半導体装置の提供が嘱望されていた。
なお、GaN半導体と各種絶縁膜との界面の状態は研究段階であって、まだ十分には明らかにはなっていない。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2011−54872号公報
【特許文献2】特許第5118276号公報
【特許文献3】特開2013−67556号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明の課題は、ゲート容量Coxが大きく、高電界用途に適応するMIS型半導体装置を提供すること、およびそのMIS型半導体装置の製造方法を提供することである。そのために、GaN半導体と絶縁膜との界面に中間層を形成することなく、かつ高誘電率絶縁膜を有するMIS型半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0010】
本発明の構成を下記に示す。
(構成1)
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたMIS型半導体装置であって、
前記半導体層はGaN、ZnS、β―Ga、C、AlNの群から選ばれる少なくとも1以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含む、MIS型半導体装置。
(構成2)
半導体層と絶縁体層と導電体層を有し、前記絶縁体層が前記半導体層と前記導電体層で挟まれたMIS型半導体装置であって、
前記半導体層はGaNを含み、
前記絶縁体層はランタンフッ化物を含む、MIS型半導体装置。
(構成3)
前記ランタンフッ化物はLaFである、構成1または2記載のMIS型半導体装置。
(構成4)
半導体基板上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むMIS型半導体装置の製造方法において、
前記半導体層はGaN、ZnS、β―Ga、C、AlNの群から選ばれる少なくとも1以上の半導体を含み、
前記絶縁体層はランタンフッ化物を含む、MIS型半導体装置の製造方法。
(構成5)
半導体基板上に絶縁体層を形成する絶縁体層形成工程と、前記絶縁体層上に導電体層を形成する導電体層形成工程を含むMIS型半導体装置の製造方法において、
前記半導体層はGaNを含み、
前記絶縁体層はランタンフッ化物を含む、MIS型半導体装置の製造方法。
(構成6)
前記ランタンフッ化物はLaFである、構成4または5に記載のMIS型半導体装置の製造方法。
(構成7)
前記絶縁体層は真空蒸着法により形成され、前記真空蒸着を行うときの温度は200℃以上500℃以下である、構成4から6の何れか1記載のMIS型半導体装置の製造方法。
【発明の効果】
【0011】
本発明によれば、3.4eVという広いバンドギャップ、高い飽和電子速度および高い絶縁破壊電界強度を有するGaNを用いた半導体装置において、半導体層と絶縁体層との界面に酸化層や相互拡散層などの中間層を形成することなく高い誘電率をもったHigh−k膜を形成することができる。このため、提供されるMIS型半導体装置は、ヒステリシスが少なく、電気特性が安定し、ゲート容量Coxの大きく、高電界が印加される状況においても良好な動作をするMIS型半導体装置となる。
【図面の簡単な説明】
【0012】
図1】本発明のMIS構造を示す断面図。
図2】膜の状態をXRDにて調べた回折像。
図3】結合エネルギーを求めるためのX線光電子分光特性図。
図4】バンドギャップを求めるための硬X線光電子分光特性図。
図5】バンドギャップの状態を比較した説明図。
図6】半導体層とLaF膜の界面の状態を示すTEM像。
図7】本発明のMISFETの構造を示す断面図。
図8】本発明による第2のMISFETの構造を示す断面図。
図9】第2のMISFETの製造工程を示す要部断面図。
図10】本発明による第3のMISFETの構造を示す断面図。
図11】物質のバンドギャップの関係を示す説明図。
図12】静電容量の特性を示す特性図。
図13】静電容量の特性を示す特性図。
図14】電流密度の特性を示す特性図。
図15】静電容量の特性を示す特性図。
図16】静電容量の特性を示す特性図。
【発明を実施するための形態】
【0013】
以下、本発明を実施するための形態を、図面を参照しながら説明する。 本発明のMIS構造101は、図1に示すように、半導体層1上にランタンフッ化物層2および導電体層3が順次形成された構造になっている。
【0014】
ここで、半導体層1の材料としては、窒化ガリウム(GaN)が好ましいが、GaNのほか、硫化亜鉛(ZnS)、β―酸化ガリウム(β―Ga)、炭素(C)、窒化アルミニウム(AlN)を用いることができる。これらは、単独でもよいし、半導体層1を領域ごとに区分して、各領域にこれらの何れか1以上の材料、またはこれらの何れか1以上に他の半導体材料が組み合わさったものを用いてもよい。ここで、各材料のバンドギャップは、GaNが3.4(3.39)eV、ZnSが3.6eV、β―Gaが4.8〜4.9eV、Cが5.5eVそしてAlNが6.3eVであり、各材料ともバンドギャップが広いが、ランタンフッ化物はこれらの材料よりバンドギャップが広い。後述のようにLaFのバンドギャップは9.4eVである。
半導体層1にはドーパントを添加して、n型、p型など所望の型の半導体層1とする。ドーパントはその半導体材料に対して通常用いられているものでよい。例えば、GaNを用いてn型の半導体層1を形成するには、Gaが好んで用いられる。
【0015】
ランタンフッ化物層2はLaF膜からなり、特にLaF膜が好ましい。LaF膜は真空蒸着法により成膜することが好ましいが、スパッタリング法やALD(Atomic Layer Deposition)法によって成膜してもよい。スパッタリング法としては、スループットの観点からRFスパッタリング法が好ましい。ここで、スパッタリングガスとしてはアルゴン(Ar)ガス、クリプトン(Kr)ガスなどの貴ガスを好んで用いることができる。
【0016】
ここで、LaF膜を真空蒸着法により成膜する場合は、基板温度を200℃以上400℃以下とすることが好ましい。この温度範囲で誘電率が高く、ヒステリシスも少ないという良好な電気特性が得られる。基板温度が200℃を下回ると、後述の基板温度を室温(23℃)として作製したキャパシタの参考例1中の図14に示すように、誘電率が低下する。また、基板温度が450℃を超えると電気特性が劣化し、500℃を超えるような温度になると半導体基板の表面ラフネスも肉眼でわかるほど大きくなって特性劣化が顕著になる。
【0017】
LaF膜は、半導体層1との結晶格子整合性などの影響を受けにくいアモルファスが汎用性に富み好ましいが、GaNの場合には、単結晶とすることも好ましい。その場合の結晶面は(001)が好ましい。
ここで、LaF膜を真空蒸着法により成膜した場合は、XRD(X−ray Diffraction:X線回折)法で評価した図2が示すように、非晶質となる。なお、図2は基板温度を室温(23℃)として真空蒸着法によりLaF膜試料を作製した場合を示すが、基板温度を300℃として試料を作製した場合も同様に非晶質になった。
【0018】
LaF膜の膜厚は、1nm以上100nm以下が好ましく、5nm以上10nm以下がより好ましい。膜厚が5nmを下回るとトンネルリーク電流が現れ始め、1nm以下でトンネル電流は顕著になる。膜厚が100nmを上回ると十分な静電容量を得るのが困難になる。
【0019】
LaFの価電子帯EVBMをXPS(X−ray Photoelectron Spectroscopy:X線電子分光法)を用いて調べたところ、図3に示すように、約4.0eVであった。また、LaF膜のバンド幅EをSPring−8においてHAXPS(Hard X−ray Photoelectron Spectroscopy:硬X線電子分光法)を用いて調べたところ、図4に示すように9.4eVであった。ここで、図4には、1倍の信号強度曲線と、分かりやすくするために5倍に信号強度を拡大した曲線を合わせて載せている。バンドギャップの9.4eVは、破線で示した傾き曲線とベース線の交点から求めた。
以上の測定を基にLaFのバンドとGaNのバンドの関係を示した図5からわかるように、LaFはGaN半導体に対してMISとして機能する良好なバンドアライメントを有する。なお、ECBMは伝導体下端を示す。
【0020】
本発明の特徴の1つは、バッファー層を設けることなく半導体層1を構成する物質のランタンフッ化物層2への拡散抑制、界面準位生成抑制(界面制御)が可能なことである。また、GaNからなる半導体層1とLaFからなる絶縁体層2が接する界面にこれら以外からなる層が形成されないことである。
図6は、GaN基板上にLaF層を真空蒸着法で形成したときの断面TEM(Transmission Electron Microscope)写真である。真空蒸着時の基板温度は300℃とし、TEM装置としてはJEM−2100F(JEOL製)を用いた。この結果から、GaN半導体上にLaF膜が酸化や相互拡散などによる中間層を形成することなく直に形成されていることが分かる。
【0021】
導電体層3は、金属あるいはドーパントが添加されたポリシリコンなどの導電膜からなる。金属としては、金(Au)、銀(Ag)、銅(Cu)、白金(Pt)、パラジウム(Pd)、タングステン(W)、チタン(Ti)、アルミニウム(Al)、クロム(Cr)、タンタル(Ta)などを挙げることができる。また、AlCu、CuNiFe、NiCrなどの合金、WSi、TiSiなどのシリサイド、WN、TiN、CrN、TaNなどの金属化合物も用いることができる。導電体層3は、このような材料の中から導電率、仕事関数、加工性などを適宜勘案して適当な材料を選択すればよい。なお、集積回路として本発明のMIS半導体装置を用いる場合は、インテグレーションとしての各種熱処理が加わることから、それらの熱処理も勘案した材料の拡散を考慮の上、材料を選択する。
【0022】
次に、本発明のMISFETについて説明する。
【0023】
本発明の第1のMISFET(102)は、要部断面図である図7に示すように、半導体層1、ランタンフッ化物層にドレインおよびソース用のパターンが形成されたランタンフッ化物層パターン2a、ゲート3a、ソース4aおよびドレイン5aからなる。ランタンフッ化物層としてはLaF膜を用いることが好ましい。
ここで、ゲート3a、ソース4aおよびドレイン5aは、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。具体的には、上記導電体層3として例示した材料を挙げることができる。
【0024】
ランタンフッ化物層を真空蒸着法で形成する場合の温度は、良好な電気特性を得る上で、200℃以上450℃以下が好ましい。
また、ランタンフッ化物層を形成後でゲート3aを構成する導電膜を形成する前に、窒素ガス(Nガス)を用いた熱処理が行われることがMISFETの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスの圧力が1Pa以上2000hPa以下、温度が200℃以上500℃以下が好ましい。
さらに、ゲート3aを構成する導電膜を形成後に、窒素ガスと水素ガス(Hガス)の混合ガスを用いた熱処理が行われることがMISFETの電気特性を改善する上で好ましい。その熱処理の条件としては、窒素ガスと水素ガスの混合比率が窒素ガス1に対して水素ガスが体積比で1%以上5%以下、混合ガスの圧力が1Pa以上2000hPa以下、そして温度が200℃以上500℃以下が好ましい。
なお、熱処理は、ヒーターによる加熱炉、ランプによる加熱炉、ホットプレートなどのほか、レーザーアニール、フラッシュランプアニールなどによって行ってもよい。
【0025】
本発明の第2のMISFET(103)は、要部断面図である図8に示すように、半導体層1、LaF膜などからなるランタンフッ化物層12b、ゲート13b、ソース14b、ドレイン15bおよびパターン化された層間膜21bからなる。この構造では、ゲート13bは埋め込み構造をとる。ここで、ゲート13a、ソース14aおよびドレイン15aは、第1のMISFET(102)と同様に、金属、合金、金属化合物、シリサイド、ポリサイドまたはドーパントが添加されたポリシリコンなどの導電膜からなる。
【0026】
第2のMISFET(103)は、下記に示す工程により製造することができる。要部断面図を用いてその製造工程を説明した図9を参照しながら、その製造方法を説明する。
まず、半導体層1の上に層間膜21を形成する(図9(a)参照)。層間膜21としては、例えばプラズマCVD法によるSiOなどの絶縁膜を挙げることができる。
次に、層間膜21にゲートを作製するための開口をリソグラフィとドライエッチングにより形成し、層間膜パターン21aとする(図9(b))。
その後、半導体基板1上にランタンフッ化物層(LaF膜)12aを成膜する(図9(c))。この膜はコンフォーマルに被着されるのが好ましい。
次に、CMP(Chemical Mechanical Polishing)やエッチバックなどの方法により、層間膜パターン21aの上面上に形成されているランタンフッ化物層12aを除去して、層間膜パターン21aの開口部にのみ形成されているランタンフッ化物層12bを得る(図9(d))。
しかる後、導電体膜13aを被着(図9(e))し、引き続いてCMPやエッチバックなどの方法により層間膜パターン21aの上面上に形成されている導電体膜13aを除去して、ランタンフッ化物層12bが露出している溝部に導電体膜が埋め込まれた導電体膜パターンを形成し、その導電体膜パターンをゲート13bとする(図9(f))。
その後、リソグラフィとドライエッチングを用いて、層間膜パターン21aに開口部22および23を有する層間膜パターン21bを形成する(図9(g))。
そして、開口部22および23に導電体膜を埋め込んで、その導電体膜パターンをそれぞれソース14bとドレイン15bとして第2のMISFET(103)とする(図9(h))。
【0027】
第2のMISFETの製造方法によれば、ランタンフッ化物層12bの加工をCMPやエッチバックで行っているので、半導体層へのダメージが少ないドライエッチングを行うことが容易ではないLaF膜においても電気的ダメージの少ないMISFETを得ることができる。
【0028】
本発明の第3のMISFET(103)は、要部断面図である図10に示すように、半導体層31a、31b、31c、ランタンフッ化物層32、ゲート33、ソース34、およびドレイン35からなる。ここで、半導体層31a、31b、31cは異種の材料からなる半導体層であり、例えば、31aはInAsからなるn型半導体、31bはGaNからなるイントリンシック半導体、31cはGaSbからなるp型半導体を挙げることができる。
LaFなどのランタンフッ化物層32はバンドギャップが9.4eVと広く、しかもその価電子帯上限EVBMと伝導体下端ECBMの中に、上記の半導体材料を含め多くの半導体材料のEVBMとECBMが納まるバンドアライメントを有する(図11参照)。このため、このようなバンドギャップの異なる複数からなる半導体に対してもMIS構造半導体装置のゲート絶縁膜として機能する。なお、GaSb、GaN、InAsのバンドギャップは、それぞれ、0.7eV、3.4eVおよび0.36eVであり、図11中のECNLは電荷中性準位を表す。
【0029】
ゲート33はサイドウォールを利用した加工法で形成することができる。サイドウォール利用加工法とは、異方性ドライエッチングを行ったときの縦方向と横方向のエッチング速度差および側壁周辺でのエッチング速度差を利用した加工法で、側壁(サイドウォール)に沿って被加工物が残る加工法である。この加工法により、サイドウォール部にゲート(電極)を自己整合的に形成でき、ゲートとして重要な寸法精度も高いものとなる。ここで、形成されるゲートの寸法精度を高めるためには、このサイドウォールは垂直に形成されていることが好ましい。なお。サイドウォール利用加工法を適用するとゲート33の上端部(肩の部分)は角が削れた形状になる。
【実施例】
【0030】
以下、本発明のMIS半導体装置の特性を、キャパシタ特性によって調べた実施例について説明する。当然ながら、本発明はこのような特定の形式に限定されるものではなく、本発明の技術的範囲は特許請求の範囲により規定されるものである。
【0031】
(実施例1)
実施例1は半導体層1としてGaNを用いた場合で、図1に示すMIS構造101の半導体装置を作製してその静電容量と誘電損失を測定した。
その半導体層1としては、ゲルマニウム(Ge)がドープされた抵抗率<0.5Ω・cm、欠陥密度<5×10/cmのGaN基板((株)新陽製)、ランタンフッ化物層2としては膜厚15nmのアモルファスLaF膜、導電体層3としては膜厚150nmの白金(Pt)を用いた。さらに、半導体基板1の下部にチタン(Ti)とPtからなる下部電極(図示せず)をTiが半導体層1に接するように形成して、導電体層3と下部電極の電気的計測から、導電体層3と半導体層1との間の静電容量および誘電損失特性を測定した。ここで、導電体層4からなる導電体パターンの大きさは100μmφである。
【0032】
評価試料の作製方法は下記のとおりである。
まず、上記GaN基板(半導体層1)をアセトン、エタノール、純水により洗浄した。
次に、真空蒸着法でLaF膜2を15nmの厚さで成膜した。このときの真空度は5×10−8Pa、基板温度は300℃である。
成膜されたLaF膜2の表面粗さを、同様にして作製した別の基板を用いてAFM(Atomic Force Microscopy)(AFM5000II、日立ハイテクノロジーズ製)で測定したところその表面粗さはRMS(Root Mean Square)で0.3〜0.4nmであった。この値はこのAFM測定時の基板として用いたGaN基板の表面粗さとほぼ同じであり、LaFの膜自体としては極めて表面粗さの少ない膜であった。
また、LaF膜の状態をXRD(X−ray diffraction)(○○、○○製)で測定して、この膜がアモルファス膜であることを確認した。
【0033】
その後、欠陥補償熱処理として、下記に示すPt電極3の形成前に窒素ガス(Nガス)アニールを実施した。そこでは、Nガスの圧力は大気圧とし、石英ランプ加熱炉を用いて温度400℃、30分の熱処理を行った。
【0034】
しかる後、PtをLaF膜2上にDCスパッタリングで150nmの厚さで形成した。このときの真空度は1Pa、基板温度は室温(23℃)である。ここで、このPtの形成にあたっては、マスクを用いてパターン化された100μmφのPtを形成し、これをPt電極とした。
また、GaN半導体基板(半導体層1)の裏面側にTiをDCスパッタリングで10nmの厚さで形成し、さらにPtをDCスパッタリングで150nmの厚さで形成した。このときの真空度および基板温度は、ともに1Pa、室温(23℃)である。
その後、界面終端を目的に、フォーミングガスアニールとして、流量比で水素ガス(Hガス)が4%添加された窒素ガス(大気圧)下で、石英ランプ加熱炉を用いて、300℃30分の熱処理を行った。
【0035】
静電容量および誘電損失の測定結果を図12に示す。なお、静電容量および誘電損失の測定には半導体パラメーターアナライザー(B1500A,Keysight製)を用いた。測定周波数は1MHzとし、ヒステリシス特性を表すためにバイアス電圧を正の方向に掃引印加する場合と負の方向に掃引印加する場合を合わせて載せている。
【0036】
LaF膜の膜厚およびPt電極の面積と図12に示された静電容量の大きさからLaF膜の比誘電率を求めると、その大きさは20以上30以下となり、本発明の絶縁膜は十分大きな誘電率(比誘電率)をもつ膜であることがわかる。
また、Pt電極形成の前または後に熱処理を行った本実施例1では、ヒステリシスおよび誘電損失は実用範囲内であった。
【0037】
静電容量および誘電損失の印加電界依存性を図13に示す。同図中の破線で囲まれた蓄積側の領域で僅かにヒステリシスが認められるが、これは基板由来と考えられる。
また、印加電界による電極層3と裏面電極間の電流密度の測定結果を図14に示す。電極層3と裏面電極間の電流密度測定結果は、LaF絶縁膜を介した半導体層1と電極層3間の電流密度を表す。同図中の負の電界領域における電流密度は、主に誘電損失を生む寄生抵抗を流れる電流を表すが、その量(電流密度)は10−6(A/cm)を下回り、一方、正の電界領域では、電流密度が10−4(A/cm)を上回り、特に3MV/cmの正の電界を印加した場合は、10−3(A/cm)を上回る電流密度が得られる。そして、6MV/cmという高い電界が印加された場合でも、絶縁破壊等を起こすことなく、MIS動作することが示された。すなわち、絶縁膜としてLaFを用いることにより、GaN半導体がもつ3.4eVという広いバンドギャップ特性を活かした高電界対応のMIS半導体装置が得られた。
【0038】
(参考例1)
参考例1は、LaF膜を成膜するときの基板の温度を室温(23℃)とした場合で、それ以外は実施例1と同様の構成と同様のプロセスでMIS型半導体装置101を作製した。その静電容量と誘電損失を測定した結果を図15に示す。その測定方法と測定条件は実施例1と同様である。
その結果、静電容量は実施例1の半分以下であり、正の領域のバイアス電圧でも約0.2Vに変曲点があってそれより高い電圧領域では緩やかな静電容量の上昇になった。また、正のバイアス領域全域に渡って誘電損失は比較的高いレベルとなった。LaF膜の膜厚およびPt電極の面積と静電容量の大きさからLaF膜の比誘電率を求めると、その大きさは1以上10以下となり、LaF膜を成膜するときの基板の温度を室温(23℃)とした参考例1の絶縁膜は、十分な誘電率(比誘電率)をもつ膜にはならなかった。
GaN半導体層1とLaF膜2の界面の状態を調べたところ、この界面に酸化層が形成されており、この酸化層の形成がMIS特性を劣化させたものと考えられる。
【0039】
(比較例1)
比較例1は、半導体層1をGaがドープされたGeを用いた抵抗率0.01〜0.05Ω・cmのp型半導体とし、またLaF膜を成膜するときの基板の温度を室温(23℃)とした場合で、それ以外は実施例1と同様の構成と同様のプロセスでMIS型半導体装置101を作製した。その静電容量と誘電損失を測定した結果を図16に示す。測定方法と測定条件は実施例1と同様である。
その結果、静電容量特性が不十分で、静電容量も小さいものであった。また、誘電損失は15以上と極めて大きなものであった。
Geからなる半導体層1とLaF膜2の界面の状態を調べたところ、この界面に酸化層が形成されており、また、GeがLaF膜2に拡散した拡散層が形成されていた。これら層の形成がMIS特性を劣化させたものと考えられる。
【産業上の利用可能性】
【0040】
以上説明したように、本発明によれば、GaN等の半導体に対し、酸化層や相互拡散層などの所望ではない層を形成することなく半導体上に絶縁膜を形成することができる。そして、その絶縁膜は誘電率が高いので、High−kゲート絶縁膜として好適である。これらのことにより、GaN等の広いバンドギャップをもつ半導体のもつ高電界対応等の性能を引き出すことができるMIS型半導体装置およびそのMIS型半導体装置の製造方法が提供される。 本発明により提供されるMIS型半導体装置は、ヒステリシスが少なく、安定でゲート容量Coxの大きな高電界対応の高性能MIS型半導体装置となるので、多くの産業分野で利用される可能性がある。
【符号の説明】
【0041】
1:半導体層
2:ランタンフッ化物層(LaF膜)
2a:ランタンフッ化物層パターン(LaF膜パターン)
3:導電体層
3a: ゲート
4a:ソース
5a:ドレイン
12a:ランタンフッ化物層(LaF膜)
12b:ランタンフッ化物層(LaF膜)
13a:導電体膜
13b: ゲート
14b:ソース
15b:ドレイン
21:層間膜
21a:層間膜パターン
21b:パターン化された層間膜
22:開口部
23:開口部
31a:半導体(InAs)
31b:半導体(GaN)
31c:半導体(GASb)
32:ランタンフッ化物層
33: ゲート
34:ソース
35:ドレイン
101:MIS構造
102:MISFET
103:MISFET
104:MISFET
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
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図15
図16