特開 2018-190915 電子部品およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-190915(P2018-190915A)

(43)【公開日】2018年11月29日

(54)【発明の名称】電子部品およびその製造方法

(51)【国際特許分類】

   H01G 4/40 20060101AFI20181102BHJP

   H01G 4/252 20060101ALI20181102BHJP

   H01G 4/232 20060101ALI20181102BHJP

   H01F 17/00 20060101ALI20181102BHJP

   H01G 4/30 20060101ALI20181102BHJP

【ＦＩ】

   H01G4/40 321

   H01G1/14 V

   H01G4/12 352

   H01F17/00 D

   H01G4/30 301B

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

【全頁数】18

(21)【出願番号】特願2017-94578(P2017-94578)

(22)【出願日】2017年5月11日

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】小坂 武史

(72)【発明者】

【氏名】天野 崇

【テーマコード（参考）】

5E001

5E070

5E082

【Ｆターム（参考）】

5E001AB03

5E001AC04

5E001AC05

5E001AD04

5E001AD05

5E001AF03

5E001AH01

5E001AH07

5E001AH09

5E001AJ01

5E001AJ02

5E001AJ03

5E070AA05

5E070AB07

5E070CB04

5E070CB12

5E070CB13

5E070CB18

5E070EA01

5E070EB04

5E082AA01

5E082AB03

5E082BB05

5E082BC14

5E082BC35

5E082BC36

5E082BC38

5E082BC39

5E082DD08

5E082EE13

5E082EE23

5E082FF05

5E082FG22

5E082FG26

5E082FG27

5E082FG52

5E082FG54

5E082GG10

5E082GG26

5E082GG28

5E082JJ02

5E082JJ03

5E082JJ05

5E082JJ07

5E082JJ23

5E082KK01

5E082LL02

5E082PP09

(57)【要約】      （修正有）

【課題】積層体の小型化および端子の厚さを均一化する。
【解決手段】ダイプレクサ１００は、複数の誘電体層が積層され上面および下面を有する積層体１０と、積層体内に設けられた複数の導電体パターンと、積層体の下面に設けられた複数の端子２０に含まれ、第１金属層と、第１金属層の積層体と反対側に設けられた第２金属層とを備える第１端子と、複数の端子に含まれ、複数の導電体パターンのいずれを介しても複数の端子のうち他の端子と直流電流で導通せず複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するように設けられ、各々、第１金属層より薄い第３金属層と、第３金属層の前記積層体と反対側に設けられ、第２金属層より厚く第２金属層と同じ材料からなる第４金属層とを備え、合計の面積が前記第１端子の面積より大きい複数の第２端子と、を具備する。
【選択図】図７

【特許請求の範囲】

【請求項1】

複数の誘電体層が積層され、上面および下面を有する積層体と、
前記積層体内に設けられた複数の導電体パターンと、
前記積層体の前記下面に設けられた複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流で導通しないように設けられ、第１金属層と、前記第１金属層の前記積層体と反対側に設けられた第２金属層と、を備える第１端子と、
前記複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流で導通せずかつ前記複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するように設けられ、各々、前記第１金属層より薄い第３金属層と、前記第３金属層の前記積層体と反対側に設けられ、前記第２金属層より厚く前記第２金属層と同じ材料からなる第４金属層と、を備え、合計の面積が前記第１端子の面積より大きい複数の第２端子と、
を具備する電子部品。

【請求項2】

前記第２金属層および前記第４金属層は、前記第１金属層および前記第３金属層より融点の低い金属層を含む請求項１記載の電子部品。

【請求項3】

前記第１端子と前記第２端子との厚さの差は、前記第２金属層と前記第４金属層との厚さの差より小さい請求項１または２記載の電子部品。

【請求項4】

前記複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子に直流電流で導通しないように設けられ、複数のとき前記複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するように設けられ、各々、前記第１金属層より薄く前記第３金属層より厚い第５金属層と、前記第５金属層の前記積層体と反対側に設けられ、前記第２金属層より厚く前記第４金属層より薄く前記第２金属層および前記第４金属層と同じ材料からなる第６金属層と、を備え、合計の面積が前記第１端子の面積より大きく前記複数の第２端子の合計の面積より小さい１または複数の第３端子を具備する請求項１から４のいずれか一項記載の電子部品。

【請求項5】

前記複数の導電体パターンの少なくとも１つから形成された１または複数のインダクタと、
前記複数の導電体パターンの少なくとも１つから形成された１または複数のキャパシタと、
を具備し、
前記複数の第２端子は、前記１または複数のキャパシタの少なくとも１つを介し前記複数の端子のうち他の端子と直流電流で導通しないように設けられ、
前記第１端子および前記複数の第２端子の少なくとも一方の複数の端子は、前記１または複数のインダクタの少なくとも１つを介し互いに直流電流で導通するように設けられている請求項１から４のいずれか一項記載の電子部品。

【請求項6】

前記１または複数のインダクタの少なくとも１つおよび前記１または複数のキャパシタの少なくとも１つを有するフィルタを具備する請求項５記載の電子部品。

【請求項7】

前記１または複数のインダクタのうち少なくとも１つおよび前記１または複数のキャパシタのうち少なくとも１つを有する第１フィルタと、
前記１または複数のインダクタのうち別の少なくとも１つおよび前記１または複数のキャパシタのうち別の少なくとも１つを有する第２フィルタと、を含むマルチプレクサを具備する請求項７記載の電子部品。

【請求項8】

前記積層体は、直方体形状であり、前記直方体のうち最も大きい面の短辺および長辺は、それぞれ０．８ｍｍ以下および１．６ｍｍ以下である請求項１から７のいずれか一項記載の電子部品。

【請求項9】

前記積層体の前記上面には他の電子部品を実装する端子は設けられていない請求項１から９のいずれか一項記載の電子部品。

【請求項10】

上面および下面を有する積層体内に複数の導電体パターンが設けられ、複数の誘電体層が積層された前記積層体を形成する工程と、
前記積層体の前記下面に設けられる複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流が導通しないように設けられた第１端子の一部である第１金属層と、前記複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流が導通せずかつ前記複数の導電体パターンの少なくとも１つを介し互いに直流電流が導通するように設けられ、合計の面積が前記第１端子の面積より大きい複数の第２端子の一部であり、前記第１金属層より薄い第３金属層を形成する工程と、
前記第１金属層および前記第３金属層を形成した後、前記第１金属層の前記積層体と反対側に第２金属層と、前記第３金属層の前記積層体の反対側に前記第２金属層より厚い第４金属層と、を同時に、バレルメッキ法を用い形成する工程と、
を含む電子部品の製造方法。

【請求項11】

前記第１金属層および前記第３金属層を形成する工程の後、前記積層体を個片化する工程と、
前記個片化する工程の後、前記積層体を焼成する工程と、
を含み、
前記第２金属層および前記第４金属層を形成する工程は、個片化された積層体に前記焼成する工程の焼成温度より融点の低い金属層を含む前記第２金属層および前記第４金属層を同時にバレルメッキ法を用い形成する工程である請求項１０記載の電子部品の製造方法。

【請求項12】

複数の誘電体層が積層され、上面および下面を有する積層体と、
前記積層体内に設けられた複数の導電体パターンと、
前記積層体の前記下面に設けられた複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流で導通せずかつ前記複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するよう設けられ、各々、第１金属層と、前記第１金属層の前記積層体と反対側に設けられた第２金属層と、を備える複数の第１端子と、
前記複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流で導通せずかつ前記複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するよう設けられ、各々、前記第１金属層より薄い第３金属層と、前記第３金属層の前記積層体と反対側に設けられ、前記第２金属層より厚く前記第２金属層と同じ材料からなる第４金属層と、を備え、合計の面積が前記複数の第１端子の合計の面積より大きい複数の第２端子と、
を具備する電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電子部品およびその製造方法に関し、例えば複数の誘電体層が積層された電子部品およびその製造方法に関する。

【背景技術】

【0002】

スマートホンや携帯電話等の無線通信端末等に用いられる電子部品として、内部に複数の導電体パターンを有し誘電体層を積層した積層体を有する電子部品が知られている。電子部品の小型化のため、積層体の下面に端子（ランド電極）を有するＬＧＡ（Land Grid Array）を用いることが知られている。端子の厚さを均一化するため、端子の一部と直流（ＤＣ：Direct Current）的に接続されたメッキ用電極を積層体の表面に設けることが知られている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１６−３９３３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、メッキ用電極は、周辺の導電体パターンと高周波的に干渉する。このような干渉を抑制しようとすると、メッキ用電極と導電体パターンとの間にスペースを確保することになる。これにより、電子部品が大型化する。

【0005】

本発明は、上記課題に鑑みなされたものであり、積層体の小型化および端子の厚さの均一化を目的とする。

【課題を解決するための手段】

【0006】

本発明は、複数の誘電体層が積層され、上面および下面を有する積層体と、前記積層体内に設けられた複数の導電体パターンと、前記積層体の前記下面に設けられた複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流で導通しないように設けられ、第１金属層と、前記第１金属層の前記積層体と反対側に設けられた第２金属層と、を備える第１端子と、前記複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流で導通せずかつ前記複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するように設けられ、各々、前記第１金属層より薄い第３金属層と、前記第３金属層の前記積層体と反対側に設けられ、前記第２金属層より厚く前記第２金属層と同じ材料からなる第４金属層と、を備え、合計の面積が前記第１端子の面積より大きい複数の第２端子と、を具備する電子部品である。

【0007】

上記構成において、前記第２金属層および前記第４金属層は、前記第１金属層および前記第３金属層より融点の低い金属層を含む構成とすることができる。

【0008】

上記構成において、前記第１端子と前記第２端子との厚さの差は、前記第２金属層と前記第４金属層との厚さの差より小さい構成とすることができる。

【0009】

上記構成において、前記複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子に直流電流で導通しないように設けられ、複数のとき前記複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するように設けられ、各々、前記第１金属層より薄く前記第３金属層より厚い第５金属層と、前記第５金属層の前記積層体と反対側に設けられ、前記第２金属層より厚く前記第４金属層より薄く前記第２金属層および前記第４金属層と同じ材料からなる第６金属層と、を備え、合計の面積が前記第１端子の面積より大きく前記複数の第２端子の合計の面積より小さい１または複数の第３端子を具備する構成とすることができる。

【0010】

上記構成において、前記複数の導電体パターンの少なくとも１つから形成された１または複数のインダクタと、前記複数の導電体パターンの少なくとも１つから形成された１または複数のキャパシタと、を具備し、前記第１端子および前記複数の第２端子の少なくとも一方の端子は、前記１または複数のキャパシタの少なくとも１つを介し前記複数の端子のうち他の端子と直流電流で導通しないように設けられ、前記複数の第２端子は、前記１または複数のインダクタの少なくとも１つを介し互いに直流電流で導通するように設けられている構成とすることができる。

【0011】

上記構成において、前記１または複数のインダクタの少なくとも１つおよび前記１または複数のキャパシタの少なくとも１つを有するフィルタを具備する構成とすることができる。

【0012】

上記構成において、前記１または複数のインダクタのうち少なくとも１つおよび前記１または複数のキャパシタのうち少なくとも１つを有する第１フィルタと、前記１または複数のインダクタのうち別の少なくとも１つおよび前記１または複数のキャパシタのうち別の少なくとも１つを有する第２フィルタと、を含むマルチプレクサを具備する構成とすることができる。

【0013】

上記構成において、前記積層体は、直方体形状であり、前記直方体のうち最も大きい面の短辺および長辺は、それぞれ０．８ｍｍ以下および１．６ｍｍ以下である構成とすることができる。

【0014】

上記構成において、前記積層体の前記上面には他の電子部品を実装する端子は設けられていない構成とすることができる。

【0015】

本発明は、上面および下面を有する積層体内に複数の導電体パターンが設けられ、複数の誘電体層が積層された前記積層体を形成する工程と、前記積層体の前記下面に設けられる複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流が導通しないように設けられた第１端子の一部である第１金属層と、前記複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流が導通せずかつ前記複数の導電体パターンの少なくとも１つを介し互いに直流電流が導通するように設けられ、合計の面積が前記第１端子の面積より大きい複数の第２端子の一部であり、前記第１金属層より薄い第３金属層を形成する工程と、前記第１金属層および前記第３金属層を形成した後、前記第１金属層の前記積層体と反対側に第２金属層と、前記第３金属層の前記積層体の反対側に前記第２金属層より厚い第４金属層と、を同時に、バレルメッキ法を用い形成する工程と、を含む電子部品の製造方法である。

【0016】

上記構成において、前記第１金属層および前記第３金属層を形成する工程の後、前記積層体を個片化する工程と、前記個片化する工程の後、前記積層体を焼成する工程と、を含み、前記第２金属層および前記第４金属層を形成する工程は、個片化された積層体に前記焼成する工程の焼成温度より融点の低い金属層を含む前記第２金属層および前記第４金属層を同時にバレルメッキ法を用い形成する工程である構成とすることができる。

【0017】

本発明は、複数の誘電体層が積層され、上面および下面を有する積層体と、前記積層体内に設けられた複数の導電体パターンと、前記積層体の前記下面に設けられた複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流で導通せずかつ前記複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するよう設けられ、各々、第１金属層と、前記第１金属層の前記積層体と反対側に設けられた第２金属層と、を備える複数の第１端子と、前記複数の端子に含まれ、前記複数の導電体パターンのいずれを介しても前記複数の端子のうち他の端子と直流電流で導通せずかつ前記複数の導電体パターンの少なくとも１つを介し互いに直流電流で導通するよう設けられ、各々、前記第１金属層より薄い第３金属層と、前記第３金属層の前記積層体と反対側に設けられ、前記第２金属層より厚く前記第２金属層と同じ材料からなる第４金属層と、を備え、合計の面積が前記複数の第１端子の合計の面積より大きい複数の第２端子と、を具備する電子部品である。

【発明の効果】

【0018】

本発明によれば、積層体の小型化および端子の厚さの均一化が可能となる。

【図面の簡単な説明】

【0019】

【図1】図１は、実施例１に係るダイプレクサの回路図である。

【図2】図２（ａ）および図２（ｂ）は、実施例１に係るダイプレクサの斜視図およびＢ−Ｂ断面図である。

【図3】図３は、実施例１における積層体の解体斜視図（その１）である。

【図4】図４は、実施例１における積層体の解体斜視図（その２）である。

【図5】図５は、実施例１に係るダイプレクサの製造方法を示すフローチャートである。

【図6】図６（ａ）および図６（ｂ）は、比較例１に係るダイプレクサの断面図である。

【図7】図７（ａ）および図７（ｂ）は、実施例１に係るダイプレクサの断面図である。

【図8】図８（ａ）から図８（ｃ）は、実施例１における金属層２１の形成方法を示す断面図である。

【図9】図９（ａ）から図９（ｃ）は、実施例１における金属層２１の別の形成方法を示す断面図である。

【図10】図１０は、実施例２に係るダイプレクサの回路図である。

【図11】図１１は、実施例２に係るダイプレクサの斜視図である。

【図12】図１２（ａ）および図１２（ｂ）は、実施例２に係るダイプレクサの断面図である。

【図13】図１３は、実施例３に係るダイプレクサの回路図である。

【図14】図１４は、実施例３に係るダイプレクサの斜視図である。

【発明を実施するための形態】

【0020】

以下、図面を参照し本発明の実施例について説明する。

【実施例1】

【0021】

電子部品としてダイプレクサを例に説明する。図１は、実施例１に係るダイプレクサの回路図である。図１に示すように、ダイプレクサ１００において共通端子Ｔａと端子Ｔ１との間にＬＰＦ（ローパスフィルタ）２４が接続されている。共通端子Ｔａと端子Ｔ２との間にＨＰＦ（ハイパスフィルタ）２６が接続されている。ＬＰＦ２４およびＨＰＦ２６のグランド側はグランド端子Ｔｇに接続されている。

【0022】

ＬＰＦ２４はインダクタＬ１１およびＬ１２とキャパシタＣ１１からＣ１３を備えている。インダクタＬ１１およびＬ１２は共通端子Ｔａと端子Ｔ１との間に直列に接続されている。キャパシタＣ１１はインダクタＬ１２に並列に接続されている。キャパシタＣ１２およびＣ１３は、それぞれノードＮ１とグランド端子Ｔｇとの間およびノードＮ２とグランド端子Ｔｇとの間にそれぞれ接続されている。

【0023】

ＨＰＦ２６は、インダクタＬ２１およびキャパシタＣ２１からＣ２３を備えている。キャパシタＣ２１およびＣ２３は共通端子Ｔａと端子Ｔ２との間に直列に接続されている。キャパシタＣ２２およびインダクタＬ２１はキャパシタＣ２１とＣ２３との間のノードＮ３とグランド端子Ｔｇとの間に直列に接続されている。

【0024】

各インダクタのインダクタンスは、例えば以下である。
Ｌ１１：７ｎＨ、Ｌ１２：４ｎＨ、Ｌ２１：６ｎＨ
各キャパシタのキャパシタンスは以下である。
Ｃ１１：２ｐＦ、Ｃ１２：４ｐＦ、Ｃ１３：２．５ｐＦ
Ｃ２１：２．５ｐＦ、Ｃ２２：５ｐＦ、Ｃ２３：３ｐＦ
各フィルタの通過帯域は、例えば以下の周波数帯域を含むように設定されている。
ＬＰＦ２４：６６９ＭＨｚ〜９６０ＭＨｚ
ＨＰＦ２６：１７１０ＭＨｚ〜２６９０ＭＨｚ

【0025】

ＬＰＦ２４は、共通端子Ｔａ（または端子Ｔ１）に入力する高周波信号のうち通過帯域内の信号を端子Ｔ１（または共通端子Ｔａ）に通過させＨＰＦ２６の通過帯域の信号を抑圧する。ＨＰＦ２６は、共通端子Ｔａ（または端子Ｔ２）に入力する高周波信号のうち通過帯域内の信号を端子Ｔ２（または共通端子Ｔａ）に通過させＬＰＦ２４の通過帯域の信号を抑圧する。共通端子Ｔａには例えばアンテナが接続される。端子Ｔ１およびＴ２には例えば高周波スイッチ等を介してそれぞれ低周波帯域用および高周波帯域用のデュプレクサが接続される。

【0026】

図２（ａ）および図２（ｂ）は、実施例１に係るダイプレクサの斜視図およびＢ−Ｂ断面図である。図２（ａ）は、積層体１０を透過して端子電極２０を図示している。以下の斜視図も同様である。図２（ａ）および図２（ｂ）に示すように、積層体１０の下面に端子電極２０が設けられている。端子電極２０は、共通端子Ｔａ、端子Ｔ１、Ｔ２およびグランド端子Ｔｇを含む。端子電極２０はＬＧＡのランド電極であり、図２（ｂ）のように、マザーボード３０（回路基板または配線基板）に接続するための端子である。このため、全ての端子が積層体１０の下面に設けられている。端子電極２０は、積層体１０の下面に設けられた金属層２１と、金属層２１の積層体１０と反対側に設けられた金属層２２と、を有する。

【0027】

端子電極２０の大きさおよび面積は、例えば以下である。
共通端子Ｔａ：１８０μｍ×１２５μｍ、２２５００μｍ^２
端子Ｔ１：１８０μｍ×４００μｍ、７２０００μｍ^２
端子Ｔ２：１８０μｍ×４００μｍ、７２０００μｍ^２
グランド端子Ｔｇ：１８０μｍ×１２５μｍ、２２５００μｍ^２

【0028】

共通端子Ｔａと端子Ｔ１とは図１のようにインダクタＬ１１およびＬ１２を介し直流的に接続されている（図２（ａ）の実線５２）。端子Ｔ２およびグランド端子Ｔｇは、他の端子との間にキャパシタＣ１２、Ｃ１３またはＣ２２が接続されており、他の端子と直流的に接続されていない。

【0029】

図３および図４は、実施例１における積層体の解体斜視図である。図３および図４に示すように、複数の誘電体層１１ａから１１ｉが積層されている。誘電体層１１ｂから１１ｉの間に導電体パターン１２ｂから１２ｉが形成されている。誘電体層１１ｉの下面に端子電極２０が形成されている。端子電極２０は、共通端子Ｔａ、端子Ｔ１、Ｔ２およびグランド端子Ｔｇに対応する。

【0030】

導電体パターン１２ｂから１２ｉはインダクタのコイル１４およびキャパシタの電極１５を形成する。導電体パターン１２ｂから１２i間はビア配線１３により接続される。ビア配線１３の接続は垂直方向の破線で示す。この例では、導電体パターン１２ｂおよび１２ｃにより、インダクタＬ１１およびＬ２１が形成され、導電体パターン１２ｄおよび１２ｅによりインダクタＬ１２が形成される。導電体パターン１２ｆおよび１２ｇによりキャパシタＣ１１およびＣ２２が形成される。導電体パターン１２ｆから１２ｈによりキャパシタＣ１２が形成される。導電体パターン１２ｇから１２ｉによりキャパシタＣ２１およびＣ２３が形成される。導電体パターン１２ｈおよび１２ｉによりキャパシタＣ１３が形成される。

【0031】

ＬＰＦ２４に含まれるキャパシタの電極１５およびコイル１４と、ＨＰＦ２６に含まれるキャパシタの電極１５およびコイル１４と、は平面視において重なっていない。これにより、ＬＰＦ２４とＨＰＦ２６との干渉を抑制することができる。

【0032】

各誘電体層１１ａから１１ｉの膜厚は、例えば、３５μｍ、１５μｍ、８０μm、１５μｍ、７５μｍ、１０μｍ、１０μm、１０μｍおよび３５μｍである。

【0033】

図５は、実施例１に係るダイプレクサの製造方法を示すフローチャートである。図５に示すように、シート状の誘電体層１１を形成する（ステップＳ１０）。誘電体層１１は例えばドクターブレード法を用い作製する。誘電体層１１は、例えばＡｌ、Ｓｉおよび／またはＣａ等の酸化物を含むセラミックス材料である。

【0034】

誘電体層１１を貫通するビア配線１３を形成する（ステップＳ１２）。例えば誘電体層１１を貫通するビアホールをレーザ光照射により形成する。スキージ法等を用いビアホール内にビア配線１３を形成する。

【0035】

誘電体層１１の表面に導電体パターン１２を形成する（ステップＳ１４）。導電体パターン１２は例えばスクリーン印刷法または転写法を用い形成する。導電体パターン１２およびビア配線１３は、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ−Ｐｄ合金またはＡｇ−Ｐｔ合金等の金属層である。

【0036】

誘電体層１１のうち最も下層の誘電体層１１iの下面に端子電極２０のうち金属層２１を形成する（ステップＳ１６）。金属層２１は例えばスクリーン印刷法または転写法を用い形成する。金属層２１は、例えばＡｇ、ＣｕまたはＡｕ等の金属層である。

【0037】

誘電体層１１を積層し圧着する（ステップＳ１８）。誘電体層１１の積層には例えば熱加圧または接着剤を用いる。これにより、積層体が形成される。

【0038】

積層体をカットし個片化する（ステップＳ２０）。積層体のカットは、例えばブレードを用いた押し切りにより行う。積層体は焼成の前のため容易に押し切りすることができる。

【0039】

積層体を焼成する（ステップＳ２２）。焼成温度は、７００℃以上である。これにより、誘電体層１１が焼結体となる。焼成温度は、導電体パターン１２および金属層２１の融点より低いため、導電体パターン１２および金属層２１が溶融することはない。

【0040】

メッキ法を用い金属層２１の下面に金属層２２を形成する（ステップＳ２４）。金属層２２の形成には例えばバレルメッキ法を用いる。バレルメッキ法では、積層体１０と導電性の金属粒（メディア）をメッキ液に浸す。メッキ液を攪拌しながらメッキ液に電流を流す。これにより、金属層２１の表面にメッキ金属が析出する。電流は、メディアが積層体１０の電極に接触したときに流れメッキ金属が析出する。金属層２１の面積が大きいと、金属層２１がメディアに接触する確率が高くなる。これにより、メッキ金属の析出量が多くなる。このように、メッキ金属の析出量は、金属層２１の面積に依存する。金属層２２は、例えば金属層２１側からＮｉ膜およびＳｎ膜である。Ｓｎ膜は、電子部品をマザーボード等に実装するための半田層であり、Ｎｉ膜は、半田層と金属層２１との間の相互拡散を抑制するためのバリア層である。

【0041】

電子部品の特性を検査する（ステップＳ２６）。以上により、実施例１に係るダイプレクサが完成する。

【0042】

ステップＳ２０の積層体をカットし個片化する工程はステップＳ２２の焼成工程の前が好ましい。積層体を焼成すると積層体が硬くなるため押し切りができず、高価なダイシング工程等を行うことになるためである。ステップＳ２４の金属層２２の形成はステップＳ２２の焼成工程の後が好ましい。金属層２２として焼成温度より融点の低い半田等を用いると、焼成工程で溶融してしまうためである。ステップＳ２４では、個片化した積層体１０に金属層２２を形成するため、バレルメッキ法を用いる。

【0043】

図２（ａ）のように、共通端子Ｔａおよびグランド端子Ｔｇは端子Ｔ１およびＴ２の面積より小さい。共通端子Ｔａおよびグランド端子Ｔｇが小さいのは小型化のためである。端子電極２０内で面積を異ならせるのは、マザーボード３０に実装するときの要求による。特に、端子電極２０をＬＧＡとすると、端子電極２０は、積層体１０の面のうち下面にのみ設けられることになる。ダイプレクサを小型化しようとすると、積層体１０の下面の面積が小さくなる。よって、端子電極２０の配置に制約ができ、端子電極２０のうち一部の面積が小さくなる。

【0044】

図５のステップＳ２４において、メッキ金属の析出量は、端子電極２０（すなわち金属層２１）の面積にほぼ比例する。すなわち、金属層２２の膜厚は端子電極２０の面積にほぼ比例する。導電体パターンを介し直流的に接続されている端子電極２０における金属層２２の膜厚は、接続された端子電極２０の合計の面積に比例する。例えば、共通端子Ｔａおよび端子Ｔ１は、インダクタＬ１１およびＬ１２を介し（導電体パターン１２ｂから１２ｉを介し）直流的に接続されている。このため、バレルメッキを行なうときの共通端子Ｔａおよび端子Ｔ１の実質的な面積は、共通端子Ｔａと端子Ｔ１の合計の面積となる。

【0045】

図６（ａ）および図６（ｂ）は、比較例１に係るダイプレクサ１１０の断面図である。図６（ａ）および図６（ｂ）は、それぞれ図２（ａ）のＡ−Ａ断面およびＢ−Ｂ断面に相当する。図６（ａ）および図６（ｂ）に示すように、金属層２１の膜厚ｔ１は、一定とし、例えば１０μｍとする。端子Ｔ１、Ｔ２、共通端子Ｔａおよびグランド端子Ｔｇにおける金属層２２の膜厚をそれぞれｔ１２，ｔ２２、ｔａ２およびｔｇ２とする。

【0046】

比較例１におけるダイプレクサ１１０の各端子における金属層２２の膜厚は各端子の面積（直流的に接続されている場合、接続された端子の面積の合計）に比例する。金属層２２の最低の膜厚を３μｍとしたとき、各端子電極２０の実質的な面積（直流的に接続された端子電極２０の合計の面積）および金属層２２の膜厚は例えば以下となる。
共通端子Ｔａ：９４５００μｍ^２、ｔａ２＝１２．６μｍ
端子Ｔ１：９４５００μｍ^２、ｔ１２＝１２．６μｍ
端子Ｔ２：７２０００μｍ^２、ｔ２２＝９．６μｍ
グランド端子Ｔｇ：２２５００μｍ^２、ｔｇ２＝３μｍ

【0047】

端子Ｔ２およびグランド端子Ｔｇは共通端子Ｔａおよび端子Ｔ１より薄くなってしまう。これにより、ダイプレクサ１１０のコプラナリティが悪化する。よって、ダイプレクサ１１０をマザーボード３０に実装したときに、端子Ｔ１およびグランド端子Ｔｇとマザーボード３０との接合が弱くなってしまう可能性がある。

【0048】

図７（ａ）および図７（ｂ）は、実施例１に係るダイプレクサの断面図である。図７（ａ）および図７（ｂ）は、それぞれ図２（ａ）のＡ−Ａ断面およびＢ−Ｂ断面に相当する。実施例１のダイプレクサ１００では、金属層２１の膜厚を端子ごとに異ならせる。端子Ｔ１、Ｔ２、共通端子Ｔａおよびグランド端子Ｔｇにおける金属層２１の膜厚をそれぞれｔ１１，ｔ２１、ｔａ１およびｔｇ１とする。各端子電極２０の金属層２１および２２の膜厚は例えば以下となる。
共通端子Ｔａ：ｔａ１＝１０μｍ、ｔａ２＝１２．６μｍ
端子Ｔ１：ｔ１１＝１０μｍ、ｔ１２＝１２．６μｍ
端子Ｔ２：ｔ２１＝１３μｍ、ｔ２２＝９．６μｍ
グランド端子Ｔｇ：ｔｇ１＝１９．６μｍ、ｔｇ２＝３μｍ
以上により、各端子電極２０の膜厚はほぼ２２．６μｍとなる。このように、端子電極２０の膜厚を均一化でき、コプラナリティを向上できる。

【0049】

特許文献１の方法では、コプラナリティは向上するものの、導電体パターンと接続されるメッキ用電極を積層体の表面に設ける。これにより、他の導電体パターンと高周波的に干渉してしまう。干渉を抑制しようとすると、メッキ用電極と導電体パターンとの配置の関係が制限される。これにより、電子部品が大型化してしまう。実施例１では、このような導電体パターンの配置の制限がないため、電子部品を小型化できる。

【0050】

図５のステップＳ２４における金属層２２の形成方法の例を説明する。図８（ａ）から図８（ｃ）は、実施例１における金属層２１の形成方法を示す断面図である。図８（ａ）に示すように、誘電体層１１上（積層体の下面に相当する）に金属層２１ａを形成する。図８（ｂ）に示すように、誘電体層１１上に金属層２１ｂを形成する。図８（ｃ）に示すように、誘電体層１１上に金属層２１ｃを形成する。金属層２１ａから２１ｃは、例えばスクリーン印刷法または転写法を用い形成する。このように、金属層２１ａから２１ｃの厚さをそれぞれ異ならせて形成してもよい。金属層２１ａから２１ｃを形成する順番は問わないが、金属層２１ａから２１ｃのうち薄い金属層２１ａから順に形成することが好ましい。これにより、前に形成された金属層が後の金属層の形成工程の障害となることを抑制できる。

【0051】

図９（ａ）から図９（ｃ）は、実施例１における金属層２１の別の形成方法を示す断面図である。図９（ａ）に示すように、誘電体層１１上に金属層２１ｂおよび２１ｃの一部となる金属層２１ｄを形成する。図９（ｂ）に示すように、誘電体層１１上に金属層２１ｃの一部となる金属層２１ｅを形成する。図９（ｃ）に示すように、誘電体層１１上に金属層２１ａから２１ｃの一部となる金属層２１ｆを形成する。金属層２１ｆにより金属層２１ａが形成される。金属層２１ｄおよび２１ｆにより金属層２１ｂが形成される。金属層２１ｄから２１ｆにより金属層２１ｃが形成される。金属層２１ｄから２１ｆは、例えばスクリーン印刷法または転写法を用い形成する。

【0052】

金属層２１ａから２１ｃは、スクリーン印刷法および転写法以外に、インクジェット法を用い形成してもよい。

【0053】

このように、１または複数の金属層２１ｄから２１ｆを積層することにより金属層２１ａから２１ｃを形成してもよい。金属層２１ａから２１ｃを形成する順番は問わないが、金属層２１ｄから２１ｆのうち薄い金属層２１ｄから順に形成することが好ましい。これにより、前に形成された金属層が後の金属層の形成工程の障害となることを抑制できる。金属層２１ｂおよび２１ｃの膜厚が、スクリーン印刷法または転写法を用い一度に形成できる膜厚を越えている場合、図９（ａ）から図９（ｃ）の金属層２１の形成方法を用いることが好ましい。

【実施例2】

【0054】

図１０は、実施例２に係るダイプレクサの回路図である。図１０に示すように、ダイプレクサ１０２では、グランド端子Ｔｇが３つ設けられている。その他の構成は実施例１の図１と同じであり説明を省略する。

【0055】

図１１は、実施例２に係るダイプレクサの斜視図である。図１１に示すように、ダイプレクサ１０２では、積層体１０の下面に端子電極２０が設けられている。端子電極２０は、共通端子Ｔａ、端子Ｔ１、Ｔ２および３つのグランド端子Ｔｇを含む。端子電極２０の大きさは互いに同じであり、端子電極２０の１つ当たりの大きさは１８０μｍ×１２５μｍ、面積は２２５００μｍ^２である。

【0056】

共通端子Ｔａと端子Ｔ１とは図１０のようにインダクタＬ１１およびＬ１２を介し直流的に接続されている（図１１の実線５２）。３つのグランド端子Ｔｇは直流的に接続されている（図１５の点線５４）。端子Ｔ２は、他の端子との間にキャパシタＣ２３が接続されており、他の端子と直流的に接続されていない。その他の構成は実施例１と同じであり説明を省略する。

【0057】

図１２（ａ）および図１２（ｂ）は、実施例２に係るダイプレクサの断面図である。図１２（ａ）および図１２（ｂ）は、それぞれ図１１のＡ−Ａ断面およびＢ−Ｂ断面に相当する。実施例２のダイプレクサ１０２では、共通端子Ｔａと端子Ｔ１が直流的に接続され、３つのグランド端子Ｔｇが直流的に接続されている。よって、共通端子Ｔａおよび端子Ｔ１と端子Ｔ２と３つのグランド端子Ｔｇとの実質的な面積比は２：１：３である。

【0058】

金属層２２の最低の膜厚を４μｍとしたとき、各端子電極２０の金属層２１および２２の膜厚を、例えば以下とする。
共通端子Ｔａ：ｔａ１＝１４μｍ、ｔａ２＝８μｍ
端子Ｔ１：ｔ１１＝１４μｍ、ｔ１２＝８μｍ
端子Ｔ２：ｔ２１＝１８μｍ、ｔ２２＝４μｍ
グランド端子Ｔｇ：ｔｇ１＝１０μｍ、ｔｇ２＝１２μｍ
各端子電極２０の膜厚はほぼ２２μｍとなる。このように、端子電極２０の膜厚を均一化でき、コプラナリティを向上できる。

【実施例3】

【0059】

図１３は、実施例３に係るダイプレクサの回路図である。図１３に示すように、ダイプレクサ１０４では、グランド端子Ｔｇが２つ設けられている。インダクタおよびキャパシタに接続されていないダミー端子Ｔｄが設けられている。その他の構成は実施例２の図１０と同じであり説明を省略する。

【0060】

図１４は、実施例３に係るダイプレクサの斜視図である。図１４に示すように、ダイプレクサ１０４では、端子電極２０は、共通端子Ｔａ、端子Ｔ１、Ｔ２、２つのグランド端子Ｔｇおよびダミー端子Ｔｄを含む。ダミー端子Ｔｄは積層体１０内の導電体パターンとは電気的に接続されておらず、マザーボード３０と機械的に接続するための端子である。

【0061】

共通端子Ｔａおよび端子Ｔ１と端子Ｔ２と２つのグランド端子Ｔｇとダミー端子Ｔｄとの実質的な面積比は２：１：２：１である。実施例１および２と同様に、金属層２１の膜厚を各端子電極２０で異ならせる。これにより、端子電極２０の膜厚を均一化でき、コプラナリティを向上できる。その他の構成は実施例２と同じであり説明を省略する。

【0062】

以下に実施例１から３をまとめる。積層体１０の下面に設けられた複数の端子電極２０を、複数の端子群ＡからＣに分けて考える。積層体１０内の導電体パターン１２ｂから１２ｉのいずれを介しても他の端子電極２０に直流電流が導通しないように設けられておらず、複数の導電体パターン１２ｂから１２ｉの少なくとも１つを介し互いに直流電流が導通するように設けられた１または複数の端子電極２０を端子群ＡからＣとする。

【0063】

表１は実施例１における端子群ＡからＣをまとめた表である。実施例１では、表１および図２（ａ）のように、端子Ｔ１と共通端子Ｔａが端子群Ａであり、グランド端子Ｔｇは端子群Ｂ、端子Ｔ２は端子群Ｃである。

【表1】

【0064】

表２は実施例２における端子群ＡからＣをまとめた表である。実施例２では、表２および図１１のように、３つのグランド端子Ｔｇが端子群Ａであり、端子Ｔ１と共通端子Ｔａが端子群Ｂであり、端子Ｔ２は端子群Ｃである。

【表2】

【0065】

表１および表２に示すように、端子群Ａが最も合計の面積が大きく金属層２２が最も厚くなる。このため、端子群Ａの金属層２１を最も薄くする。端子群Ｃが最も合計の面積が小さく金属層２２が最も薄くなる。このため、端子群Ｃの金属層２１を最も厚くする。端子群Ｂにおける合計の面積は端子群Ａより小さく端子群Ｃより大きい。端子群Ｂの金属層２２は、端子群Ａより薄く端子群Ｃより厚くなる。このため、端子群Ｂの金属層２１を、端子群Ａより厚く端子群Ｃより薄くする。

【0066】

例えば、端子群Ａ（１または複数の第２端子）の合計の面積は端子群Ｂ（１または複数の第１端子）より大きい。このとき、端子群Ａの金属層２１（第３金属層）は、端子群Ｂの金属層２１（第１金属層）より薄い。端子群Ａの金属層２２（第４金属層）は、端子群Ｂの金属層２２（第２金属層）より厚い。端子群Ａと端子群Ｃとの関係、および端子群Ｂと端子群Ｃとの関係も上記端子群Ａと端子群Ｂとの関係と同様である。

【0067】

このように、合計面積の大きい端子群Ａの金属層２２が端子群Ｂより厚くなっても、端子群Ａの金属層２１を端子群Ｂより薄くする。これにより、端子電極２０の厚さを均一化することができる。特許文献１のように導電体パターンの一部と接続されたメッキ用電極を形成すると、導電体パターンとメッキ用電極との干渉を抑制するため積層体１０が大型化する。実施例１から３では、導電体パターン１２ｂから１２ｉと接続されたメッキ用電極を設けなくてもよいため、積層体１０の小型化が可能となる。

【0068】

端子群Ａと端子群Ｂとの端子電極２０の厚さの差は、端子群Ａの金属層２２と端子群Ｂの金属層２２との厚さの差より小さい。このように、金属層２１の厚さを調整することで、端子電極２０の厚さを均一化することができる。端子群ＡからＣの端子電極２０の厚さは、互いに略同じであることが好ましい。

【0069】

実施例２の端子群Ａと端子群Ｂのように、１または複数の第１端子および１または複数の第２端子はいずれも複数でもよい。実施例１の端子群Ａと端子群Ｂ、実施例２の端子群Ａと端子群Ｃまたは端子群Ｂと端子群Ｃとのように、１または複数の第１端子および１または複数の第２端子のいずれか一方の端子は複数であり、他方の端子は１であってもよい。実施例１の端子群Ｂおよび端子群Ｃのように、１または複数の第１端子および１または複数の第２端子はいずれも１でもよい。

【0070】

端子群Ａを１または複数の第１端子とし、端子群Ｃを１または複数の第２端子としてもよい。端子群Ｂを１または複数の第３端子としてもよい。端子群Ｂの合計の面積は端子群Ｃの合計の面積より大きく端子群Ａの合計の面積より小さくなる。このとき、端子群Ｂの金属層２１は端子群Ａの金属層２１より厚く端子群Ｃの金属層２１より薄い。端子群Ｂの金属層２２は端子群Ａの金属層２１より薄く端子群Ｃの金属層２１より厚い。このように、端子電極２０は、３以上の端子群を有してもよい。

【0071】

実施例１および２のように、端子電極２０は全て導電体パターン１２ｂから１２ｉの少なくとも１つに接続されていてもよい。実施例３のダミー端子Ｔｄのように、端子電極２０の一部の端子電極２０は、導電体パターン１２ｂから１２ｉのいずれとも接続されていなくてもよい。実装に影響せず、コプラナリティが問題とならない端子電極２０は、金属層２１の膜厚を調整しなくてもよい。

【0072】

図３および図４のように、１または複数のインダクタが複数の導電体パターン１２ｂから１２ｉの少なくとも１つから形成され、１または複数のキャパシタが複数の導電体パターン１２ｂから１２ｉの少なくとも一部から形成されている。図１および図１０のように、各端子群ＡからＣは、１または複数のキャパシタの少なくとも１つを介し他の端子と直流電流が導通しないように設けられている。また、同じ端子群ＡからはＣ内の複数の端子電極２０は、１または複数のインダクタの少なくとも１つを介し互いに直流電流が導通する。このように、導電体パターン１２ｂから１２ｉにより、インダクタおよびキャパシタが形成されていてもよい。

【0073】

図１および図１０のように、積層体１０には、１または複数のインダクタの少なくとも１つおよび１または複数のキャパシタの少なくとも１つを有するフィルタ（ＬＰＦ２４およびＨＰＦ２６）が形成されていてもよい。各フィルタ内のキャパシタおよびインダクタの個数および接続関係は任意に設計できる。また、フィルタは、バンドパスフィルタまたはバンドストップフィルタでもよい。積層体１０にはカップラが形成されていてもよい。

【0074】

ＬＰＦ２４（第１フィルタ）は、１または複数のインダクタのうち少なくとも１つおよび１または複数のキャパシタのうち少なくとも１つを有する。ＨＰＦ２６（第２フィルタ）は、１または複数のインダクタのうち別の少なくとも１つおよび１または複数のキャパシタのうち別の少なくとも１つを有する。電子部品はＬＰＦ２４とＨＰＦ２６を有するマルチプレクサでもよい。マルチプレクサとしてはダイプレクサ以外に、デュプレクサ、トライプレクサまたはクワッドプレクサ等でもよい。

【0075】

金属層２２は、バレルメッキ法を用い形成される。バレルメッキ法を用いると合計の面積が大きい端子群Ａの金属層２２が端子群Ｂより厚くなる。よって、端子群Ａの金属層２１を端子群Ｂより薄くすることが好ましい。これにより、端子電極２０の厚さを均一化することができる。

【0076】

図５のステップＳ１６において金属層２１を形成した後、ステップＳ２０のように積層体１０を個片化する。これにより、個片化工程を押し切り等の簡易な方法で行うことができる。個片化後、ステップＳ２４のように、個片化された積層体１０に焼成温度より融点の低い金属層を含む端子群Ａと端子群Ｂとの金属層２２を同時にバレルメッキ法を用い形成する。バレルメッキ法により、焼成温度より融点の低い金属層２２を個片化された積層体１０に形成できる。

【0077】

実施例１から３では、積層体１０の上面に他の電子部品を実装する端子が設けられていない誘電体フィルタを例に説明したが、積層体１０は回路基板であり、積層体１０上に他の電子部品が実装されていてもよい。積層体１０を誘電体フィルタとして用いる場合、積層体１０の直方体形状のうち最も大きい面の短辺および長辺は、それぞれ０．８ｍｍ以下および１．６ｍｍ以下であることが好ましい。短辺および長辺は０．７ｍｍ以下および１．５以下がより好ましい。

【0078】

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0079】

１０ 積層体
１１、１１ａ−１１ｉ 誘電体層
１２、１２ｂ−１２ｊ 導電体パターン
１３、１３ａ、１３ｂ ビア配線
１４ コイル
１５ 電極
２０ 端子電極
２４ ＬＰＦ
２６ ＨＰＦ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】