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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-195838(P2018-195838A)
(43)【公開日】2018年12月6日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 25/07 20060101AFI20181109BHJP
   H01L 25/18 20060101ALI20181109BHJP
   H01L 21/338 20060101ALI20181109BHJP
   H01L 29/812 20060101ALI20181109BHJP
   H01L 29/78 20060101ALI20181109BHJP
   H01L 29/06 20060101ALI20181109BHJP
   H02M 7/48 20070101ALI20181109BHJP
【FI】
   H01L25/04 C
   H01L29/80 G
   H01L29/78 652Q
   H01L29/06 301F
   H01L29/06 301V
   H02M7/48 Z
【審査請求】有
【請求項の数】20
【出願形態】OL
【全頁数】45
(21)【出願番号】特願2018-135684(P2018-135684)
(22)【出願日】2018年7月19日
(62)【分割の表示】特願2014-114063(P2014-114063)の分割
【原出願日】2014年6月2日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】秋山 悟
(72)【発明者】
【氏名】小林 宏嘉
(72)【発明者】
【氏名】猪股 久雄
(72)【発明者】
【氏名】斉藤 正
【テーマコード(参考)】
5F102
5H770
【Fターム(参考)】
5F102FA10
5F102GB04
5F102GC09
5F102GD04
5F102GJ02
5F102GJ04
5F102GL02
5F102GL04
5H770AA22
5H770BA01
5H770DA03
5H770DA42
5H770JA10X
5H770QA04
5H770QA05
5H770QA06
5H770QA08
(57)【要約】
【課題】半導体装置の製造歩留りを向上する。
【解決手段】カスコード接続方式の半導体装置は、シリコンよりもバンドギャップの大きな物質を材料とするノーマリオン型の複数の接合FETと、シリコンを材料とするノーマリオフ型のMOSFETと、を備える。このとき、上述した半導体装置は、複数の接合FETが分割されて形成された複数の接合FET用半導体チップ(半導体チップCHP0と半導体チップCHP1)と、MOSFETが形成されたMOSFET用半導体チップ(半導体チップCHP2)とを有する。
【選択図】図4
【特許請求の範囲】
【請求項1】
第1面、および、前記第1面とは反対側の第2面を有する第1チップ搭載部と、
第3面、および、前記第3面とは反対側の第4面を有し、前記第1チップ搭載部から離間した第2チップ搭載部と、
前記第2チップ搭載部を支持する第1リードと、
前記第1チップ搭載部、前記第2チップ搭載部、および、前記第1リードから離間した第2リードと、
前記第1チップ搭載部、前記第2チップ搭載部、前記第1リード、および、前記第2リードから離間した第3リードと、
シリコンから成る第1半導体基板、前記第1半導体基板の第1主面に形成された第1電界効果トランジスタ、前記第1半導体基板の前記第1主面上に形成された第1ゲートパッド、前記第1半導体基板の前記第1主面上に形成された第1ソースパッド、および、前記第1主面とは反対側の前記第1半導体基板の第1裏面に形成された第1ドレイン電極を有し、前記第1裏面が前記第1チップ搭載部の前記第1面と対向するように、前記第1チップ搭載部の前記第1面上に搭載された第1半導体チップと、
シリコンよりもバンドギャップの大きな材料から成る第2半導体基板、前記第2半導体基板の第2主面に形成された第2電界効果トランジスタ、前記第2半導体基板の前記第2主面上に形成された第2ゲートパッド、前記第2半導体基板の前記第2主面上に形成された第2ソースパッド、および、前記第2主面とは反対側の前記第2半導体基板の第2裏面に形成された第2ドレイン電極を有し、前記第2裏面が前記第2チップ搭載部の前記第3面と対向するように、前記第2チップ搭載部の前記第3面上に搭載された第2半導体チップと、
シリコンよりもバンドギャップの大きな材料から成る第3半導体基板、前記第3半導体基板の第3主面に形成された第3電界効果トランジスタ、前記第3半導体基板の前記第3主面上に形成された第3ゲートパッド、前記第3半導体基板の前記第3主面上に形成された第3ソースパッド、および、前記第3主面とは反対側の前記第3半導体基板の第3裏面に形成された第3ドレイン電極を有し、前記第3裏面が前記第2チップ搭載部の前記第3面と対向するように、前記第2チップ搭載部の前記第3面上に搭載された第3半導体チップと、
前記第1半導体チップ、前記第2半導体チップ、および、前記第3半導体チップ、を封止する封止体と、を含み、
前記第1半導体チップの前記第1ソースパッドは、前記第2リードと電気的に接続されており、
前記第1半導体チップの前記第1ゲートパッドは、前記第3リードと電気的に接続されており、
前記第2半導体チップの前記第2ソースパッドは、前記第1チップ搭載部と電気的に接続されており、
前記第2半導体チップの前記第2ゲートパッドは、前記第2リードと電気的に接続されており、
前記第3半導体チップの前記第3ソースパッドは、前記第1チップ搭載部と電気的に接続されており、
前記第3半導体チップの前記第3ゲートパッドは、前記第2リードと電気的に接続されている、半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記第2半導体基板、および、前記第3半導体基板のそれぞれは、炭化シリコン、あるいは、窒化ガリウムから成る、半導体装置。
【請求項3】
請求項2記載の半導体装置において、
前記第1電界効果トランジスタは、ノーマリオフ型のMOSFETであり、
前記第2電界効果トランジスタ、および、前記第3電界効果トランジスタのそれぞれは、ノーマリオン型の接合FETである、半導体装置。
【請求項4】
請求項3記載の半導体装置において、
前記第2電界効果トランジスタを有する前記第2半導体チップ、および、前記第3電界効果トランジスタを有する前記第3半導体チップのそれぞれのサイズは、前記第2電界効果トランジスタと前記第3電界効果トランジスタの両方を有する半導体チップのサイズよりも小さい、半導体装置。
【請求項5】
請求項4記載の半導体装置において、
前記第2半導体チップのサイズと前記第3半導体チップのサイズは、互いに同じである、半導体装置。
【請求項6】
請求項5記載の半導体装置において、
前記第2半導体チップ、および、前記第3半導体チップのそれぞれは、前記第1半導体チップの幅よりも小さい幅を有している、半導体装置。
【請求項7】
請求項6記載の半導体装置において、
前記第1リードは、平面視において、前記第2リードと前記第3リードとの間に配置されている、半導体装置。
【請求項8】
請求項4記載の半導体装置において、
前記第2半導体チップのサイズと前記第3半導体チップのサイズは、互いに異なる、半導体装置。
【請求項9】
請求項8記載の半導体装置において、
前記第1リードは、平面視において、前記第2リードと前記第3リードとの間に配置されている、半導体装置。
【請求項10】
第1面、および、前記第1面とは反対側の第2面を有する第1チップ搭載部と、
第3面、および、前記第3面とは反対側の第4面を有し、前記第1チップ搭載部から離間した第2チップ搭載部と、
前記第2チップ搭載部を支持する第1リードと、
前記第1チップ搭載部、前記第2チップ搭載部、および、前記第1リードから離間した第2リードと、
前記第1チップ搭載部、前記第2チップ搭載部、前記第1リード、および、前記第2リードから離間した第3リードと、
シリコンから成る第1半導体基板、前記第1半導体基板の第1主面に形成された第1電界効果トランジスタ、前記第1電界効果トランジスタのゲートと電気的に接続され、かつ、前記第1半導体基板の前記第1主面上に形成された第1ゲートパッド、前記第1電界効果トランジスタのソースと電気的に接続され、かつ、前記第1半導体基板の前記第1主面上に形成された第1ソースパッド、および、前記第1電界効果トランジスタのドレインと電気的に接続され、かつ、前記第1主面とは反対側の前記第1半導体基板の第1裏面に形成された第1ドレイン電極を有し、前記第1裏面が前記第1チップ搭載部の前記第1面と対向するように、第1導電性部材を介して前記第1チップ搭載部の前記第1面上に搭載された第1半導体チップと、
シリコンよりもバンドギャップの大きな材料から成る第2半導体基板、前記第2半導体基板の第2主面に形成された第2電界効果トランジスタ、前記第2電界効果トランジスタのゲートと電気的に接続され、かつ、前記第2半導体基板の前記第2主面上に形成された第2ゲートパッド、前記第2電界効果トランジスタのソースと電気的に接続され、かつ、前記第2半導体基板の前記第2主面上に形成された第2ソースパッド、および、前記第2電界効果トランジスタのドレインと電気的に接続され、かつ、前記第2主面とは反対側の前記第2半導体基板の第2裏面に形成された第2ドレイン電極を有し、前記第2裏面が前記第2チップ搭載部の前記第3面と対向するように、第2導電性部材を介して前記第2チップ搭載部の前記第3面上に搭載された第2半導体チップと、
シリコンよりもバンドギャップの大きな材料から成る第3半導体基板、前記第3半導体基板の第3主面に形成された第3電界効果トランジスタ、前記第3電界効果トランジスタのゲートと電気的に接続され、かつ、前記第3半導体基板の前記第3主面上に形成された第3ゲートパッド、前記第3電界効果トランジスタのソースと電気的に接続され、かつ、前記第3半導体基板の前記第3主面上に形成された第3ソースパッド、および、前記第2電界効果トランジスタのドレインと電気的に接続され、かつ、前記第3主面とは反対側の前記第3半導体基板の第3裏面に形成された第3ドレイン電極を有し、前記第3裏面が前記第2チップ搭載部の前記第3面と対向するように、第3導電性部材を介して前記第2チップ搭載部の前記第3面上で、かつ、前記第2半導体チップの隣に搭載された第3半導体チップと、
前記第1半導体チップの前記第1ソースパッドと前記第2リードとを互いに、かつ、電気的に接続する第1ワイヤと、
前記第1半導体チップの前記第1ゲートパッドと前記第3リードとを互いに、かつ、電気的に接続する第2ワイヤと、
前記第2半導体チップの前記第2ソースパッドと前記第1チップ搭載部とを互いに、かつ、電気的に接続する第3ワイヤと、
前記第2半導体チップの前記第2ゲートパッドと前記第2リードとを互いに、かつ、電気的に接続する第4ワイヤと、
前記第3半導体チップの前記第3ソースパッドと前記第1チップ搭載部とを互いに、かつ、電気的に接続する第5ワイヤと、
前記第3半導体チップの前記第3ゲートパッドと前記第2リードとを互いに、かつ、電気的に接続する第6ワイヤと、
前記第1チップ搭載部の前記第2面、および、前記第2チップ搭載部の前記第4面が露出するように、前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ、前記第1ワイヤ、前記第2ワイヤ、前記第3ワイヤ、前記第4ワイヤ、前記第5ワイヤ、および、前記第6ワイヤを封止する封止体と、を含む、半導体装置。
【請求項11】
請求項10記載の半導体装置において、
前記第2半導体基板、および、前記第3半導体基板のそれぞれは、炭化シリコン、あるいは、窒化ガリウムから成る、半導体装置。
【請求項12】
請求項11記載の半導体装置において、
前記第1電界効果トランジスタは、ノーマリオフ型のMOSFETであり、
前記第2電界効果トランジスタ、および、前記第3電界効果トランジスタのそれぞれは、ノーマリオン型の接合FETである、半導体装置。
【請求項13】
請求項12記載の半導体装置において、
前記第2電界効果トランジスタを有する前記第2半導体チップ、および、前記第3電界効果トランジスタを有する前記第3半導体チップのそれぞれのサイズは、前記第2電界効果トランジスタと前記第3電界効果トランジスタの両方を有する半導体チップのサイズよりも小さい、半導体装置。
【請求項14】
請求項13記載の半導体装置において、
前記第2半導体チップのサイズと前記第3半導体チップのサイズは、互いに同じである、半導体装置。
【請求項15】
請求項14記載の半導体装置において、
前記第2半導体チップ、および、前記第3半導体チップのそれぞれは、前記第1半導体チップの幅よりも小さい幅を有している、半導体装置。
【請求項16】
請求項15記載の半導体装置において、
前記第1リードは、平面視において、前記第2リードと前記第3リードとの間に配置されている、半導体装置。
【請求項17】
請求項13記載の半導体装置において、
前記第2半導体チップのサイズと前記第3半導体チップのサイズは、互いに異なる、半導体装置。
【請求項18】
請求項17記載の半導体装置において、
前記第1リードは、平面視において、前記第2リードと前記第3リードとの間に配置されている、半導体装置。
【請求項19】
第1面、および、前記第1面とは反対側の第2面を有する第1チップ搭載部と、
第3面、および、前記第3面とは反対側の第4面を有し、前記第1チップ搭載部から離間した第2チップ搭載部と、
前記第2チップ搭載部を支持する第1リードと、
前記第1チップ搭載部、前記第2チップ搭載部、および、前記第1リードから離間した第2リードと、
前記第1チップ搭載部、前記第2チップ搭載部、前記第1リード、および、前記第2リードから離間した第3リードと、
シリコンから成る第1半導体基板、前記第1半導体基板の第1主面に形成されたノーマリオフ型のMOSFET、前記MOSFETのゲートと電気的に接続され、かつ、前記第1半導体基板の前記第1主面上に形成された第1ゲートパッド、前記MOSFETのソースと電気的に接続され、かつ、前記第1半導体基板の前記第1主面上に形成された第1ソースパッド、および、前記MOSFETのドレインと電気的に接続され、かつ、前記第1主面とは反対側の前記第1半導体基板の第1裏面に形成された第1ドレイン電極を有し、前記第1裏面が前記第1チップ搭載部の前記第1面と対向するように、第1導電性部材を介して前記第1チップ搭載部の前記第1面上に搭載された第1半導体チップと、
炭化シリコン、あるいは、窒化ガリウムから成る第2半導体基板、前記第2半導体基板の第2主面に形成されたノーマリオン型の第1接合FET、前記第1接合FETのゲートと電気的に接続され、かつ、前記第2半導体基板の前記第2主面上に形成された第2ゲートパッド、前記第1接合FETのソースと電気的に接続され、かつ、前記第2半導体基板の前記第2主面上に形成された第2ソースパッド、および、前記第1接合FETのドレインと電気的に接続され、かつ、前記第2主面とは反対側の前記第2半導体基板の第2裏面に形成された第2ドレイン電極を有し、前記第2裏面が前記第2チップ搭載部の前記第3面と対向するように、第2導電性部材を介して前記第2チップ搭載部の前記第3面上に搭載された第2半導体チップと、
炭化シリコン、あるいは、窒化ガリウムから成る第3半導体基板、前記第3半導体基板の第3主面に形成されたノーマリオン型の第2接合FET、前記第2接合FETのゲートと電気的に接続され、かつ、前記第3半導体基板の前記第3主面上に形成された第3ゲートパッド、前記第2接合FETのソースと電気的に接続され、かつ、前記第3半導体基板の前記第3主面上に形成された第3ソースパッド、および、前記第2接合FETのドレインと電気的に接続され、かつ、前記第3主面とは反対側の前記第3半導体基板の第3裏面に形成された第3ドレイン電極を有し、前記第3裏面が前記第2チップ搭載部の前記第3面と対向するように、第3導電性部材を介して前記第2チップ搭載部の前記第3面上で、かつ、前記第2半導体チップの隣に搭載された第3半導体チップと、
前記第1半導体チップの前記第1ソースパッドと前記第2リードとを互いに、かつ、電気的に接続する複数の第1ワイヤと、
前記第1半導体チップの前記第1ゲートパッドと前記第3リードとを互いに、かつ、電気的に接続する第2ワイヤと、
前記第2半導体チップの前記第2ソースパッドと前記第1チップ搭載部とを互いに、かつ、電気的に接続する複数の第3ワイヤと、
前記第2半導体チップの前記第2ゲートパッドと前記第2リードとを互いに、かつ、電気的に接続する第4ワイヤと、
前記第3半導体チップの前記第3ソースパッドと前記第1チップ搭載部とを互いに、かつ、電気的に接続する複数の第5ワイヤと、
前記第3半導体チップの前記第3ゲートパッドと前記第2リードとを互いに、かつ、電気的に接続する第6ワイヤと、
前記第1チップ搭載部の前記第2面、および、前記第2チップ搭載部の前記第4面が露出するように、前記第1半導体チップ、前記第2半導体チップ、前記第3半導体チップ、前記複数の第1ワイヤ、前記第2ワイヤ、前記複数の第3ワイヤ、前記第4ワイヤ、前記複数の第5ワイヤ、および、前記第6ワイヤを封止する封止体と、を含む、半導体装置。
【請求項20】
請求項19記載の半導体装置において、
前記第1接合FETを有する前記第2半導体チップ、および、前記第2接合FETを有する前記第3半導体チップのそれぞれのサイズは、前記第1接合FETと前記第2接合FETの両方を有する半導体チップのサイズよりも小さい、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および電子装置に関し、例えば、エアコンのインバータ、コンピュータ電源のDC/DCコンバータ、AC/DCインバータ、ハイブリッド自動車や電気自動車のインバータモジュールなどに使用されるパワー半導体装置およびこのパワー半導体装置を含む電子装置に適用して有効な技術に関する。
【背景技術】
【0002】
国際公開第2013/046439号(特許文献1)には、炭化シリコン(SiC)を材料とする1つの接合FET(Junction Field Effect Transistor)と、シリコン(Si)を材料とする1つのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)とをカスコード接続する半導体装置の実装技術が記載されている。
【0003】
米国特許第6,535,050号明細書(特許文献2)には、複数の接合FETと、1つのMOSFETとをカスコード接続する回路図が記載されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】国際公開第2013/046439号
【特許文献2】米国特許第6,535,050号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
耐圧の向上とオン抵抗の低減の両立を図るスイッチング素子(パワー半導体装置)として、カスコード接続方式を使用したスイッチング素子がある。カスコード接続方式を使用したスイッチング素子は、例えば、シリコンよりもバンドギャップの大きな材料を使用したノーマリオン型の接合FETと、シリコンを使用したノーマリオフ型のMOSFETとを直列接続した構成をしている。このカスコード接続方式のスイッチング素子によれば、絶縁耐圧の大きな接合FETにより耐圧を確保できるとともに、ノーマリオン型の接合FETによるオン抵抗の低減と、低耐圧なMOSFETによるオン抵抗の低減により、耐圧の向上とオン抵抗の低減を両立させたスイッチング素子を得ることができる。
【0006】
ここで、例えば、ハイブリッド自動車用のインバータモジュール(電子装置)では、電流容量が大きいことが要求される。このことから、インバータモジュールを構成するパワー半導体装置として、カスコード接続方式を使用したパワー半導体装置を採用する場合、電流容量を大きくするために、半導体チップのサイズを大きくする必要がある。すなわち、カスコード接続方式を使用したパワー半導体装置は、炭化シリコンを材料とする接合FETが形成された接合FET用半導体チップと、シリコンを材料とするMOSFETが形成されたMOSFET用半導体チップとを有している。したがって、電流容量を大きくするためには、接合FET用半導体チップのサイズを大きくし、かつ、MOSFET用半導体チップのサイズを大きくする必要がある。
【0007】
ところが、本発明者の検討によると、接合FET用半導体チップは、例えば、炭化シリコンを材料としており、シリコンを材料とするMOSFET用半導体チップよりも結晶欠陥が多い。このため、電流容量を大きくするために、特に、接合FET用半導体チップのサイズ(アクティブサイズ)を大きく設計すると、接合FET用半導体チップの良品歩留まりが低下することを見出した。つまり、本発明者の検討によると、カスコード接続方式を使用した半導体装置では、電流容量を大きくする場合に、半導体装置の製造歩留りを向上する観点から改善の余地が存在するのである。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
一実施の形態におけるカスコード接続方式の半導体装置は、複数の接合FETが分割されて形成された複数の接合FET用半導体チップと、MOSFETが形成されたMOSFET用半導体チップとを有する。
【0010】
また、一実施の形態における電子装置は、負荷と電気的に接続され、かつ、負荷を駆動する半導体装置として、カスコード接続方式の半導体装置を含む。このカスコード接続方式の半導体装置は、複数の接合FETが分割されて形成された複数の接合FET用半導体チップと、MOSFETが形成されたMOSFET用半導体チップとを有する。
【発明の効果】
【0011】
一実施の形態によれば、半導体装置の製造歩留りを向上することができる。
【図面の簡単な説明】
【0012】
図1】実施の形態1におけるカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。
図2】一般的なカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。
図3】(a)は、図2に示すカスコード接続した接合FETとMOSFETとをスイッチング素子として利用したインバータを示す回路図である。(b)は、上アームを構成するスイッチング素子をターンオンした場合の波形を示す図であり、(c)は、上アームを構成するスイッチング素子をターンオフした場合の波形を示す図である。
図4】実施の形態2におけるパワー半導体装置の実装構成を示す図である。
図5】変形例1におけるパワー半導体装置の実装構成を示す図である。
図6】変形例2におけるパワー半導体装置の実装構成を示す図である。
図7】変形例2におけるパワー半導体装置の一断面を示す模式図であり、図6のA−A線で切断した断面図である。
図8】変形例2におけるパワー半導体装置を封止体MRの下面側から見た図である。
図9】変形例3におけるパワー半導体装置の実装構成を示す図である。
図10】変形例4におけるパワー半導体装置の実装構成を示す図である。
図11図10のA−A線で切断した断面図である。
図12】変形例5におけるパワー半導体装置の実装構成を示す図である。
図13】実施の形態3におけるMOSFETのデバイス構造の一例を示す断面図である。
図14】接合FET用半導体チップの一部領域を模式的に示す断面図である。
図15図14の一部領域を拡大した図であって、単位接合FETのデバイス構造を示す断面図である。
図16】実施の形態4における制御システムの構成を示すブロック図である。
図17】制御部からの入力信号に従って、モータを駆動するインバータの回路ブロック図である。
【発明を実施するための形態】
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0014】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0015】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0016】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0017】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0018】
(実施の形態1)
<カスコード接続方式の有用性>
地球環境保全という大きな社会潮流の中で、環境負荷を低減するエレクトロニクス事業の重要性が増している。中でもパワー半導体装置(パワーデバイス)は、鉄道車両、ハイブリッド自動車、電気自動車のインバータやエアコンのインバータ、パソコンなどの民生機器の電源に用いられており、パワー半導体装置の性能改善は、インフラシステムや民生機器の電力効率改善に大きく寄与する。電力効率を改善するということは、システムの稼働に必要なエネルギー資源を削減できるということであり、言い換えれば、二酸化炭素の排出量削減、すなわち、環境負荷を低減できる。このため、パワー半導体装置の性能改善に向けた研究開発が各社で盛んに行われている。
【0019】
一般的に、パワー半導体装置は、大規模集積回路(LSI(Large Scale Integration))と同様に、シリコンを材料としている。しかし、近年では、シリコンよりもバンドギャップが大きい炭化シリコン(SiC)や窒化ガリウム(GaN)が注目されている。例えば、炭化シリコンは、シリコンよりもバンドギャップが大きいため、絶縁破壊耐圧がシリコンの10倍程度ある。このことから、炭化シリコンを材料とするパワー半導体装置は、シリコンを材料とするパワー半導体装置よりも膜厚を薄くできる結果、導通時の抵抗値(オン抵抗値)Ronを大幅に下げることができる。したがって、炭化シリコンを材料とするパワー半導体装置は、抵抗値Ronと導通電流iの積で表される導通損失(Ron×i)を大幅に削減することができ、電力効率の改善に大きく寄与する。このような炭化シリコンの特徴に着目して、国内外で、炭化シリコンを材料に使用したMOSFETやショットキーダイオードや接合FETの開発が進められている。
【0020】
特に、スイッチング素子(スイッチングデバイス)に着目すると、炭化シリコンを材料とした接合FET(JFET)の製品化がいち早く進められている。この接合FETは、炭化シリコンを材料とするMOSFETと比較すると、例えば、酸化シリコン膜からなるゲート絶縁膜を必要としないため、酸化シリコン膜と炭化シリコンとの界面における欠陥と、それに伴う素子特性の劣化に代表される問題とを回避することができる。また、この接合FETは、pn接合による空乏層の延びを制御してチャネルのオン/オフを制御できるため、ノーマリオフ型の接合FETとノーマリオン型の接合FETとを容易に作り分けることができる。このように炭化シリコンを材料とした接合FETは、炭化シリコンを材料したMOSFETと比較すると、長期信頼性にも優れており、また、パワー半導体装置を作りやすいという特徴を有する。
【0021】
炭化シリコンを材料とした接合FETの中でも、ノーマリオン型の接合FETは、通常、チャネルがオンして電流が流れており、チャネルをオフする必要があるときにゲート電極に負電圧を印加してpn接合から空乏層を延ばしてチャネルをオフする。すなわち、「ノーマリオン型の電界効果トランジスタ」とは、ゲート電圧を印加しないときでも、チャネルが存在し、ドレイン電流が流れる電界効果トランジスタである。したがって、ノーマリオン型の接合FETがなんらかの原因で壊れた場合、チャネルがオンしたまま電流が流れ続けることになる。通常、接合FETが壊れた場合には電流が流れないことが安全性(フェイルセーフ)の観点から望ましいが、ノーマリオン型の接合FETでは、接合FETが壊れた場合でも電流が流れ続けるので用途が限定される。したがって、フェイルセーフの観点から、ノーマリオフ型の接合FETが望まれる。ここで、「ノーマリオフ型の電界効果トランジスタ」とは、ゲート電圧を印加しないときには、チャネルが存在せず、ドレイン電流が流れない電界効果トランジスタである。
【0022】
しかしながら、ノーマリオフ型の接合FETは、次のような課題を有する。つまり、接合FETのゲート電極とソース領域は、それぞれp型半導体領域(ゲート電極)とn型半導体領域(ソース領域)からなるpn接合ダイオード構造を有するため、ゲート電極とソース領域との間の電圧が3V程度になると、ゲート電極とソース領域との間の寄生ダイオードがオンする。この結果、ゲート電極とソース領域との間に大電流が流れる場合があり、これによって、接合FETが過剰に発熱してしまい破壊するおそれがある。このことから、接合FETをノーマリオフ型のスイッチング素子として利用するためには、ゲート電圧を2.5V程度の低い電圧に制限して、寄生ダイオードがオンしない状態、もしくは、ゲート電極とソース領域の間のダイオード電流が充分小さい状態で利用することが望ましい。
【0023】
なお、シリコンを材料とする通常のMOSFETでは0から15Vもしくは20V程度のゲート電圧を印加する。このため、ノーマリオフ型の接合FETを利用するためには、既存のMOSFETのゲート駆動回路に加えて、2.5V程度の電圧を生成する降圧回路(DC/DCコンバータ)や、レベル変換回路などを追加する必要がある。この設計変更、すなわち、部品の追加は、システム全体のコストを上昇させることになってしまう。
【0024】
このことから、長期信頼性に優れ、かつ、作りやすいという特徴を有する接合FETであるが、駆動するためのゲート電圧が一般的なMOSFETと大きく異なるため、接合FETを新たに利用する場合には、駆動回路等を含めた大きな設計変更が必要であり、そのため、システム全体のコストが上昇するという課題が存在する。
【0025】
この問題を解決する方法として、カスコード接続方式がある。このカスコード接続方式は、炭化シリコンを材料としたノーマリオン型の接合FETと、シリコンを材料とした低耐圧MOSFETとを直列接続した方式である。このような接続方式を採用すると、ゲート駆動回路は低耐圧MOSFETを駆動することになるので、ゲート駆動回路の変更は不要となる。一方、ドレインとソースとの間の耐圧は絶縁耐圧の高い接合FETの特性で決定することができる。さらには、カスコード接続した場合でも、接合FETの低いオン抵抗と、低耐圧MOSFETの低いオン抵抗の直列接続となるので、カスコード接続したスイッチング素子のオン抵抗も比較的小さく抑えることができる。このようにカスコード接続方式は、ノーマリオフ型の接合FETの問題点を解決できる可能性がある。つまり、コストの上昇を抑えながらパワー半導体装置の性能向上を図る観点から、カスコード接続方式を採用したパワー半導体装置は、有用性を有する。
【0026】
<大電流化に対応した改善の余地>
例えば、パワー半導体装置における一般的な電流容量は、10A〜20A程度であるが、近年では、ハイブリッド自動車用などに使用されるパワー半導体装置には、電流容量が大きいことが要求される。具体的には、50A以上の電流容量が必要とされる場合がある。パワー半導体装置が、このような電流容量の増大に対応するためには、パワー半導体装置に含まれる半導体チップのサイズを大きくする必要があり、このことは、カスコード接続方式を使用したパワー半導体装置にも同様に当てはまる。すなわち、カスコード接続方式のパワー半導体装置において、電流容量を大きくするためには、接合FET用半導体チップのサイズを大きくし、かつ、MOSFET用半導体チップのサイズを大きくする必要がある。ところが、本発明者の検討によると、接合FET用半導体チップは、例えば、炭化シリコンを材料としており、シリコンを材料とするMOSFET用半導体チップよりも結晶欠陥(キラー欠陥)が多い。このことから、電流容量を大きくするために、特に、接合FET用半導体チップのサイズを大きくすると、接合FET用半導体チップに、致命的な欠陥であるキラー欠陥が形成される確率が高くなる。このことは、接合FET用半導体チップの良品歩留まりが低下することを意味している。したがって、カスコード接続方式を使用したパワー半導体装置では、電流容量を大きくする場合、パワー半導体装置の製造歩留りを考えると、単純に、接合FET用半導体チップのサイズを大きくすることは困難なのである。つまり、カスコード接続方式を使用したパワー半導体装置では、製造歩留りを向上させながら、大電流化に対応する観点から改善の余地が存在する。そこで、本実施の形態1では、上述した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態1における技術的思想について説明する。
【0027】
<実施の形態1におけるパワー半導体装置の構成>
図1は、本実施の形態1におけるカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。図1に示すように、本実施の形態1におけるカスコード接続方式を採用したパワー半導体装置は、ソースSとドレインDとの間にノーマリオン型の複数の接合FETQ1A、Q1Bと、1つのノーマリオフ型のMOSFETQ2とを有している。つまり、図1に示すように、本実施の形態1におけるパワー半導体装置は、複数の接合FETQ1A、Q1Bが互いに並列接続され、かつ、並列接続された複数の接合FETQ1A、Q1Bが1つのMOSFETQ2と直列接続している。
【0028】
具体的には、図1に示すように、ドレインD側に複数の接合FETQ1A、Q1Bが配置される一方、ソースS側に1つのMOSFETQ2が配置されている。すなわち、接合FETQ1AのソースSjは、MOSFETQ2のドレインDmと接続されており、かつ、MOSFETQ2のソースSmがパワー半導体装置のソースSと接続されている。また、接合FETQ1Aのゲート電極Gj0は、パワー半導体装置のソースSと接続されており、MOSFETQ2のゲート電極Gmは、ゲート駆動回路(図示せず)と接続されている。
【0029】
同様に、接合FETQ1BのソースSjは、MOSFETQ2のドレインDmと接続されており、かつ、接合FETQ1Bのゲート電極Gj1は、パワー半導体装置のソースSと接続されている。
【0030】
このような図1に示す接続方式が、本実施の形態1におけるカスコード接続方式である。本実施の形態1におけるカスコード接続方式が採用されたパワー半導体装置によれば、まず、ゲート駆動回路(図示せず)がMOSFETQ2のゲート電極Gmを駆動することになるため、単体のMOSFETをパワー半導体装置として利用する場合からのゲート駆動回路の変更が不要となる利点を得ることができる。このことから、本実施の形態1によれば、新たなゲート駆動回路を設ける必要がないため、製造コストの上昇を抑制できる。
【0031】
また、接合FETQ1A、Q1Bが、炭化シリコンや窒化ガリウムに代表されるように、シリコンよりもバンドギャップの大きな物質を材料として使用しているため、接合FETQ1A、Q1Bの絶縁耐圧が大きくなる。このため、カスコード接続されたパワー半導体装置の耐圧は、主に、接合FETQ1A、Q1Bの特性で決定される。したがって、接合FETQ1A、Q1Bと直列接続されているMOSFETQ2に要求される絶縁耐圧を、単体のMOSFETを使用したパワー半導体装置よりも低くすることができる。すなわち、パワー半導体装置として絶縁耐圧が必要とされる場合であっても、MOSFETQ2として低耐圧(例えば、数十V程度)のMOSFETを使用することができるため、MOSFETQ2のオン抵抗を低減することができる。さらに、接合FETQ1A、Q1Bがノーマリオン型の接合FETから構成されているため、接合FETQ1A、Q1Bのオン抵抗も低減することができる。この結果、カスコード接続されたパワー半導体装置によれば、ゲート駆動回路の設計変更が不要になる利点を有するとともに、絶縁耐性の確保とオン抵抗の低減の両立を図ることができ、これによって、パワー半導体装置の電気的特性の向上を図ることができる。
【0032】
また、図1に示すように、カスコード接続された接合FETQ1A、Q1Bは、ノーマリオン型の接合FETであり、接合FETQ1Aのゲート電極Gj0と接合FETQ1Bのゲート電極Gj1は、ともに、パワー半導体装置のソースSと電気的に接続されている。この結果、接合FETQ1Aのゲート電極Gj0とソースSとの間の電圧、および、接合FETQ1Bのゲート電極Gj1とソースSとの間の電圧は、スイッチング時(オン時)でも順バイアスされない。このことから、本実施の形態1におけるカスコード接続では、接合FETQ1A、Q1Bのそれぞれのゲート電極とソースとの間に形成される寄生ダイオードに起因する大電流が流れないため、過剰な発熱によるパワー半導体装置の破壊を抑制することができる。すなわち、ノーマリオフ型の接合FETでは、スイッチング時(オン時)に、ソースSに対してゲート電極Gj0、Gj1に正電圧を印加する。このとき、接合FETQ1A、Q1Bのそれぞれのソース領域はn型半導体領域から形成され、ゲート電極Gj0、Gj1はp型半導体領域から形成されていることから、ソースSに対してゲート電極Gj0、Gj1に正電圧を印加するということは、ソース領域とゲート電極Gj0の間やソース領域とゲート電極Gj0の間に順方向電圧(順バイアス)が印加されることを意味する。このため、ノーマリオフ型の接合FETでは、順方向電圧をあまり大きくしすぎると、ソース領域とゲート電極Gj0からなる寄生ダイオードや、ソース領域とゲート電極Gj1からなる寄生ダイオードがオンしてしまう。この結果、ゲート電極Gj0とソース領域との間や、ゲート電極Gj1とソース領域との間に大電流が流れる場合があり、接合FETが過剰に発熱して破壊に至る可能性がある。
【0033】
これに対し、本実施の形態1におけるカスコード接続されたパワー半導体装置では、ノーマリオン型の接合FETQ1A、Q1Bを使用しており、ゲート電極Gj0およびゲート電極Gj1がパワー半導体装置のソースSと電気的に接続されている。このことから、接合FETQ1Aのゲート電極Gj0とソースSとの間の電圧や、接合FETQ1Bのゲート電極Gj1とソースSとの間の電圧は、スイッチング時(オン時)でも順バイアスされない。したがって、本実施の形態1におけるカスコード接続では、接合FETQ1A、Q1Bの寄生ダイオードに起因する大電流が流れないため、過剰な発熱によるパワー半導体装置の破壊を抑制することができる。
【0034】
<実施の形態1における特徴>
次に、本実施の形態1における特徴点について説明する。本実施の形態1における特徴点は、図1に示すように、複数の接合FETQ1A、Q1Bと1つのMOSFETQ2とをカスコード接続する回路構成を前提として、接合FETQ1Aを半導体チップCHP0に形成し、接合FETQ1Bを半導体チップCHP1に形成する点にある。言い換えれば、本実施の形態1における特徴点は、互いに並列接続される接合FETQ1Aと接合FETQ1Bとを別々の半導体チップに形成する点にある。すなわち、接合FETQ1Aは、シリコンよりもバンドギャップの大きな半導体からなる基板を有する半導体チップCHP0に形成される。また、接合FETQ1Bは、シリコンよりもバンドギャップの大きな半導体からなる別の基板を有する半導体チップCHP1に形成される。一方、MOSFETQ2は、シリコンからなる基板を有する半導体チップCHP2に形成される。
【0035】
これにより、本実施の形態1によれば、製造歩留りを向上させながら、大電流化に対応したカスコード接続方式のパワー半導体装置を実現することができる。
【0036】
以下に、この理由について説明する。まず、図1に示すように、本実施の形態1におけるカスコード接続では、複数の接合FETQ1A、Q1Bが並列接続されている。このため、カスコード接続されたパワー半導体装置に流れる電流は、接合FETQ1Aを流れる電流と接合FETQ1Bを流れる電流の和となり、パワー半導体装置の大電流化に対応することができる。すなわち、本実施の形態1におけるカスコード接続されたパワー半導体装置では、電流容量を大きくすることができ、これによって、本実施の形態1におけるパワー半導体装置は、例えば、ハイブリッド自動車用などの電流容量の大きな用途にも適用することができる。
【0037】
一方、本実施の形態1では、接合FETQ1Aを半導体チップCHP0に形成し、接合FETQ1Bを半導体チップCHP1に形成している。このことは、半導体チップCHP0のサイズと半導体チップCHP1のサイズを小さくできることを意味する。
【0038】
具体的に説明すれば、例えば、接合FETQ1Aが1万個の単位接合FETから構成され、接合FETQ1Bも1万個の単位接合FETから構成されているとする。このとき、接合FETQ1Aと接合FETQ1Bとを1つの同じ半導体チップに形成することを考えると、この半導体チップには、2万個の単位接合FETが形成されることになる。これに対し、接合FETQ1Aを半導体チップCHP0に形成し、接合FETQ1Bを半導体チップCHP1に形成するというように、接合FETQ1Aと接合FETQ1Bとを別々の半導体チップに形成する場合、半導体チップCHP0と半導体チップCHP1のそれぞれに形成される単位接合FETの数は1万個となる。
【0039】
すなわち、接合FETQ1Aと接合FETQ1Bとを1つの同じ半導体チップに形成する場合には、半導体チップに2万個の単位接合FETを形成する必要がある。これに対し、接合FETQ1Aと接合FETQ1Bとを別々の半導体チップに形成する場合には、別々の半導体チップCHP0と半導体チップCHP1のそれぞれには、半分の1万個の単位接合FETが形成されることになる。
【0040】
このことは、接合FETQ1Aと接合FETQ1Bとを形成した半導体チップのサイズは、接合FETQ1Aと接合FETQ1Bとを別々に形成した半導体チップCHP0のサイズや半導体チップCHP1のサイズよりも大きくなることを意味している。言い換えれば、接合FETQ1Aと接合FETQ1Bとを別々に形成した半導体チップCHP0のサイズや半導体チップCHP1のサイズは、接合FETQ1Aと接合FETQ1Bとを形成した半導体チップのサイズよりも小さくなることを意味している。
【0041】
したがって、本実施の形態1のように、接合FETQ1Aと接合FETQ1Bとを別々の半導体チップに形成する場合には、電流容量を大きくしながらも、個々の半導体チップの増大を抑制することができるのである。そして、個々の半導体チップのサイズが小さくなれば、半導体チップの製造歩留りが向上するのである。
【0042】
以下に、この理由について説明する。接合FETを形成する接合FET用半導体チップは、シリコンよりもバンドギャップの大きな物質を材料としている。具体的に、シリコンよりもバンドギャップの大きな物質としては、炭化シリコンがあり、接合FET用半導体チップは、炭化シリコンから形成することができる。
【0043】
ここで、炭化シリコンからなる半導体ウェハは、シリコンからなる半導体ウェハよりも結晶欠陥が多く、したがって、製品歩留りに影響を与えるキラー欠陥も多い。つまり、炭化シリコンを使用する技術は、近年になって登場し始めた技術であることから、既に確立されているシリコンを使用する技術ほど製造技術が発達しておらず、結晶欠陥の少ない高品質な半導体ウェハを製造する観点から改善の余地が存在するのである。
【0044】
このことから、特に、炭化シリコンを材料とする半導体チップでは、半導体チップのサイズを大きくすると、半導体チップ内に製造歩留りに影響を与える致命的なキラー欠陥が多く含まれる確率が大きくなるのである。すなわち、本実施の形態1のように、大電流化に対応して電流容量を大きくするために、炭化シリコンから形成される接合FET用半導体チップのサイズを大きくすると、この接合FET用半導体チップ内にキラー欠陥が形成される確率が高くなる。このことは、接合FET用半導体チップの製造歩留りが低下することを意味する。したがって、大電流化に対応して電流容量を大きくするために、炭化シリコンから形成される接合FET用半導体チップのサイズを大きくすることは、製造歩留りを向上する観点から妥当とは言えないのである。
【0045】
そこで、本実施の形態1では、図1に示すように、互いに並列接続される接合FETQ1Aと接合FETQ1Bとを別々の半導体チップに形成している。この場合、接合FETQ1Aが形成された半導体チップCHP0のサイズの増大と、接合FETQ1Bが形成された半導体チップCHP1のサイズの増大を抑制することができる。つまり、本実施の形態1では、接合FETQ1Aを半導体チップCHP0に形成するとともに、接合FETQ1Bを半導体チップCHP1に形成することによって、トータルの電流容量を大きくしながらも、個々の半導体チップCHP0や半導体チップCHP1のサイズの増大を抑制することができるのである。そして、個々の半導体チップCHP0や半導体チップCHP1のサイズが小さくなるということは、上述したように、半導体チップCHP0内や半導体チップCHP1内にキラー欠陥が含まれる確率が小さくなることを意味し、このことは、接合FETQ1Aが形成された半導体チップCHP0や、接合FETQ1Bが形成された半導体チップCHP1の製造歩留りが向上することを意味している。
【0046】
以上のことから、互いに並列接続される接合FETQ1Aと接合FETQ1Bとを別々の接合FET用半導体チップに形成するという本実施の形態1における特徴点によれば、個々の接合FET用半導体チップの製造歩留りを向上させながら、大電流化に対応したカスコード接続方式のパワー半導体装置を実現することができる。
【0047】
なお、複数の接合FET用半導体チップのそれぞれのサイズは、互いに異なるサイズでもよいが、複数の接合FET用半導体チップのそれぞれのサイズは、互いに同一であることが望ましい。なぜなら、複数の接合FET用半導体チップのそれぞれのサイズを互いに同一のサイズにする場合には、接合FET用半導体チップの量産性を向上することができるからである。すなわち、複数の接合FET用半導体チップのそれぞれのサイズを互いに異なるサイズにする場合には、それぞれのサイズに対応した製造設備が必要となり、製造設備の複雑化を招くことになる。これに対し、複数の接合FET用半導体チップのそれぞれのサイズを互いに同一のサイズにする場合には、製造設備が簡略化される結果、量産性を向上することができるからである。
【0048】
さらに、複数の接合FET用半導体チップのそれぞれのサイズを互いに異なるサイズにする場合には、相対的に大きなサイズ(第1サイズ)の接合FET用半導体チップと、相対的に小さなサイズ(第2サイズ)の接合FET用半導体チップが存在することになる。この場合、第2サイズの接合FET用半導体チップ内にキラー欠陥が含まれる確率は、第1サイズの接合FET用半導体チップ内にキラー欠陥が含まれる確率よりも小さくなる。ところが、第1サイズの接合FET用半導体チップと第2サイズの接合FET用半導体チップとを含むパワー半導体装置全体の製造歩留りを考えると、パワー半導体装置全体の製造歩留りは、相対的な大きなサイズである第1サイズの接合FET用半導体チップ内にキラー欠陥が含まれる確率に依存することになる。つまり、複数の接合FET用半導体チップのそれぞれのサイズを互いに異なるサイズにする場合には、相対的に大きなサイズ(第1サイズ)の接合FET用半導体チップの製造歩留りによって、パワー半導体装置全体の製造歩留りが決定されることになる。
【0049】
これに対し、複数の接合FET用半導体チップのそれぞれのサイズを互いに同一のサイズにする場合、接合FET用半導体チップのサイズ(第3サイズ)は、上述した第2サイズよりも大きくなるが、上述した第1サイズよりも小さくなる。そして、パワー半導体装置は、同一のサイズ(第3サイズ)の接合FET用半導体チップから構成されるため、パワー半導体装置全体の製造歩留りは、第3サイズの接合FET用半導体チップ内にキラー欠陥が含まれる確率に依存することになる。つまり、複数の接合FET用半導体チップのそれぞれのサイズを互いに同一のサイズにする場合には、第3サイズの接合FET用半導体チップの製造歩留りによって、パワー半導体装置全体の製造歩留りが決定されることになる。このとき、第3サイズは、第2サイズ<第3サイズ<第1サイズの関係にあることから、第3サイズの接合FET用半導体チップ内にキラー欠陥が含まれる確率は、第1サイズの接合FET用半導体チップ内にキラー欠陥が含まれる確率よりも小さくなる。
【0050】
この結果、複数の接合FET用半導体チップのそれぞれのサイズを互いに同一のサイズにする構成は、複数の接合FET用半導体チップのそれぞれのサイズを互いに異なるサイズにする構成よりも、パワー半導体装置全体の製造歩留りを向上することができるのである。以上のことから、量産性の向上およびパワー半導体装置全体の製造歩留りの向上を考慮すると、複数の接合FET用半導体チップのそれぞれのサイズを互いに異なるサイズにするよりも、複数の接合FET用半導体チップのそれぞれのサイズを互いに同一にすることが望ましいことがわかる。
【0051】
(実施の形態2)
次に、本実施の形態2では、前記実施の形態1における技術的思想を具現化したパワー半導体装置の実装構成について説明する。ここで、本実施の形態2では、前記実施の形態1における技術的思想を具現化するにあたって、カスコード接続方式に特有の改善の余地も考慮して、パワー半導体装置の性能向上を図っている。すなわち、本実施の形態2では、カスコード接続方式のパワー半導体装置の性能向上を図りながら、前記実施の形態1における技術的思想を具現化する実装構成について説明する。
【0052】
まず、前記実施の形態1における技術的思想を具現化する実装構成を説明する前に、カスコード接続方式のパワー半導体装置の性能向上を図るために存在する改善の余地につて説明する。この改善の余地には、第1の改善の余地と第2の改善の余地が存在し、以下では、第1の改善の余地と第2の改善の余地について順を追って説明する。
【0053】
<第1の改善の余地>
第1の改善の余地は、前記実施の形態1のように、複数の接合FETと1つのMOSFETとをカスコード接続する構成例だけでなく、1つの接合FETと1つのMOSFETとをカスコード接続する一般的な構成例にも幅広く存在する。このため、以下では、簡単のため、1つの接合FETと1つのMOSFETとをカスコード接続する一般的な構成を例に挙げて、第1の改善の余地について説明することにする。
【0054】
図2は、一般的なカスコード接続方式を採用したパワー半導体装置の回路構成を示す図である。図2に示すように、一般的なカスコード接続方式を採用したパワー半導体装置は、ソースSとドレインD間にノーマリオン型の接合FETQ1と、ノーマリオフ型のMOSFETQ2が直列接続された構成をしている。具体的には、ドレインD側に接合FETQ1が配置され、ソースS側にMOSFETQ2が配置されている。つまり、接合FETQ1のソースSjは、MOSFETQ2のドレインDmと接続されており、MOSFETQ2のソースSmがパワー半導体装置のソースSと接続されている。また、接合FETQ1のゲート電極Gjは、パワー半導体装置のソースSと接続されており、MOSFETQ2のゲート電極Gmがゲート駆動回路(図示せず)と接続されている。
【0055】
なお、図2に示すように、MOSFETQ2と逆並列にフリーホイールダイオードが接続されている。このフリーホイールダイオードは、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放する機能を有している。すなわち、図2に示すパワー半導体装置がインダクタンスを含む負荷に接続された場合、パワー半導体装置をオフすると、負荷に含まれるインダクタンスによって、MOSFETQ2の電流が流れる方向と逆方向の逆方向電流が発生する。このことから、MOSFETQ2と逆並列にフリーホイールダイオードを設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。
【0056】
以下に、第1の改善の余地について説明する。具体的に、図2に示すカスコード接続を実現するためには、接合FETQ1を形成した半導体チップと、低耐圧なMOSFETQ2を形成した半導体チップとをボンディングワイヤで接続する必要がある。このため、例えば、低耐圧なMOSFETQ2のドレインDmと、接合FETQ1のソースSjは、ボンディングワイヤを介して接続される。この場合、接合FETQ1のソースSjには、ボンディングワイヤによる寄生インダクタンスが付加されてしまう。このような寄生インダクタンスが付加されると、スイッチング時に大きなサージ電圧が発生し、これによって、低耐圧なMOSFETQ2に耐圧以上の電圧が印加されることになる。この結果、低耐圧なMOSFETQ2がアバランシェモードで動作して、ゲート電極Gmでは制御できない大電流が低耐圧なMOSFETQ2に流れて素子破壊に至るおそれがある。この点が第1の改善の余地であり、以下に、この第1の改善の余地が発生するメカニズムについて、詳細に説明する。
【0057】
<第1の改善の余地が発生するメカニズム>
図3(a)は、図2に示すカスコード接続した接合FETとMOSFETとをスイッチング素子(パワー半導体装置)として利用したインバータを示す回路図である。図3(a)に示すインバータは、電源VCCに直列接続された上アームUAと下アームBAとを有している。上アームUAは、ドレインD1とソースS1との間に接続されたスイッチング素子から構成されている。上アームUAを構成するスイッチング素子は、カスコード接続された接合FETQ1aとMOSFETQ2aから構成されている。具体的には、接合FETQ1aのドレインDj1がスイッチング素子のドレインD1と接続され、接合FETQ1aのソースSj1がMOSFETQ2aのドレインDm1と接続されている。そして、MOSFETQ2aのソースSm1がスイッチング素子のソースS1と接続されている。また、接合FETQ1aのゲート電極Gj1は、スイッチング素子のソースS1と接続され、MOSFETQ2aのゲート電極Gm1と、スイッチング素子のソースS1との間にはゲート駆動回路(G/D)が接続されている。
【0058】
ここで、接合FETQ1aのソースSj1と、MOSFETQ2aのドレインDm1との間にはボンディングワイヤに基づく寄生インダクタンスLse1が存在し、接合FETQ1aのゲート電極Gj1と、スイッチング素子のソースS1との間には、ボンディングワイヤに基づく寄生インダクタンスLgi1が存在する。なお、図3(a)において、スイッチング素子のソースS1と、スイッチング素子のドレインD1との間の電圧を電圧Vdsuと定義し、スイッチング素子のソースS1とMOSFETQ2aのドレインDm1との間の電圧を電圧Vdsmuと定義する。
【0059】
同様に、図3(a)に示すように、下アームBAは、ドレインD2とソースS2との間に接続されたスイッチング素子から構成されている。下アームBAを構成するスイッチング素子は、カスコード接続された接合FETQ1bとMOSFETQ2bから構成されている。具体的には、接合FETQ1bのドレインDj2がスイッチング素子のドレインD2と接続され、接合FETQ1bのソースSj2がMOSFETQ2bのドレインDm2と接続されている。そして、MOSFETQ2bのソースSm2がスイッチング素子のソースS2と接続されている。また、接合FETQ1bのゲート電極Gj2は、スイッチング素子のソースS2と接続され、MOSFETQ2bのゲート電極Gm2と、スイッチング素子のソースS2との間にはゲート駆動回路(G/D)が接続されている。さらに、スイッチング素子のソースS2と、スイッチング素子のドレインD2の間には負荷インダクタンスLLが接続されている。
【0060】
ここで、接合FETQ1bのソースSj2と、MOSFETQ2bのドレインDm2との間にはボンディングワイヤに基づく寄生インダクタンスLse2が存在し、接合FETQ1bのゲート電極Gj2と、スイッチング素子のソースS2との間には、ボンディングワイヤに基づく寄生インダクタンスLgi2が存在する。なお、図3(a)において、スイッチング素子のソースS2と、スイッチング素子のドレインD2との間の電圧を電圧Vakと定義し、スイッチング素子のソースS2とMOSFETQ2bのドレインDm2との間の電圧を電圧Vdsmdと定義する。
【0061】
図3に示すカスコード接続されたスイッチング素子を利用したインバータは上記のように構成されており、以下に、このインバータの動作を説明しながら、第1の改善の余地が発生するメカニズムについて説明する。まず、上アームUAを構成するスイッチング素子をターンオンする場合について説明する。すなわち、上アームUAを構成するスイッチング素子をオンする一方、下アームBAを構成するスイッチング素子をオフすることにより、負荷(負荷インダクタンスを含む)に電源電圧を印加する場合について説明する。
【0062】
図3(b)は、上アームUAを構成するスイッチング素子をターンオンした場合の波形を示している。具体的に、上アームUAを構成するスイッチング素子をターンオンすると、上アームUAを構成する接合FETQ1aおよびMOSFETQ2aがオンするため、接合FETQ1aのドレインDj1から、MOSFETQ2aのドレインDm1およびソースSm1を経由して、負荷インダクタンスLLを通り、電源VCCに戻るという経路で還流電流が流れる。このとき、図3(b)に示すように、電圧Vdsmuは、所定電圧から0V程度に変化する一方、電圧Vakは、上アームUAのスイッチング素子をオフしている際の0Vから電源電圧程度の電圧まで上昇する。この結果、下アームBAのMOSFETQ2bのドレイン電圧である電圧Vdsmdは、下アームBAの接合FETQ1bをカットオフする電圧まで上昇し、下アームBAの接合FETQ1bがオフした後は、ある一定の電圧を維持する。この電圧Vdsmdの変化は、寄生インダクタンスが無視できる理想状態の変化であり、図3(b)の破線で示されている。ところが、寄生インダクタンスLse2や寄生インダクタンスLgi2が大きくなると、図3(b)の実線で示すように、電圧Vdsmdは、上アームUAのスイッチング素子をターンオンした際、急激に大きく上昇する。
【0063】
一方、図3(c)は、上アームUAを構成するスイッチング素子をターンオフした場合の波形を示している。具体的に、上アームUAを構成するスイッチング素子をターンオフすると、図3(c)に示すように、電圧Vdsmdは、所定電圧から0V程度に変化する一方、電圧Vdsuは、上アームUAのスイッチング素子をオンしている際の0Vから電源電圧程度の電圧まで上昇する。この結果、上アームUAのMOSFETQ2aのドレイン電圧である電圧Vdsmuは、上アームUAの接合FETQ1aをカットオフする電圧まで上昇し、上アームUAの接合FETQ1aがオフした後は、ある一定の電圧を維持する。この電圧Vdsmuの変化は、寄生インダクタンスが無視できる理想状態の変化であり、図3(c)の破線で示されている。ところが、寄生インダクタンスLse1や寄生インダクタンスLgi1が大きくなると、図3(c)の実線で示すように、電圧Vdsmuは、上アームUAのスイッチング素子をターンオフした際、急激に大きく上昇する。
【0064】
このように、上アームUAのスイッチング素子をターンオンする場合には、ターンオフする下アームBAのMOSFETQ2bのドレイン電圧である電圧Vdsmdが急激に上昇する現象が生じ、上アームUAのスイッチング素子をターンオフする場合には、ターンオフする上アームUAのMOSFETQ2aのドレイン電圧である電圧Vdsmuが急激に上昇する現象が生じることがわかる。これらの現象が生じるメカニズムは同様であるため、以下では、上アームUAのスイッチング素子をターンオンする場合に着目して、ターンオフする下アームBAのMOSFETQ2bのドレイン電圧である電圧Vdsmdが急激に上昇する現象が生じるメカニズムについて説明する。この現象が生じるメカニズムとしては、次に示す3つのメカニズムが考えられる。
【0065】
第1のメカニズムは、下アームBAを構成する接合FETQ1bのソースSj2と、下アームBAを構成するMOSFETQ2bのドレインDm2の間に存在する寄生インダクタンスLse2に起因している。具体的に、上アームUAのスイッチング素子をターンオンする際、下アームBAのMOSFETQ2bはオフされる。このとき、電圧Vakは0V程度から増加し始め、この電圧Vakの増加に伴って、下アームBAのMOSFETQ2bのドレイン電圧である電圧Vdsmdも増加し始める。しかしながら、電圧Vdsmdが増加する初期段階においては、電圧Vdsmdが、接合FETQ1bのゲート電極Gj2に印加されているゲート電圧よりも所定値以上大きくなっていないため、接合FETQ1bはカットオフされず、接合FETQ1bのドレインDj2からソースSj2に向って電流が流れる。この結果、MOSFETQ2bのドレインDm2に電流が流れ込み、電荷が蓄積される。このことから、MOSFETQ2bのドレイン電圧である電圧Vdsmdが上昇する。そして、この電圧Vdsmdが上昇し続けて、接合FETQ1bのゲート電圧よりも所定値以上大きくなると、接合FETQ1bがカットオフされて、それ以上電流が流れなくなる。つまり、電圧Vdsmdが増加する初期段階においては、接合FETQ1bのドレインDj2とソースSj2の間に電流が流れて、MOSFETQ2bのドレインDm2に電荷が蓄積されるため、電圧Vdsmdが増加する。その後、電圧Vdsmdが増加するにしたがって、電圧Vdsmdが、接合FETQ1bのゲート電圧よりも所定値以上の大きさになる状態に近づくため、接合FETQ1bのドレインDj2とソースSj2に流れる電流が次第に減少していく。そして、最終的に、電圧Vdsmdが、接合FETQ1bのゲート電圧よりも所定値以上大きくなることによって、接合FETQ1bがカットオフされる。接合FETQ1bがカットオフされた後は、MOSFETQ2bのドレインDm2に流入する電荷がなくなるため、電圧Vdsmdは、ほぼ一定となる。
【0066】
このように、上アームUAのスイッチング素子をターンオンする際、下アームBAのMOSFETQ2bはオフされるが、この段階で、下アームBAの接合FETQ1bは直ちにカットオフされず、接合FETQ1bのドレインDj2からソースSj2に電流が流れる。そして、接合FETQ1bのソースSj2に流れ込んだ電流は、寄生インダクタンスLse2を介して、MOSFETQ2bのドレインDm2に流れ込む。このとき、着目すべき点は、下アームBAの接合FETQ1bのドレインDj2からソースSj2に流れる電流が減少するという点である。このことは、寄生インダクタンスLse2に流れる電流も時間とともに減少することを意味している。この結果、寄生インダクタンスLse2においては、電流の減少を打ち消すような起電力が発生する。すなわち、寄生インダクタンスLse2は、接合FETQ1bのドレインDj2からソースSj2に流れる電流を増加させるように機能する。このため、寄生インダクタンスLse2が大きくなると、過渡的に、接合FETQ1bのドレインDj2からソースSj2に向って大きな電流が流れる。この結果、MOSFETQ2bのドレインDm2に流入する電荷が急激に増加し、これによって、電圧Vdsmdが急激に増加するのである。これが第1のメカニズムである。
【0067】
続いて、第2のメカニズムは、下アームBAを構成する接合FETQ1bのゲート電極Gj2と、下アームBAのソースS2との間に存在する寄生インダクタンスLgi2に起因している。具体的に、上アームUAのスイッチング素子をターンオンする際、下アームBAのMOSFETQ2bはオフされる。このとき、電圧Vakは0V程度から増加し始めるが、例えば、図3(b)に示すように、上アームUAのスイッチング素子をターンオンした初期段階において、電圧Vakは電源電圧を超える範囲まで振動する。これは、インバータに接続されている負荷に含まれる負荷インダクタンスLLに起因する逆起電力に基づくものである。したがって、電圧Vakは、上アームUAをターンオンする際の初期段階で変動することになる。ここで、接合FETQ1bに着目すると、接合FETQ1bのドレインDj2とゲート電極Gj2の間に寄生容量が形成されており、電圧Vakが変動すると、この寄生容量に印加される電圧も変動する。そして、この寄生容量の静電容量値は比較的大きな値となるため、寄生容量に印加される電圧変動に伴って発生する充放電電流も大きくなる。この充放電電流は、接合FETQ1bのゲート電極Gj2と下アームBAのソースS2との間を流れる。このとき、充放電電流は、時間的に変化する電流である。このため、例えば、接合FETQ1bのゲート電極Gj2と下アームBAのソースS2との間に寄生インダクタンスLgi2が存在すると、時間的に変化する充放電電流が寄生インダクタンスLgi2を流れるため、寄生インダクタンスLgi2の大きさと充放電電流の時間微分の積に比例した抵抗成分が、接合FETQ1bのゲート電極Gj2と下アームBAのソースS2の間に発生する。この結果、接合FETQ1bのゲート電極Gj2と下アームBAのソースS2が同電位にならず、接合FETQ1bのゲート電極Gj2が下アームBAのソースS2に対して正電圧方向に上昇するモードが発生する。この場合、接合FETQ1bのゲート電極Gj2が正電圧となるため、接合FETQ1bのゲート電極Gj2から延びる空乏層が抑制されて、チャネル領域の幅が大きくなる。このため、過渡的に、接合FETQ1bのドレインDj2からソースSj2に向って流れる電流が大きくなる。この結果、MOSFETQ2bのドレインDm2に流入する電荷が急激に増加し、これによって、電圧Vdsmdが急激に増加するのである。これが第2のメカニズムである。さらに、第2のメカニズムによれば、接合FETQ1bのゲート電極Gj2に正電圧が印加されることから、接合FETQ1bをカットオフするためには、ゲート電極Gj2に0Vが印加されている場合よりも大きな電圧が接合FETQ1bのソースSj2に印加されなくてはならないことになる。この観点からも、接合FETQ1bがカットオフされるまで上昇する電圧Vdsmdが大きくなる。
【0068】
さらに、第3のメカニズムは、下アームBAを構成する接合FETQ1bのゲート電極Gj2と、下アームBAのソースS2との間に存在する寄生抵抗に起因している。第2のメカニズムで説明したように、接合FETQ1bのゲート電極Gj2と下アームBAのソースS2との間を充放電電流が流れる。このことから、接合FETQ1bのゲート電極Gj2と、下アームBAのソースS2との間に寄生抵抗が存在すると、この寄生抵抗に充放電電流が流れて、電圧降下が生じる。この結果、接合FETQ1bのゲート電極Gj2と下アームBAのソースS2が同電位にならず、接合FETQ1bのゲート電極Gj2が下アームBAのソースS2に対して正電圧方向に上昇するモードが発生する。これにより、第3のメカニズムでも、第2のメカニズムと同様に、接合FETQ1bのゲート電極Gj2が正電圧となるため、接合FETQ1bのゲート電極Gj2から延びる空乏層が抑制されて、チャネル領域の幅が大きくなる。したがって、過渡的に、接合FETQ1bのドレインDj2からソースSj2に向って流れる電流が大きくなる。この結果、MOSFETQ2bのドレインDm2に流入する電荷が急激に増加し、これによって、電圧Vdsmdが急激に増加するのである。
【0069】
このように、寄生インダクタンスLse2、寄生インダクタンスLgi2および寄生抵抗に関する第1のメカニズムから第3のメカニズムによって、電圧Vdsmdが急激に増加することがわかる。このように、寄生インダクタンスLse2、寄生インダクタンスLgi2および寄生抵抗が大きくなると、下アームBAのMOSFETQ2bのドレイン電圧である電圧Vdsmdが、MOSFETQ2bの耐圧以上の電圧まで上昇し、これによって、下アームBAのMOSFETQ2bがアバランシェ動作し、最終的に、下アームBAのMOSFETQ2bが破壊されるおそれがあるのである。
【0070】
以上は、図2に示す一般的なカスコード接続方式を例に挙げて説明したが、以下では、例えば、図1に示す前記実施の形態1のカスコード接続方式において、上述した第3のメカニズムで取り挙げた寄生抵抗の影響に着目した具体例について説明する。
【0071】
図1に示すカスコード接続方式のパワー半導体装置がオフ状態、すなわち、ゲート電極Gmにオフ電位が印加されている場合において、ドレインDが低電位から高電位に遷移するときを考える。図1に示すカスコード接続方式のパワー半導体装置がオフ状態では、接合FETQ1A、Q1Bはオフ状態であるため、ソース電位Sjは接合FETQ1A、Q1Bのオフ電圧である+5V前後である。また、接合FETQ1Aのゲート電極Gj0のゲート電位、および、接合FETQ1Bのゲート電極Gj1のゲート電位は0Vである。すなわち、接合FETQ1A、Q1Bのゲートソース間電圧は−5V前後であり、オフ状態である。ここで、パワー半導体装置がオフ状態の時に、ドレインDが高電位に遷移すると、接合FETQ1Aには、ゲートドレイン間容量を介して、ドレインDからゲート電極Gj0に向かう変位電流が流れる。この変位電流は、接合FETQ1Aのゲート電極Gj0から、接合FETQ1Aの内部に存在するゲート配線抵抗rgj0および寄生抵抗Rgj0を経由してソースSに流れていく。同様に、接合FETQ1Bには、ゲートドレイン間容量を介して、ドレインDからゲート電極Gj1に向かう変位電流が流れる。この変位電流は、接合FETQ1Bのゲート電極Gj1から、接合FETQ1Bの内部に存在するゲート配線抵抗rgj1および寄生抵抗Rgj1を経由してソースSに流れていく。
【0072】
この過程で、接合FETQ1Aのゲート電極Gj0のゲート電位は、変位電流とゲート抵抗(ゲート配線抵抗rgj0+寄生抵抗Rgj0)との積算値だけ上昇する。例えば、変位電流が1Aで、ゲート抵抗の値が50Ωである場合、接合FETQ1Aのゲート電位は、MOSFETQ2のソース電位に対して50V上昇する。同様に、接合FETQ1Bのゲート電極Gj0のゲート電位も、変位電流とゲート抵抗(ゲート配線抵抗rgj1+寄生抵抗Rgj1)との積算値だけ上昇する。例えば、変位電流が1Aで、ゲート抵抗の値が50Ωである場合、接合FETQ1Bのゲート電位は、MOSFETQ2のソース電位に対して50V上昇する。
【0073】
したがって、接合FETQ1A、Q1Bのゲートソース間電圧は−5Vから+45V(=50V−5V)に変化し、接合FETQ1A、Q1Bは、オフ状態からオン状態に遷移する。接合FETQ1A、Q1Bのゲートソース間電圧が+45Vでオン状態になると、高電位のドレインDからMOSFETQ2のドレインDm、すなわち、接合FETQ1A、Q1BのソースSjに電荷が充電される。この充電動作により、MOSFETQ2のドレイン電位は+5Vから上昇し始める。MOSFETQ2のドレイン電位の上昇は、接合FETQ1A、Q1Bがオフ状態になるまで継続する。すなわち、接合FETQ1A、Q1Bのゲートソース間電圧が−5V前後になるまで、MOSFETQ2のドレイン電位の上昇が継続する。したがって、MOSFETQ2のドレイン電位は+55Vになり、かつ、接合FETQ1A、Q1Bのゲート電位が50Vの状態になると、MOSFETQ2のドレイン電位の上昇が止まる。このとき、MOSFETQ2のソース電位は0Vであるため、MOSFETQ2のドレインソース間電圧は55V前後になる。つまり、図1に示すカスコード接続方式のパワー半導体装置に使用しているMOSFETQ2に30V程度の耐圧を有するMOSFETを選択した場合には、MOSFETQ2がアバランシェモードで動作してMOSFETQ2が破壊してしまうおそれがある。
【0074】
具体的には、MOSFETQ2に耐圧以上の電圧が印加されると、MOSFETQ2の内部に電界集中する領域が局所的に発生し、この領域でインパクトイオン化による正孔電子対が大量に発生する。この大量に発生した正孔電子対によって、ソース領域(n型半導体領域)、チャネル形成領域(p型半導体領域)およびドリフト領域(n型半導体領域)によって形成される寄生npnバイポーラトランジスタがオンする。寄生npnバイポーラトランジスタがオンしたMOSFETQ2では、MOSFETQ2のゲート電極Gmでは制御することができない大電流が流れて発熱する。このとき、発熱による温度上昇により半導体領域の電気抵抗が小さくなるために、さらに大きな電流が流れるという正帰還が起こる。この結果、大電流が局所的に流れて、MOSFETQ2の破壊が起こる。この現象がアバランシェ破壊である。このようなアバランシェ破壊が発生すると、パワー半導体装置の信頼性低下を招くことになる。
【0075】
このように、図1に示すカスコード接続方式のパワー半導体装置においても、寄生抵抗であるゲート抵抗(ゲート配線抵抗rgj0+寄生抵抗Rgj0)やゲート抵抗(ゲート配線抵抗rgj1+寄生抵抗Rgj1)の影響によって、MOSFETQ2がアバランシェ動作し、最終的に、MOSFETQ2が破壊されるおそれがあるのである。さらには、図2に示す一般的なカスコード接続方式と同様に、図1に示すカスコード接続方式のパワー半導体装置においても、上述した第1メカニズムによる寄生インダクタンス(LS0、LS1)や、上述した第2メカニズムによる寄生インダクタンス(Lgj1、Lgj2)の影響によっても、MOSFETQ2がアバランシェ動作し、最終的に、MOSFETQ2が破壊されるおそれがある。これらの点が、第1の改善の余地である。
【0076】
<第2の改善の余地>
次に、第2の改善の余地について説明する。この第2の改善の余地は、図1に示すカスコード接続方式に特有の課題である。すなわち、第2の改善の余地は、前記実施の形態1のように、複数の接合FETと1つのMOSFETとをカスコード接続するパワー半導体装置に特有の課題である。すなわち、複数の接合FETを使用してカスコード接続方式のパワー半導体装置を構成する場合には、以下に示すような第2の改善の余地に留意する必要がある。具体的に、例えば、図1に示すように、接合FETQ1Aと接合FETQ1Bが存在する場合、1つの接合FETQ1Aのゲート抵抗(ゲート配線抵抗rgj0+寄生抵抗Rgj0)や寄生インダクタンス(Ls0、Lgj0)を低減したとしても、もう1つの接合FETQ1Bのゲート抵抗(ゲート配線抵抗rgj1+寄生抵抗Rgj1)や寄生インダクタンス(Ls1、Lgj1)が大きくなると、後者の接合FETQ1Bに起因するサージ電圧が上述したメカニズムで発生する。そして、発生したサージ電圧により後者の接合FETQ1Bがオン状態となる。この結果、後者の接合FETQ1Bのソース電位が上昇する。後者の接合FETQ1Bと前者の接合FETQ1Aは並列接続されているため、ソース電位は共通電位となる。このため、後者の接合FETQ1Bに起因するサージ電圧は、MOSFETQ2のドレイン電位に印加されてしまうことになる。このように、複数の接合FETを使用してカスコード接続方式のパワー半導体装置を構成する場合には、複数の接合FETのゲートインピーダンスやソースインピーダンスを小さくすることに加えて、複数の接合FETのそれぞれのゲートインピーダンスやソースインピーダンスの大きさを均等にすることが、パワー半導体装置の信頼性を向上する観点から非常に重要なのである。この点が、第2の改善の余地である。
【0077】
そこで、本実施の形態2では、前記実施の形態1における技術的思想を具現化しながら、上述した第1の改善の余地および第2の改善の余地に対する工夫を施している。つまり、本実施の形態2では、アバランシェ破壊の原因となるMOSFETへの絶縁耐圧以上の電圧印加を抑制するため、複数の接合FETのそれぞれのゲートインピーダンスおよびソースインピーダンスを低減し、かつ、均一な値にする工夫を施している。以下に、この工夫を施した本実施の形態2における技術的思想について説明する。本実施の形態2では、図1に示すカスコード接続方式のパワー半導体装置における実装構成に工夫を施した点に特徴があり、以下では、この特徴点を含むパワー半導体装置の実装構成について説明する。
【0078】
<実施の形態2におけるパワー半導体装置の実装構成>
図4は、本実施の形態2におけるパワー半導体装置PKG1の実装構成(パッケージ構成)を示す図である。図4に示すように、本実施の形態2におけるパワー半導体装置PKG1は、互いに分離された2つのチップ搭載部PLT1とチップ搭載部PLT2とを有している。図4において、チップ搭載部PLT1およびチップ搭載部PLT2は、例えば、金属プレートから構成されている。
【0079】
チップ搭載部PLT1は、ドレインリードDLと連結されるように一体的に形成されており、チップ搭載部PLT1とドレインリードDLとは電気的に接続されている。そして、このドレインリードDLを離間して挟むように、ソースリードSLとゲートリードGLが分離して配置されている。具体的には、図4に示すように、ドレインリードDLの右側にソースリードSLが分離して配置され、ドレインリードDLの左側にゲートリードGLが分離して配置されている。これらのドレインリードDL、ソースリードSL、および、ゲートリードGLは、パワー半導体装置のオフ状態においては、互いに電気的に絶縁されている。そして、ソースリードSLの先端部には、幅広領域からなるソースリードポスト部SPSTが形成され、ゲートリードGLの先端部には、幅広領域からなるゲートリードポスト部GPSTが形成されている。
【0080】
次に、チップ搭載部PLT1上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップCHP0および半導体チップCHP1が搭載されている。この半導体チップCHP0および半導体チップCHP1のそれぞれには、例えば、炭化シリコンを材料とした接合FETが形成されている。そして、半導体チップCHP0および半導体チップCHP1のそれぞれの裏面がドレイン電極となっている。一方、半導体チップCHP0の表面(主面)にソースパッドSPj0とゲートパッドGPj0が形成され、同様に、半導体チップCHP1の表面(主面)にソースパッドSPj1とゲートパッドGPj1が形成されている。つまり、半導体チップCHP0および半導体チップCHP1には、それぞれ、図1に示すカスコード接続方式のパワー半導体装置の一部を構成する複数の接合FETが分割されて形成されている。このとき、複数の接合FETのそれぞれのドレインと電気的に接続されるドレイン電極が半導体チップCHP0および半導体チップCHP1のそれぞれの裏面に形成されている。また、接合FETのソースと電気的に接続されるソースパッドSPj0と接合FETのゲート電極と電気的に接続されるゲートパッドGPj0とが、半導体チップCHP0の表面に形成されている。同様に、接合FETのソースと電気的に接続されるソースパッドSPj1と接合FETのゲート電極と電気的に接続されるゲートパッドGPj1とが、半導体チップCHP1の表面に形成されている。
【0081】
続いて、チップ搭載部PLT2上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップCHP2が搭載されている。この半導体チップCHP2には、例えば、シリコンを材料としたMOSFETが形成されている。このとき、半導体チップCHP2の裏面がドレイン電極となっており、半導体チップCHP2の表面(主面)にソースパッドSPmとゲートパッドGPmとが形成されている。つまり、半導体チップCHP2には、図1に示すカスコード接続方式のパワー半導体装置の一部を構成するMOSFETが形成されている。そして、このMOSFETのドレインと電気的に接続されるドレイン電極が半導体チップCHP2の裏面に形成されている。一方、このMOSFETのソースと電気的に接続されるソースパッドSPmとMOSFETのゲート電極と電気的に接続されるゲートパッドGPmとが、半導体チップCHP2の表面に形成されている。
【0082】
そして、チップ搭載部PLT1上に搭載された半導体チップCHP0および半導体チップCHP1と、チップ搭載部PLT2上に搭載された半導体チップCHP2とを、ボンディングワイヤで接続することにより、図1に示すカスコード接続されたパワー半導体装置を構成することができる。
【0083】
具体的には、図4に示すように、半導体チップCHP0の表面に形成されているゲートパッドGPj0と、ソースリードSLの先端部に形成されているソースリードポスト部SPSTとが、ワイヤWgj0で電気的に接続されている。同様に、半導体チップCHP1の表面に形成されているゲートパッドGPj1とソースリードSLの先端部に形成されているソースリードポスト部SPSTとが、ワイヤWgj1で電気的に接続されている。また、半導体チップCHP0の表面に形成されているソースパッドSPj0とチップ搭載部PLT2とが、ワイヤWds0で電気的に接続されている。同様に、半導体チップCHP1の表面に形成されているソースパッドSPj1とチップ搭載部PLT2とが、ワイヤWds1で電気的に接続されている。
【0084】
さらに、半導体チップCHP2の表面に形成されているソースパッドSPmとソースリードSLの先端部に形成されているソースリードポスト部SPSTとが、ワイヤWsmで電気的に接続されている。
【0085】
また、半導体チップCHP2の表面に形成されているゲートパッドGPmとゲートリードGLの先端部に形成されているゲートリードポスト部GPSTとが、ワイヤWgmで電気的に接続されている。
【0086】
ここで、ソースリードポスト部SPSTのワイヤWgj0、ワイヤWgj1およびワイヤWsmが接続されている領域と、ゲートリードポスト部GPSTのワイヤWgmが接続されている領域は、例えば、チップ搭載部PLT1の上面やチップ搭載部PLT2の上面よりも高い位置に位置するように構成されている。
【0087】
なお、半導体チップCHP0および半導体チップCHP1は、導電性接着材を介してチップ搭載部PLT1上に搭載されていることから、半導体チップCHP0および半導体チップCHP1のそれぞれの裏面に形成されているドレイン電極は、チップ搭載部PLT1と電気的に接続されている。また、半導体チップCHP2は、導電性接着材を介してチップ搭載部PLT2上に搭載されていることから、半導体チップCHP2の裏面に形成されているドレイン電極は、チップ搭載部PLT2と電気的に接続されていることになる。
【0088】
このように構成されている本実施の形態2におけるパワー半導体装置PKG1においては、半導体チップCHP0、半導体チップCHP1、半導体チップCHP2、チップ搭載部PLT1の一部、チップ搭載部PLT2の一部、ドレインリードDLの一部、ソースリードSLの一部、ゲートリードGLの一部、および、ワイヤWgj0、Wgj1、Wds0、Wds1、Wgm、Wsmが、少なくとも、封止体MR(図4の破線で示されている)で封止されている。したがって、チップ搭載部PLT1とチップ搭載部PLT2との間には、封止体MRの一部が配置されていることになり、これによって、チップ搭載部PLT1とチップ搭載部PLT2が封止体MRによって電気的に絶縁されることになる。
【0089】
この封止体MRは、例えば、直方体形状をしており、第1側面と、この第1側面と対向する第2側面とを有している。この場合、例えば、封止体の第1側面から、ドレインリードDLの一部、ソースリードSLの一部、ゲートリードGLの一部が突出している。これらの突出したドレインリードDLの一部、ソースリードSLの一部、ゲートリードGLの一部が外部接続端子として機能することになる。
【0090】
ここで、本実施の形態2におけるパワー半導体装置PKG1では、半導体チップCHP0と半導体チップCHP1と半導体チップCHP2という3つの半導体チップを搭載するため、パワー半導体装置PKG1内に1つのチップ搭載部しか有さない既存の汎用パッケージをそのまま流用することはできない。例えば、数A以上の大きな定格電流での使用も考慮して、半導体チップCHP0と半導体チップCHP1に分割されて形成されている複数の接合FETや、半導体チップCHP2に形成されているMOSFETは、いわゆる半導体チップの裏面にドレイン電極を有する縦型構造が採用されている。このとき、カスコード接続方式のパワー半導体装置では、半導体チップCHP0および半導体チップCHP1の裏面に形成されているドレイン電極と、半導体チップCHP2の裏面に形成されているドレイン電極とを電気的に接続することはできない。このことから、パワー半導体装置(パッケージ)内に1つのチップ搭載部しか有さない既存の汎用パッケージにおいては、この1つのチップ搭載部に、半導体チップCHP0と半導体チップCHP1と半導体チップCHP2とを配置すると、半導体チップCHP0および半導体チップCHP1の裏面に形成されているドレイン電極と、半導体チップCHP2の裏面に形成されているドレイン電極とが、電気的に接続されてしまいカスコード接続方式のパワー半導体装置PKG1を実現することができなくなる。
【0091】
そこで、本実施の形態2では、図4に示すように、外形形状が汎用パッケージと同等であることを前提として、封止体MRの内部に、互いに電気的に絶縁された2つのチップ搭載部PLT1とチップ搭載部PLT2とを設けるようにパワー半導体装置PKG1を構成している。そして、チップ搭載部PLT1上に半導体チップCHP0と半導体チップCHP1とを搭載するとともに、チップ搭載部PLT2上に半導体チップCHP2を搭載するように、パワー半導体装置PKG1を構成している。つまり、電気的に絶縁された2つのチップ搭載部PLT1とチップ搭載部PLT2とをパワー半導体装置PKG1内に設け、かつ、半導体チップCHP0と半導体チップCHP1と半導体チップCHP2とを平面的に配置し、かつ、平面的に配置された半導体チップCHP0と半導体チップCHP1と半導体チップCHP2とをワイヤで接続することにより、カスコード接続方式のパワー半導体装置PKG1を実現しているのである。
【0092】
このため、本実施の形態2におけるパワー半導体装置PKG1によれば、例えば、電源回路などに利用されているスイッチング素子を実装している既存の汎用パッケージを、外形寸法の同等な本実施の形態2におけるパワー半導体装置PKG1に入れ替えることができる。特に、本実施の形態2におけるパワー半導体装置PKG1によれば、ドレインリードDL、ソースリードSL、および、ゲートリードGLの配置が汎用パッケージと同様であるため、汎用パッケージを本実施の形態2におけるパッケージPKG1に入れ替えることが可能であり、その他の駆動回路やプリント基板の配線などを設計変更する必要がない。したがって、本実施の形態2によれば、汎用パッケージを利用したスイッチング素子から、本実施の形態2のパワー半導体装置PKG1を利用した高性能なカスコード接続方式のスイッチング素子に変更することが容易であり、これによって、本実施の形態2によれば、高性能な電源システムを大幅な設計変更することなく提供できる。
【0093】
<実施の形態2における特徴点>
次に、本実施の形態2における第1特徴点について説明する。図4に示すように、本実施の形態2における第1特徴点は、チップ搭載部PLT1上に半導体チップCHP0と半導体チップCHP1とを搭載している点にある。これにより、図1に示す互いに並列接続される接合FETQ1Aと接合FETQ1Bとを別々の接合FET用半導体チップに形成するという前記実施の形態1の技術的思想が実現される。すなわち、図1に示す接合FETQ1Aが図4に示す半導体チップCHP0に形成され、図1に示す接合FETQ1Bが図4に示す半導体チップCHP1に形成されることにより、複数の接合FETが分割されて形成された別々の半導体チップCHP0および半導体チップCHP1がチップ搭載部PLT1上に搭載されることになる。この結果、本実施の形態2におけるパワー半導体装置PKG1によれば、別々の半導体チップCHP0および半導体チップCHP1のそれぞれのサイズを小さくすることができるため、個々の半導体チップCHP0および半導体チップCHP1のそれぞれの製造歩留りを向上させながら、大電流化に対応したカスコード接続方式のパワー半導体装置PKG1を提供することができる。
【0094】
特に、本実施の形態2におけるパワー半導体装置PKG1では、半導体チップCHP0の表面のレイアウト構成と半導体チップCHP1の表面のレイアウト構成とが、互いに同一となっている。詳細には、図4に示すように、半導体チップCHP0のゲートパッドGPj0の配置位置が、半導体チップCHP1のゲートパッドGPj1の配置位置と等しく、かつ、半導体チップCHP0のソースパッドSPj0の配置位置が、半導体チップCHP1のソースパッドSPj1の配置位置と等しくなっている。これにより、半導体チップCHP0と半導体チップCHP1とは同等となり、半導体チップCHP0のレイアウト構成と半導体チップCHP1のレイアウト構成とが異なる場合に比べて、量産性を高めることができる。なお、ここでいう「互いに同一」とは、設計思想上での同一を意味し、厳密な意味での物理的な同一を意味しているものではない。例えば、製造ばらつきなどによって、厳密な物理的な同一が満たされない場合であっても、例えば、設計図において同一とする設計思想が存在する場合には、本明細書でいう「互いに同一」という概念に含まれる。つまり、本明細書でいう「互いに同一」とは、積極的に同一にするという設計思想が存在すればよく、不可避的な製造ばらつきを許容する意図で使用している。
【0095】
続いて、本実施の形態2における第2特徴点は、複数の接合FETのそれぞれのゲートインピーダンスを低減するレイアウト構成を採用している点にある。具体的には、図4に示すように、半導体チップCHP0および半導体チップCHP1のそれぞれは、ドレインリードDLとソースリードSLとゲートリードGLのうち、ソースリードSLに最も近い位置に配置されている。そして、さらに、半導体チップCHP0は、ゲートパッドGPj0がソースパッドSPj0よりもソースリードSLに近くなるように配置され、かつ、半導体チップCHP1は、ゲートパッドGPj1がソースパッドSPj1よりもソースリードSLに近くなるように配置されている。これにより、ゲートパッドGPj0とソースリードSLとを接続するワイヤWgj0の長さを短くすることができるとともに、ゲートパッドGPj1とソースリードSLとを接続するワイヤWgj1の長さを短くすることができる。このことは、複数の接合FETのそれぞれのゲートインピーダンスを低減できることを意味する。すなわち、ワイヤWgj0の長さを短くすることにより、図1に示す寄生抵抗Rgj0と寄生インダクタンスLgj0とが低減され、かつ、ワイヤWgj1の長さを短くすることにより、図1に示す寄生抵抗Rgj1と寄生インダクタンスLgj1とが低減される。この結果、本実施の形態2におけるパワー半導体装置PKG1によれば、複数の接合FETのそれぞれのゲートインピーダンスを低減できるため、複数の接合FETのそれぞれのゲートインピーダンスの増加に起因するMOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETのアバランシェ破壊を効果的に抑制することができる。
【0096】
次に、本実施の形態2における第3特徴点は、複数の接合FETのそれぞれのソースインピーダンスを低減する点にある。具体的には、図4に示すように、半導体チップCHP0のソースパッドSPj0とチップ搭載部PLT2とを複数本のワイヤWds0で電気的に接続し、かつ、半導体チップCHP1のソースパッドSPj1とチップ搭載部PLT2とを複数本のワイヤWds0で電気的に接続している。この結果、複数本のワイヤWds0によって、図1に示す寄生インダクタンスLS0が低減され、かつ、複数本のワイヤWds1によって、図1に示す寄生インダクタンスLS1が低減される。つまり、本実施の形態2における第3特徴点によれば、複数本のワイヤを使用することにより、複数の接合FETのそれぞれのソースインピーダンスを低減することができる。このことから、本実施の形態2におけるパワー半導体装置PKG1によれば、複数の接合FETのそれぞれのソースインピーダンスを低減できるため、複数の接合FETのそれぞれのソースインピーダンスの増加に起因するMOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETのアバランシェ破壊を効果的に抑制することができる。
【0097】
続いて、本実施の形態2における第4特徴点は、複数の接合FETのそれぞれのゲートインピーダンスやソースインピーダンスの大きさを均等にする点にある。具体的には、図4に示すように、ゲートパッドGPj0とソースリードSLとを接続するワイヤWgj0の長さと、ゲートパッドGPj1とソースリードSLとを接続するワイヤWgj1の長さとを互いに同一にしている。また、図4に示すように、ソースパッドSPj0とチップ搭載部PLT2とを接続するワイヤWds0の長さと、ソースパッドSPj1とチップ搭載部PLT2とを接続するワイヤWds1の長さとを互いに同一にしている。
【0098】
これにより、複数の接合FETにおけるゲートインピーダンスやソースインピーダンスのばらつきを抑制することができ、これによって、複数の接合FETの中の一部の接合FETにおいて、ゲートインピーダンスやソースインピーダンスが極端に増加することを抑制することができる。このことは、ゲートインピーダンスやソースインピーダンスがその他の接合FETよりも大きい接合FETの形成を抑制することができることを意味し、この結果、ゲートインピーダンスやソースインピーダンスが極端に大きな接合FETに起因するパワー半導体装置PKG1の信頼性低下を抑制することができる。なお、ここでいう「互いに同一」も設計思想上の同一を意味している。
【0099】
以上のように、本実施の形態2では、図4に示すように、複数の接合FETを分割して形成した半導体チップCHP0において、半導体チップCHP0の表面に設けられているゲートパッドGPj0とソースリードSLとをできるだけ近づけるように、均等配置している。同様に、複数の接合FETを分割して形成した半導体チップCHP1において、半導体チップCHP1の表面に設けられているゲートパッドGPj1とソースリードSLとをできるだけ近づけるように、均等配置している。具体的に、本実施の形態2では、半導体チップCHP0および半導体チップCHP1を搭載するチップ搭載部PLT1をドレインリードDLに対してソースリードSLが配置されている側と同じ側に配置している。これにより、チップ搭載部PLT1をソースリードSLに近づけることができる。このことは、チップ搭載部PLT1上に搭載される半導体チップCHP0および半導体チップCHP1をソースリードSLに近づけるように配置できることを意味している。
【0100】
そして、本実施の形態2では、チップ搭載部PLT1上に搭載される半導体チップCHP0および半導体チップCHP1をチップ搭載部PLT1の中央部に均等配置している。これにより、半導体チップCHP0および半導体チップCHP1をソースリードSLに最も近づくように、かつ、均等な距離に配置することができる。
【0101】
さらに、本実施の形態2では、半導体チップCHP0および半導体チップCHP1をできるだけ、ソースリードSLに均等に近づけるように配置するとともに、半導体チップCHP0の表面に形成されているゲートパッドGPj0と半導体チップCHP1の表面に形成されているゲートパッドGPj1とが、ソースリードSLに均等に近づくように配置している。
【0102】
このように本実施の形態2では、接合FETが形成されている半導体チップCHP0および半導体チップCHP1が搭載されるチップ搭載部PLT1を、ソースリードSLに近い位置に配置し、さらに、チップ搭載部PLT1内の内部領域のうち、ソースリードSLに近い領域に半導体チップCHP0および半導体チップCHP1を均等搭載している。さらに、本実施の形態2では、半導体チップCHP0の表面に形成されているゲートパッドGPj0と半導体チップCHP1の表面に形成されているゲートパッドGPj1とがソースリードSLに均等に近づくように、ゲートパッドGPj0およびゲートパッドGPj1を配置している。これにより、半導体チップCHP0の表面に形成されているゲートパッドGPj0と半導体チップCHP1の表面に形成されているゲートパッドGPj1との両方が、ソースリードSLとが均等に近づくことになる。言い換えれば、本実施の形態2においては、半導体チップCHP0の表面に形成されているゲートパッドGPj0と半導体チップCHP1の表面に形成されているゲートパッドGPj1とが、その他のリード(ドレインリードDLやゲートリードGL)よりもソースリードSLに近づくように配置されていることになる。この結果、本実施の形態2によれば、ゲートパッドGPj0とソースリードSLとの間の距離やゲートパッドGPj1とソースリードSLとの間の距離を短くすることができるため、ゲートパッドGPj0とソースリードSLとを接続するワイヤWgj0の長さと、ゲートパッドGPj1とソースリードSLとを接続するワイヤWgj1の長さの両方を均等に短くすることができる。
【0103】
特に、本実施の形態2では、ソースリードSLのうち、ゲートパッドGPj0およびゲートパッドGPj1に近い先端部に存在する幅広のソースリードポスト部SPSTでワイヤWgj0およびワイヤWgj1を接続する構成を採用しているので、さらに、ワイヤWgj0およびワイヤWgj1の長さを短くすることができる。
【0104】
ワイヤWgj0の長さとワイヤWgj1の長さを短くできるということは、ワイヤWgj0およびワイヤWgj1に存在する寄生抵抗(図1に記載された寄生抵抗Rgj0と寄生抵抗Rgj1)を低減できることを意味する。つまり、本実施の形態2によれば、ワイヤWgj0およびワイヤWgj1のそれぞれに存在する寄生抵抗を均等、かつ、充分に低減することができる。このことから、本実施の形態2におけるパワー半導体装置PKG1によれば、カスコード接続されたMOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、MOSFETのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態2によれば、パワー半導体装置PKG1の信頼性向上を図ることができる。
【0105】
続いて、本実施の形態2における第5特徴点について説明する。本実施の形態2における第5特徴点は、図4に示すように、MOSFETを形成した半導体チップCHP2の表面に設けられているゲートパッドGPmとゲートリードGLとをできるだけ近づけるように配置する点にある。具体的に、本実施の形態2では、半導体チップCHP2を搭載するチップ搭載部PLT2をドレインリードDLに対してゲートリードGLが配置されている側と同じ側に配置している。これにより、チップ搭載部PLT2をゲートリードGLに近づけることができる。このことは、チップ搭載部PLT2上に搭載される半導体チップCHP2をゲートリードGLに近づけるように配置できることを意味している。
【0106】
そして、本実施の形態2では、チップ搭載部PLT2上に搭載される半導体チップCHP2をチップ搭載部PLT2の中央部に配置するのではなく、チップ搭載部PLT2のゲートリードGLに最も近い辺へ近づくように半導体チップCHP2を配置している。これにより、半導体チップCHP2をゲートリードGLに最も近づくように配置することができる。さらに、本実施の形態1では、半導体チップCHP2をできるだけ、ゲートリードGLに近づけるように配置するとともに、半導体チップCHP2の表面に形成されているゲートパッドGPmがゲートリードGLに近づくように配置されている。
【0107】
このように本実施の形態2では、まず、MOSFETが形成されている半導体チップCHP2が搭載されるチップ搭載部PLT2を、ゲートリードGLに近い位置に配置し、さらに、チップ搭載部PLT2内の内部領域のうち、ゲートリードGLに近い領域に半導体チップCHP2を搭載している。その上、本実施の形態2では、半導体チップCHP2の表面に形成されているゲートパッドGPmがゲートリードGLに近づくように、ゲートパッドGPmを配置している。これにより、半導体チップCHP2の表面に形成されているゲートパッドGPmと、ゲートリードGLとが近づくことになる。言い換えれば、本実施の形態2においては、半導体チップCHP2の表面に形成されているゲートパッドGPmが、その他のリード(ドレインリードDLやソースリードSL)よりもゲートリードGLに近づくように配置されていることになる。この結果、本実施の形態2によれば、ゲートパッドGPmとゲートリードGLとの間の距離を短くすることができるため、ゲートパッドGPmとゲートリードGLとを接続するワイヤWgmの長さを短くすることができる。
【0108】
特に、本実施の形態2では、ゲートリードGLのうち、ゲートパッドGPmに近い先端部に存在する幅広のゲートリードポスト部GPSTでワイヤWgmを接続する構成を採用しているので、さらに、ワイヤWgmの長さを短くすることができる。これにより、本実施の形態2によれば、ワイヤWgmの寄生インダクタンスを低減することができる。このワイヤWgmの寄生インダクタンスを低減できることは、カスコード接続されたパワー半導体装置PKG1の電気的特性の向上に寄与するが、MOSFETへの絶縁耐圧以上の電圧印加を抑制することとは直接関連していない。本実施の形態2における第5特徴点の構成によれば、直接的ではなく間接的に、MOSFETへの絶縁耐圧以上の電圧印加を抑制できるのである。
【0109】
以下に、この点について説明する。図4に示すように、本実施の形態2における第5特徴点は、MOSFETが形成された半導体チップCHP2をできるだけ、ゲートリードGLに近づけるように配置する点にある。このことは、図4に示すように、チップ搭載部PLT2の手前側に偏って半導体チップCHP2が配置されることを意味し、言い換えれば、チップ搭載部PLT2の奥側に、半導体チップCHP2が搭載されていない大きなスペースができることを意味する。このように、本実施の形態2では、チップ搭載部PLT2に、半導体チップCHP2が搭載されていない大きなスペースを確保できる点に間接的な特徴がある。具体的には、この特徴により、図4に示すように、半導体チップCHP0の表面に形成されているソースパッドSPj0とチップ搭載部PLT2とを電気的に接続するワイヤ接続領域や、半導体チップCHP1の表面に形成されているソースパッドSPj1とチップ搭載部PLT2とを電気的に接続するワイヤ接続領域を充分に確保することができるのである。この結果、図4に示すように、ソースパッドSPj0とチップ搭載部PLT2とを複数本のワイヤWds0で接続し、かつ、ソースパッドSPj1とチップ搭載部PLT2とを複数本のワイヤWds1で接続することができることになる。
【0110】
ここで、チップ搭載部PLT2は、搭載されている半導体チップCHP2の裏面に形成されているドレイン電極と電気的に接続されていることから、本実施の形態2によれば、複数本のワイヤWds0および複数本のワイヤWds1によって、MOSFETのドレインと複数の接合FETのそれぞれのソースが接続されることになる。このことは、MOSFETのドレインと複数の接合FETのそれぞれのソースとを接続するワイヤWds0やワイヤWds1の寄生インダクタンス(図1に示す寄生インダクタンスLs0や寄生インダクタンスLs1)を低減できることを意味する。
【0111】
つまり、本実施の形態2によれば、複数本のワイヤWds0および複数本のワイヤWds1を使用することにより、MOSFETのドレインと複数の接合FETのそれぞれのソース間の寄生インダクタンスを充分に低減できる。このように寄生インダクタンスが低減できるので、スイッチング電流の変化量によって生じるサージ電圧を小さく抑えることができる。言い換えれば、MOSFETのドレインに印加されるサージ電圧が小さいので、オン抵抗の低い(耐圧が低い)MOSFETを用いても、MOSFETがアバランシェ破壊することを抑制することができる。
【0112】
さらには、図4に示すように、半導体チップCHP0の表面に形成されているソースパッドSPj0の形成位置や、半導体チップCHP1の表面に形成されているソースパッドSPj1の形成位置を、なるべく、チップ搭載部PLT2に近づけるように配置することが望ましい。なぜなら、ソースパッドSPj0およびソースパッドSpj1を、このように配置することにより、ソースパッドSPj0とチップ搭載部PLT2とを接続するワイヤWds0の長さや、ソースパッドSPj1とチップ搭載部PLT2とを接続するワイヤWds1の長さをできるだけ短くすることができるからである。これによっても、MOSFETのドレインと複数の接合FETのそれぞれのソースとを接続するワイヤWds0およびワイヤWds1の寄生インダクタンス(図1の寄生インダクタンスLs0、寄生インダクタンスLs1)を低減することができる。
【0113】
以上のことから、本実施の形態2における第5特徴点によれば、MOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態2によれば、半導体装置の信頼性向上を図ることができる。
【0114】
なお、本実施の形態2では、図4に示すように、ゲートパッドGPj0は、ワイヤWgj0によって、ソースリードSLと電気的に接続され、かつ、ゲートパッドGPj1は、ワイヤWgj1によって、ソースリードSLと電気的に接続されている。また、ゲートパッドGPmは、ワイヤWgmによって、ゲートリードGLと電気的に接続されている。
【0115】
このとき、ワイヤWgj0の太さ(幅)およびワイヤWgj1の太さ(幅)は、ワイヤWgmの太さ(幅)よりも太くすることが望ましい。なぜなら、ワイヤWgj0およびワイヤWgj1に存在する寄生抵抗が大きくなると、上述したようにMOSFETのドレインへ絶縁耐圧以上の電圧が印加されることになってしまうからである。したがって、ワイヤWgj0およびワイヤWgj1に存在する寄生抵抗を低減する観点から、ワイヤWgj0の太さおよびワイヤWgj1の太さをその他のワイヤの太さよりも太くすることが望ましい。これにより、複数の接合FETのそれぞれのゲート電極とパワー半導体装置PKG1のソース(MOSFETのソースということもできる)との間の寄生抵抗を低減できる。このことから、本実施の形態2におけるパワー半導体装置PKG1によれば、MOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETでのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態2によれば、半導体装置の信頼性向上を図ることができる。
【0116】
次に、本実施の形態1における第6特徴点について説明する。本実施の形態2における第6特徴点は、図4に示すように、MOSFETを形成した半導体チップCHP2の表面に設けられているソースパッドSPmとソースリードSL(ソースリードポスト部SPST)とを複数本のワイヤWsmで接続する点にある。
【0117】
これにより、MOSFETのソースとソースリードSLとの間の寄生抵抗および寄生インダクタンスを低減することができる。この結果、MOSFETのソースの電位がソースリードSLから供給されるGND電位(基準電位)から変動することを抑制でき、MOSFETのソースをGND電位に確実に固定することができる。さらには、MOSFETのソースとソースリードSLとの間の寄生抵抗が低減されることから、カスコード接続されたパワー半導体装置PKG1のオン抵抗を低減することもできる。このように、本実施の形態2における第6特徴点によれば、パワー半導体装置PKG1の電気的特性を向上することができる。
【0118】
以上のように、本実施の形態2におけるパワー半導体装置PKG1によれば、上述した第1特徴点〜第6特徴点を備えることにより、MOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETのアバランシェ破壊を効果的に抑制することができる。この結果、本実施の形態2におけるパワー半導体装置PKG1の信頼性向上を図ることができる。さらには、本実施の形態2におけるパワー半導体装置PKG1は、寄生抵抗および寄生インダクタンスの低減を図ることができることから、パワー半導体装置PKG1の電気的特性も向上することができる。
【0119】
また、本実施の形態2におけるパワー半導体装置PKG1に付随する具体的な効果として、例えば、以下に示す効果を得ることができる。すなわち、本実施の形態2におけるパワー半導体装置PKG1は、複数の接合FETを分割して形成した半導体チップCHP0および半導体チップCHP1と、MOSFETを形成した半導体チップCHP2とを平面的に配置する構成を採用しているので、半導体チップCHP0や半導体チップCHP1や半導体チップCHP2のチップ面積を自由に設計することができる。このことから、低オン抵抗の設計やオン電流密度の設計も容易となり、様々な仕様のパワー半導体装置PKG1を実現することができる。
【0120】
<変形例1>
実施の形態2におけるパワー半導体装置PKG1では、複数の接合FETを分割して形成した別々の半導体チップCHP0と半導体チップCHP1とを有する例について説明した。これに対し、本変形例1では、複数の接合FETを分割して形成した別々の半導体チップCHP0と半導体チップCHP1と半導体チップCHP3とを有するパワー半導体装置PKG2について説明する。
【0121】
図5は、本変形例1におけるパワー半導体装置PKG2の実装構成を示す図である。図5において、本変形例1では、チップ搭載部PLT1上に、半導体チップCHP0と半導体チップCHP1と半導体チップCHP3とが搭載されている。これらの半導体チップCHP0と半導体チップCHP1と半導体チップCHP3には,複数の接合FETが分割されて形成されている。
【0122】
半導体チップCHP0の表面には、ソースパッドSPj0とゲートパッドGPj0とが形成され、半導体チップCHP1の表面には、ソースパッドSPj1とゲートパッドGPj1とが形成され、半導体チップCHP3の表面には、ソースパッドSPj3とゲートパッドGPj3とが形成されている。
【0123】
そして、ゲートパッドGPj0とソースリードSLとは、ワイヤWgj0で接続され、ゲートパッドGPj1とソースリードSLとは、ワイヤWgj1で接続されている。同様に、ゲートパッドGPj3とソースリードSLとは、ワイヤWgj3で接続されている。
【0124】
また、ソースパッドSPj0とチップ搭載部PLT2とは、ワイヤWds0で接続され、ソースパッドSPj1とチップ搭載部PLT2とは、ワイヤWds1で接続されている。同様に、ソースパッドSPj3とチップ搭載部PLT2とは、ワイヤWds3で接続されている。
【0125】
このように構成されている本変形例1におけるパワー半導体装置PKG2によれば、複数の接合FETを分割して3つの半導体チップ(半導体チップCHP0、半導体チップCHP1、半導体チップCHP3)に形成しているため、さらに各半導体チップのサイズを小さくすることができる。このため、本変形例1におけるパワー半導体装置PKG2によれば、各半導体チップ内にキラー欠陥が含まれる確率を小さくすることができ、これによって、各半導体チップの製造歩留りを向上することができる。
【0126】
<変形例2>
次に、本変形例2におけるパワー半導体装置PKG3の実装構成について説明する。本変形例2では、複数の接合FETを分割して形成した2つの半導体チップのうちの1つの半導体チップと、MOSFETを形成した半導体チップとを積層する例について説明する。
【0127】
図6は、本変形例2におけるパワー半導体装置PKG3の実装構成を示す図である。図6において、本変形例2におけるパワー半導体装置PKG3は、例えば、矩形形状をした金属プレートからなるチップ搭載部PLT1を有している。このチップ搭載部PLT1は、ドレインリードDLと連結されるように一体的に形成されており、チップ搭載部PLT1とドレインリードDLとは電気的に接続されている。そして、このドレインリードDLを離間して挟むように、ソースリードSLとゲートリードGLが配置されている。
【0128】
次に、チップ搭載部PLT1上には、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップCHP0と半導体チップCHP1とが搭載されている。この半導体チップCHP0および半導体チップCHP1には、例えば、炭化シリコンを材料とした接合FETが形成されている。そして、半導体チップCHP0および半導体チップCHP1のそれぞれの裏面がドレイン電極となっている。一方、半導体チップCHP0の表面(主面)には、ソースパッドSPj0とゲートパッドGPj0が形成され、半導体チップCHP1の表面には、ソースパッドSPj1とゲートパッドGPj1が形成されている。
【0129】
ここで、ゲートパッドGPj0とソースリードSLとは、ワイヤWgj0で接続され、ゲートパッドGPj1とソースリードSLとは、ワイヤWgj1で接続されている。また、ソースパッドSPj0とソースパッドSPj1とは、ワイヤWjjで接続されている。
【0130】
続いて、半導体チップCHP0上に、例えば、銀ペーストや半田からなる導電性接着材を介して、半導体チップCHP2が搭載されている。この半導体チップCHP2には、シリコンを材料としたMOSFETが形成されている。このとき、半導体チップCHP2の裏面がドレイン電極となっており、半導体チップCHP2の表面にソースパッドSPmとゲートパッドGPmとが形成されている。
【0131】
このように、本変形例2では、半導体チップCHP0上に半導体チップCHP2が搭載されており、特に、図6に示すように、半導体チップCHP0の表面に形成されているソースパッドSPj0上に半導体チップCHP2が搭載されている。これにより、半導体チップCHP2の裏面に形成されているドレイン電極と、半導体チップCHP0の表面に形成されているソースパッドSPj0とが電気的に接続されることになる。この結果、半導体チップCHP0に形成されている接合FETのソースと半導体チップCHP2に形成されているMOSFETのドレインとが電気的に接続されることになる。
【0132】
このことから、図6に示すように、半導体チップCHP2は、平面視において、半導体チップCHP0の表面に形成されているソースパッドSPj0に内包されるように形成されている必要がある。つまり、本変形例2においては、半導体チップCHP2のサイズは、半導体チップCHP0のサイズよりも小さくなっている必要があり、さらに言えば、半導体チップCHP2のサイズは、ソースパッドSPj0のサイズよりも小さくなっている必要がある。そして、ゲートパッドGPmとゲートリードGLとは、ワイヤWgmで接続され、ソースパッドSPmとソースリードSLとは、ワイヤWsmで接続されている。
【0133】
図7は、本変形例2におけるパワー半導体装置PKG3の一断面を示す模式図であり、図6のA−A線で切断した断面図である。図7に示すように、チップ搭載部PLT1上に、導電性接着材PSTを介して、半導体チップCHP0が搭載されており、この半導体チップCHP0上に、導電性接着材(図示せず)を介して、半導体チップCHP2が搭載されている。そして、半導体チップCHP2(ソースパッド)とソースリードSLがワイヤWsmによって電気的に接続されている。なお、図7に示す破線部は、封止体MRで覆われる部分を示している。
【0134】
続いて、本変形例2におけるパワー半導体装置PKG3に特有の特徴点について説明する。本変形例2に特有の特徴点は、図6に示すように、複数の接合FETのうちの一部の接合FETを形成した半導体チップCHP0上に、MOSFETを形成した半導体チップCHP2が搭載されている点にある。これにより、半導体チップCHP0の表面に形成されているソースパッドSPj0と半導体チップCHP2の裏面に形成されているドレイン電極とを直接接続することができる。つまり、本変形例2によれば、半導体チップCHP0に形成された接合FETのソースと半導体チップCHP2に形成されたMOSFETのドレインとをワイヤを使用せずに、直接接続することができる。このことは、接合FETのソースとMOSFETのドレインとの間に介在する寄生インダクタンスをほぼ完全に除去できることを意味する。すなわち、本変形例2に特有の特徴点は、半導体チップCHP0上に直接半導体チップCHP2を搭載している点にあり、この構成によって、半導体チップCHP0に形成された接合FETのソースと半導体チップCHP2に形成されたMOSFETのドレインとを接続するためにワイヤが不要となるのである。ワイヤを使用する場合、ワイヤに存在する寄生インダクタンスが問題となるが、本変形例2によれば、ワイヤを使用せずに、半導体チップCHP0に形成された接合FETのソースと半導体チップCHP2に形成されたMOSFETのドレインとを直接接続することができるので、半導体チップCHP2に形成されたMOSFETのドレインと半導体チップCHP0に形成された接合FETのソースとの間の寄生インダクタンス(図1の寄生インダクタンスLs0)をほぼ完全になくすことができる。一方、本変形例2では、半導体チップCHP0と半導体チップCHP1とを近接配置して、ソースパッドSPj0とソースパッドSPj1とを複数本のワイヤWjjで電気的に接続している。これにより、本変形例2によれば、ワイヤWjjの寄生インダクタンス(図1の寄生インダクタンスLs1)を最小限に抑えることができる。
【0135】
以上ことから、本変形例2におけるパワー半導体装置PKG3によれば、スイッチング電流の増減に伴い発生するサージ電圧を抑制できる。言い換えれば、MOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETでのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例2によれば、パワー半導体装置PKG3の信頼性を向上することができる。
【0136】
本変形例2におけるパワー半導体装置PKG3では、チップ搭載部PLT1上に半導体チップCHP0と半導体チップCHP2とを積層して配置している。このことから、本変形例2におけるパワー半導体装置PKG3では、パッケージ内に1つのチップ搭載部しか有さない既存の汎用パッケージをそのまま流用することができる。すなわち、本変形例2におけるパワー半導体装置PKG3によれば、いわゆる安価な汎用パッケージをそのまま流用することができるため、カスコード接続された高性能なパワー半導体装置PKG3を安価に提供することができる。言い換えれば、本変形例2によれば、カスコード接続された高性能なパワー半導体装置PKG3のコスト削減を図ることができる。
【0137】
また、本変形例2によれば、半導体チップCHP0と半導体チップCHP2とを積層しているため、半導体チップの実装面積を低減できる利点も得ることができる。特に、この場合、図6に示すように、チップ搭載部PLT1に大きなスペースを確保することができるため、半導体チップCHP0や半導体チップCHP1や半導体チップCHP2で発生した熱を効率良く放散することもできる。さらに、本変形例2では、チップ搭載部PLT1の下面を封止体MRから露出するように構成することができる。図8は、本変形例2におけるパワー半導体装置PKG3を封止体MRの下面側から見た図である。図8に示すように、本変形例2におけるパワー半導体装置PKG3では、チップ搭載部PLT1の下面が止体MRから露出するように構成されていることがわかる。この場合、本変形例2におけるパワー半導体装置PKG3によれば、例えば、各半導体チップ(半導体チップCHP0、半導体チップCHP1、半導体チップCHP2)で発生した熱を、チップ搭載部PLT1の下面から効率良く放散させることができる。
【0138】
<変形例3>
次に、本変形例3におけるパワー半導体装置PKG4について説明する。図9は、本変形例3におけるパワー半導体装置PKG4の実装構成を示す図である。図9に示す本変形例3におけるパワー半導体装置PKG4の実装構成は、図6に示す変形例2におけるパワー半導体装置PKG3の実装構成とほぼ同様である。
【0139】
図9に示す本変形例3におけるパワー半導体装置PKG4と、図6に示す変形例2におけるパワー半導体装置PKG3との相違点は、以下の点である。すなわち、図6に示す変形例2では、半導体チップCHP0の表面のレイアウト構成と半導体チップCHP1の表面のレイアウト構成とが異なっているのに対し、図9に示す本変形例3では、半導体チップCHP0の表面のレイアウト構成と半導体チップCHP1の表面のレイアウト構成とが互いに同一となっている。具体的に、本変形例3においては、図9に示すように、半導体チップCHP0に形成されているゲートパッドGPj0の形成位置と半導体チップCHP1に形成されているゲートパッドGPj1の形成位置とが同一であり、かつ、ソースパッドSPj0の形成位置とソースパッドSPj1の形成位置とが同一となっている。
【0140】
これにより、互いに同じレイアウト構成の半導体チップCHP0と半導体チップCHP1とを使用する本変形例3のパワー半導体装置PKG4によれば、異なるレイアウト構成の半導体チップCHP0と半導体チップCHP1とを使用する場合に比べて、製造コストを低く抑えることができる。
【0141】
<変形例4>
続いて、本変形例4におけるパワー半導体装置PKG5の実装構成について説明する。図10は、本変形例4におけるパワー半導体装置PKG5の実装構成を示す図である。図10に示す本変形例4におけるパワー半導体装置PKG5の構成と、図4に示す実施の形態2におけるパワー半導体装置PKG1の構成との異なる点は、パッケージの外形形状である。具体的に、本変形例4におけるパワー半導体装置PKG5のパッケージ形態は、SOP(Small Outline Package)となっている。このように実施の形態2で説明した技術的思想は、図4に示すパワー半導体装置PKG1に適用できるだけでなく、図10に示すようなパワー半導体装置PKG5にも適用することができる。つまり、スイッチング素子を実装構成するパッケージ形態には、様々な種類の汎用パッケージがあり、実施の形態2の技術的思想は、例えば、図4に示すパッケージ形態のパワー半導体装置PKG1や図10に示すパッケージ形態のパワー半導体装置PKG5に代表される多様な汎用パッケージを改良して実現することができる。これにより、図10に示すパワー半導体装置PKG5においても、MOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETでのアバランシェ破壊を効果的に抑制することができる。この結果、本変形例4においても、パワー半導体装置PKG5の信頼性を向上することができる。さらに、本変形例4におけるパワー半導体装置PKG5においても、複数の接合FETを分割して別々の複数の半導体チップに形成するという前記実施の形態1における技術的思想が具現化されているため、パワー半導体装置PKG5の製造歩留りを向上することができる。
【0142】
なお、図11は、図10のA−A線で切断した断面図である。図11に示すように、チップ搭載部PLT1上に、導電性接着材(図示せず)を介して、半導体チップCHP1が搭載されている。そして、例えば、半導体チップCHP1(ゲートパッド)とソースリードSL(ソースリードポスト部SPST)が、ワイヤWgj1によって電気的に接続されている。そして、本変形例4においては、例えば、図11に示すように、チップ搭載部PLT1、半導体チップCHP1、ワイヤWgj1やリードの一部分などが、樹脂からなる封止体MRによって封止されている。このとき、図10図11から類推できるように、パワー半導体装置PKG5(SOPパッケージ)において、封止体MRは、略直方体形状をしており、第1側面と、この第1側面と対向する第2側面とを有する。そして、ゲートリードGLおよびソースリードSLは、封止体MRの第1側面から突出するように構成され、ドレインリードDLは、封止体MRの第2側面から突出するように構成されている。
【0143】
<変形例5>
次に、本変形例5におけるパワー半導体装置PKG6の実装構成について説明する。図12は、本変形例5におけるパワー半導体装置PKG6の実装構成を示す図である。図12において、本変形例5におけるパワー半導体装置PKG6は、変形例2と変形例4とを組み合わせた構成をしている。すなわち、図12に示すように、本変形例5におけるパワー半導体装置PKG6は、変形例4と同様に、SOPと呼ばれるパッケージ形態を採用し、このパッケージ形態において、変形例2と同様に、複数の接合FETを分割して形成した2つの半導体チップ(CHP0、CHP1)のうちの1つの半導体チップCHP0と、MOSFETを形成した半導体チップCHP2とを積層している。
【0144】
これにより、本変形例5におけるパワー半導体装置PKG6においては、変形例2による利点と変形例4による利点(実施の形態2における利点)を得ることができる。つまり、本変形例5においても、パワー半導体装置PKG6の信頼性を向上することができるとともに、パワー半導体装置PKG6の製造歩留りを向上することができる。
【0145】
(実施の形態3)
前記実施の形態2では、パッケージ構造に関する工夫点について説明したが、本実施の形態3では、デバイス構造に関する工夫点について説明する。
【0146】
<MOSFETのデバイス構造>
まず、半導体チップCHP2に形成されているMOSFETのデバイス構造の一例について説明する。図13は、本実施の形態3におけるMOSFETのデバイス構造の一例を示す断面図である。図13に示すように、例えば、n型不純物を導入したシリコンからなる半導体基板SUBmの裏面には、例えば、金膜からなるドレイン電極DEmが形成されている一方、半導体基板SUBmの主面側には、n型半導体領域からなるドリフト層DFTmが形成されている。ドリフト層DFTmには、p型半導体領域からなるボディ領域PRが形成されており、このボディ領域PRに内包されるように、n型半導体領域からなるソース領域SRが形成されている。このソース領域SRとドリフト層DFTmで挟まれたボディ領域PRの表面領域がチャネル形成領域として機能する。そして、ソース領域SRとボディ領域PRの両方に電気的に接続するようにソース電極SEが形成されている。さらに、チャネル形成領域上を含むドリフト層DFTmの表面には、例えば、酸化シリコン膜からなるゲート絶縁膜GOXが形成されており、このゲート絶縁膜GOX上にゲート電極Gが形成されている。
【0147】
このように構成されているMOSFETでは、例えば、ソース領域SRから、ボディ領域PRの表面に形成されたチャネル形成領域を通って、ドリフト層DFTmから半導体基板SUBmの裏面に形成されているドレイン電極DEmへ電子が流れるように構成されており、いわゆる縦型MOSFETと呼ばれる構造である。この縦型MOSFETの利点としては、半導体チップCHP2に高密度に形成できるため、電流密度の大きなMOSFETを形成できる点を挙げることができる。したがって、縦型MOSFETを前記実施の形態1におけるパワー半導体装置(スイッチング素子)に利用することにより、電流密度の大きなパワー半導体装置を実現することができる。
【0148】
例えば、図9に示すように、接合FETが形成された半導体チップCHP0上に、MOSFETが形成された半導体チップCHP2を積層した場合、ソースパッドSPj0上に配置されるMOSFETを形成した半導体チップCHP2の面積も比較的小さくなる。ただし。この場合であっても、半導体チップCHP2に形成されるMOSFETとして、図13に示す縦型MOSFETを使用すれば、小さなチップ面積でも、比較的大きな電流密度のMOSFETを実現することができる。この結果、カスコード接続されたパワー半導体装置全体の電流密度を大きくすることができる。つまり、縦型MOSFETを使用することにより、MOSFETを形成した半導体チップCHP2の面積が小さくなる場合であっても、大電流を確保できる高性能なパワー半導体装置を提供することができる。
【0149】
<接合FET用半導体チップのデバイス構造>
続いて、接合FETが形成された接合FET用半導体チップ(半導体チップCHP0や半導体チップCHP1)のデバイス構造について説明する。図14は、接合FET用半導体チップの一部領域を模式的に示す断面図である。図14に示すように、接合FET用半導体チップにおいては、半導体基板SUBjの裏面にドレイン電極DEjが形成されており、半導体基板SUBjの主面(表面)にドリフト層DFTjが形成されている。このドリフト層DFTjには、アクティブ領域ACTjが形成されており、アクティブ領域ACTjの外側領域にターミネーション領域TMjが形成されている。
【0150】
アクティブ領域ACTjには、図14の左図に示すように、接合FETを構成する複数の単位接合FETが形成されている。すなわち、アクティブ領域ACTjには、複数の単位接合FETのそれぞれのゲート電極GEやソース領域SRが形成されている。そして、複数の単位接合FETのそれぞれのゲート電極GEは、ゲート引き出し電極GWと電気的に接続されている。また、アクティブ領域ACTj上およびターミネーション領域TMj上には、絶縁膜IL1が形成されており、この絶縁膜IL1上にソースパッドSPjが形成されている。具体的には、絶縁膜IL1上に第1金属配線層が形成されており、この第1金属配線層上に絶縁膜IL2が形成されている。そして、絶縁膜IL2には、開口部OP1が形成されており、この開口部OP1から露出する第1金属配線層の露出領域がソースパッドSPjとなる。このソースパッドSPjは、複数の単位接合FETのそれぞれのソース領域SRと電気的に接続されている。
【0151】
一方、図14の右図において、絶縁膜IL1上には、第1金属配線層と同層で形成され、かつ、電気的に分離された第2金属配線層が設けられており、この第2金属配線層上に絶縁膜IL2が形成されている。そして、絶縁膜IL2には、開口部OP2が形成されており、この開口部OP2から露出する第2金属配線層の露出領域がゲートパッドGPjとなる。このゲートパッドGPjは、図14の左図に示すゲート引き出し電極GWと電気的に接続されている。したがって、ゲートパッドGPjは、ゲート引き出し電極GWを介して、複数の単位接合FETのそれぞれのゲート電極GEと電気的に接続されていることになる。
【0152】
なお、接合FET用半導体チップに形成されている「接合FET」は、図14の左図に示すように、互いに並列接続された複数の単位接合FETから構成されている。すなわち、互いに並列接続された複数の単位接合FETからなる集合体が1つの「接合FET」を構成し、1つの接合FET用半導体チップには、1つの「接合FET」が形成されていることになる。つまり、本明細書において、複数の接合FET用半導体チップのそれぞれには、1つの「接合FET」が形成されている。例えば、半導体チップCHP0には、1つの「接合FET」が形成され、半導体チップCHP1にも、1つの「接合FET」が形成されていることになる。そして、1つの「接合FET」は、例えば、互いに並列接続された数千個から数万個の単位接合FETから構成される場合もある。ここで、単位接合FETのゲート電極GEは、1つの「接合FET」のゲート電極ということができ、単位接合FETのソース領域SRは、1つの「接合FET」のソース領域ともいうことができる。
【0153】
以上のことから、複数の接合FET用半導体チップのそれぞれは、1つの「接合FET」が形成された半導体基板SUBjと、ゲート電極GEと電気的に接続されたゲート引き出し電極GWと、ゲート引き出し電極GWと電気的に接続されたゲートパッドGPjと、を有することになる。
【0154】
<単位接合FETのデバイス構造>
以下では、図14の領域ARに着目して、単位接合FETのデバイス構造について説明する。図15は、図14の領域ARを拡大した図であって、単位接合FETのデバイス構造を示す断面図である。図15に示すように、半導体基板SUBjの裏面にドレイン電極DEjが形成されている。一方、半導体基板SUBjの裏面とは反対側の主面側には、ドリフト層DFTjが形成されており、このドリフト層DFTjには、複数のトレンチTRが形成されている。そして、複数のトレンチTRのそれぞれの側面および底面には、ゲート電極GE(ゲート領域ともいう)が形成されており、隣り合うトレンチTRの側面および底面に形成されたゲート電極GEに挟まれるようにチャネル形成領域が形成されている。このチャネル形成領域の上部にはソース領域SRが形成され、ソース領域SR上にソース電極SEが形成されている。また、トレンチTRを埋め込むように絶縁膜IL1が形成されている。
【0155】
このように構成されている単位接合FETでは、ゲート電極GEに印加する電圧を制御することにより、ゲート電極GEからの空乏層の延びを制御する。これにより、互いに隣り合うゲート電極GEから延びる空乏層が繋がるとチャネル形成領域が消失してオフ状態が実現される一方、互いに隣り合うゲート電極GEから延びる空乏層が繋がらない場合には、チャネル形成領域が形成されてオン状態が実現される。
【0156】
<実施の形態3の特徴>
次に、本実施の形態3における特徴点について説明する。本実施の形態3における特徴点は、例えば、図14に示すように、ゲートパッドGPjがゲート引き出し電極GWの上層に形成されている点にある。すなわち、本実施の形態3では、ゲートパッドGPjとゲート引き出し電極GWが2層構造となっている。これにより、本実施の形態3によれば、接合FETのゲート抵抗を低減することができる。具体的に、本実施の形態3によれば、図1に示すゲート配線抵抗rgj0やゲート配線抵抗rgj1を低減することができる。
【0157】
なぜなら、図14に示すように、ゲートパッドGPjとゲート引き出し電極GWとを2層構造にする場合には、ゲートパッドGPjの膜厚を、ゲート引き出し電極GWの膜厚よりも厚くすることができることになり、ゲートパッドGPjの膜厚を厚くすることができるということは、ゲート配線抵抗が小さくなることを意味するからである。
【0158】
例えば、コスト削減の観点から、ゲートパッドGPjとゲート引き出し電極GWとを同層で形成することが考えられる。つまり、ゲートパッドGPjとゲート引き出し電極GWとを1層構造とすることが考えられるが、この場合、ゲートパッドGPjの厚さは、ゲート引き出し電極GWの厚さと同程度となる。これに対し、本実施の形態3のように、ゲートパッドGPjとゲート引き出し電極GWとを2層構造にする場合には、ゲートパッドGPjの膜厚を、ゲート引き出し電極GWの膜厚よりも厚くすることができるのである。さらに本実施の形態3では、ゲートパッドGPjおよびゲート引き出し電極GWが、抵抗率の低いアルミニウムを主成分とする材料から形成されており、この点からも、ゲートパッドGPjおよびゲート引き出し電極GWの抵抗を小さくすることができる。
【0159】
ここで、本明細書でいう「主成分」とは、部材(層や膜)を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「アルミニウムを主成分とする部材」とは、部材がアルミニウム(Al)を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的にアルミニウムから構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
【0160】
例えば、本明細書でいうアルミニウムを主成分とする導体膜(金属膜)には、純粋なアルミニウム膜である場合だけでなく、アルミニウムにシリコンが添加されたアルミニウム合金膜(AlSi膜)や、アルミニウムにシリコンと銅が添加されたアルミニウム合金膜(AlSiCu膜)も含む広い概念で使用される。したがって、これらのアルミニウム合金膜を含むゲートパッドGPjも「アルミニウムを主成分とするゲートパッドGPj」に含まれることになる。
【0161】
以上のように、本実施の形態3における特徴点は、(1)ゲートパッドGPjとゲート引き出し電極GWとが2層構造となっている点、(2)ゲートパッドGPjの膜厚がゲート引き出し電極GWの膜厚よりも厚い点、(3)ゲートパッドGPjおよびゲート引き出し電極GWが、抵抗率の低いアルミニウムを主成分とする材料から形成されている点を有している。このため、本実施の形態3によれば、上述した(1)〜(3)に示す特徴点の相乗効果によって、接合FETのゲート配線抵抗(図1に示すゲート配線抵抗rgj0やゲート配線抵抗rgj1)を低減することができる。
【0162】
この結果、本実施の形態3におけるパワー半導体装置によれば、複数の接合FETのそれぞれのゲートインピーダンスを低減できるため、複数の接合FETのそれぞれのゲートインピーダンスの増加に起因するMOSFETへの絶縁耐圧以上の電圧印加を抑制することができ、これによって、カスコード接続されたMOSFETのアバランシェ破壊を効果的に抑制することができる。つまり、本実施の形態3によれば、パワー半導体装置の信頼性を向上することができる。
【0163】
特に、本実施の形態3で説明したデバイス構造上の工夫と前記実施の形態2で説明したパッケージ構造上の工夫とを組み合わせることにより、図1に示すゲート配線抵抗rgj0やゲート配線抵抗rgj1を低減することができるとともに、図1に示す寄生抵抗Rgj0や寄生抵抗Rgj1を低減することができる。この場合、複数の接合FETのそれぞれのゲートインピーダンスをさらに低減することができるため、パワー半導体装置のさらなる信頼性向上を図ることができるとともに、以下に示す効果も得ることができる。
【0164】
すなわち、接合FETの寄生抵抗が小さくなるということは、調整が困難な抵抗成分が小さくなることを意味し、これによって、接合FETのゲート抵抗の調整範囲が大きくなることになる。この結果、例えば、外付け抵抗によるゲート抵抗値の調整が容易となり、パワー半導体装置のスイッチング速度の調整自由度を向上することができる。つまり、外付け抵抗を最適な値に設定することが容易になる結果、カスコード接続されたMOSFETの絶縁破壊を防ぎながら、パワー半導体装置のスイッチング速度を制御することが可能となるため、システム機器におけるスイッチングノイズを抑制できる効果が得られる。
【0165】
(実施の形態4)
本実施の形態4では、例えば、ハイブリッド自動車や電気自動車に搭載されるモータの制御する制御システムに、前記実施の形態1〜3で説明したパワー半導体装置を適用する例について説明する。
【0166】
図16は、本実施の形態4における制御システムの構成を示すブロック図である。図16において、本実施の形態4における制御システムは、電源PSと、制御部ECUと、インバータINVと、モータMTとを有する。本実施の形態4の制御システムにおいて、電源PSから電力の供給を受けるインバータINVは、制御部ECUによる制御によって制御され、負荷であるモータMTを駆動するように構成されている。例えば、制御部ECUとインバータINVとは電子装置を構成する。
【0167】
すなわち、本実施の形態4における電子装置は、負荷であるモータMTと電気的に接続され、モータMTを駆動するインバータINVと、インバータINVを制御する制御部と、を備える。このとき、インバータINVは、前記実施の形態1〜3で説明したパワー半導体装置を構成要素に含む。
【0168】
以下に、前記実施の形態1〜3で説明したパワー半導体装置を構成要素に含むインバータINVの回路構成例について説明する。図17は、制御部(図16の制御部ECU)からの入力信号に従って、例えば、3相モータであるモータMTを駆動するインバータINVの回路ブロック図である。
【0169】
図17において、インバータINVは、6つのカスコードスイッチSWU、SWV、SWW、SWX、SWY、SWZを有している。これらの6つのカスコードスイッチSWU、SWV、SWW、SWX、SWY、SWZのそれぞれは、前記実施の形態1〜3で説明したパワー半導体装置から構成される。
【0170】
カスコードスイッチSWUは、モータMTのU相を制御する上アームUA(U)を構成し、カスコードスイッチSWXは、モータMTのU相を制御する下アームBA(X)を構成している。そして、カスコードスイッチSWUは、複数の接合FET(JU1、JU2)とMOSFET(MU)とのカスコード接続から構成され、カスコードスイッチSWXは、複数の接合FET(JX1、JX2)とMOSFET(MX)とのカスコード接続から構成されている。
【0171】
同様に、カスコードスイッチSWVは、モータMTのV相を制御する上アームUA(V)を構成し、カスコードスイッチSWYは、モータMTのV相を制御する下アームBA(Y)を構成している。そして、カスコードスイッチSWVは、複数の接合FET(JV1、JV2)とMOSFET(MV)とのカスコード接続から構成され、カスコードスイッチSWXは、複数の接合FET(JY1、JY2)とMOSFET(MY)とのカスコード接続から構成されている。
【0172】
同様に、カスコードスイッチSWWは、モータMTのW相を制御する上アームUA(W)を構成し、カスコードスイッチSWZは、モータMTのW相を制御する下アームBA(Z)を構成している。そして、カスコードスイッチSWWは、複数の接合FET(JW1、JW2)とMOSFET(MW)とのカスコード接続から構成され、カスコードスイッチSWZは、複数の接合FET(JZ1、JZ2)とMOSFET(MZ)とのカスコード接続から構成されている。
【0173】
また、図17において、6つのカスコードスイッチSWU、SWV、SWW、SWX、SWY、SWZは、図16に示す制御部ECUの一部を構成する6つの駆動回路GDU、GDV、GDW,GDX、GDY、GDZによって制御される。すなわち、6つの駆動回路GDU、GDV、GDW,GDX、GDY、GDZは、6つのカスコードスイッチSWU、SWV、SWW、SWX、SWY、SWZに対応して設けられている。
【0174】
具体的に、駆動回路GDUは、カスコードスイッチSWUを構成するMOSFET(MU)のゲート電極および複数の接合FET(JU1、JU2)のゲート電極と電気的に接続されている。また、駆動回路GDVは、カスコードスイッチSWVを構成するMOSFET(MV)のゲート電極および複数の接合FET(JV1、JV2)のゲート電極と電気的に接続されている。さらに、駆動回路GDWは、カスコードスイッチSWWを構成するMOSFET(MW)のゲート電極および複数の接合FET(JW1、JW2)のゲート電極と電気的に接続されている。
【0175】
同様に、駆動回路GDXは、カスコードスイッチSWXを構成するMOSFET(MX)のゲート電極および複数の接合FET(JX1、JX2)のゲート電極と電気的に接続されている。また、駆動回路GDYは、カスコードスイッチSWYを構成するMOSFET(MY)のゲート電極および複数の接合FET(JY1、JY2)のゲート電極と電気的に接続されている。さらに、駆動回路GDZは、カスコードスイッチSWZを構成するMOSFET(MZ)のゲート電極および複数の接合FET(JZ1、JZ2)のゲート電極と電気的に接続されている。
【0176】
ここで、本実施の形態4では、MOSFETのゲート電極だけでなく、複数の接合FETのゲート電極も駆動回路(ゲート駆動回路)で制御している。この場合、接合FETのゲート電極を駆動回路で制御することにより、接合FETのソース電圧を所望のレベルに制御できるので、中間ノードのサージ電圧を抑制できる効果を得ることができる。この構成の場合、端子数が増加してしまうが、より低損失なスイッチング素子を提供できる利点が得られる。なお、もちろん、駆動回路がMOSFETのゲート電極だけを駆動するように構成してもよい。この場合は、単体のMOSFETをパワー半導体装置として利用する場合からの駆動回路(ゲート駆動回路)の変更が不要となる利点を得ることができる。
【0177】
このように構成されているインバータINVにおいては、それぞれスイッチ回路の1相分として動作する2個のカスコードスイッチ(上アームと下アーム)が電源PSから供給される電源電圧(例えば、300V)間に直列に接続され、直列接続された2個のカスコードスイッチは、駆動回路からの入力信号に従って、互いに相補的にスイッチング動作を行う。この相補的なスイッチング動作により、2個のカスコードスイッチの接続点(U、V、W)から負荷であるモータMTへの出力信号が出力される。
【0178】
図17においては、カスコードスイッチSWUとカスコードスイッチSWXが直列に接続され、その接続点(U)から負荷であるモータMTのU相を駆動する信号が出力される。同様に、カスコードスイッチSWVとカスコードスイッチSWYが直列に接続され、その接続点(V)からモータMTのV相を駆動する信号が出力される。同様に、カスコードスイッチSWWとカスコードスイッチSWZが直列に接続され、その接続点(W)からモータMTのW相を駆動する信号が出力される。
【0179】
なお、図17において、還流用のダイオードは、MOSFET(MU、MV、MW、MX、MY、MZ)の内蔵ダイオードである。また、図17において、電源PSの正電位側が「P」で示され、電源PSの負電位側が「N」で示されている。
【0180】
本実施の形態4で説明したカスコードスイッチSWU、SWV、SWW、SWX、SWY、SWZは、前記実施の形態1〜3で説明したパワー半導体装置から構成されているため、オン抵抗が低く、かつ、MOSFETの破壊を防ぐことができるので、モータの駆動電流が大きい場合においても、制御システム(インバータシステム)の低損失化と高信頼性を両立することができる。
【0181】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0182】
例えば、前記実施の形態では、複数の接合FET用半導体チップのそれぞれが炭化シリコンを材料としている例を説明したが、前記実施の形態における技術的思想は、複数の接合FET用半導体チップのそれぞれが窒化ガリウムを材料としている例にも適用できる。
【0183】
また、本実施の形態では、複数の接合FETを並列接続する構成例として、2つの接合FETを並列接続する例を示したが、複数の接合FETの数は2つに限定されず、例えば、3つ以上であってもよい。
【0184】
また、前記実施の形態2で説明したパッケージ形態に関し、リード配置もこれらに限定されない。つまり、ゲートリード、ドレインリード、および、ソースリードの配置位置は、様々な変更が可能である。例えば、パッケージを実装基板に実装する際、既存のリード配置を流用できるように、パッケージのリード配置を決定することができる。この場合、実装基板の変更が不要となり、設計変更に伴うコストの増加も抑制することができる。
【0185】
さらに、積層半導体チップのレイアウト構成も、特に、明細書で説明したレイアウト構成だけに限定されるものではなく、各半導体チップの形状、パッドの形状、ターミネーション領域の形状なども、特に限定されない。また、接合FETやMOSFETの構造も限定されるものではなく、様々な既存の構造を適用することができる。さらには、デバイスの不純物プロファイルも自由に変更することができる。例えば、MOSFETでは、パンチスルーしないように表面の不純物濃度を薄くし、かつ、深さ方向に徐々に不純物濃度を濃くするように不純物を注入するようにしてもよい。
【0186】
なお、上述のMOSFETは、ゲート絶縁膜を酸化膜から形成する場合に限定するもの
ではなく、ゲート絶縁膜を広く絶縁膜から形成するMISFET(Metal Insulator Semi
conductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書で
は、便宜上MOSFETという用語を使用しているが、このMOSFETは、MISFE
Tをも含む意図の用語として本明細書では使用している。
【0187】
前記実施の形態で説明したパワー半導体装置は、ハイブリッド車や電気自動車のインバータに適用することができるが、これに限定されるものではなく、例えば、エアコン用のインバータ、太陽光発電システムのパワーコンディショナ、スイッチング電源回路、パソコンの電源モジュール、白色LEDのインバータなどの様々な機器への適用が可能である。
【符号の説明】
【0188】
CHP0 半導体チップ
CHP1 半導体チップ
CHP2 半導体チップ
Q1A 接合FET
Q1B 接合FET
Q2 MOSFET
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