特開2018-195845(P2018-195845A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ ルネサスエレクトロニクス株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-195845(P2018-195845A)
(43)【公開日】2018年12月6日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/338 20060101AFI20181109BHJP
   H01L 29/812 20060101ALI20181109BHJP
   H01L 29/778 20060101ALI20181109BHJP
   H01L 29/786 20060101ALI20181109BHJP
   H01L 21/336 20060101ALI20181109BHJP
   H01L 29/78 20060101ALI20181109BHJP
【FI】
   H01L29/80 Q
   H01L29/80 H
   H01L29/78 618B
   H01L29/78 619A
   H01L29/78 616V
   H01L29/78 301B
【審査請求】有
【請求項の数】12
【出願形態】OL
【全頁数】25
(21)【出願番号】特願2018-147484(P2018-147484)
(22)【出願日】2018年8月6日
(62)【分割の表示】特願2014-145372(P2014-145372)の分割
【原出願日】2014年7月15日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100110928
【弁理士】
【氏名又は名称】速水 進治
(74)【代理人】
【識別番号】100127236
【弁理士】
【氏名又は名称】天城 聡
(72)【発明者】
【氏名】土屋 秀昭
(72)【発明者】
【氏名】木村 央
(72)【発明者】
【氏名】井手 隆
(72)【発明者】
【氏名】国宗 依信
【テーマコード(参考)】
5F102
5F110
5F140
【Fターム(参考)】
5F102FA02
5F102GB01
5F102GC01
5F102GD10
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GM04
5F102GQ01
5F102GR04
5F102GS04
5F102GS09
5F102GV06
5F102GV07
5F102GV08
5F102HC01
5F110AA14
5F110BB20
5F110CC01
5F110DD01
5F110DD04
5F110DD05
5F110EE03
5F110EE09
5F110EE24
5F110FF01
5F110FF02
5F110GG04
5F110GG19
5F110GG20
5F110GG22
5F110GG30
5F110GG44
5F110HL01
5F110HL02
5F110HL03
5F110HL04
5F110HL06
5F110HL11
5F110NN03
5F110NN23
5F110NN24
5F110NN35
5F140AA00
5F140AA10
5F140AA29
5F140BA01
5F140BA06
5F140BA09
5F140BA17
5F140BB18
5F140BD11
5F140BF01
5F140BF04
5F140BF05
5F140BF44
5F140BF53
5F140BH03
5F140BH08
5F140BJ07
5F140BJ10
5F140BJ11
5F140BJ15
5F140BJ16
5F140BK29
(57)【要約】
【課題】電極のエレクトロマイグレーション耐性を高いものにする。
【解決手段】ドレイン電極DEは、ドレインパッドDPの側面DSFに部分的に形成されている。この場合にドレイン電極DEは、ドレインパッドDPと一体であり、平面視で側面DSFから第1方向(y方向)に延伸している。ドレイン電極DEと平面視で重なる領域には、凹部DREが位置している。凹部DREには、ドレイン電極DEの少なくとも一部が埋め込まれる。凹部DREのうちドレインパッドDPに面する側面(側面RDS)は、第1方向(y方向)で見て、ドレインパッドDPに入り込んでいる。
【選択図】図4
【特許請求の範囲】
【請求項1】
以下を含む半導体装置:
窒化物半導体層;
前記窒化物半導体層上に位置し、平面視において第1方向に沿って延伸するゲート電極;
前記ゲート電極及び前記窒化物半導体層上に位置する層間絶縁膜;
前記層間絶縁膜上に位置し、平面視において前記第1方向に直交する第2方向に沿って延伸するソースパッド;
前記層間絶縁膜上に位置し、平面視において前記第2方向に沿って延伸するドレインパッド、前記ドレインパッドは、前記ソースパッドから離間している;
平面視において前記第1方向に沿って延伸し、前記ソースパッドに接続されたソース電極;及び
平面視において前記第1方向に沿って延伸し、前記ドレインパッドに接続されたドレイン電極、
ここで、前記層間絶縁膜は、平面視において前記第1方向に沿って延伸する第1凹部を有している、
ここで、前記第1凹部は、平面視において前記ソース電極及び前記ソースパッド内で延伸している、
ここで、前記ソース電極と、前記ソースパッドの一部とは、前記第1凹部を通じて前記窒化物半導体層に接続されている、
ここで、前記ソース電極と、前記ソースパッドとは、第1バリアメタル膜を介して前記層間絶縁膜上に形成されている。
【請求項2】
請求項1に記載の半導体装置、
ここで、前記層間絶縁膜は、平面視において前記第1方向に沿って延伸する第2凹部を有している、
ここで、前記第2凹部は、平面視において前記ドレイン電極及び前記ドレインパッド内で延伸している、
ここで、前記ドレイン電極と、前記ドレインパッドの一部とは、前記第2凹部を通じて前記窒化物半導体層に接続されている。
【請求項3】
請求項1に記載の半導体装置、
ここで、前記ドレイン電極と、前記ドレインパッドとは、第2バリアメタル膜を介して前記層間絶縁膜上に形成されている。
【請求項4】
請求項1に記載の半導体装置、
ここで、前記第1バリアメタル膜は、チタン膜を含んでいる。
【請求項5】
請求項3に記載の半導体装置、
ここで、前記第2バリアメタル膜は、チタン膜を含んでいる。
【請求項6】
請求項1に記載の半導体装置、
ここで、前記第1凹部は、平面視において前記ソース電極及び前記ソースパッドと重なる領域内に位置している。
【請求項7】
請求項2に記載の半導体装置、
ここで、前記第2凹部は、平面視において前記ドレイン電極及び前記ドレインパッドと重なる領域内に位置している。
【請求項8】
請求項1に記載の半導体装置、
ここで、前記ソース電極は、前記ソースパッドと一体となっている。
【請求項9】
請求項1に記載の半導体装置、
ここで、前記ドレイン電極は、前記ドレインパッドと一体となっている。
【請求項10】
請求項1に記載の半導体装置、
ここで、前記ゲート電極は、前記ソース電極と前記ドレイン電極の間に配置されている。
【請求項11】
請求項1に記載の半導体装置、
ここで、前記第1凹部は、前記層間絶縁膜内に形成されており、前記第1凹部の底は、前記窒化物半導体層に達している、
ここで、前記ソース電極及び前記ソースパッドの少なくとも一部分は、前記第1凹部内に埋め込まれている。
【請求項12】
請求項2に記載の半導体装置、
ここで、前記第2凹部は、前記層間絶縁膜内に形成されており、前記第2凹部の底は、前記窒化物半導体層に達している、
ここで、前記ドレイン電極及び前記ドレインパッドの少なくとも一部分は、前記第2凹部内に埋め込まれている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えばパワーデバイスに適用可能な技術である。
【背景技術】
【0002】
パワーデバイスには、窒化物半導体層を用いたトランジスタが用いられる場合がある。特許文献1には、このようなトランジスタ一例が記載されている。特許文献1に記載のトランジスタでは、窒化物半導体層上に層間絶縁膜が形成されている。そして層間絶縁膜上には、ドレインパッド及びソースパッド、並びにドレイン電極及びソース電極が設けられている。ドレイン電極は、ドレインパッドに櫛歯状に設けられている。同様に、ソース電極はソースパッドに櫛歯状に設けられている。この場合に、ドレイン電極及びソース電極は、互いにかみ合うように配置されている。
【0003】
さらに特許文献1では、ドレイン電極は、層間絶縁膜に形成された凹部を平面視で内側に含んでいる。この凹部には、ドレイン電極の一部が埋め込まれている。この凹部を介してドレイン電極は、窒化物半導体層に電気的に接続している。同様にソース電極は、層間絶縁膜に形成された凹部を平面視で内側に含んでいる。この凹部には、ソース電極の一部が埋め込まれている。この凹部を介してソース電極は、窒化物半導体層に電気的に接続している。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2014−22413号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一般に、電流の経路の幅が電流の流れる方向に向かうにつれて狭くなっている領域(電流集中領域)では、エレクトロマイグレーションが生じやすい。特に窒化物半導体層に接続する電極には、大電流を流す場合がある。このため、窒化物半導体層に接続する電極に電流集中領域が形成される場合は、高いエレクトロマイグレーション耐性を実現するための構造が必要となる。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態によれば、窒化物半導体層上に層間絶縁膜が位置している。層間絶縁膜上には配線が位置している。配線の第1側面には電極が部分的に形成されている。電極は、配線と一体であり、平面視で第1側面から第1方向に延伸している。層間絶縁膜には凹部が形成されている。凹部は平面視で電極と重なる領域に位置している。凹部には、電極の少なくとも一部が埋め込まれている。凹部の底面及び側面、配線の底面、並びに電極の底面に沿ってバリアメタル膜が形成されている。配線及び電極は、アルミニウムを含んでいる。バリアメタル膜は、チタンを含んでいる。凹部のうち配線に面する側面は、第1方向で見て、配線の第1側面に達し、又は配線に入り込んでいる。
【発明の効果】
【0007】
前記一実施の形態によれば、電極のエレクトロマイグレーション耐性が高いものになる。
【図面の簡単な説明】
【0008】
図1】第1の実施形態に係る半導体装置の構成を示す平面図である。
図2図1のA−A´断面図である。
図3図1のB−B´断面図である。
図4図1の破線αで囲まれた領域を拡大した図である。
図5図1の破線βで囲まれた領域を拡大した図である。
図6図1図3に示した半導体装置の製造方法を示す断面図である。
図7図1図3に示した半導体装置の製造方法を示す断面図である。
図8図1図3に示した半導体装置の製造方法を示す断面図である。
図9図1図3に示した半導体装置の製造方法を示す断面図である。
図10図1図3に示した半導体装置の製造方法を示す断面図である。
図11図1図3に示した半導体装置の製造方法を示す断面図である。
図12図1図3に示した半導体装置の製造方法を示す断面図である。
図13】比較例に係る半導体装置の構成を示す平面図である。
図14】第1の実施形態に係るレイアウトのエレクトロマイグレーション特性と比較例に係るレイアウトのエレクトロマイグレーション特性を示すグラフである。
図15図2の第1の変形例を示す図である。
図16図2の第2の変形例を示す図である。
図17図2の第3の変形例を示す図である。
図18図2の第4の変形例を示す図である。
図19図2の第5の変形例を示す図である。
図20図2の第6の変形例を示す図である。
図21】第2の実施形態に係る半導体装置の構成を示す平面図である。
図22図21の破線αで囲まれた領域を拡大した図である。
図23図21の破線βで囲まれた領域を拡大した図である。
図24】第3の実施形態に係る半導体装置の構成を示す平面図である。
図25図24の破線αで囲まれた領域を拡大した図である。
図26図24の破線βで囲まれた領域を拡大した図である。
図27図1の変形例を示す図である。
図28図27の破線αで囲まれた領域を拡大した図である。
図29図27の破線βで囲まれた領域を拡大した図である。
【発明を実施するための形態】
【0009】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【0010】
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置SDの構成を示す平面図である。図2は、図1のA−A´断面図である。図3は、図1のB−B´断面図である。図2及び図3に示すように、半導体装置SDは、半導体基板SMS、バッファ層BUF、窒化物半導体層NSL(第1窒化物半導体層NSL1及び第2窒化物半導体層NSL2)、保護絶縁層PIL(例えば、シリコン窒化膜(SiN))、及び層間絶縁膜ILD(例えば、シリコン酸化膜(SiO))を備えている。半導体基板SMS、バッファ層BUF、第1窒化物半導体層NSL1、及び第2窒化物半導体層NSL2、保護絶縁層PIL、及び層間絶縁膜ILDは、この順で積層されている。
【0011】
図1を用いて、半導体装置SDの平面レイアウトについて説明する。本図に示すように、半導体装置SDは、複数のトランジスタTR、ドレインパッドDP(配線)、ソースパッドSP(配線)、ゲートパッドGP、複数のドレイン電極DE、複数のソース電極SE、複数のゲート電極GE、及びゲート配線GLを備えている。
【0012】
各トランジスタTRは、ゲート電極GEを有し、かつ窒化物半導体層NSL(図2及び図3)にドレイン及びソースを有している。後述するように、ゲート電極GEは、第1方向(y方向)に延伸している。ドレイン及びソースには、それぞれ、ドレイン電極DE及びソース電極SEが電気的に接続する。この場合、各トランジスタTRでは、第1方向(y方向)と直交する第2方向(x方向)に、ドレイン(ドレイン電極DE)、ゲート電極GE、及びソース(ソース電極SE)がこの順で並んでいる。
【0013】
本図に示す例では、複数のトランジスタTRが第2方向(x方向)に並んでいる。詳細には、複数のトランジスタTRそれぞれのゲート電極GEが第2方向(x方向)に並んでいる。そして本図に示す例では、ドレイン電極DE、ゲート電極GE、ソース電極SE、及びゲート電極GEがこの順で第2方向(x方向)に繰り返し配置されている。この場合にドレイン電極DEを介して互いに隣り合うトランジスタTRは、ドレインが同一のドレイン電極DEに電気的に接続している。同様に、ソース電極SEを介して互いに隣り合うトランジスタTRは、ソースが同一のソース電極SEに電気的に接続している。
【0014】
ドレインパッドDP及びソースパッドSPは、平面視で第1方向(y方向)にトランジスタTRを介して互いに対向している。そしてドレインパッドDP及びソースパッドSPは、第2方向(x方向)に延伸している。より詳細には、ドレインパッドDP及びソースパッドSPは、平面形状が第2方向(x方向)に長手方向を有する矩形となっている。
【0015】
複数のドレイン電極DEは、ドレインパッドDPに櫛歯状に形成されている。この場合に複数のドレイン電極DEは、ドレインパッドDPと一体として形成されている。同様に、複数のソース電極SEは、ソースパッドSPに櫛歯状に形成されている。この場合に複数のソース電極SEは、ソースパッドSPと一体として形成されている。そしてドレイン電極DE及びソース電極SEは互いにかみ合うように配置されている。
【0016】
より詳細には、ドレインパッドDPは、ソースパッドSPに対向する側面(側面DSF:第1側面)に、複数のドレイン電極DEを有している。この場合に、各ドレイン電極DEは、ドレインパッドDPの側面DSFに部分的に形成されている。さらに各ドレイン電極DEは、ドレインパッドDP側からソースパッドSP側に向かって第1方向(y方向)に延伸している。同様に、ソースパッドSPは、ドレインパッドDPに対向する側面(側面SSF:第1側面)に、複数のソース電極SEを有している。この場合に、各ソース電極SEは、ソースパッドSPの側面SSFに部分的に形成されている。さらに各ソース電極SEは、ソースパッドSP側からドレインパッドDP側に向かって第1方向(y方向)に延伸している。そしてソース電極SE及びドレイン電極DEは、第2方向(x方向)にこの順で繰り返し配置されている。
【0017】
なお、本図に示す例では、各ドレイン電極DEの幅が等しくなっている。ただし、各ドレイン電極DEの幅は、互いに異なっていてもよい。同様に、本図に示す例では、各ソース電極SEの幅が等しくなっている。ただし、各ソース電極SEの幅は、互いに異なっていてもよい。
【0018】
図2及び図3を用いて後述するように、層間絶縁膜ILD(図2及び図3)には、凹部RECが形成されている。図1を用いて凹部RECの平面形状について説明する。凹部RECは、平面視において、複数設けられている。そして各凹部RECは、平面視において、各ドレイン電極DE及び各ソース電極SEに設けられている。
【0019】
詳細には、ドレイン電極DEに設けられた凹部REC(凹部DRE)は、平面視でドレイン電極DEと重なる領域に位置している。同様に、ソース電極SEに設けられた凹部REC(凹部SRE)は、平面視でソース電極SEと重なる領域に位置している。さらに本図に示す例では、凹部DREは、ドレイン電極DEの延伸方向(y方向)に沿って延伸している。同様に、凹部SREは、ソース電極SEの延伸方向(y方向)に沿って延伸している。
【0020】
なお、本図に示す例において、凹部DREのうちドレイン電極DEと平面視で重なる部分の第1方向(y方向)の長さは、ドレイン電極DEの第1方向(y方向)の長さに対して、例えば75%以上100%未満である。同様に、凹部SREのうちソース電極SEと平面視で重なる部分の第1方向(y方向)の長さは、ソース電極SEの第1方向(y方向)の長さに対して、例えば75%以上100%未満である。ただし、凹部DRE及び凹部SREの上記した長さは、上記した例に限定されるものではない。
【0021】
さらに、平面視において、凹部DREは、ドレイン電極DEを介して互いに隣り合うゲート電極GEによって挟まれている。同様に、平面視において、凹部SREは、ソース電極SEを介して互いに隣り合うゲート電極GEによって挟まれている。各ゲート電極GEは、ゲート配線GLから第1方向(y方向)に延伸している。
【0022】
ゲート配線GLは、平面視でドレイン電極DEに比してソースパッドSP側に位置している。この場合にゲート配線GLは、第2方向(x方向)に延伸している。そして本図に示す例では、ゲート配線GLは、一端が一のゲートパッドGPに接続し、他端が他のゲートパッドGPに接続している。さらに、ゲート配線GLには、複数のゲート電極GEが櫛歯状に形成されている。この場合、ゲート電極GEは、ゲート配線GLと一体として形成されている。
【0023】
本図に示す例では、凹部DREの第2方向(x方向)における幅は、ドレイン電極DEの第2方向(x方向)における幅よりも狭い。同様に、凹部SREの第2方向(x方向)における幅は、ソース電極SEの第2方向(x方向)における幅よりも狭い。この場合、後述するように、ドレイン電極DEは、凹部RECが形成されている領域では凹部RECに埋め込まれ、凹部RECが形成されていない領域では層間絶縁膜ILD(図2及び図3)上に位置する。同様に、ソース電極SEは、凹部RECが形成されている領域では凹部RECに埋め込まれ、凹部RECが形成されていない領域では層間絶縁膜ILD(図2及び図3)上に位置する。
【0024】
なお、凹部DREの第2方向(x方向)における幅は、ドレイン電極DEの第2方向(x方向)における幅と等しくてもよい。この場合、第2方向(x方向)において、ドレイン電極DEの全体が凹部DREに埋め込まれる。同様にして、凹部SREの第2方向(x方向)における幅は、ソース電極SEの第2方向(x方向)における幅と等しくてもよい。この場合、第2方向(x方向)において、ソース電極SEの全体が凹部SREに埋め込まれる。
【0025】
図4は、図1の破線αで囲まれた領域を拡大した図である。本図に示すように、凹部DREのうちドレインパッドDPに面する側面(側面RDS)は、第1方向(y方向)で見て、ドレインパッドDPに入り込んでいる。この場合、ドレインパッドDPの一部が凹部DREに埋め込まれる。
【0026】
凹部DREのうち第1方向(y方向)で見てドレインパッドDPに入り込んでいる部分の長さは、例えば、300nmにすることができる。この場合、凹部DREを確実にドレインパッドDPに入り込ませることができる。詳細には、凹部DREの一部がドレインパッドDPに入り込むように凹部DRE及びドレインパッドDPを設計しても、例えばリソグラフィの誤差によって凹部DREの位置が設計からずれる場合がある。このような場合においても、実際に製造されるレイアウトで凹部DREが上記した例の条件を満たすときは、凹部DREを確実にドレインパッドDPに入り込ませることができる。
【0027】
図5は、図1の破線βで囲まれた領域を拡大した図である。本図に示すように、凹部SREのうちソースパッドSPに面する側面(側面RSS)は、第1方向(y方向)で見て、ソースパッドSPに入り込んでいる。この場合、ソースパッドSPの一部が凹部SREに埋め込まれる。なお、凹部SREのうち第1方向(y方向)で見てソースパッドSPに入り込んでいる部分の長さは、例えば、凹部DREの上記した例と同様にすることができる。
【0028】
さらに本図に示す例では、ゲート配線GL、側面SSF(ソースパッドSPのうちソース電極SEが形成されている側面)、及びソース電極SEがこの順で第1方向(y方向)に並んでいる。これにより、第1方向(y方向)で見て凹部SREをソースパッドSPに入り込ませることができる。後述するように、凹部SREは、層間絶縁膜ILDに形成される(図2及び図3)。一方、ゲート配線GLは、層間絶縁膜ILDに埋め込まれている(図3)。このため、凹部SREは、平面視でゲート配線GLと重なる領域に形成することができない。そこで本図に示す例では、第1方向(y方向)で見てゲート配線GLをソースパッドSPに入り込ませている。この場合、上記したように第1方向(y方向)で見て凹部SREをソースパッドSPに入り込ませることができる。
【0029】
次に、図2及び図3を用いて、半導体装置SDの断面構造について説明する。半導体基板SMSは、例えば、シリコン基板、SOI(Silicon On Insulator)基板、GaN基板、又はSiC基板である。ただし、半導体基板SMSは、これらに限定されるものではない。なお、半導体基板SMSに代わって、例えばサファイア基板を用いてもよい。
【0030】
窒化物半導体層NSLでは、第1窒化物半導体層NSL1及び第2窒化物半導体層NSL2がヘテロ接合を形成している。これにより、第1窒化物半導体層NSL1は、第2窒化物半導体層NSL2側に2次元電子ガス(2DEG:2−Dimensional Electron Gas)を形成している。第1窒化物半導体層NSL1及び第2窒化物半導体層NSL2は、エピタキシャル成長により形成されており、それぞれ、例えば、GaN層(第1窒化物半導体層NSL1)及びAlGaN層(第2窒化物半導体層NSL2)である。ただし、第1窒化物半導体層NSL1及び第2窒化物半導体層NSL2の材料はこの例に限定されるものではない。
【0031】
本図に示す例では、半導体基板SMSと窒化物半導体層NSL(第1窒化物半導体層NSL1)の間に、バッファ層BUFが形成されている。バッファ層BUFは、例えば、AlN/AlGaNの超格子構造である。バッファ層BUFによって、半導体基板SMSにクラック(例えば、半導体基板SMSと第1窒化物半導体層NSL1の格子定数の差に起因して生じるクラック)が生じることが抑制される。
【0032】
図2に示すように、保護絶縁層PILには、凹部GREが形成されている。本図に示す例において、凹部GREは、下端が窒化物半導体層NSL(第2窒化物半導体層NSL2)の上面に達している。そして凹部GREの底面及び側面に沿ってゲート絶縁膜GI(例えば、シリコン酸化膜(SiO)、酸化アルミニウム(Al)、又は酸化ハフニウム(HfO))が形成されている。さらにゲート絶縁膜GI上には、ゲート電極GEが形成されている。これにより、凹部GREは、ゲート電極GEによって埋め込まれている。さらにゲート電極GEは、層間絶縁膜ILDによって覆われている。なお、ゲート電極GEは、例えば、ポリシリコン又は金属(例えば、アルミニウム)により形成されている。
【0033】
なお、本図に示す例では、ゲート絶縁膜GI及びゲート電極GEは、凹部GREの周囲にも形成されている。この場合、ゲート絶縁膜GI及びゲート電極GEは、凹部GREが形成されている領域では凹部GREに埋め込まれている。これに対して、ゲート絶縁膜GI及びゲート電極GEは、凹部GREが形成されていない領域では、保護絶縁層PILの上に位置している。
【0034】
層間絶縁膜ILDには、凹部REC(凹部DRE及び凹部SRE)が形成されている。本図に示す例では、凹部RECは、下端が窒化物半導体層NSL(第2窒化物半導体層NSL2)の上面に達している。そして凹部DREの底面及び側面に沿ってバリアメタル膜BM(バリアメタル膜DBM)が形成されている。同様に、凹部SREの底面及び側面に沿ってバリアメタル膜BM(バリアメタル膜SBM)が形成されている。そしてバリアメタル膜DBM上には、ドレイン電極DEが形成されている。これにより、凹部DREは、ドレイン電極DEによって埋め込まれている。同様に、バリアメタル膜SBM上にはソース電極SEが形成されている。これにより、凹部SREは、ソース電極SEによって埋め込まれている。
【0035】
なお、本図に示す例では、バリアメタル膜BM及びドレイン電極DE(ソース電極SE)は、凹部RECの周囲にも形成されている。この場合、バリアメタル膜BM及びドレイン電極DE(ソース電極SE)は、凹部RECが形成されている領域では凹部RECに埋め込まれている。これに対して、バリアメタル膜BM及びドレイン電極DE(ソース電極SE)は、凹部RECが形成されていない領域では、層間絶縁膜ILDの上に位置している。
【0036】
本図に示す例において、バリアメタル膜BMは、チタン(Ti)からなる単層膜である。そしてドレイン電極DE及びソース電極SEは、銅を含むアルミニウム合金(AlCu)により形成されている。この場合に本図に示す例では、バリアメタル膜BMとドレイン電極DE(ソース電極SE)の間に、チタンとアルミニウムの反応を抑制する膜(バリア膜)が形成されていない。言い換えると、バリアメタル膜BMがドレイン電極DE(ソース電極SE)に直接接続している。バリア膜は、例えば、窒化チタン(TiN)からなる膜である。詳細を後述するように、本図に示す例では、バリア膜を設けなくても、バリアメタル膜BMに含まれるチタン(Ti)とドレイン電極DE(ソース電極SE)に含まれるアルミニウム(Al)の反応を抑制することができる。
【0037】
さらにバリア膜が窒化チタン(TiN)からなる膜である場合、ドレイン電極DE(ソース電極SE)と窒化物半導体層NSLのオーミック接合を形成するための高温の熱工程が不要となる。詳細には、ドレイン電極DE(ソース電極SE)と窒化物半導体層NSLは、オーミック接合によって互いに電気的に接続している必要がある。この場合において、窒化チタン(TiN)からなる膜がバリアメタル膜BMとドレイン電極DE(ソース電極SE)の間に含まれているとき、高温の熱工程が必要となる。これに対して、本図に示す例においては、このような熱工程が不要となる。
【0038】
ただし、バリアメタル膜BMは、例えば、窒化チタン/チタン(TiN/Ti)積層膜であってもよい。この場合においても、上記した熱工程を実施すれば、ドレイン電極DE(ソース電極SE)と窒化物半導体層NSLをオーミック接合によって電気的に接続することができる。さらに、バリアメタル膜BMは、チタン(Ti)を含む膜であれば、上記した例に限定されるものではない。
【0039】
さらに、ドレイン電極DE(ソース電極SE)の材料は、上記した例(AlCu)に限定されるものではない。ドレイン電極DE(ソース電極SE)は、アルミニウム(Al)を含む膜により形成されている。例えば、ドレイン電極DE(ソース電極SE)は、アルミニウム(Al)からなる単層膜である。その他の例として、ドレイン電極DE(ソース電極SE)は、シリコン(Si)及び銅(Cu)を含むアルミニウム合金(AlSiCu)である。
【0040】
図3に示すように、保護絶縁層PIL上には、ゲート配線GLが設けられている。そしてゲート配線GLは、層間絶縁膜ILDによって覆われている。さらに層間絶縁膜ILDを介してゲート配線GLの上方には、ソースパッドSPが位置している。
【0041】
本図に示すように、ソースパッドSP及びソース電極SEは一体として形成されている。さらにバリアメタル膜BMが凹部SREの底面及び側面、並びにソースパッドSPの底面に沿って形成されている。そして上記したように、凹部SREの側面RSSが第1方向(y方向)でソースパッドSPに入り込んでいる。これにより、側面RSS、側面SSF(ソースパッドSPのうちソース電極SEが形成された側面)、及びソース電極SEがこの順で第1方向(y方向)に並んでいる。
【0042】
本図に示す例において、第1方向(y方向)で側面RSSと側面SSFの間には、窒化物半導体層NSL、バリアメタル膜BM、及びソースパッドSPがこの順で厚さ方向(z方向)に積層した構造が位置するようになる。言い換えると、第1方向(y方向)で側面RSSと側面SSFの間において、厚さ方向(z方向)に層間絶縁膜ILDとバリアメタル膜BM(バリアメタル膜SBM)の界面が形成されていない。この場合、詳細を後述するように、ソース電極SEのエレクトロマイグレーション耐性が高いものになる。
【0043】
図6図12は、図1図3に示した半導体装置SDの製造方法を示す断面図であり、図2に対応する。まず、図6に示すように、半導体基板SMS上に、例えばMOCVD(Metal Organic Chemical Vapor Deposition)によりバッファ層BUFを形成する。次いで、バッファ層BUF上に、例えばエピタキシャル成長によって、窒化物半導体層NSL(第1窒化物半導体層NSL1及び第2窒化物半導体層NSL2)を形成する。次いで、窒化物半導体層NSL上に保護絶縁層PILを形成する。
【0044】
次いで、図7に示すように、保護絶縁層PILに凹部GREを形成する。本図に示す例において凹部GREは、保護絶縁層PILを貫通する。そして凹部GREの下端は、窒化物半導体層NSL(第2窒化物半導体層NSL2)の上面に達している。
【0045】
次いで、図8に示すように、保護絶縁層PIL上に、絶縁膜GI1及び導電膜GE1をこの順で積層する。絶縁膜GI1は、ゲート絶縁膜GIとなる絶縁膜である。導電膜GE1は、ゲート電極GE及びゲート配線GLとなる導電膜である。本図に示す例では、絶縁膜GI1の一部及び導電膜GE1の一部が凹部GREに埋め込まれている。
【0046】
次いで、図9に示すように、絶縁膜GI1及び導電膜GE1(図8)をパターニングする。これにより、ゲート絶縁膜GI及びゲート電極GEが形成される。なお、この工程では、ゲート配線GL(図1及び図3)もゲート電極GEとともに形成される。
【0047】
次いで、図10に示すように、保護絶縁層PIL上及びゲート電極GE上に、例えばCVD(Chemical Vapor Deposition)により層間絶縁膜ILDを形成する。これにより、保護絶縁層PIL及びゲート電極GEが層間絶縁膜ILDによって覆われる。
【0048】
次いで、図11に示すように、リソグラフィによって層間絶縁膜ILDに凹部REC(凹部DRE及び凹部SRE)を形成する。この場合に凹部RECは、層間絶縁膜ILD及び保護絶縁層PILを貫通する。そして凹部RECの下端は、窒化物半導体層NSL(第2窒化物半導体層NSL2)の上面に達している。
【0049】
次いで、図12に示すように、層間絶縁膜ILD上に、例えばスパッタにより金属膜BM1を形成する。金属膜BM1は、バリアメタル膜BMとなる金属膜である。次いで、金属膜BM1上に、例えばスパッタにより金属膜MFを形成する。金属膜MFは、ドレインパッドDP及びソースパッドSP、並びにドレイン電極DE及びソース電極SEとなる金属膜である。本図に示す例では、金属膜BM1は、凹部RECの底面及び側面、並びに層間絶縁膜ILDの上面に沿って形成されている。一方、金属膜MFは、一部が凹部RECに埋め込まれている。
【0050】
次いで、金属膜MF及び金属膜BM1をパターニングする。これにより、ドレインパッドDP及びソースパッドSP、並びにドレイン電極DE及びソース電極SEが形成され、バリアメタル膜BMが形成される。このようにして図1図3に示した半導体装置SDが製造される。
【0051】
図13は、比較例に係る半導体装置SDの構成を示す平面図であり、本実施形態の図1に対応する。比較例に係る半導体装置SDは、以下の点を除いて、本実施形態に係る半導体装置SDと同様の構成である。
【0052】
本図に示すように、凹部DREは、本実施形態と同様にして、ドレインパッドDP側に側面RDSを有している。同様に、凹部SREは、ソースパッドSP側に側面RSSを有している。そして本図に示す例では、側面RDSは、第1方向(y方向)で側面DSF(ドレインパッドDPのうちドレイン電極DEが形成されている側面)を介してドレインパッドDPの反対側に位置している。同様に、側面RSSは、第1方向(y方向)で側面SSF(ソースパッドSPのうちソース電極SEが形成されている側面)を介してソースパッドSPの反対側に位置している。言い換えると、側面RDSは、第1方向(y方向)でドレイン電極DEの内側に入り込んでいる。同様に、側面RSSは、第1方向(y方向)でソース電極SEの内側に入り込んでいる。
【0053】
図14は、本実施形態に係るレイアウトのエレクトロマイグレーション特性と比較例に係るレイアウトのエレクトロマイグレーション特性を示すグラフである。なお、本図において、横軸の1000[a.u.]と2000[a.u.]の間には、破線が引かれている。この破線は試験が終了時刻を示している。
【0054】
本図において、本発明者らは、本実施形態に係るレイアウトのTEG(Test Element Group)及び比較例に係るレイアウトのTEGを用いた。具体的には、本実施形態に係るTEGでは、ドレインパッドDPが1つのドレイン電極DEを有し、かつソースパッドSPが1つのソース電極SEを有している。同様に比較例に係るTEGでも、ドレインパッドDPが1つのドレイン電極DEを有し、かつソースパッドSPが1つのソース電極SEを有している。
【0055】
本図に示すように、本実施形態に係るレイアウトのエレクトロマイグレーション寿命は、比較例に係るレイアウトのエレクトロマイグレーション寿命に対して約2.4倍になっている。このように、本実施形態は、エレクトロマイグレーション耐性が比較例に比して良好なものになっている。以下、その理由について説明する。
【0056】
一般にエレクトロマイグレーションは、配線金属が電子との衝突による運動量交換を駆動力として移動する現象である。このため、電流密度の高い領域(電流集中領域)で生じやすい。本実施形態及び比較例において、電流集中領域は、ドレインパッドDPからドレイン電極DEにかけての領域(図1及び図13)及びソースパッドSPからソース電極SEにかけての領域(図1及び図13)に相当する。
【0057】
そして本実施形態及び比較例では、AlTiがエレクトロマイグレーションの原因になり得る。上記したように、ドレイン電極DE(ソース電極SE)は、アルミニウムを含んでいる。一方、バリアメタル膜BMは、チタンを含んでいる。そしてドレイン電極DE(ソース電極SE)とバリアメタル膜BMは、互いに接している。このため、ドレイン電極DE(ソース電極SE)に含まれるアルミニウムとバリアメタル膜BMに含まれるチタンが互いに反応する場合がある。この場合、ドレイン電極DE(ソース電極SE)とバリアメタル膜BMの界面にAlTiが生成される。そしてこの場合、高速拡散パスがAlTiとその周囲の領域の界面に形成され得る。高速拡散パスによってエレクトロマイグレーションが引き起こされる。
【0058】
本実施形態では、図1に示したように、凹部DREの側面RDS及び凹部SREの側面RSSが、第1方向(y方向)でそれぞれドレインパッドDP及びソースパッドSPに入り込んでいる。これに対して比較例では、図13に示したように、凹部DREの側面RDS及び凹部SREの側面RSSが、第1方向(y方向)でそれぞれドレイン電極DEの内側及びソース電極SEの内側に入り込んでいる。この対比から明らかなように、ドレイン電極DEのうちドレインパッドDP側の端部に凹部DREが位置すること(ソース電極SEのうちソースパッドSP側の端部に凹部SREが位置すること)がエレクトロマイグレーション耐性の向上につながっていると示唆される。
【0059】
本発明者らが検討したところ、凹部RECが上記した端部に位置している場合、高速拡散パスが電流集中領域に形成されることが抑制されている可能性が高いことが明らかとなった。詳細には、本実施形態では、凹部RECが上記した端部に位置している。この場合、この端部での積層構造は、ドレイン電極DE(ソース電極SE)/バリアメタル膜BM/窒化物半導体層NSLとなる(例えば、図3)。これに対して、比較例では、凹部RECが上記した端部に位置していない。この場合、この端部での積層構造は、ドレイン電極DE(ソース電極SE)/バリアメタル膜BM/層間絶縁膜ILDとなる。この対比から明らかなように、本実施形態の上記した積層構造は、比較例の上記した積層構造に比して、高速拡散パスの形成を効果的に抑制することができることが示唆される。
【0060】
本発明者らは、TEM(Transmission Electron Microscope)を用いて、以下の2つの断面構造を観察した。これにより、本発明者らは、本実施形態の上記した積層構造が比較例の上記した積層構造に比して高速拡散パスの形成を効果的に抑制することができる理由を検討した。
【0061】
第1に、GaN膜、Ti膜、及びAl膜がこの順で積層した構造(Al/Ti/GaN)の断面を観察した。この構造は、本実施形態の上記した積層構造に相当する。観察の結果、Al膜は、(111)の配向が高いことが明らかとなった。この理由は、Al膜がGaN膜上に形成されていることが可能性として挙げられる。言い換えると、Al膜がGaN膜の高い配向性を引き継いでいる可能性が高い。さらに言い換えると、Al膜がGaN膜を下地としてエピタキシャル成長している可能性がある。
【0062】
第2に、SiO膜、Ti膜、及びAl膜がこの順で積層した構造(Al/Ti/SiO)の断面を観察した。この構造は、比較例の上記した積層構造に相当する。観察の結果、Al膜は、(111)の配向が低いことが明らかとなった。この理由は、Al膜がSiO膜上に形成されていることが可能性として挙げられる。
【0063】
上記した観察の結果によれば、本実施形態では、AlTiが形成されても、AlTiの周囲の領域が高い配向性を有している。これにより、高速拡散パスの形成が抑制されている可能性がある。これに対して、比較例では、AlTiの周囲の領域の配向性が低い。これにより、AlTiが形成されると、AlTiとその周囲の領域の界面で高速拡散パスを形成しやすい可能性がある。このようにして、本実施形態は、エレクトロマイグレーション耐性が比較例に比して良好なものになっている。
【0064】
以上、本実施形態によれば、平面視でドレイン電極DEと重なる領域に凹部DREが形成されている。同様に、平面視でソース電極SEと重なる領域に凹部SREが形成されている。そして平面視で凹部DREの一部がドレインパッドDPに入り込んでいる。同様に平面視で凹部SREの一部がソースパッドSPに入り込んでいる。これにより、ドレイン電極DEのエレクトロマイグレーション耐性及びソース電極SEのエレクトロマイグレーション耐性が高いものとなる。
【0065】
図15は、図2の第1の変形例を示す図である。本図に示すように、凹部REC(凹部DRE及び凹部SRE)の下端は、第2窒化物半導体層NSL2を貫通していてもよい。本図に示す例では、凹部RECの下端は、第1窒化物半導体層NSL1の上面に達している。本図に示す例においても、本実施形態と同様の効果が得られる。
【0066】
図16は、図2の第2の変形例を示す図であり、本変形例は図15の変形例に相当する。本図に示すように、凹部RECの下端は、第1窒化物半導体層NSL1に入り込んでいてもよい。この場合に凹部RECの下端は、第1窒化物半導体層NSL1を貫通していない。本図に示す例においても、本実施形態と同様の効果が得られる。
【0067】
図17は、図2の第3の変形例を示す図であり、本変形例は図15の変形例に相当する。本図に示すように、凹部GREの下端は、第2窒化物半導体層NSL2に入り込んでいてもよい。この場合に凹部GREの下端は、第2窒化物半導体層NSL2を貫通していない。本図に示す例においても、本実施形態と同様の効果が得られる。
【0068】
図18は、図2の第4の変形例を示す図である。本図に示すように、第2窒化物半導体層NSL2と保護絶縁層PILの間にキャップ層CLが設けられていてもよい。キャップ層CLは、窒化物半導体層であり、より具体的には例えばアンドープGaN膜である。凹部GREの下端は、保護絶縁層PILを貫通してキャップ層CLの上面に達している。凹部RECの下端は、層間絶縁膜ILD、保護絶縁層PIL、及びキャップ層CLを貫通して窒化物半導体層NSL(第2窒化物半導体層NSL2)の上面に達している。
【0069】
本図に示す例においても、本実施形態と同様の効果が得られる。さらに本図に示す例では、キャップ層CLによって第2窒化物半導体層NSL2の上面が覆われている。この場合、第2窒化物半導体層NSL2がキャップ層CLによって保護される。特に第2窒化物半導体層NSL2がAlGaNによって形成されている場合にキャップ層CLは有効に機能する。AlGaNに含まれるAlは酸化されやすい。本図に示す例によれば、キャップ層CLによってAlの酸化を抑制することができる。
【0070】
図19は、図2の第5の変形例を示す図であり、本変形例は図18の変形例に相当する。本図に示すように、凹部REC(凹部DRE及び凹部SRE)の下端は、第2窒化物半導体層NSL2を貫通していてもよい。本図に示す例では、凹部RECの下端は、第1窒化物半導体層NSL1の上面に達している。本図に示す例においても、本実施形態と同様の効果が得られる。
【0071】
図20は、図2の第6の変形例を示す図であり、本変形例は図18の変形例に相当する。本図に示すように、凹部RECの下端は、第1窒化物半導体層NSL1に入り込んでいてもよい。この場合に凹部RECの下端は、第1窒化物半導体層NSL1を貫通していない。本図に示す例においても、本実施形態と同様の効果が得られる。
【0072】
(第2の実施形態)
図21は、第2の実施形態に係る半導体装置SDの構成を示す平面図であり、第1の実施形態の図1と対応する。本実施形態に係る半導体装置SDは、以下の点を除いて、第1の実施形態に係る半導体装置SDと同様の構成である。
【0073】
本図に示すように、本実施形態においても、第1の実施形態(図1)と同様、平面視でドレイン電極DEと重なる領域に凹部DREが形成されている。同様に、平面視でソース電極SEと重なる領域に凹部SREが形成されている。
【0074】
図22は、図21の破線αで囲まれた領域を拡大した図であり、第1の実施形態の図4に対応する。本図に示すように、凹部DREの側面RDS(凹部DREのうちドレインパッドDPに面する側面)は、第1方向(y方向)で見て、ドレインパッドDPの側面DSF(ドレイン電極DEが形成されている側面)に達している。
【0075】
図23は、図21の破線βで囲まれた領域を拡大した図であり、第1の実施形態の図5に対応する。本図に示すように、凹部SREの側面RSS(凹部SREのうちソースパッドSPに面する側面)は、第1方向(y方向)で見て、ソースパッドSPの側面SSF(ソース電極SEが形成されている側面)に達している。
【0076】
本実施形態では、凹部REC(凹部DRE及び凹部SRE)が平面視でパッド(ドレインパッドDP及びソースパッドSP)に入り込んでいない。この場合であっても、ドレイン電極DEのうちドレインパッドDP側の端部に凹部DREが位置している。同様に、ソース電極SEのうちソースパッドSP側の端部に凹部SREが位置している。このため、本実施形態においても、第1の実施形態と同様の効果が得られる。
【0077】
(第3の実施形態)
図24は、第3の実施形態に係る半導体装置SDの構成を示す平面図であり、第1の実施形態の図1と対応する。本実施形態に係る半導体装置SDは、以下の点を除いて、第1の実施形態に係る半導体装置SDと同様の構成である。
【0078】
本図に示すように、本実施形態においても、第1の実施形態(図1)と同様、ドレイン電極DE及びソース電極SEがこの順で第2方向(x方向)に繰り返し配置されている。そして本実施形態では、ソース電極SEの幅がドレイン電極DEの幅よりも広い。この場合、ソースパッドSPからソース電極SEにかけての電流集中を第1の実施形態に比して小さいものにすることができる。これにより、詳細を後述するように、ソース電極SEのうちソースパッドSP側の端部に凹部SREを位置させる必要がなくなる。
【0079】
そして本図に示す例では、ソース電極SEは、このソース電極SEと隣り合うゲート電極GEの少なくとも一部と平面視で重なっている。詳細には、ソース電極SEと平面視で重なる領域には、凹部SREが位置している。そして第2方向(x方向)において凹部SREの両側には、ゲート電極GEが位置している。この場合にソース電極SEは、これらのゲート電極GEを幅方向(x方向)で内側に含んでいる。この場合、ソース電極SEは、ゲート電極GEを覆っている部分がフィールドプレートとして機能する。これにより、ゲート電極GEでの電界集中を緩和することができる。
【0080】
なお、本図に示す例では、ゲート電極GEとドレイン電極DEの中心間距離がゲート電極GEとソース電極SEの中心間距離よりも大きい。これにより、各トランジスタTRでは、ゲートとドレインの間の距離がゲートとソースの間の距離よりも大きいものになる。これにより、ゲートとドレインの間の耐圧を大きいものにすることができる。
【0081】
図25は、図24の破線αで囲まれた領域を拡大した図であり、第1の実施形態の図4に対応する。本図に示すように、本実施形態においても、第1の実施形態(図4)と同様、凹部DREのうちドレインパッドDPに面する側面(側面RDS)は、第1方向(y方向)で見て、ドレインパッドDPに入り込んでいる。さらに上記したように、ゲート電極GEの少なくとも一部がソース電極SEと平面視で重なっている。なお本図に示す例においてゲート電極GEの先端は、ソース電極SEの先端に比して第1方向(y方向)でドレインパッドDP側に位置している。
【0082】
図26は、図24の破線βで囲まれた領域を拡大した図であり、第1の実施形態の図5に対応する。本図に示す例では、凹部SREの側面RSSが、第1方向(y方向)で見てソースパッドSPの側面SSFに達しておらず、ソースパッドSPに入り込んでもいない。詳細には、平面視においてゲート配線GLがソースパッドSPに比してドレインパッドDP側に位置している。これにより、凹部SREが、ソースパッドSPの側面SSFに比してドレインパッドDP側に位置している。
【0083】
本実施形態においても、第1の実施形態と同様の効果が得られる。詳細には、図24に示したように、ソース電極SEの幅がドレイン電極DEの幅よりも広い。これにより、ソースパッドSPからソース電極SEにかけての電流集中を緩和することができる。このため、凹部SREの側面RSSを第1方向(y方向)でソース電極SEの内側に入り込ませていても(図26)、ソース電極SEのエレクトロマイグレーション耐性を高いものにすることができる。
【0084】
上記したように、本実施形態では、ソース電極SEのうちソースパッドSP側の端部に凹部SREを位置させる必要がなくなる(図24及び図26)。この場合、凹部SREが実際に形成された位置が設計に比して第1方向(y方向)でドレインパッドDP側にずれたとしても、ソース電極SEのエレクトロマイグレーション耐性を高いものにすることができる。
【0085】
詳細には、第1の実施形態(図1)のレイアウトでソース電極SEのエレクトロマイグレーション耐性を高いものにするためには、凹部SREを平面視でソースパッドSPに入り込ませる必要がある。この場合において凹部SREが実際に形成される位置が設計に比して第1方向(y方向)でドレインパッドDP側にずれると、ソース電極SEが所望のエレクトロマイグレーション耐性を得ることができなくなる可能性がある。これに対して本実施形態では、このような事態が生じることが防止される。
【0086】
(変形例)
図27は、図1の変形例を示す図である。本図に示すように、複数の凹部DREがドレイン電極DEに沿って配置されていてもよい。同様に、複数の凹部SREがソース電極SEに沿って配置されていてもよい。言い換えると、凹部DREは、ドレイン電極DEに沿って延伸していなくてもよい。同様に、凹部SREは、ソース電極SEに沿って延伸していなくてもよい。なお、本図に示す例において、凹部REC(凹部DRE及び凹部SRE)の平面形状は矩形である。ただし、凹部RECの平面形状は本図に示す例に限定されるものではない。
【0087】
本図に示す例において、互いに隣り合うドレイン電極DE及びソース電極SEでは、凹部DRE及び凹部SREは、中心が第1方向(y方向)において互い違いに配置されている。ただし、凹部DRE及び凹部SREの平面レイアウトは本図に示す例に限定されるものではない。例えば、互いに隣り合うドレイン電極DE及びソース電極SEでは、凹部DRE及び凹部SREは、同一の平面形状を有し、かつ第1方向(y方向)において中心が揃っていてもよい。
【0088】
図28は、図27の破線αで囲まれた領域を拡大した図であり、第1の実施形態の図4に対応する。本図に示す例では、ドレインパッドDP側の1つの凹部DREがドレインパッドDPに平面視で入り込んでいる。詳細には、この凹部DREは、ドレインパッドDPに面する側面(側面RDS)を有している。そして側面RDSは、第1方向(y方向)でドレインパッドDPに入り込んでいる。ただし、側面RDSは、ドレインパッドDPに入り込んでいなくてもよい。例えば、側面RDSは、第1方向(y方向)でドレインパッドDPの側面DSFに達しているだけであってもよい。
【0089】
図29は、図27の破線βで囲まれた領域を拡大した図であり、第1の実施形態の図5に対応する。本図に示す例では、ソースパッドSP側の1つの凹部SREがソースパッドSPに平面視で入り込んでいる。詳細には、この凹部SREは、ソースパッドSPに面する側面(側面RSS)を有している。そして側面RSSは、第1方向(y方向)でソースパッドSPに入り込んでいる。ただし、側面RSSは、ソースパッドSPに入り込んでいなくてもよい。例えば、側面RSSは、第1方向(y方向)でソースパッドSPの側面SSFに達しているだけであってもよい。
【0090】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0091】
BM バリアメタル膜
BM1 金属膜
BUF バッファ層
CL キャップ層
DBM バリアメタル膜
DE ドレイン電極
DP ドレインパッド
DRE 凹部
DSF 側面
GE ゲート電極
GE1 導電膜
GI ゲート絶縁膜
GI1 絶縁膜
GL ゲート配線
GP ゲートパッド
GRE 凹部
ILD 層間絶縁膜
MF 金属膜
NSL 窒化物半導体層
NSL1 第1窒化物半導体層
NSL2 第2窒化物半導体層
PIL 保護絶縁層
RDS 側面
REC 凹部
RSS 側面
SBM バリアメタル膜
SD 半導体装置
SE ソース電極
SMS 半導体基板
SP ソースパッド
SRE 凹部
SSF 側面
TR トランジスタ
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
図27
図28
図29