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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-198108(P2018-198108A)
(43)【公開日】2018年12月13日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   G11C 29/12 20060101AFI20181116BHJP
   G11C 17/12 20060101ALI20181116BHJP
【FI】
   G11C29/12
   G11C17/12
【審査請求】有
【請求項の数】11
【出願形態】OL
【全頁数】32
(21)【出願番号】特願2018-145908(P2018-145908)
(22)【出願日】2018年8月2日
(62)【分割の表示】特願2014-218195(P2014-218195)の分割
【原出願日】2014年10月27日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】辻橋 良樹
【テーマコード(参考)】
5B225
5L206
【Fターム(参考)】
5B225BA11
5B225CA11
5B225CA14
5B225CA15
5B225DE07
5B225EC09
5B225ED04
5B225ED07
5B225ED09
5B225EE03
5B225EE04
5B225EE05
5B225EE12
5B225EE16
5B225EF25
5B225EK10
5B225FA02
5L206AA07
5L206BB01
5L206DD11
5L206DD12
5L206DD26
5L206DD50
5L206FF05
5L206GG05
(57)【要約】
【課題】メモリセルに故障がある場合に、ビット線対に電位差が生じなくても、テスト時に期待値通りの判定をして、テストをパスしてしまうことがある。
【解決手段】ワード線WLは、マスクROM用のメモリセルCLに接続される、ビット線対Bit、Bitnは、メモリセルCLに接続される。差動センスアンプ503は、ビット線対Bit、Bitnの電位差を増幅する。論理回路505は、ビット線対Bit、Bitnの論理状態の一致もしくは不一致を検出する。
【選択図】図1
【特許請求の範囲】
【請求項1】
複数のメモリセルと、
前記複数のメモリセルに接続されるワード線と、
前記複数のメモリセルに接続される第1のビット線および第2のビット線、
前記第1及び第2のビット線の電位差を増幅する差動センスアンプと、
前記第1及び第2ビット線のうち少なくとも一方の電圧を、グランド電圧よりも高く、かつ第1のモード時のプリチャージ電圧よりも低い電圧に制御するための電圧制御回路を備えた、半導体装置。
【請求項2】
前記第1のモードにおいて、第2のモードよりも長い期間ワード線を活性化するデコーダとを備えた、請求項1記載の半導体装置。
【請求項3】
前記電圧制御回路は、前記第1のモードにおいて、前記複数のメモリセルのうち前記第1のビット線側のメモリセルの故障を検出する際に、前記第2のビット線の電圧を、前記グランド電圧よりも高く、かつ前記プリチャージ電圧よりも低い電圧に制御し、前記複数のメモリセルのうち前記第2のビット線側のメモリセルの故障を検出する際に、前記第1のビット線の電圧を、前記グランド電圧よりも高く、かつ前記プリチャージ電圧よりも低い電圧に制御する、請求項2記載の半導体装置。
【請求項4】
前記電圧制御回路は、
前記第1のビット線とグランドとの間に設けられた第1のPチャネルMOSトランジスタと、
前記第2のビット線とグランドとの間に設けられた第2のPチャネルMOSトランジスタとを含む、請求項3記載の半導体装置。
【請求項5】
前記第2のPチャネルMOSトランジスタのゲートは、第1の信号を受け、
前記第1のPチャネルMOSトランジスタのゲートは、第2の信号を受け、
前記第1のモードにおいて、前記ワード線を活性化する期間中に前記第1の信号及び前記第2の信号をロウレベルに設定する制御ロジック回路とを備える、請求項4記載の半導体装置。
【請求項6】
前記電圧制御回路は、
前記第1のビット線と電源電圧との間に設けられた第1のNチャネルMOSトランジスタと、
前記第2のビット線と電源電圧との間に設けられた第2のNチャネルMOSトランジスタとを含む、請求項3記載の半導体装置。
【請求項7】
前記第2のNチャネルMOSトランジスタのゲートは、第1の信号を受け、
前記第1のNチャネルMOSトランジスタのゲートは、第2の信号を受け、
前記第1のモードにおいて、前記ワード線を活性化する期間中に前記第1の信号及び前記第2の信号をロウレベルに設定する制御ロジック回路とを備える、請求項6記載の半導体装置。
【請求項8】
複数のメモリセルと、
前記複数のメモリセルに接続されるワード線と、
前記複数のメモリセルに接続される第1のビット線および第2のビット線と、
前記第1及び第2のビット線の電位差を増幅する差動センスアンプと、
前記第1のビット線と前記第2のビット線とを短絡させる短絡化回路を備える、半導体装置。
【請求項9】
第1のモードにおいて、第2のモードよりも長い時間ワード線を活性化するデコーダとを備えた、請求項8記載の半導体装置。
【請求項10】
前記短絡化回路は、前記第1のビット線と前記第2のビット線との間に設けられたNチャネルMOSトランジスタを備える、請求項9記載の半導体装置。
【請求項11】
前記第1のモードにおいて、前記ワード線が活性化される期間中に、前記NチャネルMOSトランジスタのゲートに受ける信号をハイレベルに設定する制御ロジック回路を備える、請求項10記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特にマスクROM(Read Only Memory)を備える半導体装置に関する。
【背景技術】
【0002】
特許文献1では、メモリセルが閾値電圧の異なる1対のMOSトランジスタによって構成される。このメモリセルでは、1対のMOSトランジスタのいずれの閾値が高く設定されるかによって、論理「1」、「0」のデータが固定的にプログラムされる。1対のMOSトランジスタは、1対のビット線に接続される。1対のビット線の相補レベルは、共通データ線を介して差動ンスアンプへ与えられる。差動センスアンプは、入力信号のレベル差を検出し、それを増幅して外部のメモリセルデータとして出力する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平1−100797号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、差動センスアンプは、回路のレイアウトを完全対称に設計しても、不純物揺らぎ等によるペアばらつきが存在し、このために生じるオフセット電圧以上の電位差がビット線対に無い場合は、デバイスの仕上がり状態によっては誤判定する。逆に言えば、仮にビット線対が同電位であっても、差動センスアンプは、オフセット電圧の正負によって決まる値を出力する。
【0005】
すなわち、メモリセルに故障がある場合には(例えば、メモリセルとビット線との接続が断線)、ビット線対に電位差が生じなくても、LSIの一連の出荷時テスト(特に、マスクROMの製造不良判別テスト)の際に期待値通りの判定をして、テストをパスしてしまうことがあるが、市場でのノイズ等によって誤動作が顕在化する危険がある。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【0007】
一実施形態の半導体装置は、複数個のマスクROM用のメモリセルと、複数のマスクROM用メモリセルに接続される第1のビット線および第2のビット線と、第1及び第2のビット線の電位差を増幅する差動センスアンプと、第1及び第2のビット線の論理状態の一致もしくは不一致を検出する論理回路を備える。
【発明の効果】
【0008】
一実施形態によれば、メモリセルに故障がある場合に、テスト時に期待値通りの判定をして、テストをパスしてしまうのを防止できる。
【図面の簡単な説明】
【0009】
図1】第1の実施形態の半導体装置の構成を表わす図である。
図2】第2の実施形態の半導体装置の構成を表わす図である。
図3】内部クロック生成回路の構成を表わす図である。
図4】通常モード時に生成される内部クロックCLKBのパルス幅を説明するための図である。
図5】テストモード時に生成される内部クロックCLKBのパルス幅を説明するための図である。
図6】第2の実施形態におけるメモリアレイおよびI/O回路の第i列における一部の構成を表わす図である。
図7】差動センスアンプの構成を表わす図である。
図8】差動センスアンプの動作を説明するための図である。
図9】第2の実施形態において、通常モード時に生成される信号の時間変化を表わす図である。
図10】第2の実施形態において、テストモード時に生成される信号の時間変化を表わす図である。
図11】第3の実施形態におけるメモリアレイおよびI/O回路の第i列における一部の構成を表わす図である。
図12】第3の実施形態において、テストモード時の第1フェーズで生成される信号の時間変化を表わす図である。
図13】第3の実施形態において、テストモード時の第2フェーズで生成される信号の時間変化を表わす図である。
図14】第4の実施形態におけるメモリアレイおよびI/O回路の第i列における一部の構成を表わす図である。
図15】第4の実施形態において、テストモード時の第1フェーズで生成される信号の時間変化を表わす図である。
図16】第4の実施形態において、テストモード時の第2フェーズで生成される信号の時間変化を表わす図である。
図17】第5の実施形態におけるメモリアレイおよびI/O回路の第i列における一部の構成を表わす図である。
図18】第5の実施形態において、テストモード時に生成される信号の時間変化を表わす図である。
【発明を実施するための形態】
【0010】
以下、実施の形態について、図面を用いて説明する。
[第1の実施形態]
図1は、第1の実施形態の半導体装置の構成を表わす図である。
【0011】
この半導体装置は、複数個のマスクROM用のメモリセルCLと、ワード線WLと、ビット線対Bit、Bitnと、差動センスアンプ503と、出力ラッチ504と、論理回路505とを備える。
【0012】
ワード線WLは、メモリセルCLに接続される。
ビット線対Bit、Bitnは、メモリセルCLに接続される。
【0013】
差動センスアンプ503は、ビット線対Bit、Bitnの電位差を増幅する。
論理回路505は、ビット線対Bit、Bitnに接続される。論理回路505は、ビット線対Bit、Bitnの論理状態の一致もしくは不一致を検出する。
【0014】
出力ラッチ504は、論理回路505の出力をラッチする。
以上のように、本実施の形態によれば、ビット線対に接続される論理回路を備えることによって、マスクROM用のメモリセルに故障がある場合に、テスト時に期待値通りの判定をし、その結果テストをパスしてしまうのを防止できる。
[第2の実施形態]
図2は、第2の実施形態の半導体装置の構成を表わす図である。
【0015】
図2を参照して、この半導体装置は、アドレスプリデコーダ101と、制御回路102と、ロウデコーダ103と、メモリアレイ104と、I/O回路107とを備える。
【0016】
アドレスプリデコーダ101は、それぞれが、アドレス信号Aの異なるビットを保持する複数のラッチ110−1〜110−と、ラッチ110−1〜110−5から出力されるアドレス信号Aのビットをデコードするプリデコーダ111−1〜111−5を備える。
【0017】
メモリアレイ104は、行列状に配置された複数の複数個のマスクROM用のメモリセルを含む。
【0018】
ロウデコーダ103は、プリデコーダ111−1〜111−5のデコード結果に従って、メモリアレイ104内の複数のワード線WLの中から1つを選択し、選択したワード線WLを活性化する。
【0019】
制御回路102は、ラッチ110aと、内部クロック生成回路112と、制御ロジック回路108とを備える。
【0020】
ラッチ110aは、クロックイネーブル信号CENがイネーブルのときに、制御ロジック回路108からの制御信号をラッチする。
【0021】
内部クロック生成回路112は、外部クロックCLKから内部クロックCLKBを生成して、内部クロックCLKBを制御ロジック回路108などに供給する。
【0022】
制御ロジック回路108は、テストモード(第1のモード)時の動作(テスト信号レベル)などを制御する。なお、制御ロジック回路108は、マスクROM外部から、テストモードと後述する通常モードを切り替えるモード切替信号を受け、テストモードに切り替わると内部制御信号(Test、(Test1,Test2)等)の生成を行う。
【0023】
I/O回路107は、プリチャージ回路+CSLドライバ群105と、カラムセレクタ群106と、差動センスアンプ群310と、出力ラッチ群211とを備える。
【0024】
図3は、内部クロック生成回路112の構成を表わす図である。
図3に示すように、内部クロック生成回路112は、インバータ51と、インバータ52と、NAND回路53と、NAND回路54と、インバータ55と、遅延回路56とを備える。
【0025】
インバータ51は、外部クロックCLKを受けて、外部クロックCLKを反転した信号を出力する。
【0026】
インバータ52は、インバータ51の出力を受けて、インバータ51の出力を反転した信号MKPLSDを出力する。
【0027】
NAND回路53は、制御ロジック回路108がマスクROM外部からモード切替信号を受けて生成する信号PGEと、信号MKPLSDを受けて、信号PGEと信号MKPLSDの否定論理積を出力する。
【0028】
遅延回路56は、NAND回路53の出力を受けて、信号PLSWを出力する。
NAND回路54は、外部クロックCLKと、信号PLSWを受けて、外部クロックCLKと信号PLSWの否定論理積を出力する。
【0029】
インバータ55は、NAND回路54の出力を受けて、NAND回路54の出力を反転した内部クロックCLKBを出力する。
【0030】
図4は、通常モード(第2のモード)時に生成される内部クロックCLKBのパルス幅を説明するための図である。ここで、通常モードとは、通常動作を行う時のモード、及び出荷時テストにおいて通常動作時の状態をテストするときのモードである。
【0031】
外部クロックCLKが立ち上がると、NADN回路54およびインバータ55による遅延時間(α1)の後、内部クロックCLKBが立ち上がる。
【0032】
一方、外部クロックCLKが立ち上がると、インバータ51、52による遅延時間(α2)の後、信号MKPLSDが立ち上がる。通常モードでは、PGEは「H」レベルのため、遅延回路56による遅延時間(DELAY)の後、信号PLSWは立ち下がる。その後、信号PLSWの立ち下がりからNADN回路54およびインバータ55による遅延時間(α1)の後、内部クロックCLKBが立ち下がる。
【0033】
したがって、内部クロックCLKBがハイレベルとなる期間の長さは、DELAY+α1である。
【0034】
図5は、テストモード時に生成される内部クロックCLKBのパルス幅を説明するための図である。
【0035】
外部クロックCLKが立ち上がると、NADN回路54およびインバータ55による遅延時間(α1)の後、内部クロックCLKBが立ち上がる。
【0036】
一方、外部クロックCLKが立ち上がると、インバータ51、52による遅延時間(α2)の後、信号MKPLSDが立ち上がる。テストモードでは、PGEは「L」レベルのため、信号PLSWは「H」レベルを維持する。
【0037】
外部クロックCLKが立ち下がると、信号PLSWは「H」レベルのため、NADN回路54およびインバータ55による遅延時間(α1)の後、内部クロックCLKBが立ち下がる。
【0038】
したがって、内部クロックCLKBがハイレベルとなる期間は、外部クロックCLKが「H」レベルとなる期間の長さ(DT)である。
【0039】
図6は、第2の実施形態におけるメモリアレイ104およびI/O回路107の第i列における一部の構成を表わす図である。
【0040】
図6を参照して、メモリアレイ104の第i列は、複数のメモリセルを含むが、本実施の形態では、3つのメモリセルCL_000、CL_xxx、CL_yyyを代表して示す。
【0041】
メモリアレイ104は、メモリセルCL_000、CL_xxx、CL_yyyに接続されるワード線WL_000、WL_xxx、WL_yyyと、ビット線Bit、Bitnと、ソース線SLと、切替器161とを備える。
【0042】
切替器161は、ソース線SLを電源vddまたはグランドGNDに接続する。
メモリセルCL_000は、NチャネルMOSトランジスタTR−A、TR−Bとからなる。NチャネルMOSトランジスタTR−Aは、ビット線Bit上のノードN1_000と、ソース線SL上のノードS_000との間に設けられる。NチャネルMOSトランジスタTR−Aのゲートは、ワード線WL_000に接続される。NチャネルMOSトランジスタTR−Bは、ビット線Bitn上のノードN2_000と、ソース線SL上のノードS_000との間に設けられる。NチャネルMOSトランジスタTR−Bのゲートは、ワード線WL_000に接続される。
【0043】
ここで、NチャネルMOSトランジスタTR−Aと、ソース線SL上のノードS_000との間には、プログラムコンタクタが存在する。したがって、NチャネルMOSトランジスタTR−Aがオンのときに、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−Aを介してビット線Bitに伝送される。
【0044】
一方、NチャネルMOSトランジスタTR−Bと、ソース線SL上のノードS_000との間には、プログラムコンタクタが存在しない。したがって、NチャネルMOSトランジスタTR−Bがオンのときに、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−Bを介してビット線Bitnに伝送されない。
【0045】
メモリセルCL_xxxは、NチャネルMOSトランジスタTR−1、TR−2とからなる。NチャネルMOSトランジスタTR−1は、ビット線Bit上のノードN1_xxxと、ソース線SL上のノードS_xxxとの間に設けられる。NチャネルMOSトランジスタTR−1のゲートは、ワード線WL_xxxに接続される。NチャネルMOSトランジスタTR−2は、ビット線Bitn上のノードN2_xxxと、ソース線SL上のノードS_xxxとの間に設けられる。NチャネルMOSトランジスタTR−2のゲートは、ワード線WL_xxxに接続される。
【0046】
ここで、NチャネルMOSトランジスタTR−1と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在する。したがって、NチャネルMOSトランジスタTR−1がオンのときに、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。
【0047】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しない。したがって、NチャネルMOSトランジスタTR−2がオンのときに、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されない。
【0048】
メモリセルCL_yyyは、NチャネルMOSトランジスタTR−C、TR−Dとからなる。NチャネルMOSトランジスタTR−Cは、ビット線Bit上のノードN1_yyyと、ソース線SL上のノードS_yyyとの間に設けられる。NチャネルMOSトランジスタTR−Cのゲートは、ワード線WL_yyyに接続される。NチャネルMOSトランジスタTR−Dは、ビット線Bitn上のノードN2_yyyと、ソース線SL上のノードS_yyyとの間に設けられる。NチャネルMOSトランジスタTR−Dのゲートは、ワード線WL_yyyに接続される。
【0049】
ここで、NチャネルMOSトランジスタTR−Cと、ソース線SL上のノードS_yyyとの間には、プログラムコンタクタが存在しない。したがって、NチャネルMOSトランジスタTR−Cがオンのときに、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−Cを介してビット線Bitに伝送されない。
【0050】
一方、NチャネルMOSトランジスタTR−Dと、ソース線SL上のノードS_yyyとの間には、プログラムコンタクタが存在する。したがって、NチャネルMOSトランジスタTR−Dがオンのときに、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−Dを介してビット線Bitnに伝送される。
【0051】
ワード線活性化前にビット線対をあらかじめ一定電位にするためのプリチャージ回路50は、PチャネルMOSトランジスタTR−3、TR−4、TR−5を備える。PチャネルMOSトランジスタTR−3は、電源vddと、ビット線Bit上のノードND1との間に設けられる。PチャネルMOSトランジスタTR−3のゲートは、プリチャージ信号PCを受ける。PチャネルMOSトランジスタTR4は、電源vddと、ビット線Bitn上のノードND2との間に設けられる。PチャネルMOSトランジスタTR4のゲートは、プリチャージ信号PCを受ける。PチャネルMOSトランジスタTR−5は、ビット線Bit上のノードND1とビット線Bitn上のノードND2との間に設けられる。PチャネルMOSトランジスタTR4のゲートは、プリチャージ信号PCを受ける。
【0052】
カラムセレクタ58は、PチャネルMOSトランジスタTR−6と、TR−7を備える。PチャネルMOSトランジスタTR−6は、ビット線Bit上のノードN1_yyyと、ノードND3との間に設けられる。PチャネルMOSトランジスタTR−6は、ビット線Bit上のノードN2_yyyと、ノードND4との間に設けられる。PチャネルMOSトランジスタTR−6、TR−7のゲートは、カラム選択信号C_SEL<i>を受ける。
【0053】
PチャネルMOSトランジスタTR−6のゲートおよびPチャネルMOSトランジスタTR−7のゲートは、カラム選択信号C_SEL<i>を受ける。
【0054】
差動センスアンプ10は、ビット線Bit上のノードND3の電圧と、ビット線Bitn上のノードND4の電位差を増幅する。
【0055】
論理回路245は、ビット線対Bit、Bitnに接続される。
論理回路245は、インバータIV1、IV2と、排他的論理和回路EORを含む。
【0056】
インバータIV1は、ビット線Bit上のノードND3と接続し、ビット線Bitの電圧を受ける。インバータIV2は、ビット線Bitn上のノードND4と接続し、ビット線Bitnの電圧を受ける。インバータIV1とインバータIV2とは、同一の特性を有し、閾値電圧は、同一である。
【0057】
ここで、カラムセレクタ58は、PチャネルMOSトランジスタTR−6、TR−7で構成されているので、インバータIV1,IV2の入力は、プリチャージレベル(vddレベル)からPチャネルMOSトランジスタTR−6、TR7の閾値電圧P_Vthだけ小さな値までしか下がらない。したがって、インバータIV1,IV2の閾値電圧は、vdd/2よりも高めに設定される。なお、カラムセレクタ58をCMOSトランジスタで構成した場合、インバータIV1,IV2の閾値電圧は、vdd/2に設定すればよい。
【0058】
排他的論理和回路EORは、インバータIV1の出力と、インバータIV2の出力との排他的論理和を表わすラッチ信号QTを出力する。
【0059】
マルチプレクサMUXは、排他的論理和回路EORの出力信号QTと、差動センスアンプ10の出力信号QNとを受ける。マルチプレクサMUXは、テスト信号Testが「H」レベルに活性化されている場合には、信号QTを出力する。マルチプレクサMUXは、テスト信号Testが「L」レベルに非活性化されている場合には、信号QNを出力する。
【0060】
図7は、第i列における差動センスアンプ10の構成を表わす図である。
差動センスアンプ10は、プリチャージおよびイコライズ部220と、増幅部230と、バッファ部240とを備える。
【0061】
プリチャージおよびイコライズ部220は、データ読出線CTBと電源電圧vddとを接続するためのPチャネルMOSトランジスタP3と、データ読出線CBBと電源電圧vddとを接続するためのPチャネルMOSトランジスタP4と、データ読出し線CTBとCBBとを接続するためのPチャネルMOSトランジスタP5とを備える。PチャネルMOSトランジスタP3、P4、P5のゲートは、イコライズ信号EQBを受ける。なお、イコライズ信号EQBは図示しないが、制御ロジック回路108で生成される。
【0062】
増幅部230は、PチャネルMOSトランジスタP6、P7と、NチャネルMOSトランジスタN1、N2、N3とを備える。
【0063】
PチャネルMOSトランジスタP6は、電源電圧vddと、データ読出線CTBのノードND3との間に設けられる。NチャネルMOSトランジスタN1は、データ読出線CTBのノードND3とノードND5との間に設けられる。PチャネルMOSトランジスタP7は、電源電圧vddと、データ読出線CBBのノードND4との間に設けられる。NチャネルMOSトランジスタN2は、データ読出線CBBのノードND4とノードND5との間に設けられる。NチャネルMOSトランジスタN3は、ノードND5とグランドGNDとの間に設けられる。
【0064】
PチャネルMOSトランジスタP6のゲートとNチャネルMOSトランジスタN1のゲートは、ノードND6に接続される。PチャネルMOSトランジスタP7のゲートとNチャネルMOSトランジスタN2のゲートは、ノードND9に接続される。NチャネルMOSトランジスタN3のゲートは、センスアンプ活性化信号SAEを受ける。センスアンプ活性化信号SAEが「H」レベルに活性化されるときに、増幅部230は増幅動作を行なう。
【0065】
バッファ部240は、IV11と、PチャネルMOSトランジスタP8、P10と、NチャネルMOSトランジスタN5、N6とを備える。
【0066】
なお、センスアンプ活性化信号SAEは図示しないが、制御ロジック回路108で生成される。
【0067】
PチャネルMOSトランジスタP8は、電源電圧vddとノードND7との間に設けられる。
【0068】
NチャネルMOSトランジスタN5は、グランドGNDとノードND7との間に設けられる。
【0069】
PチャネルMOSトランジスタP8のゲートおよびNチャネルMOSトランジスタN5のゲートは、データ読出線CTBに接続される。
【0070】
PチャネルMOSトランジスタP10およびNチャネルMOSトランジスタN6は、電源電圧vddと、グランドGNDとの間に設けられる。PチャネルMOSトランジスタP10のゲートおよびNチャネルMOSトランジスタN6のゲートは、データ読出線CBBに接続される。
【0071】
インバータIV11は、ノードND7の電圧を受けて、ラッチ信号QNを出力する。
図8は、差動センスアンプの動作を説明するための図である。
【0072】
ここでは、図6のメモリセルCL_xxxに着目した動作を説明する。
ワード線WL_xxxが活性化され、ソース線SLがグランドGNDと接続すると、ビット線Bitの電位が減少し、ビット線Bitnの電位は、プリチャージレベル(vddレベル)を維持する。
【0073】
このとき、カラム選択信号C_SEL<i>が「L」レベルに立ち下がり、イコライズ信号EQBが「H」レベルに立ち上がる。これにより、PチャネルMOSトランジスタP1およびP2がオンとなり、ビット線Bitとデータ読出線CTBが接続され、ビット線Bitnとデータ読出線CBBが接続される。また、PチャネルMOSトランジスタP3、P4、P5によるデータ読出線CBTとCBBのプリチャージおよびイコライズが終了する。
【0074】
ワード線WLの活性化が終了したタイミングで、センスアンプ活性化信号SAEが活性化される。これによって、増幅部230による増幅動作が開始し、データ読出線CTBの電圧が「L」レベルに減少し、ラッチ信号QNが「L」レベルに変化する。
【0075】
(通常モード時の動作)
図9は、第2の実施形態において、通常モード時に生成される信号の時間変化を表わす図である。
【0076】
ここでは、図6のメモリセルCL_xxxに着目し、通常モード時のメモリセルCL_xxxの読出し動作を説明する。
【0077】
図示しないが、通常モード時には、制御ロジック回路108によって、テスト信号Testは、「L」レベルとなる。
【0078】
まず、プリチャージ信号PCが「L」レベルのときには、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオンとなり、ビット線Bitおよびビット線Bitnの電圧が、プリチャージレベル(vddレベル)となる。
【0079】
また、ワード線WL_xxxが非活性化(「L」レベル)のときには、NチャネルMOSトランジスタTR−1、TR−2がオフとなり、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0080】
次に、プリチャージ信号PCが「H」レベルに立ち上がるとともに、ワード線WL_xxxが「H」レベルに立ち上がり、切替器161によってソース線SLがグランドGNDに接続される。ここで、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC、ワード線WL_xxxを活性化する。したがって、通常モード時には、プリチャージ信号PCおよびワード線WL_xxxが活性化される期間は、図4に示すような通常モード時のクロックCLKBのパルス幅となり、テストモード時に比べて短い。
【0081】
プリチャージ信号PCが「H」レベルに立ち上がると、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオフとなる。また、ワード線WL_xxxが「H」レベルに立ち上がると、NチャネルMOSトランジスタTR−A、TR−Bがオンとなる。
【0082】
NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。これにより、ビット線Bitの電圧は減少する。
【0083】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されず、ビット線Bitnの電圧はプリチャージレベル(vddレベル)を維持する。
【0084】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「L」レベルとなる。
【0085】
通常モード時には、テスト信号Testが「L」レベルとなるため、マルチプレクサMUXは、差動センスアンプ10から出力されるラッチ信号QNを出力ラッチ11へ供給する。
【0086】
出力ラッチ11は、「L」レベルのラッチ信号QNを受けて、「L」レベルの出力信号Qを出力する。
【0087】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送されない。その結果、図9の破線で示すように、ビット線Bitの電圧はプリチャージレベル(vddレベル)を維持する。
【0088】
差動センスアンプ10の仕上がりによって、ビット線Bitが「L」レベルだとセンスし易いオフセットを持っていた場合、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「L」レベルとなる。その結果、製造時の不良がないときと同様に、出力ラッチ11からの出力信号Qは、「L」レベルとなる。そのため、この半導体装置が、後述するようなテストモードを持たない場合に、出荷テストがパスしてしまうことになる。
【0089】
しかしながら、NチャネルMOSトランジスタTR−1、TR−2は、ともにソース線SLとは非接続のため、市場での実動作時には、ノイズの影響を受け易いことが考えられる。その結果、出力ラッチ11からの出力信号Qが、不安定となり、「H」レベルとなることもあり、誤動作のリスクがある。
【0090】
(テストモード時の動作)
図10は、第2の実施形態において、テストモード時に生成される信号の時間変化を表わす図である。
【0091】
ここでは、図6のメモリセルCL_xxxに着目し、テストモード時のメモリセルCL_xxxのプログラムの異常の検出について説明する。
【0092】
図示しないが、テストモード時には、制御ロジック回路108によって、テスト信号Testは、「H」レベルとなる。
【0093】
まず、プリチャージ信号PCが「L」レベルのときには、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオンとなり、ビット線Bitおよびビット線Bitnの電圧が、プリチャージレベル(vddレベル)となる。
【0094】
また、ワード線WL_xxxが非活性化(「L」レベル)のときには、NチャネルMOSトランジスタTR−1、TR−2がオフとなり、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0095】
次に、プリチャージ信号PCが「H」レベルに立ち上がるとともに、ワード線WL_xxxが「H」レベルに立ち上がり、切替器161によってソース線SLがグランドGNDに接続される。
【0096】
ここで、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC、ワード線WL_xxxを活性化する。したがって、テストモード時には、プリチャージ信号PCおよびワード線WL_xxxが活性化される期間は、図5に示すようなテストモード時のクロックCLKBのパルス幅となり、通常モード時に比べて長い。
【0097】
プリチャージ信号PCが「H」レベルに立ち上がると、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオフとなる。また、ワード線WL_xxxが「H」レベルに立ち上がると、NチャネルMOSトランジスタTR−A、TR−Bがオンとなる。
【0098】
NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。これにより、ビット線Bitの電圧は減少する。
【0099】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されず、ビット線Bitnの電圧はプリチャージレベル(vddレベル)を維持する。
【0100】
テストモードにおいても、差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅するが、テストモードにおいては、差動センスアンプ10を停止させてもよい。
【0101】
インバータIV1は、ビット線Bitの電圧がインバータIV1の閾値電圧以下まで減少すると、「H」レベルを出力する。逆に言うと、本実施の形態では、ロウデコーダ103は、ビット線Bitの電圧がインバータIV1の閾値電圧以下となるまでの期間、ワード線WL_xxxを活性化することが必要である。
【0102】
一方、インバータIV2の出力は、ビット線Bitnの電圧が、プリチャージレベル(vddレベル)を維持するため、「L」レベルを維持する。
【0103】
排他的論理和回路EORは、インバータIV1の出力と、インバータIV2の出力との排他的論理和である「H」をラッチ信号QTとして出力する。
【0104】
テストモード時には、テスト信号Testが「H」レベルとなるため、マルチプレクサMUXは、排他的論理和回路EORから出力される「H」レベルのラッチ信号QTを出力ラッチ11へ供給する。
【0105】
出力ラッチ11は、「H」レベルのラッチ信号QTを受けて、「H」レベルの出力信号Qを出力する。
【0106】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送されない。その結果、図10の破線で示すように、ビット線Bitの電圧はプリチャージレベル(vddレベル)を維持する。
【0107】
インバータIV1の出力は、ビット線Bitの電圧がプリチャージレベル(vddレベル)のため、「L」レベルを維持する。その結果、排他的論理和回路EORが出力するラッチ信号QTは「L」レベルとなり、マルチプレクサMUXから出力されるラッチ信号QTが「L」レベルとなり、出力ラッチ11から出力される出力信号Qは「L」レベルとなる。
【0108】
正常時のレベル(期待値)と異なるレベルの出力信号Qが出力ラッチ11から出力されたことを認識することによって、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【0109】
以上のように、本実施の形態によれば、テストモード時に、ビット線対の電圧のレベルをインバータを用いて判定することによって、差動センスアンプのオフセット電圧の影響を受けないようにできるので、テストの精度を向上させることができる。
【0110】
また、本実施の形態では、テストモード時の期待値はすべてのアドレスについて「1」となり、プログラムコードに依らないため、BIST(Built-In Self-Test)が容易となる。
【0111】
また、本実施の形態では、追加する回路が、2つのインバータと、排他的論理和回路と、マルチプレクサのみであるので、回路面積のオーバーヘッドが僅かである。
【0112】
なお、本実施の形態では、インバータを用いて、ビット線Bit、Bitnの電圧をセンスしたが、排他的論理和回路あるいはNADN回路を用いて直接、ビット線Bit、Bitnの電圧をセンスしてもよい。
[第3の実施形態]
図11は、第3の実施形態におけるメモリアレイ104およびI/O回路107の第i列における一部の構成を表わす図である。
【0113】
図11の構成が、図6の構成と相違する点は、以下である。
図11の構成は、インバータIV1、IV2および排他的論理和回路EORを含まず、その代わりに、電圧固定化回路(電圧制御回路)61を備える。
【0114】
電圧固定化回路61は、ビット線BitまたはBitnを、グランドGNDの電圧よりも高く、かつプリチャージ電圧(vdd)よりも低い電圧に固定する。
【0115】
電圧固定化回路61は、PチャネルMOSトランジスタTR−8、TR−9とを備える。
【0116】
PチャネルMOSトランジスタTR−8は、ビット線Bit上のノードN_te1とグランドGNDの間に設けられる。PチャネルMOSトランジスタTR−8のゲートは、テスト信号Test2を受ける。
【0117】
PチャネルMOSトランジスタTR−9は、ビット線Bitn上のノードN_te2とグランドGNDの間に設けられる。PチャネルMOSトランジスタTR−9のゲートは、テスト信号Test1を受ける。
【0118】
出力ラッチ11は、差動センスアンプ10の出力信号QNを受けてラッチし、外部へ出力信号Qとして出力する。
【0119】
(通常モード時の動作)
本実施の形態における通常モード時に生成される信号の時間変化は、図9に示す第2の実施形態におけるものと同様である。したがって、図9を参照して本実施の形態における通常モード時に生成される信号の時間変化を説明する。
【0120】
ここでは、図11のメモリセルCL_xxxに着目し、通常モード時のメモリセルCL_xxxの読出し動作を説明する。
【0121】
図示しないが、通常モード時には、制御ロジック回路108によって、テスト信号Test1およびTest2は、「H」レベルとなる。
【0122】
まず、プリチャージ信号PCが「L」レベルのときには、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオンとなり、ビット線Bitおよびビット線Bitnの電圧がプリチャージレベル(vddレベル)となる。
【0123】
また、ワード線WL_xxxが非活性化(「L」レベル)のときには、NチャネルMOSトランジスタTR−1、TR−2がオフとなり、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0124】
次に、プリチャージ信号PCが「H」レベルに立ち上がるとともに、ワード線WL_xxxが「H」レベルに立ち上がり、切替器161によってソース線SLがグランドGNDに接続される。ここで、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC、ワード線WL_xxxを活性化する。したがって、通常モード時には、プリチャージ信号PCおよびワード線WL_xxxが活性化される期間は、図4に示すような通常モード時のクロックCLKBのパルス幅となり、テストモード時に比べて短い。
【0125】
通常モード時には、テスト信号Test1およびTest2が「H」レベルのため、PチャネルMOSトランジスタTR−8、TR−9は、オフ状態を維持するため、グランドの電圧GNDが、PチャネルMOSトランジスタTR−8を介してビット線Bitに伝送されず、かつグランドGNDの電圧が、PチャネルMOSトランジスタTR−9を介してビット線Bitnに伝送されない。
【0126】
プリチャージ信号PCが「H」レベルに立ち上がると、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオフとなる。また、ワード線WL_xxxが「H」レベルに立ち上がると、NチャネルMOSトランジスタTR−1、TR−2がオンとなる。
【0127】
NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。これにより、ビット線Bitの電圧は減少する。
【0128】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されず、ビット線Bitnの電圧はプリチャージレベル(vddレベル)を維持する。
【0129】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「H」レベルとなる。
【0130】
出力ラッチ11は、「H」レベルのラッチ信号QNを受けて、「L」レベルの出力信号Qを出力する。
【0131】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送されない。その結果、図9の破線で示すように、ビット線Bitの電圧はプリチャージレベル(vddレベル)を維持する。
【0132】
差動センスアンプ10の仕上がりによって、ビット線Bitが「L」レベルだとセンスし易いオフセットを持っていた場合、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「H」レベルとなる。その結果、製造時の不良がないときと同様に、出力ラッチ11からの出力信号Qは、「L」レベルとなる。そのため、この半導体装置が、後述するようなテストモードを持たない場合に、出荷テストがパスしてしまうことになる。
【0133】
しかしながら、NチャネルMOSトランジスタTR−1、TR−2は、ともにソース線SLとは非接続のため、市場での実動作時には、ノイズの影響を受け易いことが考えられる。その結果、出力ラッチ11からの出力信号Qが、不安定となり、「H」レベルとなることもあり、誤動作のリスクがある。
【0134】
(テストモード時の第1フェーズの動作)
第1フェーズでは、ビット線Bit側のプログラムの非導通を検出する。つまり、メモリセルに含まれる2つのトランジスタのうち、ビット線Bitに接続されるトランジスタとソース線SLとを接続するコンタクトホールに異常がないかを検出する。
【0135】
図12は、第3の実施形態において、テストモード時の第1フェーズで生成される信号の時間変化を表わす図である。
【0136】
ここでは、図11のメモリセルCL_xxxに着目し、テストモード時のメモリセルCL_xxxのプログラムの異常の検出について説明する。
【0137】
まず、プリチャージ信号PCが「L」レベルのときには、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオンとなり、ビット線Bitおよびビット線Bitnの電圧が、プリチャージレベル(vddレベル)となる。
【0138】
また、ワード線WL_xxxが非活性化(「L」レベル)のときには、NチャネルMOSトランジスタTR−1、TR−2がオフとなり、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0139】
次に、プリチャージ信号PCが「H」レベルに立ち上がるとともに、ワード線WL_xxxが「H」レベルに立ち上がり、切替器161によってソース線SLがグランドGNDに接続される。
【0140】
ここで、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC、ワード線WL_xxxを活性化する。したがって、テストモード時には、プリチャージ信号PCおよびワード線WL_xxxが活性化される期間は、図5に示すようなテストモード時のクロックCLKBのパルス幅となり、通常モード時に比べて長い。
【0141】
また、制御ロジック回路108によって、テスト信号Test1が「L」レベルに立下がる。テスト信号Test2は、「H」レベルに維持される。
【0142】
プリチャージ信号PCが「H」レベルに立ち上がると、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオフとなる。また、ワード線WL_xxxが「H」レベルに立ち上がると、NチャネルMOSトランジスタTR−1、TR−2がオンとなる。
【0143】
テスト信号Test1が「L」レベルのため、PチャネルMOSトランジスタTR−9は、オン状態となり、グランドGNDの電圧が、PチャネルMOSトランジスタTR−9を介してビット線Bitnに伝送されて、ビット線Bitnの電圧は、グランド(gnd)レベルからPチャネルMOSトランジスタTR−9の閾値電圧P_Vthだけ高い電圧まで減少する。電圧P_Vthは、差動センスアンプ10のオフセット電圧よりも大きな値である。なお、テスト信号Test2は常時「H」レベルに維持されている。
【0144】
NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。これにより、ビット線Bitの電圧は減少する。
【0145】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されず、ビット線Bitnの電圧は、gndレベルからPチャネルMOSトランジスタTR−9の閾値電圧P_Vthだけ高い電圧を維持する。
【0146】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「L」レベルとなる。
【0147】
出力ラッチ11は、「L」レベルのラッチ信号QNを受けて、「L」レベルの出力信号Qを出力する。
【0148】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送されない。その結果、図12の破線で示すように、ビット線Bitの電圧は、プリチャージレベル(vddレベル)を維持する。
【0149】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「H」レベルを維持するとともに、図示しないが、ラッチ信号QNは「H」レベルとなる。
【0150】
出力ラッチ11は、「H」レベルのラッチ信号QNを受けて、「H」レベルの出力信号Qを出力する。
【0151】
正常時のレベル(期待値)と異なるレベルの出力信号Qが出力ラッチ11から出力されたことを認識することによって、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【0152】
(テストモード時の第2フェーズの動作)
第2フェーズでは、ビット線Bitn側のプログラムの非導通を検出する。つまり、メモリセルに含まれる2つのトランジスタのうち、ビット線Bitnに接続されるトランジスタとソース線SLとを接続するコンタクトホールに異常がないかを検出する。
【0153】
図13は、第3の実施形態において、テストモード時の第2フェーズで生成される信号の時間変化を表わす図である。
【0154】
ここでは、図11のメモリセルCL_yyyに着目し、テストモード時のメモリセルCL_yyyのプログラムの異常の検出について説明する。
【0155】
まず、プリチャージ信号PCが「L」レベルのときには、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオンとなり、ビット線Bitおよびビット線Bitnの電圧が、プリチャージレベル(vddレベル)となる。
【0156】
また、ワード線WL_yyyが非活性化(「L」レベル)のときには、NチャネルMOSトランジスタTR−C、TR−Dがオフとなり、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0157】
次に、プリチャージ信号PCが「H」レベルに立ち上がるとともに、ワード線WL_yyyが「H」レベルに立ち上がり、切替器161によってソース線SLがグランドGNDに接続される。
【0158】
ここで、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC、ワード線WL_yyyを活性化する。したがって、テストモード時には、プリチャージ信号PCおよびワード線WL_yyyが活性化される期間は、図5に示すようなテストモード時のクロックCLKBのパルス幅となり、通常モード時に比べて長い。
【0159】
また、制御ロジック回路108によって、テスト信号Test2が「L」レベルに立下がる。テスト信号Test1は、「H」レベルに維持される。
【0160】
プリチャージ信号PCが「H」レベルに立ち上がると、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオフとなる。また、ワード線WL_yyyが「H」レベルに立ち上がると、NチャネルMOSトランジスタTR−C、TR−Dがオンとなる。
【0161】
テスト信号Test2が「L」レベルのため、PチャネルMOSトランジスタTR−8は、オン状態となり、グランドGNDの電圧が、PチャネルMOSトランジスタTR−8を介してビット線Bitに伝送されて、ビット線Bitの電圧は、gndレベルからPチャネルMOSトランジスタTR−9の閾値電圧P_Vthだけ高い電圧となる。なお、テスト信号Test1は常時「H」レベルに維持されている。
【0162】
NチャネルMOSトランジスタTR−Dと、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−Dを介してビット線Bitnに伝送される。これにより、ビット線Bitnの電圧は減少する。
【0163】
一方、NチャネルMOSトランジスタTR−Cと、ソース線SL上のノードS_yyyとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−Cを介してビット線Bitに伝送されず、ビット線Bitの電圧は、gndレベルからPチャネルMOSトランジスタTR−9の閾値電圧P_Vthだけ高い電圧を維持する。
【0164】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「H」レベルに維持するとともに、図示しないが、ラッチ信号QNは「H」レベルとなる。
【0165】
出力ラッチ11は、「H」レベルのラッチ信号QNを受けて、「H」レベルの出力信号Qを出力する。
【0166】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−Dと、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−Dを介してビット線Bitに伝送されない。その結果、図13の破線で示すように、ビット線Bitnの電圧は、プリチャージレベル(vddレベル)を維持する。
【0167】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「L」レベルとなる。
【0168】
出力ラッチ11は、「L」レベルのラッチ信号QTを受けて、「L」レベルの出力信号Qを出力する。
【0169】
正常時のレベル(期待値)と異なるレベルの出力信号Qが出力ラッチ11から出力されたことを認識することによって、製造時の不良によって、NチャネルMOSトランジスタTR−Dと、ソース線SLとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【0170】
以上のように、本実施の形態によれば、テストモード時に、レベル判定をしない方のビット線を中間電位に固定することによって、差動センスアンプのオフセット電圧の影響を受けないようにできるので、テストの精度を向上させることができる。
【0171】
また、本実施の形態では、追加する回路が、電圧固定化回路のみであるので、回路面積のオーバーヘッドが僅かである。
[第4の実施形態]
図14は、第4の実施形態におけるメモリアレイ104およびI/O回路107の第i列における一部の構成を表わす図である。
【0172】
図14の構成が、図6の構成と相違する点は、以下である。
図14の構成は、インバータIV1、IV2および排他的論理和回路EORを含まず、その代わりに、電圧固定化(電圧制御回路)回路62を備える。
【0173】
電圧固定化回路62は、ビット線BitまたはBitnを、グランドGNDの電圧よりも高く、かつプリチャージ電圧(vdd)よりも低い電圧に固定する。
【0174】
電圧固定化回路62は、インバータIV3、IV4と、PチャネルMOSトランジスタTR−10、TR−11とを備える。
【0175】
インバータIV3は、テスト信号Test2を反転して、信号NTest2を出力する。
【0176】
PチャネルMOSトランジスタTR−10は、ビット線Bit上のノードN_te1と電源vddの間に設けられる。PチャネルMOSトランジスタTR−10のゲートは、信号NTest2を受ける。
【0177】
インバータIV4は、テスト信号Test1を反転して、信号NTest1を出力する。
【0178】
PチャネルMOSトランジスタTR−11は、ビット線Bitn上のノードN_te2と電源vddの間に設けられる。PチャネルMOSトランジスタTR−11のゲートは、信号NTest1を受ける。
【0179】
出力ラッチ11は、差動センスアンプ10の出力信号QNを受けてラッチし、外部へ出力信号Qとして出力する。
【0180】
(通常モード時の動作)
本実施の形態における通常モード時に生成される信号の時間変化は、図9に示す第2の実施形態におけるものと同様である。したがって、図9を参照して本実施の形態における通常モード時に生成される信号の時間変化を説明する。
【0181】
ここでは、図11のメモリセルCL_xxxに着目し、通常モード時のメモリセルCL_xxxの読出し動作を説明する。
【0182】
図示しないが、通常モード時には、制御ロジック回路108によって、テスト信号Test1およびTest2は、「H」レベルとなる。
【0183】
まず、プリチャージ信号PC0、PC1、PC2が「L」レベルのときには、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオンとなり、ビット線Bitおよびビット線Bitnの電圧がプリチャージレベル(vddレベル)となる。
【0184】
また、ワード線WL_xxxが非活性化(「L」レベル)のときには、NチャネルMOSトランジスタTR−1、TR−2がオフとなり、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0185】
次に、プリチャージ信号PC0、PC1、PC2が「H」レベルに立ち上がるとともに、ワード線WL_xxxが「H」レベルに立ち上がり、切替器161によってソース線SLがグランドGNDに接続される。
【0186】
ここで、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC、ワード線WL_xxxを活性化する。したがって、通常モード時には、プリチャージ信号PCおよびワード線WL_xxxが活性化される期間は、図4に示すような通常モード時のクロックCLKBのパルス幅となり、テストモード時に比べて短い。
【0187】
通常モード時には、テスト信号Test1およびTest2が「H」レベルのため、NチャネルMOSトランジスタTR−10、TR−11は、オフ状態を維持するため、電源電圧vddが、NチャネルMOSトランジスタTR−10を介してビット線Bitに伝送されず、かつ電源電圧vddが、NチャネルMOSトランジスタTR−11を介してビット線Bitnに伝送されない。
【0188】
プリチャージ信号PC0、PC1、PC2が「H」レベルに立ち上がると、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオフとなる。PチャネルMOSトランジスタTR−5がオフのため、ビット線Bitとビット線Bitnとの間のイコライズが行われない。
【0189】
また、ワード線WL_xxxが「H」レベルに立ち上がると、NチャネルMOSトランジスタTR−1、TR−2がオンとなる。
【0190】
NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。これにより、ビット線Bitの電圧は減少する。
【0191】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されず、ビット線Bitnの電圧はプリチャージレベル(vddレベル)を維持する。
【0192】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「L」レベルとなる。
【0193】
出力ラッチ11は、「L」レベルのラッチ信号QNを受けて、「L」レベルの出力信号Qを出力する。
【0194】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送されない。その結果、図9の破線で示すように、ビット線Bitの電圧は「H」レベル(vddレベル)を維持する。
【0195】
差動センスアンプ10の仕上がりによって、ビット線Bitが「L」レベルだとセンスし易いオフセットを持っていた場合、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「H」レベルとなる。その結果、製造時の不良がないときと同様に、出力ラッチ11からの出力信号Qは、「L」レベルとなる。そのため、この半導体装置が、後述するようなテストモードを持たない場合に、出荷テストがパスしてしまうことになる。
【0196】
しかしながら、NチャネルMOSトランジスタTR−1、TR−2は、ともにソース線SLとは非接続のため、市場での実動作時には、ノイズの影響を受け易いことが考えられる。その結果、出力ラッチ11からの出力信号Qが、不安定となり、「H」レベルとなることもあり、誤動作のリスクがある。
【0197】
(テストモード時の第1フェーズの動作)
第1フェーズでは、ビット線Bit側のプログラムの非導通を検出する。つまり、メモリセルに含まれる2つのトランジスタのうち、ビット線Bitに接続されるトランジスタとソース線SLとを接続するコンタクトホールに異常がないかを検出する。
【0198】
図15は、第4の実施形態において、テストモード時の第1フェーズで生成される信号の時間変化を表わす図である。
【0199】
ここでは、図14のメモリセルCL_xxxに着目し、テストモード時のメモリセルCL_xxxのプログラムの異常の検出について説明する。
【0200】
初期状態では、プリチャージ信号PC0、PC2、テスト信号Test2が「H」レベルとなり、プリチャージ信号PC1、テスト信号Test1が「L」レベルとなり、ワード線WL_xxxが非活性化(「L」レベル)となる。
【0201】
このときには、PチャネルMOSトランジスタTR−4、TR−5がオフ、PチャネルMOSトランジスタTR−3がオン、NチャネルMOSトランジスタTR−10がオフ、NチャネルMOSトランジスタTR−11がオンとなる。
【0202】
その結果、ビット線Bitの電圧がプリチャージレベル(vddレベル)となる。また、ビット線Bitnの電圧が、プリチャージレベル(vddレベル)からNチャネルMOSトランジスタTR−11の閾値電圧N_Vthだけ低い電圧となる。電圧N_Vthは、差動センスアンプ10のオフセット電圧よりも大きな値である。
【0203】
また、このときには、NチャネルMOSトランジスタTR−1、TR−2がオフとなる。
【0204】
その結果、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0205】
次に、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC1、ワード線WL_xxxを活性化する。したがって、テストモード時には、プリチャージ信号PC1およびワード線WL_xxxが活性化される期間は、図5に示すようなテストモード時のクロックCLKBのパルス幅となり、通常モード時に比べて長い。
【0206】
また、切替器161によってソース線SLがグランドGNDに接続され、制御ロジック回路108によって、テスト信号Test1が「H」レベルに立上がる。
【0207】
プリチャージ信号PC1が「H」レベルに立ち上がることによって、PチャネルMOSトランジスタTR−3がオフとなる。テスト信号Test1が「H」レベルに立上がることによって、NチャネルMOSトランジスタTR−11はオフとなる。
【0208】
その結果、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。これにより、ビット線Bitの電圧は減少する。
【0209】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されず、ビット線Bitnの電圧は、プリチャージレベル(vddレベル)からN_Vthだけ低い電圧を維持する。
【0210】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、図示しないが、データ読出線CTBの電圧は、「L」レベルに減少するとともに、ラッチ信号QNは「L」レベルとなる。
【0211】
出力ラッチ11は、「L」レベルのラッチ信号QNを受けて、「L」レベルの出力信号Qを出力する。
【0212】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送されない。その結果、図15の破線で示すように、ビット線Bitの電圧は、プリチャージレベル(vddレベル)を維持する。
【0213】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、プリチャージレベル(vddレベル)を維持し、ラッチ信号QNは「H」レベルとなる。
【0214】
出力ラッチ11は、「H」レベルのラッチ信号QTを受けて、「H」レベルの出力信号Qを出力する。
【0215】
正常時のレベル(期待値)と異なるレベルの出力信号Qが出力ラッチ11から出力されたことを認識することによって、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【0216】
(テストモード時の第2フェーズの動作)
第2フェーズでは、ビット線Bitn側のプログラムの非導通を検出する。つまり、メモリセルに含まれる2つのトランジスタのうち、ビット線Bitnに接続されるトランジスタとソース線SLとを接続するコンタクトホールに異常がないかを検出する。
【0217】
図16は、第4の実施形態において、テストモード時の第2フェーズで生成される信号の時間変化を表わす図である。
【0218】
ここでは、図14のメモリセルCL_yyyに着目し、テストモード時のメモリセルCL_yyyのプログラムの異常の検出について説明する。
【0219】
初期状態では、プリチャージ信号PC0、PC1、テスト信号Test1が「H」レベルとなり、プリチャージ信号PC2、テスト信号Test2が「L」レベルとなり、ワード線WL_yyyが非活性化(「L」レベル)となる。
【0220】
このときには、PチャネルMOSトランジスタTR−3、TR−5がオフ、PチャネルMOSトランジスタTR−4がオン、NチャネルMOSトランジスタTR−11がオフ、NチャネルMOSトランジスタTR−10がオンとなる。
【0221】
その結果、ビット線Bitnの電圧がプリチャージレベル(vddレベル)となる。また、ビット線Bitの電圧が、プリチャージレベル(vddレベル)からNチャネルMOSトランジスタTR−10の閾値電圧N_Vthだけ低い電圧となる。電圧N_Vthは、差動センスアンプ10のオフセット電圧よりも大きな値である。
【0222】
また、このときには、NチャネルMOSトランジスタTR−C、TR−Dがオフとなる。
【0223】
その結果、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0224】
次に、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC2、ワード線WL_yyyを活性化する。したがって、テストモード時には、プリチャージ信号PC2およびワード線WL_yyyが活性化される期間は、図5に示すようなテストモード時のクロックCLKBのパルス幅となり、通常モード時に比べて長い。
【0225】
また、切替器161によってソース線SLがグランドGNDに接続され、制御ロジック回路108によって、テスト信号Test2が「H」レベルに立上がる。
【0226】
プリチャージ信号PC2が「H」レベルに立ち上がることによって、PチャネルMOSトランジスタTR−4がオフとなる。テスト信号Test2が「H」レベルに立上がることによって、NチャネルMOSトランジスタTR−10はオフとなる。
【0227】
その結果、NチャネルMOSトランジスタTR−Dと、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−Dを介してビット線Bitnに伝送される。これにより、ビット線Bitnの電圧は減少する。
【0228】
一方、NチャネルMOSトランジスタTR−Cと、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−Cを介してビット線Bitに伝送されず、ビット線Bitの電圧は、プリチャージレベル(vddレベル)からN_Vthだけ低い電圧を維持する。
【0229】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「H」レベルに維持するとともに、ラッチ信号QNは「H」レベルとなる。
【0230】
出力ラッチ11は、「H」レベルのラッチ信号QNを受けて、「H」レベルの出力信号Qを出力する。
【0231】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−Dと、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−Dを介してビット線Bitnに伝送されない。その結果、図16の破線で示すように、ビット線Bitnの電圧は、プリチャージレベル(vddレベル)を維持する。
【0232】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「L」レベルに減少し、ラッチ信号QNは「L」レベルとなる。
【0233】
出力ラッチ11は、「L」レベルのラッチ信号QTを受けて、「L」レベルの出力信号Qを出力する。
【0234】
正常時のレベル(期待値)と異なるレベルの出力信号Qが出力ラッチ11から出力されたことを認識することによって、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【0235】
以上のように、本実施の形態によれば、第3の実施形態と同様に、テストモード時に、レベル判定をしない方のビット線を中間電位に固定することによって、差動センスアンプのオフセット電圧の影響を受けないようにできるので、テストの精度を向上させることができる。
【0236】
また、本実施の形態では、追加する回路が、電圧固定化回路のみであるので、回路面積のオーバーヘッドが僅かである。
[第5の実施形態]
図17は、第5の実施形態におけるメモリアレイ104およびI/O回路107の第i列における一部の構成を表わす図である。
【0237】
図17の構成が、図6の構成と相違する点は、以下である。
図17の構成は、インバータIV1、IV2および排他的論理和回路EORを含まず、その代わりに、短絡化回路63を備える。
【0238】
短絡化回路63は、テストモード時に、ビット線Bitとビット線Bitnとを短絡させる。
【0239】
短絡化回路63は、PチャネルMOSトランジスタTR−12を備える。
PチャネルMOSトランジスタTR−12は、ビット線Bit上のノードN_te1とビット線Bitn上のノードN_te2との間に設けられる。PチャネルMOSトランジスタTR−12のゲートは、テスト信号Testを受ける。
【0240】
出力ラッチ11は、差動センスアンプ10の出力信号QNを受けてラッチし、外部へ出力信号Qとして出力する。
【0241】
(通常モード時の動作)
本実施の形態における通常モード時に生成される信号の時間変化は、図9に示す第2の実施形態におけるものと同様である。したがって、図9を参照して本実施の形態における通常モード時に生成される信号の時間変化を説明する。
【0242】
ここでは、図17のメモリセルCL_xxxに着目し、通常モード時のメモリセルCL_xxxの読出し動作を説明する。
【0243】
図9を参照して、まず、プリチャージ信号PCが「L」レベルのときには、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオンとなり、ビット線Bitおよびビット線Bitnの電圧がプリチャージレベル(vddレベル)となる。
【0244】
また、ワード線WL_xxxが非活性化(「L」レベル)のときには、NチャネルMOSトランジスタTR−1、TR−2がオフとなり、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0245】
次に、プリチャージ信号PCが「H」レベルに立ち上がるとともに、ワード線WL_xxxが「H」レベルに立ち上がり、切替器161によってソース線SLがグランドGNDに接続される。
【0246】
ここで、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC、ワード線WL_xxxを活性化する。したがって、通常モード時には、プリチャージ信号PCおよびワード線WL_xxxが活性化される期間は、図4に示すような通常モード時のクロックCLKBのパルス幅となり、テストモード時に比べて短い。
【0247】
通常モード時には、テスト信号Testが「L」レベルのため、NチャネルMOSトランジスタTR−12は、オフ状態を維持し、NチャネルMOSトランジスタTR−12を介して、ビット線Bitとビット線Bitnとが接続されることがない。
【0248】
プリチャージ信号PCが「H」レベルに立ち上がると、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオフとなる。また、ワード線WL_xxxが「H」レベルに立ち上がると、NチャネルMOSトランジスタTR−1、TR−2がオンとなる。
【0249】
NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。これにより、ビット線Bitの電圧は減少する。
【0250】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されず、ビット線Bitnの電圧はプリチャージレベル(vddレベル)を維持する。
【0251】
差動センスアンプ10は、ビット線Bitとビット線Bitnの間の微小電位差を増幅する。その結果、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「L」レベルとなる。
【0252】
出力ラッチ11は、「L」レベルのラッチ信号QNを受けて、「L」レベルの出力信号Qを出力する。
【0253】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送されない。その結果、図9の破線で示すように、ビット線Bitの電圧はプリチャージレベル(vddレベル)を維持する。
【0254】
差動センスアンプ10の仕上がりによって、ビット線Bitが「L」レベルだとセンスし易いオフセットを持っていた場合、データ読出線CTBの電圧は、「L」レベルに減少するとともに、図示しないが、ラッチ信号QNは「H」レベルとなる。その結果、製造時の不良がないときと同様に、出力ラッチ11からの出力信号Qは、「L」レベルとなる。そのため、この半導体装置が、後述するようなテストモードを持たない場合に、出荷テストがパスしてしまうことになる。
【0255】
しかしながら、NチャネルMOSトランジスタTR−1、TR−2は、ともにソース線SLとは非接続のため、市場での実動作時には、ノイズの影響を受け易いことが考えられる。その結果、出力ラッチ11からの出力信号Qが、不安定となり、「H」レベルとなることもあり、誤動作のリスクがある。
【0256】
(テストモード時の動作)
図18は、第5の実施形態において、テストモード時に生成される信号の時間変化を表わす図である。
【0257】
ここでは、図17のメモリセルCL_xxxに着目し、テストモード時のメモリセルCL_xxxのプログラムの異常の検出について説明する。
【0258】
まず、プリチャージ信号PCが「L」レベルのときには、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオンとなり、ビット線Bitおよびビット線Bitnの電圧がプリチャージレベル(vddレベル)となる。
【0259】
また、ワード線WL_xxxが非活性化(「L」レベル)のときには、NチャネルMOSトランジスタTR−1、TR−2がオフとなり、ソース線SLの電圧は、ビット線Bitおよびビット線Bitnに伝わらない。
【0260】
次に、プリチャージ信号PCが「H」レベルに立ち上がるとともに、ワード線WL_xxxが「H」レベルに立ち上がり、切替器161によってソース線SLがグランドGNDに接続される。
【0261】
ここで、プリチャージ回路+CSLドライバ群105およびロウデコーダ103は、クロックCLKBに基づいて、プリチャージ信号PC、ワード線WL_xxxを活性化する。したがって、テストモード時には、プリチャージ信号PCおよびワード線WL_xxxが活性化される期間は、図5に示すようなテストモード時のクロックCLKBのパルス幅となり、通常モード時に比べて長い。
【0262】
また、テストモード時には、制御ロジック回路108によって、テスト信号Test1は、「H」レベルとなる。
【0263】
プリチャージ信号PCが「H」レベルに立ち上がると、PチャネルMOSトランジスタTR−3、TR−4、TR−5がオフとなる。また、ワード線WL_xxxが「H」レベルに立ち上がると、NチャネルMOSトランジスタTR−1、TR−2がオンとなる。
【0264】
テスト信号Testが「H」レベルのため、NチャネルMOSトランジスタTR−12は、オン状態となり、NチャネルMOSトランジスタTR−12を介して、ビット線Bitとビット線Bitnとが接続される。
【0265】
NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線していない場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送される。これにより、ビット線Bitの電圧は次第に減少する。
【0266】
一方、NチャネルMOSトランジスタTR−2と、ソース線SL上のノードS_xxxとの間には、プログラムコンタクタが存在しないため、ソース線SL上の電圧が、NチャネルMOSトランジスタTR−2を介してビット線Bitnに伝送されない。しかし、NチャネルMOSトランジスタTR−12はがオン状態のため、ビット線Bitの電圧が、ビット線Bitnに伝送され、ビット線Bitの電圧は、ビット線Bitの電圧と同様にして、次第に減少する。
【0267】
このとき、本実施の形態では、他の実施形態と異なり、センスアンプ活性化信号SAEが「H」レベルに活性化されず、差動センスアンプ10は、起動されない。その結果、データ読出線CTBの電圧は、ビット線Bitの電圧である「L」レベルに減少するとともに、ラッチ信号QNは「L」レベルとなる。
【0268】
出力ラッチ11は、「L」レベルのラッチ信号QNを受けて、「L」レベルの出力信号Qを出力する。
【0269】
ここで、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線している場合には、ソース線SL上のグランドGNDの電圧が、NチャネルMOSトランジスタTR−1を介してビット線Bitに伝送されない。その結果、図18の破線で示すように、ビット線Bitの電圧は、プリチャージレベル(vddレベル)を維持する。また、NチャネルMOSトランジスタTR−12はがオン状態のため、ビット線Bitの電圧が、ビット線Bitnに伝送され、ビット線Bitの電圧は、ビット線Bitの電圧と同様に、プリチャージレベル(vddレベル)を維持する。このとき、本実施の形態では、他の実施形態と異なり、センスアンプ活性化信号SAEが「H」レベルに活性化されず、差動センスアンプ10は、起動されない。その結果、データ読出線CTBの電圧は、ビット線Bitの電圧である「H」レベルを維持するとともに、ラッチ信号QNは「H」レベルとなる。
【0270】
出力ラッチ11は、「H」レベルのラッチ信号QNを受けて、「H」レベルの出力信号Qを出力する。
【0271】
正常時のレベル(期待値)と異なるレベルの出力信号Qが出力ラッチ11から出力されたことを認識することによって、製造時の不良によって、NチャネルMOSトランジスタTR−1と、ソース線SLとの間の配線が断線し、正常にプログラムされていないことを知ることができる。
【0272】
以上のように、本実施の形態によれば、テストモード時に、ビット線対を短絡させるとともに、差動センスアンプを動作させずに、ビット線対のレベルを判定することによって、差動センスアンプのオフセット電圧の影響を受けないようにできるので、テストの精度を向上させることができる。
【0273】
また、テストモード時の期待値がプログラムコードに依らないので、BIST(Built-In Self-Test)が容易となる。
【0274】
また、本実施の形態では、追加する回路が、短絡化回路のみであるので、回路面積のオーバーヘッドが僅かである。
【0275】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0276】
50 プリチャージ回路、51,52,55,IV1,IV2,IV3,IV4,IV11 インバータ、53,54 NAND回路、56 遅延回路、58,220 カラムセレクタ、61,62 電圧固定化回路、63 短絡化回路、10,503 差動センスアンプ、11,504 出力ラッチ、101 アドレスプリデコーダ、102 制御回路、103 ロウデコーダ、104 メモリアレイ、105 プリチャージ回路+SLドライバ群、106 カラムセレクタ群、107 I/O回路、108 制御ロジック回路、110−1〜110−5,110−a ラッチ、111−1〜111−5 プリデコーダ、112 内部クロック生成回路、210 差動センスアンプ群、211 出力ラッチ群、161 切替器、230 増幅部、220 プリチャージおよびイコライズ部、240 バッファ部、245,505 論理回路、TR−1,TR−2,TR−A,TR−B,TR−C,.TR−D,TR−10,TR−11,TR−12,N1〜N3,N5 NチャネルMOSトランジスタ、TR−3,TR−4,TR−5,TR−6,TR−7,TR−8,TR−9,P3〜P8,P10 PチャネルMOSトランジスタ、EOR 排他的論理和回路、MUX マルチプレクサ、CL,CL_000,CL_xxx,CL_yyy メモリセル、WL,WL_000,WL_xxx,WL_yyy ワード線、SL ソース線、Bit,Bitn ビット線。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18