特開 2018-201069 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-201069(P2018-201069A)

(43)【公開日】2018年12月20日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03F 1/52 20060101AFI20181122BHJP

   H03F 1/22 20060101ALI20181122BHJP

   H03F 3/187 20060101ALI20181122BHJP

   H01L 21/822 20060101ALI20181122BHJP

   H01L 27/04 20060101ALI20181122BHJP

   H03F 1/00 20060101ALI20181122BHJP

   H03K 17/16 20060101ALI20181122BHJP

【ＦＩ】

   H03F1/52 Z

   H03F1/22

   H03F3/187

   H01L27/04 H

   H03F1/00 B

   H03K17/16 M

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

【全頁数】19

(21)【出願番号】特願2017-103704(P2017-103704)

(22)【出願日】2017年5月25日

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100091982

【弁理士】

【氏名又は名称】永井 浩之

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100082991

【弁理士】

【氏名又は名称】佐藤 泰和

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】瀬下 敏樹

(72)【発明者】

【氏名】栗山 保彦

【テーマコード（参考）】

5F038

5J055

5J500

【Ｆターム（参考）】

5F038BH04

5F038BH07

5F038BH13

5F038CD02

5F038CD13

5F038EZ06

5F038EZ20

5J055AX02

5J055AX26

5J055AX40

5J055CX01

5J055DX13

5J055DX22

5J055EY01

5J055EY05

5J055EY10

5J055EY12

5J055GX01

5J055GX06

5J500AA01

5J500AA13

5J500AC57

5J500AF11

5J500AH10

5J500AH19

5J500AH25

5J500AH29

5J500AH33

5J500AH39

5J500AK12

5J500AM04

5J500AM17

5J500AS13

5J500AT01

5J500LV07

(57)【要約】

【課題】ＥＳＤ保護素子を付加しても高周波特性の劣化を抑制することができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、ＳＯＩ基板上に設けられ、高周波信号を増幅して出力する。入力端子は、高周波信号を入力する。出力端子は、増幅された高周波信号を出力する。第１トランジスタは、入力端子からの高周波信号をゲートで受けて、該高周波信号を増幅する。第２トランジスタは、第１トランジスタのドレインと出力端子との間に設けられている。第１インダクタ素子は、第１トランジスタのソースと接地電位源との間に設けられている。第１キャパシタ素子は、第１トランジスタのゲートと入力端子との間に設けられている。ＥＳＤ保護素子は、第１インダクタ素子および第１トランジスタの間の第１ノードと入力端子および第１キャパシタ素子の間の第２ノードとの間に設けられている。
【選択図】図１

【特許請求の範囲】

【請求項1】

ＳＯＩ（Silicon On Insulator）基板上に設けられ、高周波信号を増幅して出力する半導体装置であって、
前記高周波信号を入力する入力端子と、
増幅された前記高周波信号を出力する出力端子と、
前記入力端子からの前記高周波信号をゲートで受けて、該高周波信号を増幅する第１トランジスタと、
前記第１トランジスタのドレインと前記出力端子との間に設けられた第２トランジスタと、
前記第１トランジスタのソースと接地電位源との間に設けられた第１インダクタ素子と、
前記第１トランジスタのゲートと前記入力端子との間に設けられた第１キャパシタ素子と、
前記第１インダクタ素子および前記第１トランジスタの間の第１ノードと前記入力端子および前記第１キャパシタ素子の間の第２ノードとの間に設けられたＥＳＤ（Electrostatic Discharge）保護素子と、を備えている半導体装置。

【請求項2】

前記ＥＳＤ保護素子は、
前記第１ノードと前記第２ノードとの間において、前記第１ノードから前記第２ノードへ順方向に直列接続された複数の第１ダイオードと、
前記第１ノードと前記第２ノードとの間において、前記第２ノードから前記第１ノードへ順方向に直列接続された複数の第２ダイオードとを備えている、請求項１に記載の半導体装置。

【請求項3】

前記出力端子と前記第２トランジスタのドレインとの間に接続された第２キャパシタ素子と、
電源回路と前記第２トランジスタのドレインとの間に接続された第２インダクタ素子と、
前記第２インダクタ素子に並列接続された第１抵抗素子と、
前記第１トランジスタのゲートと前記電源回路との間に接続された第２抵抗素子と、
前記第２トランジスタのゲートと前記電源回路との間に接続された第３抵抗素子とを備えている、請求項１または請求項２に記載の半導体装置。

【請求項4】

前記出力端子と前記第２トランジスタとの間に直列接続された第１および第２スイッチと、
前記第１スイッチと前記第２スイッチとの間の第３ノードと前記接地電位源との間に直列接続されたｍ個（ｍ≧１）の第３スイッチと、
前記出力端子と前記第２スイッチとの間の第４ノードと前記接地電位源との間に直列接続されたｍ＋１個の第４スイッチとを備えている、請求項１から請求項３のいずれか一項に記載の半導体装置。

【請求項5】

前記入力端子は、第１〜第ｐ入力端子（ｐ≧３）のｐ個設けられており、
前記出力端子は、第１〜第ｑ出力端子（ｑ＜ｐ）のｑ個設けられており、
前記第１および第２トランジスタ、前記第１インダクタ素子、前記第１キャパシタ素子および前記ＥＳＤ保護素子を増幅回路とし、前記第１〜第３スイッチをスルースイッチ回路とし、前記第４スイッチをシャントスイッチ回路とすると、
前記第１〜第ｐ入力端子のそれぞれに前記増幅回路が設けられ、
前記増幅回路と前記第１〜第ｑ出力端子との間にそれぞれ前記スルースイッチが設けられており、
前記第１〜第ｑ出力端子のそれぞれに前記シャントスイッチ回路が設けられている、請求項４に記載の半導体装置。

【請求項6】

前記入力端子に接続可能な第１および第２端子と、
前記第１および第２端子と前記出力端子との間に設けられ、前記第１および第２トランジスタ、前記第１インダクタ素子、前記第１キャパシタ素子および前記ＥＳＤ保護素子を含む増幅回路と、
前記第１および第２端子と前記出力端子との間に前記増幅回路に対して並列に設けられたバイパス経路と、
前記第１端子と前記バイパス経路との間に接続された第５スイッチと、
前記第２端子と前記バイパス経路との間に接続された第６スイッチと、
前記バイパス経路と前記接地電位源との間に直列接続されたｎ個（ｎ≧１）の第７スイッチと、
前記第１端子と前記接地電位源との間に直列接続されたｎ＋１個の第８スイッチと、
前記第２端子と前記接地電位源との間に直列接続されたｎ＋１個の第９スイッチとを備えている、請求項１から請求項５のいずれか一項に記載の半導体装置。

【請求項7】

前記入力端子と前記第１または第２端子との間に設けられ、前記入力端子に外部インダクタ素子を介して接続可能な中間端子と、
前記中間端子と前記接地電位源との間に直列接続されたｎ＋１個の第１０スイッチとをさらに備えている、請求項６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明による実施形態は、半導体装置に関する。

【背景技術】

【0002】

近年、高周波低雑音増幅器（以下、単に、ＬＮＡ（Low Noise Amplifier）とも言う）をＳｉＧｅバイポーラプロセス（以下、ＳｉＧｅプロセスとも言う）からＳＯＩ（Silicon On Insulator）ＣＭＯＳプロセス（以下、ＳＯＩプロセスとも言う）に置換する検討が進められている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量は小さいことから、高周波信号の電力損失が小さくなる。よって、ＳＯＩプロセスを用いれば、電気的特性を劣化させずに、高周波スイッチとＬＮＡとを同一のＳＯＩ基板上に形成でき、ワンチップ化が可能となる。

【0003】

このようなＬＮＡをＥＳＤ（Electrostatic Discharge）から保護するために、ＥＳＤ保護素子がＬＮＡの入力端子に設けられている場合がある。しかし、ＥＳＤ保護素子は、それ自体に寄生容量を有するため、入力端子における高周波信号の反射特性やＮＦ（Noise Figure）特性が劣化してしまうという問題があった。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特表２０１５−５１７７８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ＥＳＤ保護素子を付加しても高周波特性の劣化を抑制することができる半導体装置を提供する。

【課題を解決するための手段】

【0006】

本実施形態による半導体装置は、ＳＯＩ基板上に設けられ、高周波信号を増幅して出力する。入力端子は、高周波信号を入力する。出力端子は、増幅された高周波信号を出力する。第１トランジスタは、入力端子からの高周波信号をゲートで受けて、該高周波信号を増幅する。第２トランジスタは、第１トランジスタのドレインと出力端子との間に設けられている。第１インダクタ素子は、第１トランジスタのソースと接地電位源との間に設けられている。第１キャパシタ素子は、第１トランジスタのゲートと入力端子との間に設けられている。ＥＳＤ保護素子は、第１インダクタ素子および第１トランジスタの間の第１ノードと入力端子および第１キャパシタ素子の間の第２ノードとの間に設けられている。

【図面の簡単な説明】

【0007】

【図1】第１実施形態による高周波低雑音増幅器（ＬＮＡ）の構成例を示す図。

【図2】増幅動作におけるＬＮＡ１の高周波特性を示すグラフ。

【図3】比較例によるＬＮＡの構成を示す図。

【図4】第２実施形態によるＬＮＡの構成例を示す図。

【図5】第３実施形態によるＬＮＡの構成例を示す図。

【図6】ゲインモードにおけるＬＮＡの動作を示す図。

【図7】バイパスモードにおけるＬＮＡの動作を示す図。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

【0009】

（第１実施形態）
図１は、第１実施形態による高周波低雑音増幅器（ＬＮＡ）の構成例を示す図である。ＬＮＡ１は、高周波信号を送受信する通信装置の受信回路に設けられており、高周波信号を増幅して出力する半導体装置である。ＬＮＡ１は、ＳＯＩ基板上にＳＯＩプロセスを用いて形成され、１つの半導体チップとして構成されている。通信装置は、例えば、携帯電話、スマートフォン、無線タブレット、無線ルータなどの移動体通信端末、あるいは、無線基地局、無線アクセスポイント等でよい。

【0010】

半導体装置としてのＬＮＡ１は、入力端子ＬＮＡｉｎと、出力端子ＬＮＡｏｕｔと、第１トランジスタＦＥＴ１と、第２トランジスタＦＥＴ２と、インダクタ素子Ｌｓ、Ｌｄと、キャパシタ素子Ｃｉｎ、Ｃｏｕｔ、ＣＢ２と、抵抗素子Ｒｄ、ＲＢ１、ＲＢ２と、ＥＳＤ保護素子１０と、電源回路２０とを備えている。

【0011】

入力端子ＬＮＡｉｎは、高周波信号をＬＮＡ１の外部（例えば、アンテナ）から入力する。入力端子ＬＮＡｉｎには、入力側のインピーダンス整合をとるために、外部インダクタ素子Ｌｅｘｔが外付けされている。出力端子ＬＮＡｏｕｔは、ＬＮＡ１の内部において増幅された高周波信号を通信装置内部へ出力する。

【0012】

第１トランジスタＦＥＴ１（以下、単に、ＦＥＴ１という）は、第１ノードＮ１と第２トランジスタＦＥＴ２との間に接続されており、インダクタ素子Ｌｓを介してソース接地されている。ＦＥＴ１は、入力端子ＬＮＡｉｎからの高周波信号をゲートで受けて、該高周波信号を増幅する。

【0013】

第２トランジスタＦＥＴ２（以下、単に、ＦＥＴ２という）は、ＦＥＴ１のドレインと出力端子ＬＮＡｏｕｔとの間に設けられ、ＦＥＴ１のドレイン側にカスコード接続されている。ＦＥＴ２は、キャパシタ素子ＣＢ２を介してゲート接地されている。 すなわち、ＦＥＴ２はゲート接地ＦＥＴとして機能し、ＦＥＴ１と共にカスコード増幅回路を形成している。

【0014】

このように、ＦＥＴ１およびＦＥＴ２は、電源回路２０と接地電圧源としてのグランドとの間に直列接続（カスコード接続）されており、ＦＥＴ１のゲートで受けた高周波信号を増幅して出力端子ＬＮＡｏｕｔから出力する。

【0015】

第１インダクタ素子Ｌｓは、ＦＥＴ１のソースとグランドとの間に設けられている。第１インダクタ素子Ｌｓは、ＥＳＤ保護素子１０の寄生容量成分とともにインピーダンス整合回路として機能する。

【0016】

第１キャパシタ素子Ｃｉｎは、入力端子ＬＮＡｉｎとＦＥＴ１のゲートとの間に設けられており、入力端子ＬＮＡｉｎからの直流電流成分をカットする。

【0017】

ＥＳＤ保護素子１０は、第１ノードＮ１と第２ノードＮ２との間に設けられている。第１ノードＮ１は、ＦＥＴ１のソースと第１インダクタ素子Ｌｓとの間の接続ノードであり、第２ノードＮ２は、入力端子ＬＮＡｉｎと第１キャパシタ素子Ｃｉｎとの間の接続ノードである。ＥＳＤ保護素子１０は、入力端子ＬＮＡｉｎから入力されるＥＳＤによってＬＮＡ１が破壊されないようにＥＳＤによる電力をグランドへ回避させる。

【0018】

ＥＳＤ保護素子１０は、第１ノードＮ１と第２ノードＮ２との間において、第１ノードＮ１から第２ノードＮ２へ順方向に直列接続された複数の第１ダイオードＤ１と、第２ノードＮ２から第１ノードＮ１へ順方向に直列接続された複数の第２ダイオードＤ２とを備えている。即ち、ＥＳＤ保護素子１０は、互いに逆方向に並列接続された複数のＰＮ接合ダイオードＤ１、Ｄ２を備えている。

【0019】

ＥＳＤが負電圧である場合には、第１ダイオードＤ１がＥＳＤによる電流をグランドから流す。ＥＳＤが正電圧である場合には、第２ダイオードＤ２がＥＳＤによる電流をグランドへ流す。これにより、ＥＳＤ保護素子１０は、入力端子ＬＮＡｉｎからのＥＳＤからＬＮＡ１を保護することができる。

【0020】

一方、入力端子ＬＮＡｉｎに印加される電圧が直列接続された複数の第１ダイオードＤ１の順バイアス電圧ＶＦまたは直列接続された複数の第２ダイオードＤ２の順方向電圧ＶＦを超えない場合には、ＥＳＤ保護素子１０は第１ノードＮ１と第２ノードＮ２との間で電流をほとんど流さない。従って、ＬＮＡ１で増幅すべき高周波信号が入力端子ＬＮＡｉｎに入力されたときには、高周波信号はＦＥＴ１のゲートへ印加され得る。

【0021】

このようにＥＳＤ保護素子１０の放電の閾値電圧を制御するには、第１ダイオードＤ１の個数および第２ダイオードＤ２の個数によって制御すればよい。即ち、ＥＳＤ保護素子１０の閾値電圧が高周波信号の振幅よりも高くかつ ＥＳＤ保護素子１０が無い時のＬＮＡ１の入力耐圧よりも低くなるように、第１および第２ダイオードＤ１、Ｄ２のそれぞれの個数を設定すればよい。

【0022】

また、ＥＳＤ保護素子１０が直流的に導通していない場合、第１および第２ダイオードＤ１、Ｄ２は寄生容量（接合容量）を有するので、ＥＳＤ保護素子１０は第１ノードＮ１と第２ノードＮ２との間のキャパシタ素子としても機能する。ＥＳＤ保護素子１０の寄生容量成分をＣｅｓｄ（例えば、５０ｆＦ）とすると、寄生容量成分Ｃｅｓｄと第１インダクタ素子Ｌｓとがインピーダンス整合回路として機能し得る。このように、ＥＳＤ保護素子１０は、ＥＳＤ耐性を向上させるとともに、入力インピーダンスを整合させるためにも用いられる。

【0023】

外部インダクタ素子Ｌｅｘｔ、第１インダクタ素子Ｌｓ、第１キャパシタ素子Ｃｉｎ、ＥＳＤ保護素子１０は、入力インピーダンス整合のために用いられる受動素子であり、ＦＥＴ１、ＦＥＴ２の利得およびノイズを考慮して所望の入力インピーダンスになるように設定される。尚、ＥＳＤ保護素子１０を付加することによる高周波特性については図２を参照して説明する。

【0024】

第２キャパシタ素子Ｃｏｕｔは、出力端子ＬＮＡｏｕｔとＦＥＴ２のドレインとの間に接続されている。第２インダクタ素子Ｌｄおよび第１抵抗素子Ｒｄは、電源回路２０とＦＥＴ２との間に並列接続されている。第２キャパシタ素子Ｃｏｕｔは、出力端子ＯＵＴからの直流電流成分をカットするために設けられている。また、第１抵抗素子Ｒｄ、第２インダクタ素子Ｌｄおよび第２キャパシタ素子Ｃｏｕｔは、出力インピーダンス整合回路としても機能する。さらに、第１抵抗素子Ｒｄは、ゲインを調整し、安定化（発振の抑制）のために設けられており、例えば、第２インダクタ素子Ｌｄのインピーダンスの絶対値の約１０倍以上の抵抗を有する。

【0025】

第２抵抗素子ＲＢ１は、ＦＥＴ１のゲートと電源回路２０との間に接続されている。第３抵抗素子ＲＢ２は、ＦＥＴ２のゲートと電源回路２０との間に接続されている。抵抗素子ＲＢ１、ＲＢ２は、高周波信号が電源回路２０へ進入しないように設けられている。尚、図示しないが、本実施形態において、ＦＥＴ１のゲートとそのソースとの間にさらにインピーダンス整合用のキャパシタ素子を設けてもよい。

【0026】

電源回路２０は、イネーブル信号ＥＮに基づいて、ＦＥＴ１、ＦＥＴ２のそれぞれのゲートに第１および第２バイアス電圧ＶＢ１、ＶＢ２を印加し、ＦＥＴ２のドレインに電源電圧ＶＤＤ＿ＬＮＡを印加する。バイアス電圧ＶＢ１、ＶＢ２および電源電圧ＶＤＤ＿ＬＮＡは、外部電圧Ｖｄｄから生成される。例えば、電源回路２０は、外部の制御装置（図示せず）からイネーブル信号ＥＮを受けて、ＬＮＡ１を駆動または停止させるために、バイアス電圧ＶＢ１をＦＥＴ１のゲートに印加し、バイアス電圧ＶＢ２をＦＥＴ２のゲートに印加する。例えば、制御装置は、ゲインモードにおいてイネーブル信号ＥＮをハイレベルとし、電源回路２０は、バイアス電圧ＶＢ１、ＶＢ２を所定電圧にする。これにより、ＬＮＡ１は増幅動作を可能とする。一方、制御装置は、バイパスモードあるいは待機モードにおいてイネーブル信号ＥＮをロウレベルとし、電源回路２０は、バイアス電圧ＶＢ１、ＶＢ２をほぼゼロにする。これにより、ＬＮＡ１は増幅動作を停止する。

【0027】

ゲインモードにおいて、高周波信号が入力端子ＬＮＡｉｎから入力されると、高周波信号は、第１キャパシタ素子Ｃｉｎを介してＦＥＴ１のゲートに印加される。ＦＥＴ１およびＦＥＴ２のゲートにはバイアス電圧ＶＢ１、ＶＢ２がそれぞれ印加されているので、ＦＥＴ１、ＦＥＴ２は、この高周波信号を増幅して第２キャパシタ素子Ｃｏｕｔを介して出力端子ＯＵＴから出力する。

【0028】

図２（Ａ）および図２（Ｂ）は、増幅動作におけるＬＮＡ１の高周波特性を示すグラフである。図２（Ａ）は、Ｓ１１の高周波特性を示す。図２（Ｂ）は、ノイズ指数（ＮＦ（Noise Figure））の高周波特性を示す。尚、本実施形態において、ＬＮＡ１は、１．８ＧＨｚ〜２．２ＧＨｚを使用帯域として設計されているものとする。

【0029】

Ｓ１１は、入力端子ＬＮＡｉｎにおける高周波信号の反射特性に関するＳパラメータであり、Ｓ１１が小さいほど、入力端子ＬＮＡｉｎでの反射による損失（所謂、入力リターンロス）が少ないことを意味する。

【0030】

実線Ｌ１は、本実施形態によるＬＮＡ１の特性を示し、破線Ｌ０は、比較例のＬＮＡの特性を示す。図３は、比較例によるＬＮＡの構成を示す図である。比較例は、ＥＳＤ保護素子が入力端子ＬＮＡｉｎとグランドとの間に接続されている。比較例のその他の構成は、第１実施形態の構成と同様でよい。図示はしないが、このような比較例では、ＥＳＤ保護素子１０を付加することによって、Ｓ１１およびＮＦが悪化することが分かっている。即ち、ＥＳＤ保護素子１０の無いＬＮＡに比べて、比較例は、Ｓパラメータおよびノイズ指数において劣化することが分かっている。

【0031】

一方、図２（Ａ）を参照すると、本実施形態によるＬＮＡ１は、Ｓ１１において比較例よりも改善されていることが分かる。即ち、本実施形態における高周波信号の入力リターンロスは、比較例のそれより小さい。これは、ＥＳＤ保護素子１０が入力端子ＬＮＡｉｎとＦＥＴ１のソースとの間に接続され、ＥＳＤ保護素子１０の寄生容量成分が入力インピーダンスの整合に用いられているからである。

【0032】

図２（Ｂ）を参照すると、本実施形態によるＬＮＡ１は、ＮＦにおいて比較例とほとんど変わらない。従って、本実施形態によるＬＮＡ１は、ノイズを増大させること無く、入力リターンロスを小さくすることができる。尚、図示しないが、出力端子ＬＮＡｏｕｔにおける信号の反射特性に関するＳパラメータ（Ｓ２２）は、本実施形態と比較例とでほとんど変わらなかった。このように、本実施形態によれば、ＥＳＤ保護素子１０が付加されても、Ｓパラメータおよびノイズ指数等の高周波特性の劣化を抑制することができる。

【0033】

また、本実施形態によるＬＮＡ１は、ＳＯＩ基板上にＳＯＩプロセスを用いて形成されている。ＳＯＩプロセスはＳｉＧｅプロセスよりも低コストであり、またＳＯＩプロセスで形成したＭＯＳトランジスタの寄生容量は小さいことから、高周波信号の電力損失が小さくなる。よって、本実施形態によれば、電気的特性を劣化させずに、高周波スイッチとＬＮＡとを同一のＳＯＩ基板上に形成でき、１つの半導体チップとして構成することができる。

【0034】

（第２実施形態）
図４は、第２実施形態によるＬＮＡの構成例を示す図である。第１実施形態では、１個のＬＮＡが１つの半導体チップ上に設けられている。これに対し、第２実施形態では、複数の入力に対応して複数のＬＮＡ＿１〜ＬＮＡ＿（ｐ）が１つの半導体チップ上に設けられている。複数のＬＮＡ＿１〜ＬＮＡ＿（ｐ）のいずれかを出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２に接続するために、スルースイッチ回路群ＴＳＷが複数のＬＮＡ＿１〜ＬＮＡ＿（ｐ）と出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２との間に設けられている。また、出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２のそれぞれには、シャントスイッチ回路群ＳＳＷが設けられている。スルースイッチ回路群ＴＳＷおよびシャントスイッチ回路群ＳＳＷは、ＳＯＩ基板上に設けられ、１つの半導体チップとして構成されている。尚、ｐは３以上の整数である。

【0035】

入力端子がｐ個（ＬＮＡｉｎ１〜ＬＮＡｉｎ（ｐ））であり、出力端子がｑ個（ＬＮＡｏｕｔ１〜ＬＮＡｏｕｔ（ｑ））とすれば、第２実施形態によるスルースイッチ回路群ＴＳＷは、ｐ−Ｐｏｌｅ ｑ−Ｔｈｏｗのスイッチとなる。このような複数入力および複数出力を有するＬＮＡは、無線通信を高速化するキャリアアグリゲーションを実現するために必要となる。スルースイッチ回路群ＴＳＷを切り替えることで、任意の入力端子（ＬＮＡｉｎ１〜ＬＮＡｉｎ（ｐ）のいずれか）から入力した高周波信号を増幅し、任意の出力端子（ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２）から出力することができる。

【0036】

ＬＮＡ＿１〜ＬＮＡ＿（ｐ）は、それぞれ第１実施形態のＬＮＡ１と同様の構成を有する。従って、ＬＮＡ＿１〜ＬＮＡ＿（ｐ）の内部構成の詳細な説明は省略する。ただし、出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２とＬＮＡ＿１〜ＬＮＡ＿（ｐ）との間には、スルースイッチＴＳＷが介在している。

【0037】

第１〜第ｐ入力端子ＬＮＡｉｎ１〜ＬＮＡｉｎ（ｐ）は、ＬＮＡ＿１〜ＬＮＡ＿（ｐ）に対応してｐ個設けられている。第１〜第ｑ出力端子ＬＮＡｏｕｔ１〜ＬＮＡｏｕｔ（ｑ）は、ｑ個（ｑ＜ｐ）設けられている。本実施形態では、出力端子は、２個（ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２）設けられている。即ち、ｑ＝２としている。

【0038】

スルースイッチ回路群ＴＳＷは、ＬＮＡ＿１に対応するスルースイッチ回路ＴＳＷ１１、ＴＳＷ１２と、ＬＮＡ＿２に対応するスルースイッチ回路ＴＳＷ２１、ＴＳＷ２２と、ＬＮＡ＿３に対応するスルースイッチ回路ＴＳＷ３１、ＴＳＷ３２と、・・・ＬＮＡ＿ｐに対応するスルースイッチ回路ＴＳＷ（ｐ）１、ＴＳＷ（ｐ）２とを備えている。ＴＳＷ（ｋ）１、ＴＳＷ（ｋ）２は、出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２に対応して設けられている。尚、１≦ｋ≦ｐである。即ち、出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２に対応するスルースイッチ回路ＴＳＷ（ｋ）１、ＴＳＷ（ｋ）２のペアが、ＬＮＡ＿１〜ＬＮＡ＿（ｐ）のそれぞれに対応して設けられている。

【0039】

スルースイッチ回路ＴＳＷ１１〜ＴＳＷ（ｐ）２の内部構成は基本的に同一であるので、スルースイッチ回路ＴＳＷ１１の内部構成を説明し、その他のスルースイッチ回路の内部構成の説明は省略する。

【0040】

スルースイッチ回路ＴＳＷ１１は、第１〜第３スイッチＳＷ１〜ＳＷ３を備えている。第１および第２スイッチＳＷ１、ＳＷ２は、出力端子ＬＮＡｏｕｔ１とＬＮＡ＿１のＦＥＴ２との間に直列接続されている。尚、第１スイッチＳＷ１とＦＥＴ２との間には、キャパシタ素子Ｃｏｕｔが介在している。

【0041】

第３スイッチＳＷ３は、第１スイッチＳＷ１と第２スイッチＳＷ２との間の第３ノードＮ３とグランドとの間に接続されている。第２実施形態において、第３スイッチＳＷ３は、１個だけ設けられている。しかし、複数の第３スイッチＳＷ３＿１〜ＳＷ３＿ｍを第３ノードＮ３とグランドとの間に直列接続してもよい。尚、ｍは１以上の整数である。ｍは、シャントスイッチ回路を構成する第４スイッチＳＷ４の個数と関連するが、その関連性は後で説明する。

【0042】

スルースイッチ回路ＴＳＷ１２の内部構成は、スルースイッチ回路ＴＳＷ１１のそれと同様である。ただし、スルースイッチ回路ＴＳＷ１２は、ＬＮＡ＿１と出力端子ＬＮＡｏｕｔ２との間に接続されている。

【0043】

同様に、スルースイッチ回路ＴＳＷ（ｋ）１、ＴＳＷ（ｋ）２の内部構成は、スルースイッチ回路ＴＳＷ１１のそれと同様である。ただし、スルースイッチ回路ＴＳＷ（ｋ）１は、ＬＮＡ＿（ｋ）と出力端子ＬＮＡｏｕｔ１との間に接続され、スルースイッチ回路ＴＳＷ（ｋ）２は、ＬＮＡ＿（ｋ）と出力端子ＬＮＡｏｕｔ２との間に接続されている。

【0044】

高周波信号が第１〜第３スイッチＳＷ１〜ＳＷ３のゲート側へ進入しないように、第１〜第３スイッチＳＷ１〜ＳＷ３のゲートには抵抗素子Ｒｔが接続されている。また、第１〜第３スイッチＳＷ１〜ＳＷ３のゲート−ボディ間には、ダイオードＤｔが接続されている。第１〜第３スイッチＳＷ１〜ＳＷ３のゲートは、図示しない外部コントローラに接続されており、その外部コントローラによってオン／オフ制御される。

【0045】

シャントスイッチ回路群ＳＳＷは、シャントスイッチ回路ＳＳＷ１、ＳＳＷ２を備えている。シャントスイッチ回路ＳＳＷ１、ＳＳＷ２は、それぞれ出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２に対応して設けられている。

【0046】

シャントスイッチ回路ＳＳＷ１、ＳＳＷ２の内部構成は基本的に同一であるので、シャントスイッチ回路ＳＳＷ１の内部構成を説明し、他のシャントスイッチ回路ＳＳＷ２の内部構成の説明は省略する。

【0047】

シャントスイッチ回路ＳＳＷ１は、ｍ＋１個の第４スイッチＳＷ４を備えている。ｍ＋１個の第４スイッチＳＷ４は、出力端子ＬＮＡｏｕｔ１とグランドとの間に直列接続されている。第２実施形態では、ｍ＝１であるので、２個の第４スイッチＳＷ４が出力端子ＬＮＡｏｕｔ１とグランドとの間に直列接続されている。

【0048】

上述の通り、シャントスイッチ回路ＳＳＷ２の内部構成は、シャントスイッチ回路ＳＳＷ１のそれと同様であるが、シャントスイッチ回路ＳＳＷ２は、出力端子ＬＮＡｏｕｔ２とグランドとの間に接続されている。

【0049】

高周波信号が第４スイッチＳＷ４のゲート側へ進入しないように、第４スイッチＳＷ４のゲートには抵抗素子Ｒｓが接続されている。また、第４スイッチＳＷ４のゲート−ボディ間には、ダイオードＤｓが接続されている。第４スイッチＳＷ４のゲートは、図示しない外部コントローラに接続されており、その外部コントローラによってオン／オフ制御される。

【0050】

ここで、ｍと第４スイッチＳＷ４の個数との関連性を説明する。第４スイッチＳＷ４の個数は、第３スイッチＳＷ３の個数ｍから１だけ多い数（ｍ＋１）である。これは、出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２からグランドまでに並列接続されるスイッチの個数をシャントスイッチ回路およびスルースイッチ回路において等しくするためである。例えば、出力端子ＬＮＡｏｕｔ１からグランドまでの間に、スルースイッチ回路ＴＳＷ１１においては、２つのスイッチＳＷ２、ＳＷ３が直列接続されている。出力端子ＬＮＡｏｕｔ１からグランドまでの間に、シャントスイッチ回路ＳＳＷ１においても、２つのスイッチＳＷ４が直列接続されている。従って、第４スイッチＳＷ４の個数は、第３スイッチＳＷ３の個数ｍに第２スイッチＳＷ２の個数１を足した数（ｍ＋１）となる。これにより、それぞれ同数のスイッチ（ＳＷ２、ＳＷ３）とスイッチ（２つのＳＷ４）とが出力端子ＬＮＡｏｕｔ１とグランドとの間に、互いに並列に接続される。

【0051】

また、第２〜第４スイッチＳＷ１〜ＳＷ４は、ゲート幅以外の特性（閾値電圧、ゲート長、ゲート絶縁膜の厚み等）においてほぼ等しいＭＯＳＦＥＴである。これは、出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２にＥＳＤによる高電圧が印加されたときに、スルースイッチ回路の２つのスイッチＳＷ２、ＳＷ３およびシャントスイッチ回路の２つのスイッチＳＷ４がほぼ同時に導通（オン）するようにするためである。尚、第１スイッチＳＷ１も第２〜第４スイッチＳＷ２〜ＳＷ４とゲート幅以外の特性（閾値電圧、ゲート長、ゲート絶縁膜の厚み等）においてほぼ等しくてよい。

【0052】

このように、出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２からグランドまでのスイッチの個数およびスイッチの特性を、シャントスイッチ回路ＳＳＷ１、ＳＳＷ２およびスルースイッチ回路ＴＳＷ１１〜ＴＳＷ（ｐ）２において等しくすることによって、シャントスイッチ回路ＳＳＷ１、ＳＳＷ２およびスルースイッチ回路ＴＳＷ１１〜ＴＳＷ（ｐ）２の両方がＥＳＤ保護回路としても機能する。

【0053】

例えば、シャントスイッチ回路ＳＳＷ１、ＳＳＷ２およびスルースイッチ回路ＴＳＷ１１〜ＴＳＷ（ｐ）２がオフ状態であるときに、出力端子ＬＮＡｏｕｔ１にＥＳＤによる高電圧が印加された場合、スルースイッチ回路ＴＳＷ１１、ＴＳＷ２１、・・・ＴＳＷ（ｐ）１のそれぞれの２つのスイッチ（ＳＷ２、ＳＷ３）と、シャントスイッチ回路ＳＳＷ１の２つのスイッチ（ＳＷ４）とが同時に導通する。

【0054】

これにより、ＥＳＤによる電流は、破線矢印Ａで示すように、シャントスイッチ回路ＳＳＷ１を通過する経路Ｐｈ１と、スルースイッチ回路ＴＳＷ１１、ＴＳＷ２１・・・ＴＳＷ（ｐ）１を通過する経路Ｐｓ１〜Ｐｓ（ｐ）とを介してグランドへ流れる。このように、ＥＳＤによる電流は、経路Ｐｈ１とそれに並列接続されるＰｓ１〜Ｐｓ（ｐ）とに流れる。その結果、ＥＳＤ保護素子として機能するスイッチのゲート幅を実質的に大きくすることができ、ＥＳＤによる電流を流し易くする。

【0055】

例えば、第１〜第３スイッチＳＷ１〜ＳＷ３のゲート幅をそれぞれ約０．１ｍｍとし、第４スイッチＳＷ４のゲート幅を約０．６ｍｍとする。また、ｐ＝４とする。この場合、ＥＳＤ保護素子として機能するスイッチＳＷ２〜ＳＷ４の実質的なゲート幅は、約１．０ｍｍ（０．１ｍｍ×４＋０．６ｍｍ）となる。これは、ＥＳＤ保護素子として約１．０ｍｍのゲート幅を有するスイッチが設けられていることと等価である。これにより、ヒューマンボディモデルにおいて２ｋＶ以上のＥＳＤ耐性を得ることができる。このように、シャントスイッチ回路ＳＳＷ１およびスルースイッチ回路ＴＳＷ１１〜ＴＳＷ（ｐ）１がＥＳＤ保護素子として機能することによって、ＥＳＤ保護素子を別途設けること無く、ＥＳＤ耐性を向上させることができる。

【0056】

尚、出力端子ＬＮＡｏｕｔ２にＥＳＤによる高電圧が印加された場合には、出力端子ＬＮＡｏｕｔ２からグランドまでの間にあるスルースイッチ回路ＴＳＷ１２、ＴＳＷ２２、・・・ＴＳＷ（ｐ）２のそれぞれの２つのスイッチ（ＳＷ２、ＳＷ３）と、シャントスイッチ回路ＳＳＷ２の２つのスイッチＳＷ４とが同時に導通する。これにより、出力端子ＬＮＡｏｕｔ２においても、ＥＳＤ保護素子を別途設けること無く、ＥＳＤ耐性を向上させることができる。

【0057】

もし、ＥＳＤ保護素子を出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２に別途設けた場合、通常の増幅動作において、ＥＳＤ保護素子の寄生容量がＬＮＡの高周波特性を劣化させる。

【0058】

これに対し、第２実施形態によるＬＮＡは、スルースイッチ回路群ＴＳＷおよびシャントスイッチ回路群ＳＳＷがＥＳＤ保護素子としての機能を兼ねている。従って、スルースイッチ回路群ＴＳＷおよびシャントスイッチ回路群ＳＳＷとは別にＥＳＤ保護素子を設けることなく、ＥＳＤ耐性を向上させることができる。

【0059】

次に、通常の増幅動作におけるスルースイッチ回路群ＴＳＷおよびシャントスイッチ回路群ＳＳＷの動作を説明する。

【0060】

例えば、ＬＮＡ＿１で増幅された高周波信号を出力端子ＬＮＡｏｕｔ１から出力するためには、スルースイッチ回路ＴＳＷ１１の第１および第２スイッチＳＷ１、ＳＷ２がオンし、スルースイッチ回路ＴＳＷ１１の第３スイッチＳＷ３およびシャントスイッチ回路ＳＳＷ１の２つの第４スイッチＳＷ４はオフする。これにより、高周波信号は、出力端子ＬＮＡｏｕｔ１から出力され得る。尚、このように、第１および第２スイッチＳＷ１、ＳＷ２がオンし、第３スイッチＳＷ３がオフしている状態を、“スルースイッチ回路のオン状態”ともいう。また、２つの第４スイッチＳＷ４がオフしている状態を、“シャントスイッチ回路のオフ状態”ともいう。

【0061】

スルースイッチ回路ＴＳＷ１１以外のスルースイッチ回路ＴＳＷ１２〜ＴＳＷ（ｐ）２においては、第１および第２スイッチＳＷ１、ＳＷ２はオフしており、第３スイッチＳＷ３はオンしている。ここで、スルースイッチ回路ＴＳＷ１１〜ＴＳＷ（ｐ）２は、所謂、Ｔ型スイッチであり、直列接続された２つのスイッチＳＷ１、ＳＷ２と、これらの間のノードＮ３とグランドとの間に接続されたスイッチＳＷ３とで構成されている。従って、第１および第２スイッチＳＷ１、ＳＷ２をオフし、かつ、第３スイッチＳＷ３をオンすることによって、ノードＮ３は、入力端子側（ＬＮＡ側）および出力端子側とも電気的に切断され、かつ、グランドにシャントされる。これにより、ＬＮＡと出力端子とのアイソレーション特性が向上する。尚、このように、第１および第２スイッチＳＷ１、ＳＷ２がオフし、かつ、第３スイッチＳＷ３がオンした状態を、“スルースイッチ回路のオフ状態”という。また、２つの第４スイッチＳＷ４がオンしている状態を、“シャントスイッチ回路のオン状態”ともいう。

【0062】

ＬＮＡ＿１で増幅された高周波信号を出力端子ＬＮＡｏｕｔ１から出力するためには、スルースイッチ回路ＴＳＷ１１をオン状態にし、他のスルースイッチ回路ＴＳＷ１２〜ＴＳＷ（ｐ）２をオフ状態にする。また、シャントスイッチ回路ＳＳＷ１をオフ状態とし、シャントスイッチ回路ＳＳＷ２をオン状態とする。これにより、ＬＮＡ＿１からの高周波信号は、出力端子ＬＮＡｏｕｔ１から低損失で出力され、かつ、ＬＮＡｏｕｔ２への漏洩を抑制することができる。

【0063】

ＬＮＡ＿１で増幅された高周波信号を出力端子ＬＮＡｏｕｔ２から出力するためには、スルースイッチ回路ＴＳＷ１２をオン状態にし、他のスルースイッチ回路ＴＳＷ１１、ＴＳＷ２１〜ＴＳＷ（ｐ）２をオフ状態にする。また、シャントスイッチ回路ＳＳＷ２をオフ状態とし、シャントスイッチ回路ＳＳＷ１をオン状態とする。これにより、ＬＮＡ＿１からの高周波信号は、出力端子ＬＮＡｏｕｔ２から低損失で出力され、かつ、ＬＮＡｏｕｔ１への漏洩を抑制することができる。

【0064】

同様に、ＬＮＡ＿（ｋ）（１≦ｋ≦ｐ）で増幅された高周波信号を出力端子ＬＮＡｏｕｔ１（またはＬＮＡｏｕｔ２）から出力するためには、それに対応するスルースイッチ回路ＴＳＷ（ｋ）１（またはＴＳＷ（ｋ）２）をオン状態にし、他のスルースイッチ回路をオフ状態にする。また、シャントスイッチ回路ＳＳＷ１（またはＳＳＷ２）はオフ状態とし、シャントスイッチ回路ＳＳＷ２（またはＳＳＷ１）はオン状態とする。これにより、ＬＮＡ＿（ｋ）からの高周波信号は、出力端子ＬＮＡｏｕｔ１（またはＬＮＡｏｕｔ２）から低損失で出力され、かつ、ＬＮＡｏｕｔ２（またはＬＮＡｏｕｔ１）への漏洩を抑制することができる。

【0065】

以上のように、第２実施形態によるＬＮＡでは、スルースイッチ回路群ＴＳＷおよびシャントスイッチ回路群ＳＳＷが、高周波信号のスイッチング機能の他に、ＥＳＤ保護素子としての機能を兼ねている。従って、スルースイッチ回路群ＴＳＷおよびシャントスイッチ回路群ＳＳＷと別に、ＥＳＤ保護素子を設けることなく、ＥＳＤ耐性を向上させることができる。ＥＳＤ保護素子が無いので、対地寄生容量が低減し、ＬＮＡのゲインロスおよびリターンロスを抑制することができる。

【0066】

また、スルースイッチ回路ＴＳＷ１１〜ＴＳＷ（ｐ）２がＴ型スイッチであることによって、オフ状態におけるアイソレーション特性を向上させることができる。

【0067】

（第３実施形態）
図５は、第３実施形態によるＬＮＡの構成例を示す図である。第３実施形態では、入力端子側にスイッチ回路が設けられている。また、第３実施形態では、ＬＮＡ＿１、ＬＮＡ＿２を介さないバイパス経路ＢＰ１、ＢＰ２が設けられている。ＬＮＡ＿１、ＬＮＡ＿２の内部構成は、第１実施形態によるＬＮＡ１のそれと同様でよい。

【0068】

端子ＩＮ１、ＩＮ２と出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２との間の構成は、端子ＩＮ３、ＩＮ４と出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２との間の構成と同様である。従って、ここでは、端子ＩＮ１、ＩＮ２に対応する構成を説明し、端子ＩＮ３、ＩＮ４に対応する構成の説明を省略する。

【0069】

端子ＩＮ１、ＩＮ２は、ＬＮＡ＿１およびバイパス経路ＢＰ１を共有している。従って、端子ＩＮ１、ＩＮ２は、互いに近い周波数の高周波信号を入力する。また、端子ＩＮ３、ＩＮ４は、ＬＮＡ＿２およびバイパス経路ＢＰ２を共有している。従って、端子ＩＮ３、ＩＮ４は、互いに近い周波数の高周波信号を入力する。端子ＩＮ１、ＩＮ２と端子ＩＮ３、ＩＮ４とは、比較的遠い周波数の高周波信号を入力してよい。

【0070】

尚、外部インダクタ素子Ｌｅｘｔ１、Ｌｅｘｔ２以外の図５に示す構成は、ＳＯＩ基板上に設けられており、１つの半導体チップとして構成されている。外部インダクタ素子Ｌｅｘｔ１、Ｌｅｘｔ２は、半導体チップに対して外付けされている。

【0071】

第１および第２端子ＩＮ１、ＩＮ２は、入力スイッチ回路ＳＷｉｎ１および外部インダクタ素子Ｌｅｘｔ１を介して、入力端子ＬＮＡｉｎ１およびバイパス経路ＢＰ１に接続されている。入力スイッチ回路ＳＷｉｎ１の切替えによって、第１および第２端子ＩＮ１、ＩＮ２は、入力端子ＬＮＡｉｎ１またはバイパス経路ＢＰ１に任意に接続可能となっている。

【0072】

バイパス経路ＢＰ１は、第１および第２端子ＩＮ１、ＩＮ２と出力端子ＬＮＡｏｕｔ１、ＬＮＡｏｕｔ２との間にＬＮＡ＿１に対して並列に設けられている。端子ＩＮ１、ＩＮ２に入力される高周波信号の振幅が増幅不要な程度に大きい場合、高周波信号は、ＬＮＡ＿１で増幅されること無く、バイパス経路ＢＰ１を介して出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２から出力される（バイパスモード）。一方、高周波信号の振幅が増幅を必要とする場合には、高周波信号は、ＬＮＡ＿１に入力される（ゲインモード）。

【0073】

入力スイッチ回路ＳＷｉｎ１は、第５スイッチＳＷ５と、第６スイッチＳＷ６と、第８〜第１２スイッチＳＷ８〜ＳＷ１２とを備えている。

【0074】

第５スイッチＳＷ５は、第１端子ＩＮ１とバイパス経路ＢＰ１との間に接続されている。第５スイッチＳＷ５は、バイパスモードにおいて、第１端子ＩＮ１とバイパス経路ＢＰ１とを接続するときにオンになる。

【0075】

第６スイッチＳＷ６は、第２端子ＩＮ２とバイパス経路ＢＰ１との間に接続されている。第６スイッチＳＷ６は、バイパスモードにおいて、第２端子ＩＮ２とバイパス経路ＢＰ１とを接続するときにオンになる。

【0076】

ｎ＋１個の第８スイッチＳＷ８が第１端子ＩＮ１とグランドとの間に直列接続されている。ｎは１以上の整数である。第３実施形態では、ｎ＝１である。従って、２つの第８スイッチＳＷ８が第１端子ＩＮ１とグランドとの間に直列接続されている。第８スイッチＳＷ８は、第１端子ＩＮ１を用いないときにオンになり、第１端子ＩＮ１をグランドへシャントする。

【0077】

ｎ＋１個の第９スイッチＳＷ９が第２端子ＩＮ２とグランドとの間に直列接続されている。第３実施形態ではｎ＝１であるので、２つの第９スイッチＳＷ９が第２端子ＩＮ２とグランドとの間に直列接続されている。第９スイッチＳＷ９は、第２端子ＩＮ２を用いないときにオンになり、第２端子ＩＮ２をグランドへシャントする。

【0078】

ｎ＋１個の第１０スイッチＳＷ１０が中間端子ＳＷｏｕｔ１とグランドとの間に直列接続されている。第３実施形態ではｎ＝１であるので、２つの第１０スイッチＳＷ１０が中間端子ＳＷｏｕｔ１とグランドとの間に直列接続されている。第１０スイッチＳＷ１０は、バイパスモードにおいてＬＮＡ＿１を用いないときにオンになり、中間端子ＳＷｏｕｔ１および入力端子ＬＮＡｉｎ１をグランドへシャントする。

【0079】

第１１スイッチＳＷ１１は、第１端子ＩＮ１と中間端子ＳＷｏｕｔ１との間に接続されている。第１１スイッチＳＷ１１は、ゲインモードにおいて、第１端子ＩＮ１とＬＮＡ＿１とを接続するときにオンになる。

【0080】

第１２スイッチＳＷ１２は、第２端子ＩＮ２と中間端子ＳＷｏｕｔ１との間に接続されている。第１２スイッチＳＷ１２は、ゲインモードにおいて、第２端子ＩＮ２とＬＮＡ＿１とを接続するときにオンになる。

【0081】

このような構成により、入力スイッチ回路ＳＷｉｎ１は、第１および第２端子ＩＮ１、ＩＮ２をバイパス経路ＢＰ１または中間端子ＳＷＯＵＴ１（ＬＮＡ＿１）に任意に接続することができる。入力スイッチ回路ＳＷｉｎ１の動作については、図６および図７を参照して後で説明する。

【0082】

第７スイッチＳＷ７および第１５スイッチＳＷ１５は、バイパス経路ＢＰ１に設けられている。第７スイッチＳＷ７はバイパス経路ＢＰ１とグランドとの間に接続されている。第７スイッチＳＷ７は、ゲインモードにおいて、バイパス経路ＢＰ１をグランドにシャントするときにオンになる。第７スイッチＳＷ７は、直列接続されたｎ個（ｎ≧１）のスイッチであってもよい。

【0083】

第１５スイッチＳＷ１５は、バイパス経路ＢＰ１中に設けられており、第５および第６スイッチＳＷ５、ＳＷ６とスルースイッチ回路ＴＳＷ１、ＴＳＷ２との間に接続されている。第１５スイッチＳＷ１５は、バイパスモードにおいて、端子ＩＮ１またはＩＮ２を出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２に接続するときにオンになる。

【0084】

第１３スイッチＳＷ１３および第１４スイッチＳＷ１４は、ＬＮＡ＿１の出力とスルースイッチ回路ＴＳＷ１、ＴＳＷ２との間に設けられている。第１３スイッチＳＷ１３はＬＮＡ＿１とスルースイッチ回路ＴＳＷ１、ＴＳＷ２との間に接続されている。第１３スイッチＳＷ１３は、ゲインモードにおいて、ＬＮＡ＿１を出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２に接続するときにオンになる。
第１４スイッチＳＷ１４は、ＬＮＡ＿１の出力とグランドとの間に設けられている。第１４スイッチＳＷ１４は、バイパスモードにおいて、ＬＮＡ＿１の出力をグランドにシャントするときにオンになる。

【0085】

スルースイッチ回路ＴＳＷ１は、出力端子ＬＮＡｏｕｔ１とバイパス経路ＢＰ１およびＬＮＡ＿１との間に接続されている。スルースイッチ回路ＴＳＷ２は、出力端子ＬＮＡｏｕｔ２とバイパス経路ＢＰ１およびＬＮＡ＿１との間に接続されている。スルースイッチ回路ＴＳＷ１は、出力端子ＬＮＡｏｕｔ１を、バイパス経路ＢＰ１またはＬＮＡ＿１に任意に接続することができる。スルースイッチ回路ＴＳＷ２は、出力端子ＬＮＡｏｕｔ２を、バイパス経路ＢＰ１またはＬＮＡ＿１に任意に接続することができる。スルースイッチ回路ＴＳＷ１、ＴＳＷ２の内部構成は、第２実施形態のスルースイッチ回路ＴＳＷ１１のそれと同様でよい。

【0086】

シャントスイッチ回路ＳＳＷ１は、出力端子ＬＮＡｏｕｔ１とグランドとの間に接続されている。シャントスイッチ回路ＳＳＷ１は、出力端子ＬＮＡｏｕｔ１を用いない場合にオン状態になる。シャントスイッチ回路ＳＳＷ２は、出力端子ＬＮＡｏｕｔ２とグランドとの間に接続されている。シャントスイッチ回路ＳＳＷ２は、出力端子ＬＮＡｏｕｔ２を用いない場合にオン状態になる。シャントスイッチ回路ＳＳＷ１、ＳＳＷ２の内部構成は、第２実施形態のシャントスイッチ回路ＳＳＷ１のそれと同様でよい。

【0087】

中間端子ＳＷｏｕｔ１は、入力端子ＬＮＡｉｎ１と端子ＩＮ１、ＩＮ２との間に設けられている。中間端子ＳＷｏｕｔ１は、入力端子ＬＮＡｉｎ１に外部インダクタ素子Ｌｅｘｔ１を介して接続可能となっている。外部インダクタ素子Ｌｅｘｔ１が接続されることによって、端子ＩＮ１、ＩＮ２は、ＬＮＡ＿１に外部インダクタ素子Ｌｅｘｔ１を介して接続可能となる。

【0088】

ここで、第８スイッチＳＷ８の個数は、第７スイッチＳＷ７の個数ｎから１だけ多い数（ｎ＋１）である。これは、端子ＩＮ１またはＩＮ２からグランドまでに並列接続されるスイッチの個数をスイッチＳＷ８とスイッチＳＷ５、ＳＷ７とにおいて等しくするためである。例えば、端子ＩＮ１からグランドまでの間に、２つのスイッチＳＷ８が直列接続されている。また、端子ＩＮ１からグランドまでの間に、２つのスイッチＳＷ５、ＳＷ７が直列接続されている。従って、第８スイッチＳＷ８の個数は、第７スイッチＳＷ７の個数ｎに第５スイッチＳＷ５の個数１を足した数（ｎ＋１）となる。これにより、それぞれ同数のスイッチ（２つのＳＷ８）およびスイッチ（ＳＷ５、ＳＷ７）が第１端子ＩＮ１とグランドとの間に、互いに並列に接続される。

【0089】

また、第５〜第９スイッチＳＷ５〜ＳＷ９は、ゲート幅以外の特性（閾値電圧、ゲート長、ゲート絶縁膜の厚み等）においてほぼ等しいＭＯＳＦＥＴである。これは、端子ＩＮ１、ＩＮ２にＥＳＤによる高電圧が印加されたときに、２つのスイッチＳＷ５、ＳＷ７および２つのスイッチＳＷ８がほぼ同時に導通（オン）するようにするためである。

【0090】

このように、端子ＩＮ１、ＩＮ２からグランドまでのスイッチの個数およびスイッチの特性を、スイッチＳＷ５、ＳＷ７とスイッチＳＷ８とにおいて等しくすることによって、スイッチＳＷ５、ＳＷ７とスイッチＳＷ８との両方がＥＳＤ保護回路としても機能する。

【0091】

例えば、スイッチＳＷ５〜ＳＷ１５がオフ状態であるときに、第１端子ＩＮ１にＥＳＤによる高電圧が印加された場合、２つのスイッチＳＷ５、ＳＷ８と、２つのスイッチＳＷ７とが同時に導通する。

【0092】

これにより、ＥＳＤによる電流は、破線矢印Ａで示すように、２つのスイッチＳＷ５、ＳＷ８を通過する経路Ｐ１と、２つのスイッチＳＷ７を通過する経路Ｐ２とを介してグランドへ流れる。このように、ＥＳＤによる電流は、経路Ｐ１とそれに並列接続されるＰ２とに流れる。その結果、ＥＳＤ保護素子として機能するスイッチのゲート幅を実質的に大きくすることができ、ＥＳＤによる電流を流し易くする。

【0093】

このように、２つのスイッチＳＷ５、ＳＷ８と２つのスイッチＳＷ７とがＥＳＤ保護素子として機能することによって、ＥＳＤ保護素子を別途設けること無く、ＥＳＤ耐性を向上させることができる。

【0094】

尚、端子ＩＮ２にＥＳＤによる高電圧が印加された場合には、端子ＩＮ２からグランドまでの間にある２つのスイッチＳＷ６、ＳＷ７と２つの第９スイッチＳＷ９とが同時に導通する。これにより、端子ＩＮ２においても、ＥＳＤ保護素子を別途設けること無く、ＥＳＤ耐性を向上させることができる。

【0095】

また、中間端子ＳＷｏｕｔ１にＥＳＤによる高電圧が印加された場合には、中間端子ＳＷｏｕｔ１からグランドまでの間にある２つの第１０スイッチＳＷ１０とが導通する。これにより、中間端子ＳＷｏｕｔ１においても、ＥＳＤ保護素子を別途設けること無く、ＥＳＤ耐性を向上させることができる。

【0096】

次に、ゲインモードおよびバイパスモードの動作を説明する。
図６は、ゲインモードにおけるＬＮＡの動作を示す図である。図７は、バイパスモードにおけるＬＮＡの動作を示す図である。図６および図７において、スイッチＳＷ５〜ＳＷ１５、ＴＳＷ１〜ＴＳＷ４、ＳＳＷ１、ＳＳＷ２は簡略化して示されている。尚、以下、端子ＩＮ１、ＩＮ２に対応するスイッチＳＷ５〜ＳＷ１５と端子ＩＮ３、ＩＮ４に対応するスイッチＳＷ５〜ＳＷ１５とを区別するために、端子ＩＮ１、ＩＮ２に対応するスイッチはＳＷ５＿１〜ＳＷ１５＿１とし、端子ＩＮ３、ＩＮ４に対応するスイッチはＳＷ５＿２〜ＳＷ１５＿２と表示する。

【0097】

（ゲインモード）
図６では、端子ＩＮ２に入力された高周波信号が、ＬＮＡ＿１で増幅されて出力端子ＬＮＡｏｕｔ１から出力される。また、端子ＩＮ４に入力された高周波信号が、ＬＮＡ＿２で増幅されて出力端子ＬＮＡｏｕｔ２から出力される。

【0098】

端子ＩＮ２からの高周波信号をＬＮＡ＿１へ入力し、増幅された高周波信号を出力端子ＬＮＡｏｕｔ１へ伝達するために、スイッチＳＷ１２＿１、ＳＷ１３＿１、ＴＳＷ１がオンになる。端子ＩＮ２または出力端子ＬＮＡｏｕｔ１とグランドとをアイソレーションさせるために、スイッチＳＷ９＿１、ＳＷ１０＿１、ＳＷ１４＿１、ＳＳＷ１がオフとなっている。また、高周波信号が端子ＩＮ１、出力端子ＬＮＡｏｕｔ２およびバイパス経路ＢＰ１へ進入しないように、スイッチＳＷ５＿１、ＳＷ６＿１、ＳＷ１１＿１、ＳＷ１５＿１、ＴＳＷ２がオフとなり、スイッチＳＷ７＿１、ＳＷ８＿１がオンとなる。

【0099】

端子ＩＮ４からの高周波信号をＬＮＡ＿２へ入力し、増幅された高周波信号を出力端子ＬＮＡｏｕｔ２へ伝達するために、スイッチＳＷ１２＿２、ＳＷ１３＿２、ＴＳＷ４がオンになる。端子ＩＮ４または出力端子ＬＮＡｏｕｔ２とグランドとをアイソレーションさせるために、スイッチＳＷ９＿２、ＳＷ１０＿２、ＳＷ１４＿２、ＳＳＷ２がオフとなっている。また、高周波信号が端子ＩＮ３、出力端子ＬＮＡｏｕｔ１およびバイパス経路ＢＰ２へ進入しないように、スイッチＳＷ５＿２、ＳＷ６＿２、ＳＷ１１＿２、ＳＷ１５＿２、ＴＳＷ３がオフとなり、スイッチＳＷ７＿２、ＳＷ８＿２がオンとなる。

【0100】

このように、ゲインモードでは、端子ＩＮ２に入力された高周波信号は、ＬＮＡ＿１で増幅されて出力端子ＬＮＡｏｕｔ１から出力され得る。また、端子ＩＮ４に入力された高周波信号は、ＬＮＡ＿２で増幅されて出力端子ＬＮＡｏｕｔ２から出力され得る。

【0101】

図示しないが、上記スイッチを切り替えることによって、端子ＩＮ２に入力された高周波信号を、ＬＮＡ＿１で増幅して出力端子ＬＮＡｏｕｔ２から出力することもできる。端子ＩＮ４に入力された高周波信号を、ＬＮＡ＿２で増幅して出力端子ＬＮＡｏｕｔ１から出力こともできる。

【0102】

さらに、上記スイッチを切り替えることによって、端子ＩＮ１に入力された高周波信号を、ＬＮＡ＿１で増幅して出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２から出力することもできる。端子ＩＮ３に入力された高周波信号を、ＬＮＡ＿２で増幅して出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２から出力することもできる。

【0103】

（バイパスモード）
図７では、端子ＩＮ２に入力された高周波信号が、バイパス経路ＢＰ１を介して出力端子ＬＮＡｏｕｔ２から出力される。また、端子ＩＮ４に入力された高周波信号が、バイパス経路ＢＰ２を介して出力端子ＬＮＡｏｕｔ１から出力される。

【0104】

端子ＩＮ２からの高周波信号を、バイパス経路ＢＰ１を介して出力端子ＬＮＡｏｕｔ２へ伝達するために、スイッチＳＷ６＿１、ＳＷ１５＿１、ＴＳＷ２がオンになる。端子ＩＮ２またはバイパス経路ＢＰ１とグランドとをアイソレーションさせるために、スイッチＳＷ９＿１、ＳＷ７＿１、ＳＳＷ２がオフとなっている。また、高周波信号が端子ＩＮ１、出力端子ＬＮＡｏｕｔ１およびＬＮＡ＿１へ進入しないように、スイッチＳＷ５＿１、ＳＷ１１＿１、ＳＷ１２＿１、ＳＷ１３＿１、ＴＳＷ１がオフとなり、スイッチＳＷ８＿１、ＳＷ１０＿１、ＳＷ１４＿１がオンとなる。

【0105】

端子ＩＮ４からの高周波信号を、バイパス経路ＢＰ２を介して出力端子ＬＮＡｏｕｔ１へ伝達するために、スイッチＳＷ６＿２、ＳＷ１５＿２、ＴＳＷ３がオンになる。端子ＩＮ４またはバイパス経路ＢＰ２とグランドとをアイソレーションさせるために、スイッチＳＷ９＿２、ＳＷ７＿２、ＳＳＷ１がオフとなっている。また、高周波信号が端子ＩＮ３、出力端子ＬＮＡｏｕｔ２およびＬＮＡ＿２へ進入しないように、スイッチＳＷ５＿２、ＳＷ１１＿２、ＳＷ１２＿２、ＳＷ１３＿２、ＴＳＷ４がオフとなり、スイッチＳＷ８＿２、ＳＷ１０＿２、ＳＷ１４＿２がオンとなる。

【0106】

このように、バイパスモードでは、端子ＩＮ２に入力された高周波信号は、増幅されずにバイパス経路ＢＰ１を介して出力端子ＬＮＡｏｕｔ２から出力され得る。また、端子ＩＮ４に入力された高周波信号は、増幅されずにバイパス経路ＢＰ２を介して出力端子ＬＮＡｏｕｔ２から出力され得る。

【0107】

図示しないが、上記スイッチを切り替えることによって、端子ＩＮ２に入力された高周波信号を、バイパス経路ＢＰ１を介して出力端子ＬＮＡｏｕｔ１から出力することもできる。端子ＩＮ４に入力された高周波信号を、バイパス経路ＢＰ２を介して出力端子ＬＮＡｏｕｔ２から出力こともできる。

【0108】

さらに、上記スイッチを切り替えることによって、端子ＩＮ１に入力された高周波信号を、バイパス経路ＢＰ１を介して出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２から出力することもできる。端子ＩＮ３に入力された高周波信号を、バイパス経路ＢＰ２を介して出力端子ＬＮＡｏｕｔ１またはＬＮＡｏｕｔ２から出力することもできる。

【0109】

以上のように、第３実施形態によるＬＮＡは、入力スイッチ回路ＳＷｉｎ１、ＳＷｉｎ２、スイッチＳＷ７がＥＳＤ保護素子としての機能を兼ね備える。従って、ＥＳＤ保護素子を別途設けることなく、ＥＳＤ耐性を向上させることができる。第３実施形態は、さらに、第１および第２実施形態の効果も得ることができる。

【0110】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0111】

１ ＬＮＡ、ＬＮＡｉｎ 入力端子、ＬＮＡｏｕｔ 出力端子、ＦＥＴ１ 第１トランジスタ、ＦＥＴ２ 第２トランジスタ、Ｌｓ、Ｌｄ インダクタ素子、Ｃｉｎ、Ｃｏｕｔ、ＣＢ２ キャパシタ素子、Ｒｄ、ＲＢ１、ＲＢ２ 抵抗素子、１０ ＥＳＤ保護素子、２０ 電源回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】