特開 2018-206988 複合電子部品、複合電子部品包装体、回路基板、及び複合電子部品の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2018-206988(P2018-206988A)

(43)【公開日】2018年12月27日

(54)【発明の名称】複合電子部品、複合電子部品包装体、回路基板、及び複合電子部品の製造方法

(51)【国際特許分類】

   H01G 4/40 20060101AFI20181130BHJP

   H01C 13/00 20060101ALI20181130BHJP

【ＦＩ】

   H01G4/40 301A

   H01C13/00 C

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

【全頁数】20

(21)【出願番号】特願2017-111542(P2017-111542)

(22)【出願日】2017年6月6日

(71)【出願人】

【識別番号】000204284

【氏名又は名称】太陽誘電株式会社

(74)【代理人】

【識別番号】100104215

【弁理士】

【氏名又は名称】大森 純一

(74)【代理人】

【識別番号】100160989

【弁理士】

【氏名又は名称】関根 正好

(72)【発明者】

【氏名】会田 森

(72)【発明者】

【氏名】佐々木 健一

【テーマコード（参考）】

5E082

【Ｆターム（参考）】

5E082DD02

(57)【要約】

【課題】実装スペース及び製造コストを節約可能な複合電子部品を提供する。
【解決手段】複合電子部品は、第１電子部品と、第２電子部品と、を具備する。上記第１電子部品は、実装時に回路基板に対向させられる主面、並びに上記主面と直交する第１及び第２端面を含むセラミック素体と、上記第１及び第２端面に設けられ、上記第１及び第２端面から上記主面に延出する第１及び第２外部電極と、を有する。上記第２電子部品は、上記主面に設けられた機能膜と、上記機能膜の両端部に、上記第１及び第２外部電極から離間して設けられた第１及び第２電極膜と、を有し、上記第１及び第２外部電極の上記主面からの厚さ以内に収まるように構成される。
【選択図】図２

【特許請求の範囲】

【請求項1】

実装時に回路基板に対向させられる主面、並びに前記主面に直交する第１及び第２端面を含むセラミック素体と、前記第１及び第２端面に設けられ、前記第１及び第２端面から前記主面に延出する第１及び第２外部電極と、を有する第１電子部品と、
前記主面に設けられた機能膜と、前記機能膜の両端部に、前記第１及び第２外部電極から離間して設けられた第１及び第２電極膜と、を有し、前記第１及び第２外部電極の前記主面からの厚さ以内に収まるように構成された第２電子部品と、
を具備する複合電子部品。

【請求項2】

請求項１に記載の複合電子部品であって、
前記第１及び第２電極膜は、前記第１及び第２端面に平行な方向に対向する
複合電子部品。

【請求項3】

請求項１又は２に記載の複合電子部品であって、
前記第１電子部品は積層セラミック電子部品である
複合電子部品。

【請求項4】

請求項３に記載の複合電子部品であって、
前記積層セラミック電子部品は、積層セラミックコンデンサである
複合電子部品。

【請求項5】

請求項１から４のいずれか１項に記載の複合電子部品であって、
前記第２電子部品は、抵抗素子である
複合電子部品。

【請求項6】

請求項１から５のいずれか１項に記載の複合電子部品であって、
前記第２電子部品は、前記機能膜を覆う絶縁膜を更に有する
複合電子部品。

【請求項7】

相互に対向する第１及び第２主面、並びに前記第１及び第２主面に直交する第１及び第２端面を含むセラミック素体と、前記第１及び第２端面に設けられ、前記第１及び第２端面から前記第１主面に延出する第１及び第２外部電極と、を有する第１電子部品と、
前記第１主面に設けられた機能膜と、前記機能膜の両端部に、前記第１及び第２外部電極から離間して設けられた第１及び第２電極膜と、を有し、前記第１及び第２外部電極の前記第１主面からの厚さ以内に収まるように構成された第２電子部品と、
を有する複合電子部品と、
取り出し口を備え、前記第２主面が前記取り出し口側を向いた状態で前記複合電子部品を収容する複数の凹部を有する収容部と、
前記凹部の前記取り出し口を覆う封止部と、
を具備する複合電子部品包装体。

【請求項8】

実装面と、前記実装面に設けられた一対の第１配線及び一対の第２配線と、前記実装面に実装された複合電子部品と、を具備し、
前記複合電子部品は、
前記実装面に対向する主面、並びに前記主面に直交する第１及び第２端面を含むセラミック素体と、前記第１及び第２端面に設けられ、前記第１及び第２端面から前記主面に延出する第１及び第２外部電極と、を有する第１電子部品と、
前記主面に設けられた機能膜と、前記機能膜の両端部に、前記第１及び第２外部電極から離間して設けられた第１及び第２電極膜と、を有し、前記第１及び第２外部電極の前記主面からの厚さ以内に収まるように構成された第２電子部品と、を有する
回路基板。

【請求項9】

第１電子部品のセラミック素体を準備するステップと、
複数種類のペーストを用いて、前記セラミック素体の主面に第２電子部品を形成するステップと、
を含む複合電子部品の製造方法。

【請求項10】

請求項９に記載の複合電子部品の製造方法であって、
前記第２電子部品を形成するステップは、導電性ペーストを用いて電極膜を形成する第１ステップと、機能性ペーストを用いて機能膜を形成する第２ステップと、絶縁性ペーストを用いて絶縁膜を形成する第３ステップと、を含む
複合電子部品の製造方法。

【請求項11】

請求項１０に記載の複合電子部品の製造方法であって、
前記第１ステップの後に前記第２ステップを行い、前記第２ステップの後に前記第３ステップを行う
複合電子部品の製造方法。

【請求項12】

請求項１０又は１１に記載の複合電子部品の製造方法であって、
前記第２電子部品を形成するステップは、前記機能膜をトリミングするステップを更に含む
複合電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複合電子部品、複合電子部品包装体、回路基板、及び複合電子部品の製造方法に関する。

【背景技術】

【0002】

複数の集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が実装され、多種の機能を実現可能な回路基板が知られている。回路基板には、ＩＣ以外にも様々な部品が実装される。例えば、回路基板には、各ＩＣ間で送受される信号の品質を向上させるために、各ＩＣの近傍にコンデンサや抵抗素子などの受動素子が設けられる。

【0003】

例えばウエアラブル機器に利用されるような小型の回路基板では、小型部品や埋め込み部品などを用いることにより、実装密度の向上が図られている。しかしながら、近年の回路基板の超小型化に伴い、必要な部品を実装するための実装スペースを確保することがますます難しくなってきている。

【0004】

実装スペースを節約可能な技術として、複数の電子部品を一体化させた複合電子部品が知られている。特許文献１には、コンデンサ素子の上面に抵抗素子が設けられた複合電子部品が開示されている。この複合電子部品では、コンデンサ素子の両端部に第１及び第２外部電極が設けられ、抵抗素子の両端部に第１及び第２接続電極が設けられている。

【0005】

特許文献１に記載の複合電子部品のコンデンサ素子の側面には、抵抗素子の第１及び第２接続電極をそれぞれコンデンサ素子の下面に接続するための第３及び第４外部電極が設けられている。この構成により、この複合電子部品では、コンデンサ素子の下面において４つの外部電極を回路基板に接続することにより実装可能となる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１６−１９５２３６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献１に記載の複合電子部品では、抵抗素子を回路基板に接続するために第３及び第４外部電極を設ける必要があるため、製造コストが増大する。また、特許文献１に記載の複合電子部品では、コンデンサ素子の上面に設けられた抵抗素子の高さの分だけ高背化するため、広い実装スペースが必要となる。

【0008】

以上のような事情に鑑み、本発明の目的は、実装スペース及び製造コストを節約可能な複合電子部品、複合電子部品包装体、回路基板、及び複合電子部品の製造方法を提供することにある。

【課題を解決するための手段】

【0009】

上記目的を達成するため、本発明の一形態に係る複合電子部品は、第１電子部品と、第２電子部品と、を具備する。
上記第１電子部品は、実装時に回路基板に対向させられる主面、並びに上記主面と直交する第１及び第２端面を含むセラミック素体と、上記第１及び第２端面に設けられ、上記第１及び第２端面から上記主面に延出する第１及び第２外部電極と、を有する。
上記第２電子部品は、上記主面に設けられた機能膜と、上記機能膜の両端部に、上記第１及び第２外部電極から離間して設けられた第１及び第２電極膜と、を有し、上記第１及び第２外部電極の上記主面からの厚さ以内に収まるように構成される。

【0010】

この複合電子部品は、第２電子部品が配置された第１電子部品の主面を回路基板に対向させた状態で、回路基板に実装される。この複合電子部品では、第２電子部品が第１及び第２外部電極の主面からの厚さ以内に収まるように構成されているため、第２電子部品が回路基板への実装の妨げとはならない。
また、この複合電子部品の実装時には、第１電子部品の第１及び第２外部電極のみならず、第２電子部品の第１及び第２電極膜も、回路基板に対向する。このため、この複合電子部品では、第２電子部品の第１及び第２電極膜を回路基板に接続するための追加の構成を設ける必要がない。これにより、この複合電子部品では、製造プロセスが簡略化するため、製造コストを節約することができる。
更に、この複合電子部品では、第１電子部品のセラミック素体と回路基板との間の領域に第２電子部品が収まるため、第２電子部品のための実装スペースを別途用意する必要がない。したがって、この複合電子部品では、実装スペースを節約することができる。

【0011】

上記第１及び第２電極膜は、上記第１及び第２端面と平行な方向に対向していてもよい。
この構成では、第１及び第２外部電極と第１及び第２電極膜とを離間させて配置する設計が容易となる。

【0012】

上記第１電子部品は積層セラミック電子部品であってもよい。
上記積層セラミック電子部品は、積層セラミックコンデンサであってもよい。
上記第２電子部品は、抵抗素子であってもよい。

【0013】

上記第２電子部品は、上記機能膜を覆う絶縁膜をさらに有してもよい。
この構成では、第２電子部品の機能膜を絶縁膜によって保護することができる。

【0014】

本発明の一形態に係る複合電子部品包装体は、複合電子部品と、収容部と、封止部と、を具備する。
上記複合電子部品は、第１電子部品と、第２電子部品と、を有する。
上記第１電子部品は、相互に対向する第１及び第２主面、並びに上記第１及び第２主面と直交する第１及び第２端面を含むセラミック素体と、上記第１及び第２端面に設けられ、上記第１及び第２端面から上記第１主面に延出する第１及び第２外部電極と、を有する。
上記第２電子部品は、上記第１主面に設けられた機能膜と、上記機能膜の両端部に、上記第１及び第２外部電極から離間して設けられた第１及び第２電極膜と、を有し、上記第１及び第２外部電極の上記第１主面からの厚さ以内に収まるように構成される。
上記収容部は、取り出し口を備え、上記第２主面が上記取り出し口側を向いた状態で上記複合電子部品を収容する複数の凹部を有する。
上記封止部は、上記凹部の上記取り出し口を覆う。

【0015】

本発明の一形態に係る回路基板は、実装面と、上記実装面に設けられた一対の第１配線及び一対の第２配線と、上記実装面に実装された複合電子部品と、を具備する。
上記複合電子部品は、第１電子部品と、第２電子部品と、を有する。
上記第１電子部品は、上記実装面に対向する主面、並びに上記主面と直交する第１及び第２端面を含むセラミック素体と、上記第１及び第２端面に設けられ、上記第１及び第２端面から上記主面に延出する第１及び第２外部電極と、を有する。
上記第２電子部品は、上記主面に設けられた機能膜と、上記機能膜の両端部に、上記第１及び第２外部電極から離間して設けられた第１及び第２電極膜と、を有し、上記第１及び第２外部電極の上記主面からの厚さ以内に収まるように構成される。

【0016】

本発明の一形態に係る複合電子部品の製造方法は、第１電子部品のセラミック素体を準備するステップと、複数種類のペーストを用いて、上記セラミック素体の主面に第２電子部品を形成するステップと、を含む。
この構成では、ペーストを用いて第２電子部品を形成することにより、第２電子部品を第１電子部品の外部電極の厚さ以内に収めることができる。

【0017】

上記第２電子部品を形成するステップは、導電性ペーストを用いて電極膜を形成する第１ステップと、機能性ペーストを用いて機能膜を形成する第２ステップと、絶縁性ペーストを用いて絶縁膜を形成する第３ステップと、を含んでもよい。
上記第１ステップの後に上記第２ステップを行い、上記第２ステップの後に上記第３ステップを行ってもよい。
上記第２電子部品を形成するステップは、上記機能膜をトリミングするステップを更に含んでもよい。

【発明の効果】

【0018】

本発明によれば、実装スペース及び製造コストを節約可能な複合電子部品、複合電子部品包装体、回路基板、及び複合電子部品の製造方法を提供することができる。

【図面の簡単な説明】

【0019】

【図1】本発明の一実施形態に係る複合電子部品の正面図である。

【図2】上記複合電子部品の斜視図である。

【図3】上記複合電子部品の図２のＡ−Ａ'線に沿った断面図である。

【図4】上記複合電子部品の図２のＢ−Ｂ'線に沿った断面図である。

【図5】上記複合電子部品の等価回路を示す図である。

【図6】上記複合電子部品の製造方法を示すフローチャートである。

【図7】上記複合電子部品の製造過程を示す斜視図である。

【図8】上記複合電子部品の製造過程を示す平面図である。

【図9】上記複合電子部品の製造過程を示す平面図である。

【図10】上記複合電子部品の製造過程を示す平面図である。

【図11】上記複合電子部品の製造過程を示す平面図である。

【図12】上記複合電子部品の製造過程を示す平面図である。

【図13】上記複合電子部品の製造過程を示す平面図である。

【図14】上記複合電子部品の製造過程を示す平面図である。

【図15】上記複合電子部品の製造過程を示す平面図である。

【図16】上記複合電子部品の製造過程を示す平面図である。

【図17】上記複合電子部品を実装可能な回路基板の部分斜視図である。

【図18】上記複合電子部品が実装された回路基板の部分斜視図である。

【図19】回路基板に実装された上記複合電子部品の図１５のＤ−Ｄ'線に沿った断面図である。

【図20】回路基板に実装された上記複合電子部品の図１５のＥ−Ｅ'線に沿った断面図である。

【図21】上記複合電子部品の接続例を示す図である。

【図22】本発明の一実施形態に係る複合電子部品包装体の平面図である。

【図23】上記複合電子部品包装体の図１９のＦ−Ｆ'線に沿った断面図である。

【発明を実施するための形態】

【0020】

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸及びＺ軸が示されている。Ｘ軸、Ｙ軸及びＺ軸は全図において共通である。

【0021】

［複合電子部品１］
（全体構成）
図１〜４は、本発明の一実施形態に係る複合電子部品１を示す図である。図１は、複合電子部品１の正面図である。図２は、複合電子部品１の斜視図である。図３は、複合電子部品１の図２のＡ−Ａ'線に沿った断面図である。図４は、複合電子部品１の図２のＢ−Ｂ'線に沿った断面図である。

【0022】

複合電子部品１は、２つの電子部品が組み合わされて構成されている。具体的には、複合電子部品１は、第１電子部品である積層セラミックコンデンサ１０と、第２電子部品である抵抗素子２０と、を具備する。抵抗素子２０は、積層セラミックコンデンサ１０のＺ軸方向下側に設けられている。

【0023】

（積層セラミックコンデンサ１０）
積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１２ａと、第２外部電極１２ｂと、を具備する。セラミック素体１１は、Ｘ軸方向を向いた第１及び第２端面１１ａ，１１ｂと、Ｚ軸方向を向いた第１及び第２主面１１ｃ，１１ｄと、Ｙ軸方向を向いた第１及び第２側面１１ｅ，１１ｆと、を有する。

【0024】

セラミック素体１１の各面を接続する稜部は面取りされていてもよい。なお、セラミック素体１１の形状は、図１〜４に示すものに限定されない。例えば、セラミック素体１１の端面１１ａ，１１ｂ、主面１１ｃ，１１ｄ、及び側面１１ｅ，１１ｆは曲面であってもよい。セラミック素体１１は全体として丸みを帯びた形状であってもよい。

【0025】

外部電極１２ａ，１２ｂは、セラミック素体１１のＸ軸方向両端面を覆い、Ｘ軸方向両端面に接続する主面１１ｃ，１１ｄ及び側面１１ｅ，１１ｆに延出している。これにより、外部電極１２ａ，１２ｂのいずれにおいても、Ｘ−Ｚ平面に平行な断面及びＸ−Ｙ平面に平行な断面の形状がＵ字状である。

【0026】

なお、外部電極１２ａ，１２ｂは、セラミック素体１１の第１主面１１ｃに延出していればよく、セラミック素体１１の第２主面１１ｄ及び側面１１ｅ，１１ｆには延出していなくてもよい。例えば、外部電極１２ａ，１２ｂは、セラミック素体１１の第１主面１１ｃのみに延出し、Ｘ−Ｚ平面に平行な断面の形状がＬ字状であってもよい。

【0027】

外部電極１２ａ，１２ｂはそれぞれ、電気の良導体により形成され、積層セラミックコンデンサ１０の端子として機能する。外部電極１２ａ，１２ｂを形成する電気の良導体としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金を用いることができる。

【0028】

外部電極１２ａ，１２ｂは、特定の構成に限定されない。例えば、外部電極１２ａ，１２ｂは、単層構造であっても複層構造であってもよい。複層構造の外部電極１２ａ，１２ｂは、例えば、下地膜と表面膜との２層構造や、下地膜と中間膜と表面膜との３層構造として構成されていてもよい。

【0029】

セラミック素体１１は、複数の第１内部電極１３ａと、複数の第２内部電極１３ｂと、を有する。内部電極１３ａ，１３ｂは、それぞれＸＹ平面に平行に延びるシート状に形成され、Ｚ軸方向に沿って交互に間隔をあけて配置されている。したがって、内部電極１３ａ，１３ｂは、Ｚ軸方向に対向している。

【0030】

第１内部電極１３ａは、第１端面１１ａに引き出され、第１外部電極１２ａに接続している。第１内部電極１３ａは、第２外部電極１２ｂからは離間している。第２内部電極１３ｂは、第２端面１１ｂに引き出され、第２外部電極１２ｂに接続している。第２内部電極１３ｂは、第１外部電極１２ａからは離間している。

【0031】

内部電極１３ａ，１３ｂは、典型的にはニッケル（Ｎｉ）を主成分とし、積層セラミックコンデンサ１０の内部電極として機能する。なお、内部電極１３ａ，１３ｂは、ニッケル以外にも、銅（Ｃｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）の少なくとも１つを主成分としていてもよい。

【0032】

セラミック素体１１は、誘電体セラミックスによって形成されている。つまり、内部電極１３ａ，１３ｂは、誘電体セラミックスによって覆われている。誘電体セラミックスとしては、内部電極１３ａ，１３ｂ間の誘電体セラミック層の容量を大きくするために、高誘電率のものが用いられる。

【0033】

典型的には、セラミック素体１１を形成する誘電体セラミックスとしては、チタン酸バリウム（ＢａＴｉＯ_３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体が用いられる。これにより、積層セラミックコンデンサ１０では大容量が得られる。

【0034】

なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などであってもよい。

【0035】

上記の構成により、積層セラミックコンデンサ１０では、外部電極１２ａ，１２ｂ間に電圧が印加されると、内部電極１３ａ，１３ｂ間の複数の誘電体セラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１２ａ，１２ｂ間の電圧に応じた電荷が蓄えられる。

【0036】

本実施形態に係る積層セラミックコンデンサ１０には、複合電子部品１のための特別な設計を用いることなく、任意の既存の設計を自由に用いることができる。したがって、複合電子部品１では、積層セラミックコンデンサ１０の容量やサイズなどをフレキシブルに選択することが可能である。

【0037】

積層セラミックコンデンサ１０は、例えば、バイパスコンデンサとして用いられる。積層セラミックコンデンサ１０の容量は、例えば、１ｐＦ〜１ｍＦとすることができる。積層セラミックコンデンサ１０では、例えば、Ｘ軸方向の寸法を１．０ｍｍとし、Ｙ軸及びＺ軸方向の寸法を０．５ｍｍとすることができる。

【0038】

（抵抗素子２０）
抵抗素子２０は、抵抗膜２１と、第１電極膜２２ａと、第２電極膜２２ｂと、絶縁膜２３と、を有する。抵抗素子２０は、セラミック素体１１の第１主面１１ｃのＸ軸方向中央領域に設けられている。つまり、抵抗素子２０は、セラミック素体１１の第１主面１１ｃに延出した外部電極１２ａ，１２ｂ間の領域に配置されている。

【0039】

電極膜２２ａ，２２ｂは、セラミック素体１１の第１主面１１ｃのＹ軸方向両端部に、Ｙ軸方向に対向するように配置されている。電極膜２２ａ，２２ｂは、外部電極１２ａ，１２ｂから離間している。したがって、抵抗素子２０は、積層セラミックコンデンサ１０から独立して機能する。

【0040】

電極膜２２ａ，２２ｂはそれぞれ、電気の良導体により形成され、抵抗素子２０の端子として機能する。電極膜２２ａ，２２ｂを形成する電気の良導体としては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属や合金を用いることができる。

【0041】

電極膜２２ａ，２２ｂは、特定の構成に限定されない。例えば、電極膜２２ａ，２２ｂは、単層構造であっても複層構造であってもよい。複層構造の電極膜２２ａ，２２ｂは、例えば、下地膜と表面膜との２層構造や、下地膜と中間膜と表面膜との３層構造として構成されていてもよい。

【0042】

抵抗膜２１は、抵抗材料で形成され、電極膜２２ａ，２２ｂ間をＹ軸方向に延びる。抵抗膜２１のＹ軸方向両端部は、電極膜２２ａ，２２ｂ上に重なることにより、電極膜２２ａ，２２ｂに接続されている。抵抗膜２１は、第１及び第２電極膜２２ａ，２２ｂ間に所定の電気抵抗値を付与する機能膜として構成される。

【0043】

抵抗膜２１を形成する抵抗材料は、特定の種類に限定されず、抵抗素子２０に要求される電気抵抗値などに応じて、公知の抵抗材料から選択可能である。抵抗膜２１の形成に利用可能な抵抗材料としては、例えば、六ホウ化ランタン（ＬａＢ_６）や二酸化ルテニウム（ＲｕＯ_２）などが挙げられる。

【0044】

抵抗素子２０では、抵抗膜２１と各電極膜２２ａ，２２ｂとが重なった領域が狭いと、抵抗膜２１と電極膜２２ａ，２２ｂと間の接触抵抗が大きくなるため、電気抵抗値のばらつきが発生しやすくなる。この観点から、抵抗膜２１は、各電極膜２２ａ，２２ｂに対して、Ｙ軸方向に７０μｍ以上重なっていることが好ましい。

【0045】

絶縁膜２３は、抵抗膜２１上に設けられ、抵抗膜２１の全体を覆っている。絶縁膜２３は、電極膜２２ａ，２２ｂのＹ軸方向外側の部分を覆わずに露出させている。これにより、複合電子部品１を回路基板Ｃに実装する際に、電極膜２２ａ，２２ｂを回路基板Ｃに直接接続することが可能となる。

【0046】

絶縁膜２３は、抵抗膜２１を保護する保護膜として機能する。つまり、絶縁膜２３は、抵抗膜２１への異物の付着などの外部環境の影響による抵抗膜２１の電気抵抗値の変化を防止する。また、絶縁膜２３は、外部からの衝撃などによって抵抗膜２１に損傷が加わることを防止する。

【0047】

絶縁膜２３は、抵抗膜２１を保護することが可能な絶縁体材料で形成される。絶縁膜２３を形成する絶縁体材料は、特定の種類に限定されず、公知の絶縁体材料から選択可能である。絶縁膜２３の形成に利用可能な絶縁体材料としては、例えば、各種ガラス材料や各種樹脂材料などが挙げられる。

【0048】

抵抗素子２０は、外部電極１２ａ，１２ｂの第１主面１１ｃからの厚さ以内に収まるようにＺ軸方向に薄く構成されている。つまり、図１に示すように、抵抗素子２０の第１主面１１ｃからのＺ軸方向の最大寸法ｔ_２０は、外部電極１２ａ，１２ｂのＺ軸方向の最大寸法ｔ_１２以下である。

【0049】

なお、抵抗素子２０の構成は、上記に限定されず、様々に変更可能である。例えば、抵抗膜２１が電極膜２２ａ，２２ｂ上に重なっていなくてもよく、電極膜２２ａ，２２ｂが抵抗膜２１上に重なっていてもよい。また、抵抗膜２１を保護する必要がない場合には、絶縁膜２３を設けなくてもよい。

【0050】

更に、セラミック素体１１の第１主面１１ｃにおける抵抗素子２０の配置は、電極膜２２ａ，２２ｂが外部電極１２ａ，１２ｂから離間していればよく、上記とは異なっていてもよい。例えば、電極膜２２ａ，２２ｂがＸ軸方向に対向して配置され、抵抗膜２１がＸ軸方向に延びていてもよい。

【0051】

（等価回路）
図５（Ａ）は、積層セラミックコンデンサ１０の等価回路を示している。図５（Ｂ）は、抵抗素子２０の等価回路を示している。図５（Ｃ）は、複合電子部品１の等価回路を示している。図５（Ａ）〜（Ｃ）に示すように、複合電子部品１は、積層セラミックコンデンサ１０と抵抗素子２０とを組み合わせた回路構成となっている。

【0052】

また、複合電子部品１では、積層セラミックコンデンサ１０の端子である外部電極１２ａ，１２ｂと、抵抗素子２０の端子である電極膜２２ａ，２２ｂと、が相互に絶縁されている。これにより、複合電子部品１では、積層セラミックコンデンサ１０及び抵抗素子２０の機能を独立して得ることができる。

【0053】

なお、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂと抵抗素子２０の電極膜２２ａ，２２ｂとを、回路基板Ｃの実装面上の配線などによって適宜接続することにより、積層セラミックコンデンサ１０と抵抗素子２０とを直列接続や並列接続とすることも可能である。

【0054】

［複合電子部品１の製造方法］
図６は、複合電子部品１の製造方法を示すフローチャートである。図７〜１３は、複合電子部品１の製造過程を示す図である。以下、複合電子部品１の製造方法について、図６に沿って、図７〜１３を適宜参照しながら説明する。

【0055】

（ステップＳ０１：セラミック素体１１を準備）
ステップＳ０１では、図７に示すセラミック素体１１を準備する。図７に示すセラミック素体１１には、図１〜４に示す外部電極１２ａ，１２ｂや抵抗素子２０が設けられていない。セラミック素体１１では、端面１１ａ，１１ｂにそれぞれ、内部電極１３ａ，１３ｂが露出している。

【0056】

（ステップＳ０２：導電性ペーストを塗布）
ステップＳ０２では、セラミック素体１１における外部電極１２ａ，１２ｂ及び電極膜２２ａ，２２ｂを形成する領域に、導電性ペーストを塗布する。これにより、図８に示すように、外部電極１２ａ，１２ｂの未焼成の下地膜１１２ａ，１１２ｂと、電極膜２２ａ，２２ｂの未焼成の下地膜１２２ａ，１２２ｂと、が形成される。

【0057】

導電性ペーストとしては、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属ペーストを用いることができる。また、下地膜１１２ａ，１１２ｂと下地膜１２２ａ，１２２ｂとで、異なる導電性ペーストを用いてもよい。

【0058】

導電性ペーストの塗布には、例えば、スクリーン印刷やグラビア印刷などの各種印刷法を用いることができる。これにより、セラミック素体１１の正確な位置に導電性ペーストを塗布することができる。また、導電性ペーストの塗布には、印刷法以外にも、例えば、ディップ法やスプレー法などを用いてもよい。

【0059】

（ステップＳ０３：焼成１）
ステップＳ０３では、ステップＳ０２でセラミック素体１１に塗布された導電性ペーストを焼成する。これにより、セラミック素体１１における図８に示す位置に、焼結した外部電極１２ａ，１２ｂの下地膜１１２ａ，１１２ｂ及び電極膜２２ａ，２２ｂの下地膜１２２ａ，１２２ｂが形成される。

【0060】

ステップＳ０３では、例えば、焼成温度を９００℃とし、焼成時間を１５分とすることができる。また、ステップＳ０３は、導電性ペーストを構成する金属材料の酸化を防止するために、還元雰囲気下、あるいは、酸素分圧１０ｐｐｍ以下の低酸素分圧雰囲気下で行うことが好ましい。

【0061】

なお、ステップＳ０１において未焼成のセラミック素体１１を準備してもよい。この場合、ステップＳ０３において、セラミック素体１１と、外部電極１２ａ，１２ｂの下地膜１１２ａ，１１２ｂと、電極膜２２ａ，２２ｂの下地膜１２２ａ，１２２ｂと、を同時に焼成することができる。

【0062】

（ステップＳ０４：抵抗ペーストを塗布）
ステップＳ０４では、ステップＳ０３で得られた下地膜１１２ａ，１１２ｂ及び下地膜１２２ａ，１２２ｂが形成されたセラミック素体１１の第１主面１１ｃ上に抵抗ペーストを塗布する。これにより、図９に示すように、下地膜１２２ａ，１２２ｂ間を接続するように未焼成の抵抗膜２１が形成される。

【0063】

抵抗ペーストは、抵抗膜２１を形成するための機能性ペーストとして構成される。ステップＳ０４では、抵抗ペーストとして、例えば、六ホウ化ランタン（ＬａＢ_６）ペーストを用いることができる。抵抗ペーストの塗布には、例えば、スクリーン印刷やグラビア印刷などの各種印刷法を用いることができる。

【0064】

（ステップＳ０５：焼成２）
ステップＳ０５では、ステップＳ０４でセラミック素体１１に形成された未焼成の抵抗膜２１を焼成する。六ホウ化ランタン（ＬａＢ_６）は、導電性ペーストよりも焼結温度が低く、ステップＳ０５では、例えば、焼成温度を８５０℃とすることができる。なお、焼成時間は適宜決定可能である。

【0065】

ステップＳ０５における焼成温度をステップＳ０３における焼成温度より低くすることによって、ステップＳ０５において下地膜１１２ａ，１１２ｂ及び下地膜１２２ａ，１２２ｂが変質することを防止することができる。また、ステップＳ０５は、下地膜１１２ａ，１１２ｂ及び下地膜１２２ａ，１２２ｂの酸化を防止するために、還元雰囲気下、あるいは、酸素分圧１０ｐｐｍ以下の低酸素分圧雰囲気下で行うことが好ましい。

【0066】

（ステップＳ０６：トリミング）
ステップＳ０６では、ステップＳ０５で焼成された抵抗膜２１をトリミングする。より詳細に、ステップＳ０６では、図１０に示すように、抵抗膜２１のＹ軸方向中央部をレーザ照射によって除去することにより、Ｘ軸方向に延びるスリットＳを形成する。これにより、抵抗膜２１を高精度に設計値どおりの電気抵抗値とすることができる。

【0067】

また、抵抗膜２１に寸法や位置などの構造的なばらつきがあっても、スリットＳの形成によって抵抗素子２０の電気抵抗値の初期値のばらつきの発生を防止することができる。抵抗膜２１と下地膜１２２ａ，１２２ｂとの重なり面積を変えることにより、抵抗素子２０の電気抵抗値の初期値を調整することができる。

【0068】

スリットＳの構成は、抵抗素子２０に求められる電気抵抗値の精度などに応じて決定可能である。例えば、図１１に示すように、Ｘ軸方向に延びる複数のスリットＳを形成してもよい。また、図１２に示すように、スリットＳがＹ軸方向に屈曲していてもよい。更に、図１３に示すように、複数のスリットＳがＸ軸方向の一端及び他端から交互に延びていてもよい。これらの構成では、抵抗膜２１の電気抵抗値をより高精度に調整可能である。

【0069】

なお、図１４に示すように、ステップＳ０４において抵抗膜２１のＸ軸方向の寸法をやや大きめに調整し、本ステップＳ０６においてＸ軸方向両端部の少なくとも一部を除去してもよい。これにより、抵抗膜２１の寸法及び抵抗素子２０の電気抵抗値の初期値を確実かつ高精度に調整することができる。

【0070】

（ステップＳ０７：絶縁性ペーストを塗布）
ステップＳ０７では、ステップＳ０６でトリミングされた抵抗膜２１を覆うように絶縁性ペーストを塗布する。これにより、図１５に示すように、未焼成の絶縁膜２３が形成される。絶縁性ペーストは、電極膜２２ａ，２２ｂの下地膜１２２ａ，１２２ｂの少なくとも一部が露出するように配置される。

【0071】

絶縁性ペーストは、絶縁膜２３を形成する絶縁体材料のペーストとして構成される。ステップＳ０７では、絶縁性ペーストとして、例えば、ガラスペーストなどを用いることができる。絶縁性ペーストの塗布には、例えば、スクリーン印刷やグラビア印刷などの各種印刷法を用いることができる。

【0072】

（ステップＳ０８：焼成３）
ステップＳ０８では、ステップＳ０７でセラミック素体１１に形成された未焼成の絶縁膜２３を焼成する。絶縁性ペーストは、抵抗ペーストよりも焼結温度が低く、ステップＳ０８では、例えば、焼成温度を６５０℃とすることができる。なお、焼成時間は適宜決定可能である。

【0073】

ステップＳ０８における焼成温度をステップＳ０５における焼成温度より更に低くすることによって、ステップＳ０８において下地膜１１２ａ，１１２ｂ、下地膜１２２ａ，１２２ｂ、及び抵抗膜２１が変質することを防止することができる。また、ステップＳ０８は、下地膜１１２ａ，１１２ｂ及び下地膜１２２ａ，１２２ｂの酸化を防止するために、還元雰囲気下、あるいは、酸素分圧１０ｐｐｍ以下の低酸素分圧雰囲気下で行うことが好ましい。

【0074】

（ステップＳ０９：メッキ）
ステップＳ０９では、ステップＳ０８後の下地膜１１２ａ，１１２ｂ及び下地膜１２２ａ，１２２ｂにメッキを施すことにより、外部電極１２ａ，１２ｂ及び電極膜２２ａ，２２ｂの表面膜を形成する。これにより、図１６に示すように、外部電極１２ａ，１２ｂ及び電極膜２２ａ，２２ｂが得られる。

【0075】

外部電極１２ａ，１２ｂ及び電極膜２２ａ，２２ｂの表面膜は、例えば、銅（Ｃｕ）、錫（Ｓｎ）、パラジウム（Ｐｄ）、金（Ａｕ）、亜鉛（Ｚｎ）などを主成分として形成することができる。また、表面膜の形成には、電解メッキなどの湿式メッキを用いても、スパッタリングなどの乾式メッキを用いてもよい。

【0076】

（作用効果）
以上のとおり、本実施形態に係る製造方法では、抵抗素子２０の電極膜２２ａ，２２ｂ、抵抗膜２１、及び絶縁膜２３のすべてをペーストの塗布によって形成するため、セラミック素体１１の第１主面１１ｃ上に抵抗素子２０をマウントする必要がない。これにより、複合電子部品１の製造プロセスを簡略化することができる。

【0077】

また、本実施形態に係る製造方法では、セラミック素体１１の第１主面１１ｃ上に抵抗素子２０を直接設ける。つまり、セラミック素体１１が抵抗素子２０の基板としての機能を兼ねるため、抵抗素子２０用の基板を用意する必要がない。このため、複合電子部品１の製造コストが低減される。

【0078】

（変形例）
複合電子部品１の製造方法は、上記に限定されず、必要に応じて変更可能である。例えば、ステップＳ０１では、外部電極１２ａ，１２ｂの下地膜１１２ａ，１１２ｂが予め設けられたセラミック素体１１を準備してもよい。また、抵抗膜２１を形成した後に電極膜２２ａ，２２ｂを形成してもよい。

【0079】

［回路基板Ｃ］
図１７は、複合電子部品１を実装可能な回路基板Ｃの一例を模式的に示す部分斜視図である。回路基板Ｃは、各種回路モジュールを含み、両主面の少なくとも一方に回路が形成された基板である。図１７には、複合電子部品１を実装可能に構成された実装面Ｃ１が示されている。

【0080】

回路基板Ｃの実装面Ｃ１には、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂが接続される配線Ｃ２ａ，Ｃ２ｂと、抵抗素子２０の電極膜２２ａ，２２ｂが接続される配線Ｃ３ａ，Ｃ３ｂと、が形成されている。各配線Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂの端部にはランドＬが設けられ、各ランドＬ上にははんだＨが配置されている。

【0081】

図１８は、複合電子部品１が実装された回路基板Ｃの一例を模式的に示す斜視図である。図１８に示す回路基板Ｃの実装面Ｃ１に複合電子部品１が実装される際には、まず、セラミック素体１１の第１主面１１ｃを実装面Ｃ１に対向させた状態で、複合電子部品１が回路基板Ｃの実装面Ｃ１上に配置される。

【0082】

このとき、積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂのみならず、抵抗素子２０の電極膜２２ａ，２２ｂも、回路基板Ｃの実装面Ｃ１に設けられたランドＬに対向する。このように、複合電子部品１では、追加の構成を設けることなく、抵抗素子２０の電極膜２２ａ，２２ｂを回路基板Ｃに接続することができる。

【0083】

また、抵抗素子２０が積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂの第１主面１１ｃからの厚さ以内に収まるように構成されているため、複合電子部品１は外部電極１２ａ，１２ｂによって回路基板Ｃ上に安定した姿勢で保持される。つまり、抵抗素子２０が、複合電子部品１の回路基板Ｃへの実装の妨げとはならない。

【0084】

複合電子部品１が回路基板Ｃの実装面Ｃ１上に配置された状態で、例えばリフロー炉などで回路基板Ｃを加熱することにより、各ランドＬ上のはんだＨを溶融させる。このとき、はんだＨは、回路基板Ｃの各ランドＬ上に濡れ広がるとともに、複合電子部品１の外部電極１２ａ，１２ｂ及び電極膜２２ａ，２２ｂ上にも濡れ広がる。

【0085】

その後、回路基板Ｃを冷却させることによりはんだＨを凝固させると、回路基板Ｃの各ランドＬと、複合電子部品１の外部電極１２ａ，１２ｂ及び電極膜２２ａ，２２ｂと、がはんだＨを介して接続される。これにより、図１８に示す複合電子部品１が実装された回路基板Ｃが得られる。

【0086】

このように、複合電子部品１では、積層セラミックコンデンサ１０及び抵抗素子２０を回路基板Ｃに一括して実装可能であるため、実装プロセスを簡略化することができる。このため、複合電子部品１を用いることにより、積層セラミックコンデンサ１０及び抵抗素子２０を備えた回路基板Ｃの製造コストを節約することができる。

【0087】

また、複合電子部品１では、積層セラミックコンデンサ１０のセラミック素体１１と回路基板Ｃの実装面Ｃ１との間の領域に抵抗素子２０が収まるため、抵抗素子２０のための実装スペースを別途用意する必要がない。したがって、複合電子部品１では、実装スペースを節約することができる。

【0088】

更に、複合電子部品１では、積層セラミックコンデンサ１０のセラミック素体１１と回路基板Ｃの実装面Ｃ１との間の領域に抵抗素子２０が収まるため、外部からの衝撃などが抵抗素子２０に加わりにくい。したがって、複合電子部品１では、抵抗素子２０が損傷を受けることを防止することができる。

【0089】

図１９は、複合電子部品１が実装された回路基板Ｃの図１８のＤ−Ｄ'線に沿った断面図である。図２０は、複合電子部品１が実装された回路基板Ｃの図１８のＥ−Ｅ'線に沿った断面図である。図１９，２０には、複合電子部品１と回路基板Ｃとを接続しているはんだＨの状態が示されている。

【0090】

積層セラミックコンデンサ１０の外部電極１２ａ，１２ｂでは、はんだＨがＺ軸方向上方に濡れ上がることにより、はんだＨのフィレットが形成されている。これにより、複合電子部品１は、回路基板Ｃの実装面Ｃ１上に良好に保持され、回路基板Ｃの実装面Ｃ１から外れにくくなる。

【0091】

この一方で、抵抗素子２０の電極膜２２ａ，２２ｂでは、はんだＨがＺ軸方向に濡れ上がることなく、フィレットが形成されない。このため、抵抗素子２０を回路基板Ｃに接続するはんだＨは、ある程度の柔軟性を有する。これにより、回路基板Ｃの撓みによる応力が吸収されるため、複合電子部品１に損傷が加わりにくくなる。

【0092】

図２１は、２つの集積回路（ＩＣ１，ＩＣ２）が設けられた回路基板Ｃにおける複合電子部品１の接続例を示す図である。図２１（Ａ）（Ｂ）に示す回路基板ではいずれも、ＩＣ１とＩＣ２とを接続する配線に、複合電子部品１の積層セラミックコンデンサ１０及び抵抗素子２０が接続されている。

【0093】

図２１（Ａ）に示す例では、ＩＣ１及びＩＣ２が、４本の配線Ｖｃｃ，Ｇｎｄ，Ｖｏｕｔ１，Ｖｏｕｔ２によって接続されている。複合電子部品１の積層セラミックコンデンサ１０が配線Ｇｎｄと配線Ｖｏｕｔ１との間に接続され、複合電子部品１の抵抗素子２０が配線Ｖｃｃと配線Ｖｏｕｔ２との間に接続されている。

【0094】

図２１（Ｂ）に示す例では、ＩＣ１及びＩＣ２が、３本の配線Ｇｎｄ，Ｖｏｕｔ１，Ｖｏｕｔ２によって接続されている。複合電子部品１の積層セラミックコンデンサ１０が配線Ｇｎｄと配線Ｖｏｕｔ１との間に接続され、複合電子部品１の抵抗素子２０が配線Ｇｎｄと配線Ｖｏｕｔ２との間に接続されている。

【0095】

図２１（Ａ）に示す構成では、複合電子部品１の積層セラミックコンデンサ１０と抵抗素子２０とが電気的に接続されていない。この一方で、図２１（Ｂ）に示す構成では、複合電子部品１の積層セラミックコンデンサ１０と抵抗素子２０とが配線Ｇｎｄを介して電気的に接続されている。

【0096】

［複合電子部品包装体２００］
図２２は、本実施形態に係る複合電子部品１が包装された複合電子部品包装体２００の平面図である。図２３は、複合電子部品包装体２００の図２２のＦ−Ｆ'線に沿った断面図である。複合電子部品包装体２００は、複合電子部品１と、収容部２１０と、封止部２２０と、を具備する。

【0097】

収容部２１０は、Ｙ軸方向に延びるキャリアテープとして構成される。収容部２１０は、Ｙ軸方向に沿って間隔をあけて配列された複数の凹部２１１を有する。各凹部２１１はそれぞれ、複合電子部品１を１つずつ収容する。各凹部２１１には、Ｚ軸方向上方に開放された取り出し口２１１ａが設けられている。

【0098】

封止部２２０は、収容部２１０をＺ軸方向上方から覆うカバーテープとして構成される。つまり、封止部２２０は、収容部２１０の各凹部２１１の取り出し口２１１ａを塞ぎ、収容部２１０の各凹部２１１を封止している。封止部２２０は、剥離可能なように収容部２１０に貼り付けられている。

【0099】

複合電子部品１は、収容部２１０の凹部２１１内に、セラミック素体１１の第１主面１１ｃをＺ軸方向下方に向け、セラミック素体１１の第２主面１１ｄをＺ軸方向上方に向けた状態で配置されている。つまり、セラミック素体１１の第２主面１１ｄが取り出し口２１１ａ側を向いている。

【0100】

複合電子部品１の実装時には、封止部２２０を収容部２１０からＹ軸方向に沿って剥離させながら、収容部２１０の凹部２１１を順次開放する。そして、開放された凹部２１１内の複合電子部品１は、チップマウンタによってセラミック素体１１の第２主面１１ｄを吸着された状態で、取り出し口２１１ａから取り出される。

【0101】

チップマウンタは、吸着している複合電子部品１を回路基板Ｃの実装面Ｃ１上の所定の位置に移動させる。このとき、セラミック素体１１の第１主面１１ｃが実装面Ｃ１に対向している。そして、チップマウンタによる第２主面１１ｄの吸着を解除することにより、複合電子部品１を回路基板Ｃの実装面Ｃ１上に配置される。

【0102】

このように、複合電子部品包装体２００を用いることにより、セラミック素体１１のＺ軸方向上下の向きを間違えることなく、複合電子部品１を実装可能となる。また、実装時に、収容部２１０の凹部２１１内の複合電子部品１の向きを変更する必要がないため、複合電子部品１を容易に実装可能となる。

【0103】

なお、収容部２１０は、複合電子部品１を収容可能な凹部２１１が配列されていればよく、キャリアテープに限定されない。例えば、収容部２１０は、凹部２１１が格子状に配列されたチップトレイなどであってもよい。また、封止部２２０は、凹部２１１を封止できればよく、カバーテープに限定されない。

【0104】

また、収容部２１０及び封止部２２０を形成する材料は、特定の種類に限定されない。収容部２１０及び封止部２２０を形成する材料としては、例えば、合成樹脂や紙などを用いることができる。また、収容部２１０及び封止部２２０は、同種の材料で形成されていても、異なる材料で形成されていてもよい。

【0105】

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

【0106】

例えば、複合電子部品の第１電子部品は、一対の外部電極を有していればよく、積層セラミックコンデンサに限定されない。第１電子部品は、例えば、インダクタ、バリスタ、サーミスタなどのコンデンサ以外の積層セラミック電子部品であってもよい。更に、第１電子部品は、抵抗素子などの積層構造を有さない電子部品であってもよい。

【0107】

また、複合電子部品の第２電子部品は、機能膜と一対の電極膜とを有していればよく、抵抗素子に限定されない。第２電子部品は、例えば、ミアンダ配線パターンで形成された機能膜を有するインダクタであってもよく、強誘電体で形成された機能膜を有するコンデンサであってもよい。

【符号の説明】

【0108】

１…複合電子部品
１０…積層セラミックコンデンサ（第１電子部品）
１１…セラミック素体
１１ａ，１１ｂ…端面
１１ｃ，１１ｄ…主面
１２ａ，１２ｂ…外部電極
２０…抵抗素子（第２電子部品）
２１…抵抗膜
２２ａ，２２ｂ…電極膜
２３…絶縁膜
２００…複合電子部品包装体
２１０…収容部
２１１…凹部
２１１ａ…取り出し口
２２０…封止部
Ｃ…回路基板
Ｃ１…実装面
Ｈ…はんだ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】