特開2018-207000(P2018-207000A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-207000(P2018-207000A)
(43)【公開日】2018年12月27日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 27/146 20060101AFI20181130BHJP
   H04N 5/374 20110101ALI20181130BHJP
   H04N 5/3745 20110101ALI20181130BHJP
【FI】
   H01L27/146 A
   H04N5/374
   H04N5/3745 700
【審査請求】未請求
【請求項の数】19
【出願形態】OL
【全頁数】39
(21)【出願番号】特願2017-112086(P2017-112086)
(22)【出願日】2017年6月6日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】國清 辰也
(72)【発明者】
【氏名】佐藤 英則
(72)【発明者】
【氏名】後藤 洋太郎
(72)【発明者】
【氏名】高橋 史年
【テーマコード(参考)】
4M118
5C024
【Fターム(参考)】
4M118AB01
4M118BA14
4M118CA04
4M118CA34
4M118DD04
4M118DD12
4M118GA02
4M118GC07
4M118GD04
4M118GD07
5C024CX03
5C024CY42
5C024GX03
5C024GX14
5C024GX16
5C024GX24
5C024GY31
5C024HX47
(57)【要約】
【課題】入射光を電荷に変換する光電変換素子と、光電変換素子で得られた電荷を電圧に変換するトランジスタとを備える固体撮像素子の消費電力を低減する。
【解決手段】CMOS型の固体撮像素子の画素PXを構成するフォトダイオードPDと電荷読出トランジスタQtとを半導体基板SBに設け、上記画素を構成する増幅トランジスタQanを半導体基板SB上に埋込絶縁層BOXを介して設けられた半導体層SLに設けた。そして、埋込絶縁層領域TBRの半導体基板SBに、増幅トランジスタQanのしきい位置電圧を制御するためのバックゲート用のp型の半導体領域BGR1を設けた。
【選択図】図4
【特許請求の範囲】
【請求項1】
第1面および前記第1面の裏側の第2面を有する半導体基板と、
前記半導体基板の前記第1面に配置された複数の画素と、
を備え、
前記画素は、
入射光を電荷に変換する光電変換素子と、
前記光電変換素子に直列に接続された第1電界効果トランジスタと、
前記第1電界効果トランジスタの出力にゲート電極が接続された第2電界効果トランジスタと、
を有し、
前記半導体基板の前記第1面は、
前記第1面上に絶縁層を介して半導体層が設けられた第1領域と、
前記第1面上に前記絶縁層および前記半導体層が設けられていない第2領域と、
を有し、
前記光電変換素子および前記第1電界効果トランジスタは、前記第2領域の前記半導体基板に設けられ、
前記第2電界効果トランジスタは、前記第1領域の前記半導体層に設けられ、
前記第1領域の前記半導体基板には、前記第2電界効果トランジスタのしきい値電圧を制御するためのバックゲート用の半導体領域が設けられている、半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記半導体層には、前記バックゲート用の半導体領域に制御電圧を供給する制御電圧供給用の半導体領域が設けられている、半導体装置。
【請求項3】
請求項1記載の半導体装置において、
前記半導体基板には、前記第1領域と前記第2領域との境界に第1分離部が設けられている、半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記半導体基板の前記第2面には、前記光電変換素子からの空乏層が前記第2面に延びるのを抑制する抑制層が設けられている、半導体装置。
【請求項5】
請求項4記載の半導体装置において、
前記抑制層は、HfとOとを主成分として含む、半導体装置。
【請求項6】
請求項1記載の半導体装置において、
前記半導体基板の前記第2面側には、前記入射光の受光領域以外を覆うように遮光層が設けられている、半導体装置。
【請求項7】
請求項1記載の半導体装置において、
前記第2電界効果トランジスタは、nチャネル型の電界効果トランジスタおよびpチャネル型の電界効果トランジスタを有する相補型のソースフォロワ回路で構成され、
前記nチャネル型の電界効果トランジスタの配置領域の前記半導体基板には、p型半導体領域が設けられ、
前記pチャネル型の電界効果トランジスタの配置領域の前記半導体基板には、前記p型半導体領域に隣接してn型半導体領域が設けられ、
前記バックゲート用の半導体領域は、
前記nチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記p型半導体領域内に設けられたバックゲート用のp型半導体領域と、
前記pチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記n型半導体領域内に設けられたバックゲート用のn型半導体領域と、
を有する、半導体装置。
【請求項8】
請求項7記載の半導体装置において、
前記p型半導体領域と前記n型半導体領域との境界には第2分離部が設けられている、半導体装置。
【請求項9】
請求項1記載の半導体装置において、
前記半導体基板の前記第1面の上方に、前記光電変換素子に平面視で重なるように、前記光電変換素子とは異なる色の光を検出する有機光電変換素子を配置した、半導体装置。
【請求項10】
第1面および前記第1面の裏側の第2面を有する第1半導体基板と、
前記第1半導体基板の前記第1面に配置された複数の第1画素と、
を備え、
前記第1画素は、
入射光を電荷に変換する第1光電変換素子と、
前記第1光電変換素子に直列に接続された第1電界効果トランジスタと、
前記第1電界効果トランジスタの出力にゲート電極が接続された第2電界効果トランジスタと、
を有し、
前記第1半導体基板の前記第1面は、
前記第1面上に第1絶縁層を介して第1半導体層が設けられた第1領域と、
前記第1面上に前記第1絶縁層および前記第1半導体層が設けられていない第2領域と、
を有し、
前記第1光電変換素子および前記第1電界効果トランジスタは、前記第2領域の前記第1半導体基板に設けられ、
前記第2電界効果トランジスタは、前記第1領域の前記第1半導体層に設けられ、
前記第1領域の前記第1半導体基板には、前記第2電界効果トランジスタのゲート電極に平面視で重なるように、前記第2電界効果トランジスタのしきい値電圧を制御するための第1のバックゲート用の半導体領域が設けられ、
第3面および前記第3面の裏側の第4面を有する第2半導体基板と、
前記第2半導体基板の前記第3面に配置された複数の第2画素と、
を備え、
前記第2画素は、
前記入射光のうち、前記第1光電変換素子とは異なる色の光を検出して電荷に変換する第2光電変換素子と、
前記第2光電変換素子に直列に接続された第3電界効果トランジスタと、
前記第3電界効果トランジスタの出力にゲート電極が接続された第4電界効果トランジスタと、
を有し、
前記第2半導体基板の前記第3面は、
前記第3面上に第2絶縁層を介して第2半導体層が設けられた第3領域と、
前記第3面上に前記第2絶縁層および前記第2半導体層が設けられていない第4領域と、
を有し、
前記第2光電変換素子および前記第3電界効果トランジスタは、前記第4領域の前記第2半導体基板に設けられ、
前記第4電界効果トランジスタは、前記第3領域の前記第2半導体層に設けられ、
前記第3領域の前記第2半導体基板には、前記第4電界効果トランジスタのゲート電極に平面視で重なるように、前記第4電界効果トランジスタのしきい値電圧を制御するための第2のバックゲート用の半導体領域が設けられ、
前記第1半導体基板の前記第2面と、前記第2半導体基板の前記第4面とは、前記第1光電変換素子と前記第2光電変換素子とが平面視で重なった状態で接合されている、半導体装置。
【請求項11】
請求項10記載の半導体装置において、
前記第1半導体基板の厚さと前記第2半導体基板の厚さとが互いに異なる、半導体装置。
【請求項12】
請求項10記載の半導体装置において、
前記第1半導体層に、前記第1のバックゲート用の半導体領域に制御電圧を供給する第1の制御電圧供給用の半導体領域が設けられ、
前記第2半導体層に、前記第2のバックゲート用の半導体領域に制御電圧を供給する第2の制御電圧供給用の半導体領域が設けられている、半導体装置。
【請求項13】
請求項10記載の半導体装置において、
前記第1半導体基板には、前記第1領域と前記第2領域との境界に第3分離部が設けられ、
前記第2半導体基板には、前記第3領域と前記第4領域との境界に第4分離部が設けられている、半導体装置。
【請求項14】
請求項10記載の半導体装置において、
前記第1半導体基板の前記第2面と前記第2半導体基板の前記第4面との間には、前記第1光電変換素子から前記第2面への空乏層の延びおよび前記第2光電変換素子から前記第4面への空乏層の延びを抑制する抑制層が設けられている、半導体装置。
【請求項15】
請求項14記載の半導体装置において、
前記抑制層は、HfとOとを主成分として含む、半導体装置。
【請求項16】
請求項10記載の半導体装置において、
前記第2電界効果トランジスタは、第1のnチャネル型の電界効果トランジスタおよび第1のpチャネル型の電界効果トランジスタを有する相補型のソースフォロワ回路で構成され、
前記第1のnチャネル型の電界効果トランジスタの配置領域の前記第1半導体基板には、第1のp型半導体領域が設けられ、
前記第1のpチャネル型の電界効果トランジスタの配置領域の前記第1半導体基板には、前記第1のp型半導体領域に隣接して第1のn型半導体領域が設けられ、
前記第1のバックゲート用の半導体領域は、
前記第1のnチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記第1のp型半導体領域内に設けられた第1のバックゲート用のp型半導体領域と、
前記第1のpチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記第1のn型半導体領域内に設けられた第1のバックゲート用のn型半導体領域と、
を有し、
前記第4電界効果トランジスタは、第2のnチャネル型の電界効果トランジスタおよび第2のpチャネル型の電界効果トランジスタを有する相補型のソースフォロワ回路で構成され、
前記第2のnチャネル型の電界効果トランジスタの配置領域の前記第2半導体基板には、第2のp型半導体領域が設けられ、
前記第2のpチャネル型の電界効果トランジスタの配置領域の前記第2半導体基板には、前記第2のp型半導体領域に隣接して第2のn型半導体領域が設けられ、
前記第2のバックゲート用の半導体領域は、
前記第2のnチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記第2のp型半導体領域内に設けられた第2のバックゲート用のp型半導体領域と、
前記第2のpチャネル型の電界効果トランジスタのゲート電極に平面視で重なるように前記第2のn型半導体領域内に設けられた第2のバックゲート用のn型半導体領域と、
を有する、半導体装置。
【請求項17】
請求項16記載の半導体装置において、
前記第1のp型半導体領域と前記第1のn型半導体領域との境界には第5分離部が設けられ、
前記第2のp型半導体領域と前記第2のn型半導体領域との境界には第6分離部が設けられている、半導体装置。
【請求項18】
請求項10記載の半導体装置において、
前記第1半導体基板には、前記第1半導体層の主面から前記第2面に達する第7分離部が設けられ、
前記第2半導体基板には、前記第7分離部に平面視で重なるように前記第2半導体層の主面から前記第4面に達する第8分離部が設けられ、
前記第7分離部および前記第8分離部の内部には、前記第1半導体層の主面と前記第2半導体層の主面とを貫通する貫通配線が形成されている、半導体装置。
【請求項19】
請求項10記載の半導体装置において、
前記入射光の経路に、前記第1光電変換素子および前記第2光電変換素子に平面視で重なるように、前記第1光電変換素子および前記第2光電変換素子とは異なる色の光を検出する有機光電変換素子を配置した、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ等のような固体撮像素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
例えば、特許文献1には、CMOS型固体撮像装置について記載がある。この特許文献1には、半導体基板に受光部を設け、かつ、半導体基板上に絶縁層を介して設けられた半導体層にアンプトランジスタを設け、アンプトランジスタをpチャネル型のトランジスタで構成して、受光部から読み出される信号のリニアリティを良好にする技術が開示されている。
【0003】
また、例えば、特許文献2には、絶縁体層上に半導体層を設けたSOI構造を採用したMOSFETについて記載がある。この特許文献2には、半導体層上のMOSFETのソース電位と、絶縁体層内のバイアス電極のバックバイアス電位とを同電位にすることで、基板バイアス効果を回避してCMOSソースフォロワ回路を構成する技術が開示されている。
【0004】
また、例えば、特許文献3には、半導体基板上に設けられたCMOSソースフォロワ回路について記載があり、CMOSソースフォロワ回路のNチャネル型トランジスタおよびPチャネル型トランジスタの各々のしきい値電圧をバックバイアス電圧制御回路で制御する技術が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−24787号公報
【特許文献2】特開平8−46145号公報
【特許文献3】米国特許出願公開第2004/0104760号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
ところで、入射光を電荷に変換する光電変換素子と、光電変換素子で得られた電荷を電圧に変換するトランジスタとを備える固体撮像素子においては、消費電力を低減することが望まれている。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態における半導体装置では、半導体基板の第1面は、第1面上に絶縁層を介して半導体層が設けられた第1領域と、第1面上に前記絶縁層および前記半導体層が設けられていない第2領域とを有している。第2領域の半導体基板には、固体撮像素子の画素を構成する光電変換素子と第1電界効果トランジスタとが設けられ、第1領域の半導体層には、画素を構成する第2電界効果トランジスタが設けられている。そして、第1領域の半導体基板には、前記第2電界効果トランジスタのしきい値電圧を制御するためのバックゲート用の半導体領域が設けられている。
【発明の効果】
【0009】
一実施の形態によれば、入射光を電荷に変換する光電変換素子と、光電変換素子で得られた電荷を電圧に変換するトランジスタとを備える固体撮像素子の消費電力を低減できる。
【図面の簡単な説明】
【0010】
図1】実施の形態1に係る半導体装置の一例の全体的な概略構成図である。
図2】実施の形態1の画素の一例の基本的な等価回路図である。
図3図1の画素の拡大平面図である。
図4図3のI−I線の概略断面図である。
図5図4の変形例における図3のI−I線の概略断面図である。
図6】一般的なソースフォロワ回路の回路図である。
図7図6のソースフォロワ回路の入出力特性を示した図である。
図8】実施の形態1の半導体装置の製造工程の半導体基板の要部断面図である。
図9図8の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
図10図9の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
図11図10の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
図12図11の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
図13図12の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
図14図13の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
図15図14の工程後の半導体装置の製造工程の半導体基板の要部断面図である。
図16】実施の形態2の画素の一例の基本的な等価回路図である。
図17】実施の形態2の画素の拡大平面図である。
図18図17のII−II線の概略断面図である。
図19】一般的なCMOSソースフォロワ回路の入出力特性を示した図である。
図20】実施の形態2の画素のCMOSソースフォロワ回路とバックゲート制御回路との接続例を示した回路図である。
図21図20のCMOSソースフォロワ回路のバックバイアスを変化させたときの入出力特性を示した図である。
図22図18の変形例の図17のII−II線の概略断面図である。
図23】実施の形態2の変形例2の画素の拡大平面図である。
図24図23のIII−III線の概略断面図である。
図25図24の変形例の図23のIII−III線の概略断面図である。
図26】実施の形態3の画素の拡大平面図である。
図27図26のIV−IV線の概略断面図である。
図28】実施の形態4の画素の拡大平面図である。
図29図28のV−V線の概略断面図である。
図30】画素の変形例の拡大平面図である。
図31図30の画素の配置例を示した画素領域の要部平面図である。
図32】画素の変形例の拡大平面図である。
図33図32の画素の配置例を示した画素領域の要部平面図である。
図34】画素のレイアウトの変形例を示した画素領域の要部平面図である。
図35】画素のレイアウトの変形例を示した画素領域の要部平面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0012】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0013】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0014】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0015】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0016】
(実施の形態1)
<半導体装置の全体構成例>
図1は本実施の形態1に係る半導体装置の一例の全体的な概略構成図である。なお、X,Yは平面視で互いに交差(好適には直交)する2つの方向を示している。また、平面視とは半導体チップ(以下、単にチップという)CHPの主面に垂直な方向から見た場合を意味する。
【0017】
本実施の形態1の半導体装置は、例えば、裏面照射(Back Side Illumination:BSI)型のCMOS(Complementary MOS)イメージセンサ等のような固体撮像装置SSである。固体撮像装置SSを構成するチップCHPの主面には、画素領域PXR、垂直駆動回路YD、カラム信号処理回路CS、水平駆動回路XD、制御回路CCおよび出力回路OC等が配置されている。
【0018】
画素領域PXRには、複数の画素PXと、複数の行選択信号線XLと、これに交差(直交)する複数の垂直信号線YLとが配置されている。各画素PXは、チップCHPに入射した光を電気信号(画素信号)に変換する光電変換回路であり、行選択信号線XLと垂直信号線YLとの交点近傍に配置されている。各行選択信号線XLは、X方向に並んだ複数の画素PXと垂直駆動回路YDとを電気的に接続する配線であり、X方向に延在した状態で、Y方向に沿って所定の間隔毎に配置されている。各垂直信号線YLは、Y方向に並んだ複数の画素PXとカラム信号処理回路CSとを電気的に接続する配線であり、Y方向に延在した状態で、X方向に沿って所定の間隔毎に配置されている。
【0019】
垂直駆動回路YDは、画素領域PXRの画素PXを行単位で順次選択する回路であり、例えば、シフトレジスタで構成されている。垂直駆動回路YDの選択信号は、各行選択信号線XLを通じて複数の画素PXに送られる。そして、垂直駆動回路YDによって選択された複数の画素PXの画素信号は、各垂直信号線YLを通じて各カラム信号処理回路CSに送られる。
【0020】
カラム信号処理回路CSは、1行分の画素PXから出力される画素信号を画素PXの列毎に取り込み、黒基準画素領域(図示しないが、有効画素領域の周囲に形成される)からの信号によりノイズ除去や信号増幅等の信号処理を行う回路である。カラム信号処理回路CSは、画素PXの列ごとに配置されている。カラム信号処理回路CSの出力段と水平信号線XSLとの間には、水平選択スイッチ(図示せず)が設けられており、各カラム信号処理回路CSは、水平選択スイッチを介して水平信号線XSLと電気的に接続される。
【0021】
水平駆動回路XDは、水平走査パルスを順次出力することによって、カラム信号処理回路CSの各々を順番に選択し、カラム信号処理回路CSの各々から画素信号を水平信号線XSLに出力させる回路であり、例えば、シフトレジスタで構成されている。
【0022】
制御回路CCは、垂直同期信号、水平同期信号およびマスタクロックに基づいて、垂直駆動回路YD、カラム信号処理回路CSおよび水平駆動回路XD等の動作の基準となるクロック信号や制御信号等を生成する回路である。
【0023】
出力回路OCは、カラム信号処理回路CSの各々から水平信号線XSLを通じて順次送られる信号に対して信号処理を行い出力する回路である。
【0024】
<画素の回路構成例>
図2は本実施の形態1の画素の一例の基本的な等価回路図である。画素PXは、フォトダイオードPDと、複数の画素トランジスタQとを有している。フォトダイオードPDは、入射光PLを電荷に変換する光電変換素子である。フォトダイオードPDで変換された電荷は、フォトダイオードPDの接合容量に蓄積される。
【0025】
画素トランジスタQは、例えば、電荷読出トランジスタ(第1電界効果トランジスタ)Qtと、リセットトランジスタQrと、増幅トランジスタ(第2電界効果トランジスタ)Qanと、垂直選択トランジスタQynとの4つのトランジスタを有している。ただし、画素トランジスタQの構成は、これに限定されるものではなく変更可能であり、例えば、電荷読出トランジスタQtと、リセットトランジスタQrと、増幅トランジスタQanとの3つのトランジスタを有する構成としても良い。
【0026】
電荷読出トランジスタQtは、フォトダイオードPDに蓄積した電荷を読み出し、フローティングディフュージョンFDに転送するトランジスタであり、例えば、nチャネル型の電界効果トランジスタで構成されている。リセットトランジスタQrは、フローティングディフュージョンFDの電圧を初期設定時の状態にリセットするトランジスタであり、例えば、nチャネル型の電界効果トランジスタで構成されている。これらリセットトランジスタQr、電荷読出トランジスタQtおよびフォトダイオードPDは、電源端子TVDと基準端子TVS1との間に直列に接続されている。なお、電源端子TVDは高電位側の電源電圧Vddを供給するための端子であり、基準端子TVS1は、基準電位(例えば、GND)側の電源電圧を供給するための端子である。
【0027】
上記フローティングディフュージョンFDは、リセットトランジスタQrと電荷読出トランジスタQtとの接続中点に対応する部分(電荷読出トランジスタQtの出力に対応する領域)であり、増幅トランジスタQanのゲート電極に電気的に接続されている。フローティングディフュージョンFDに転送された電荷は一定値の電圧を保つ。増幅トランジスタQanは、利得1のアンプで、ゲート電圧とほぼ同じ電圧をソース電極から出力するトランジスタで構成されている。この増幅トランジスタQanのドレイン電極は、接地(増幅トランジスタQanがnチャネル型の電界効果トランジスタの場合は電源端子TVD、pチャネル型の電界効果トランジスタの場合は基準端子TVS1)に接続されており、一般的にソースフォロワ回路と呼ばれている。ソースフォロワ回路の特徴は、入力インピーダンスが高く、出力インピーダンスが低い点にある。入力インピーダンスが高いと、その回路を使ったことによる影響が少なくなる一方、出力インピーダンスが低いと、より多くの負荷を駆動することができる。また、増幅トランジスタQanのソース電極は、垂直選択トランジスタQynを介して垂直信号線YLと電気的に接続されている。なお、増幅トランジスタQanとリセットトランジスタQrとの接続中点には電源端子TVDが電気的に接続されている。また、垂直信号線YLの一端には、水平選択トランジスタQxsが電気的に接続されている。
【0028】
この画素PXの情報(画素信号)の読出し時には、リセットトランジスタQrをオフしてフローティングディフュージョンFDをフローティングにした状態で、電荷読出トランジスタQtのゲート電極に垂直読出しパルスφTGを印加する。すると電荷読出トランジスタQtがオンし、フォトダイオードPDに蓄積された電荷がフローティングディフュージョンFDに転送され、フローティングディフュージョンFDの電位が変化する。このフローティングディフュージョンFDの信号電圧が増幅トランジスタQanのゲート電極に印加され、増幅トランジスタQanによって信号電流に変換される。そして、垂直選択トランジスタQynのゲート電極に垂直選択パルスφSELが印加されると垂直選択トランジスタQynがオンし、信号電流が垂直信号線YLに流れる。なお、この信号電流は、水平選択パルスにより導通した水平選択トランジスタQxsを経て、水平信号線XSLに流れ、出力回路OC(図1参照)から出力される。また、フローティングディフュージョンFDを初期電圧に設定するためのリセットの際には、リセットトランジスタQrのゲート電極にリセットパルスφRを印加して、リセットトランジスタQrをオンさせる。
【0029】
<半導体基板および画素の構造例>
図3図1の画素の拡大平面図、図4図3のI−I線の概略断面図、図5図4の変形例における図3のI−I線の概略断面図である。なお、増幅トランジスタQanおよびリセットトランジスタQrと、フローティングディフュージョンFDとを接続する配線はI−I線から外れているが説明の便宜上図示している。
【0030】
まず、チップCHPを構成する半導体基板(以下、単に基板という)SBの構成について説明する。基板SBは、例えば、シリコン(Si)単結晶からなる平面視で四角形状の薄板からなり、チップCHPの主面に対応する主面(第1面)と、その裏側の裏面(第2面)とを有している。そして、基板SBの主面内には、埋込絶縁層領域(第1領域)TBRと、基板領域(第2領域)BKRとが配置されている。なお、図3は平面図であるが、図面を見易くするため埋込絶縁層領域TBRにハッチングを付した。
【0031】
埋込絶縁層領域TBRには、図4に示すように、基板SBの主面上に薄型の埋込絶縁層BOXを介して半導体層SLが設けられている。すなわち、埋込絶縁層領域TBRは、SOTB(Silicon on Thin Buried Oxide)構造になっている。このSOTB構造は、薄型の埋込絶縁層BOXによりショートチャネル効果を抑制できるので、チャネルへの不純物導入を低減または不要にすることができる。このため、不純物ゆらぎに因る、しきい値電圧のバラツキを低減でき、電源電圧を低くすることができる。また、電界効果トランジスタのゲート電極直下のボディが薄型の埋込絶縁層BOXにより基板SBと分離されているので、電界効果トランジスタのソースおよびドレインと基板SBとのpn接合リークを無くすことができ、ボディの電圧制御性を向上させることができる。また、薄型の埋込絶縁層BOXの厚さは、例えば、10〜30nm程度と薄いので、基板SB側からボディの電圧を制御する場合の制御性を向上させることができる。また、薄型の埋込絶縁層BOXの厚さが薄いので、基板領域BKRの基板SBにも素子を形成することができる。また、半導体層SLの厚さは、例えば、5〜30nm程度と薄いので、半導体層SLに完全空乏化型の電界効果トランジスタを設けることができる。さらに、埋込絶縁層BOXにより、基板SBで生じたノイズが半導体層SLに入るのを防止することができる。一方、基板領域BKRには、基板SBの主面上に薄型の埋込絶縁層BOXおよび半導体層SLが設けられていない。すなわち、基板領域BKRは、基板SBの単体構造になっている。この基板領域BKRには、後述のように、上記したフォトダイオードPD等が配置されている。
【0032】
また、基板SBには、例えば、溝型の分離部ST1〜ST3が形成されている。基板領域BKRの分離部ST1は、例えば、基板SBの主面から基板SBの裏面まで達している。一方、埋込絶縁層領域TBRの分離部ST2,ST3は、例えば、半導体層SLの主面から薄型の埋込絶縁層BOXを貫通して基板SBの裏面まで達している。
【0033】
このうちの分離部ST1,ST3は、個々の画素PXを取り囲むように形成されている。これにより、個々の画素PX間を電気的に分離することができる。一方、分離部(第1分離部、第3分離部)ST2は、埋込絶縁層領域TBRと基板領域BKRとの境界(ここでは埋込絶縁層領域TBR側)に形成されている。これにより、電荷読出トランジスタQtと、他の3つの画素トランジスタとを電気的に分離することができる。また、この分離部ST2により、光電変換によりフォトダイオードPDで生じた電荷が埋込絶縁層領域TBR側に移動したり、逆に、埋込絶縁層領域TBRの電荷が基板領域BKR側(フォトダイオードPD側)に移動したりするのを抑制または防止することができる。このため、フォトダイオードPDで光電変換した電気信号にノイズが載るのを抑制または防止することができる。
【0034】
ただし、図5に示すように、埋込絶縁層領域TBRと基板領域BKRとの境界における基板SBに分離部ST2を設けないことも可能である。これにより、基板領域BKRと埋込絶縁層領域TBRとでp型ウエルPWを共有でき、基板領域BKRと埋込絶縁層領域TBRとでp型ウエルを別々に形成する工程を省略できるので、製品コストを低減できる。また、幅を広く必要とする分離部ST2を無くせる分、個々の画素PXの面積を縮小できるので、画素領域PXRの面積を縮小することができる。なお、図5では、埋込絶縁層領域TBRと基板領域BKRとの境界における半導体層SLには溝型の分離部ST4を設けている。
【0035】
次に、画素PXの構成例(基板SBの主面側)について説明する。
【0036】
図3および図4に示すように、基板領域BKRにおいて溝型の分離部ST1,ST2で囲まれた活性領域には、上記したフォトダイオードPD、電荷読出トランジスタQt、フローティングディフュージョンFDおよびウエル給電領域WSRが配置されている。
【0037】
フォトダイオードPDは、所定の波長の光を電荷に変換する光電変換素子である。ここでは、緑色の波長の光を光電変換する場合を例示するが、これに限定されるものではなく、例えば、赤色や青色の波長の光や赤外線や紫外線を電荷に変換するようにしても良い。
【0038】
フォトダイオードPDは、図3に示すように、例えば、平面視で略四角形状に形成されており、図4に示すように、断面視で基板SBのp型ウエルPWB内に形成されたn型の半導体領域DKRと、その上部(基板SBの主面側上部)に形成されたp型の半導体領域DARとを有している。
【0039】
n型の半導体領域DKRは、フォトダイオードPDのカソード側の領域である。このn型の半導体領域DKRには、例えば、リン(P)またはヒ素(As)が導入されている。一方、p型の半導体領域DARは、フォトダイオードPDのアノード側の領域であり、ホール(正孔)を高濃度に蓄積する機能を備えている。このp型の半導体領域DARには、例えば、ホウ素(B)が導入されている。
【0040】
電荷読出トランジスタQtは、例えば、nチャネル型の電界効果トランジスタで構成されており、ゲート電極TGと、ゲート絶縁膜TGiと、ソース・ドレイン用のn型の半導体領域QARと、ソース・ドレイン用のn型の半導体領域QBRとを有している。
【0041】
ゲート電極TGは、例えば、低抵抗なポリシリコン膜からなり、図3に示すように、フォトダイオードPDの1つの角部に配置されている。ここでは、ゲート電極TGが、例えば、平面視で三角形状に形成されているが、これに限定されるものではなく種々の形状に変更可能である。ゲート絶縁膜TGiは、例えば、酸化シリコン膜からなり、ゲート電極TGと基板SBの主面との間に形成されている。なお、ゲート電極TGとゲート絶縁膜TGiの積層体の側面には、サイドウォールスペーサSW1が形成されている。サイドウォールスペーサSW1は、例えば、酸化シリコン膜により形成されている。
【0042】
電荷読出トランジスタQtの一方のソース・ドレイン用のn型の半導体領域QARは、フォトダイオードPDのn型の半導体領域DKRと共有になっている。また、他方のソース・ドレイン用のn型の半導体領域QBRは、上記したフローティングディフュージョンFDとなっている。このn型の半導体領域QBRには、例えば、リンまたはヒ素が導入されている。
【0043】
図3に示すウエル給電領域WSRは、基板SBのp型ウエルPWBの電位を固定するためにp型ウエルPWBに電位を供給する給電領域であり、フォトダイオードPDの近傍に配置されている。ウエル給電領域WSRは、例えば、p型の半導体領域によって形成されており、p型ウエルPWBと電気的に接続されている。このウエル給電領域WSRには、リンまたはヒ素が導入されている。
【0044】
一方、図3および図4に示すように、埋込絶縁層領域TBRの半導体層SLにおいて、溝型の分離部ST2,ST3で囲まれた活性領域には、上記したリセットトランジスタQr、増幅トランジスタQan、垂直選択トランジスタQynおよびバックゲート給電領域(制御電圧供給用の半導体領域)BSR1が図3の左右方向に沿って並んで配置されている。
【0045】
リセットトランジスタQr、増幅トランジスタQanおよび垂直選択トランジスタQynは、例えば、nチャネル型の電界効果トランジスタからなり、それぞれゲート電極RG,AG1,YG1と、ゲート絶縁膜RGi,AGi1,YGi1と、ソース・ドレイン用のn型の半導体領域QCR,QDR,QER,QFRとを有している。
【0046】
ゲート電極RG,AG1,YG1は、図3に示すように、図3の上下方向に延在する帯状のパターンで形成されている。このうち、増幅トランジスタQanのゲート電極AG1のゲート長(チャネル長:図3の左右方向の長さ)は、リセットトランジスタQrおよび垂直選択トランジスタQynのゲート電極RG,YG1のゲート長(チャネル長)より長い。これにより、RTS(Random Telegraph Signal)ノイズを低減することができる。また、ゲート電極RG,AG1,YG1は、図4に示すように、例えば、低抵抗なポリシリコン膜からなり、その上部には、例えば、ニッケルシリサイド(NiSi)等からなるシリサイド層MSが形成されている。
【0047】
ゲート絶縁膜RGi,AGi1,YGi1は、例えば、酸化シリコン膜からなり、ゲート電極RG,AG1、YG1と半導体層SLの主面との間に形成されている。なお、ゲート絶縁膜RGi,AGi1,YGi1とゲート電極RG,AG1,YG1とシリサイド層MSとの積層体の側面には、サイドウォールスペーサSW2が形成されている。サイドウォールスペーサSW2は、例えば、酸化シリコン膜により形成されている。
【0048】
ソース・ドレイン用のn型の半導体領域QCR,QDR,QER,QFRは、半導体層SLに形成されたn型の半導体領域NRと、その上に積層されたn型のエピタキシャル層ENRとの積み上げ構造で構成されている。n型の半導体領域NRは、低不純物濃度のn型の半導体領域NR1と、高不純物濃度のn型の半導体領域NR2とを有している。n型のエピタキシャル層ENRの表層には、例えば、ニッケルシリサイド(NiSi)等からなるシリサイド層MSが形成されている。ソース・ドレインを積み上げ構造とした理由は、SOTB構造の場合、上記のように半導体層SLが薄いので、抵抗が高くなり寄生抵抗によってトランジスタを流れる電流が下がることや半導体層SLの表層にシリサイド層MSを充分に形成することができないこと等を考慮したものである。
【0049】
このようなn型の半導体領域QCR,QDR,QER,QFRには、例えば、リンまたはヒ素が導入されている。このうち、垂直選択トランジスタQynと増幅トランジスタQanとの間のn型の半導体領域QDRは、垂直選択トランジスタQynと増幅トランジスタQanとで共有されている。また、リセットトランジスタQrと増幅トランジスタQanとの間のn型の半導体領域QERは、リセットトランジスタQrと増幅トランジスタQanとで共有されている。
【0050】
このように本実施の形態1では、垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQrを一方向に単純に並べて配置した。また、埋込絶縁層領域TBRの垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQrの隣接間でn型の半導体領域QDR,QERを共有させた。これらにより、垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQrの占有面積を小さくすることができる。また、垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQrを並べて配置したことにより、プロセス上のバラツキを低減できるので、画素トランジスタQの動作信頼性を向上できる。
【0051】
また、ソースフォロワ回路を構成する増幅トランジスタQanを埋込絶縁層領域TBRに設けることにより、増幅トランジスタQanを低電圧で動作させることができるので、固体撮像装置SSの消費電力を低減できる。また、基板SBからのノイズを埋込絶縁層BOXで遮断できるので、固体撮像装置SSの画質を向上させることができる。
【0052】
さらに、埋込絶縁層領域TBR側は基板領域BKRよりも分離部の占有面積を小さくできるので、埋込絶縁層領域TBR側に増幅トランジスタQanを設けたことにより、基板領域BKRに増幅トランジスタQanを設ける場合より画素トランジスタQの占有面積を縮小できる。
【0053】
また、埋込絶縁層領域TBRにおいて垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQrの配置領域内の基板SBには、p型ウエル(p型半導体領域)PWTが形成されている。p型ウエルPWTには、例えば、ホウ素が導入されている。そして、本実施の形態1では、埋込絶縁層領域TBRの基板SBの主面側(p型ウエルPWT内の上部)において増幅トランジスタQanのゲート電極AG1に対向する位置に、バックゲート用のp型の半導体領域(バックゲート用の半導体領域、バックゲート用のp型半導体領域)BGR1が形成されている。このバックゲート用のp型の半導体領域BGR1は、薄型の埋込絶縁層BOXを介して増幅トランジスタQanのボディ(チャネル)に所定の電圧を印加することで増幅トランジスタQanのしきい値電圧を制御するための領域である。このバックゲート用のp型の半導体領域BGR1は、平面視で増幅トランジスタQanのゲート電極AG1に重なるように形成されている。p型の半導体領域BGR1には、例えば、ホウ素が導入されている。
【0054】
図3に示すバックゲート給電領域BSR1は、上記したバックゲート用のp型の半導体領域BGR1に所定の電圧を印加するための給電領域である。このバックゲート供給領域BSR1は、フォトダイオードPDから遠い位置に配置する方が好ましい。その理由は、バックゲート給電領域BSR1で発生した電子(入射光PLの有無とは無関係に生じた電子)が拡散してフォトダイオードPDに入るとノイズの原因になるからである。本実施の形態1では、バックゲート供給領域BSR1が埋込絶縁層領域TBR内に配置されている。そして、バックゲート供給領域BSR1は、フォトダイオードPDとの間に画素トランジスタQが介在されるように配置されている。バックゲート給電領域BSR1には、例えば、ホウ素が導入されている。
【0055】
このバックゲート供給領域BSR1は、埋込絶縁層BOXを貫通して上記バックゲート用のp型の半導体領域BGR1と電気的に接続されている。また、図3に示すように、バックゲート給電領域BSR1は、半導体層SLの主面より上層の配線WL1を通じてバックゲート制御回路BGCと電気的に接続されている。バックゲート制御回路BGCは、バックゲート給電領域BSR1(すなわち、バックゲート用のp型の半導体領域BGR1)に供給する電圧を制御する回路である。このバックゲート制御回路BGCは、例えば、同じチップCHPの画素領域PXRの外側の基板領域BKRに配置されている。ただし、バックゲート制御回路BGCを画素領域PXR内に配置しても良いし、画素領域PXRの内側または外側の埋込絶縁層領域TBRに配置しても良い。
【0056】
このような基板SBの主面上には、図4に示すように、フォトダイオードFDおよび画素トランジスタQ等を覆うように層間絶縁膜IF1が堆積されている。層間絶縁膜IF1は、例えば、酸化シリコン膜からなり、その上面には、配線WL1(図3参照)、配線WL2(図4参照)、配線WL3(図3および図4参照)および配線WL4,WL5(図3参照)等が形成されている。配線WL1〜WL5は、例えば、アルミニウム(Al)、金(Au)、銀(Ag)、銅(Cu)またはクロムシリサイド(CrSi)等で形成されている。
【0057】
配線WL2は、基板SBの裏面からフォトダイオードPDを透過してきた光をフォトダイオードFD側に反射する機能を備えており、平面視でフォトダイオードPDを覆うように形成されている。配線WL3は、増幅トランジスタQanのゲート電極AG1およびリセットトランジスタQrの一方のn型の半導体領域QFRと、電荷読出トランジスタQtの一方のソース・ドレイン用のn型の半導体領域QBR(フローティングディフュージョンFD)とを電気的に接続する配線である。配線WL4は、上記した垂直信号線YLに相当する配線であり、垂直選択トランジスタQynの一方のn型の半導体領域QCRと電気的に接続されている。配線WL5は、増幅トランジスタQanおよびリセットトランジスタQrの共有のn型の半導体領域QERと電源端子TVDとを電気的に接続する配線である。
【0058】
次に、画素PXにおける基板SBの裏面側について説明する。
【0059】
本実施の形態1の固体撮像装置SSは、基板SBの裏面(画素トランジスタQ等が形成された面の裏側の面)から光を受光するBSI型となっている。基板SBの裏面は、基板SBの主面側と異なり段差が無く平坦になっているため、段差に起因する光のケラレや乱反射を防止できる。また、配線WL1〜WL5や画素トランジスタQの影響を少なくすることができるので、1単位の画素PXに入射する光の量を増大させることができる。また、入射光PLの入射角の変化に因る感度の低下を抑制できる。このため、入射光PLの受光効率を向上させることができるので、固体撮像装置SSの感度を向上させることができる。したがって、暗い場所でも画像を鮮明に撮影できる。
【0060】
ここでは、図4に示すように、基板SBの裏面から照射される入射光PLの経路に沿って順に、マイクロレンズML、カラーフィルタCF、層間絶縁膜IF2、反射防止膜AFおよび誘電体膜(抑制層)DEが配置されている。
【0061】
マイクロレンズMLは、入射光PLをフォトダイオードPDに集光するレンズである。マイクロレンズMLは、例えば、酸化シリコンで形成された平凸レンズからなり、その凸面側を外側に向け、かつ、平坦面側をカラーフィルタCFに向けた状態で設置されている。
【0062】
また、カラーフィルタCFは、赤、緑、青の3原色のうち、一色の波長の光(ここでは、例えば、緑色の波長の光)を透過させるフィルタであり、マイクロレンズMLと平面視で重なるように配置されている。このカラーフィルタCFの平面視で外周には、配線WL6が形成されている。この配線WL6は、例えば、アルミニウム、金、銀、銅、クロムシリサイド等からなり、入射光PLが1単位の画素PXのフォトダイオードPD以外に進む(光クロストーク)のを抑制する機能(すなわち、導波路としての機能)を備えている。このため、配線WL6の厚さは、カラーフィルタCFより厚くなっている。
【0063】
反射防止膜AFは、入射光PLが基板SBの裏面で乱反射するのを防止する機能を備えており、平面視でカラーフィルタCFに重なるように、また、断面視で層間絶縁膜IF2と誘電体膜DEとの間に形成されている。この反射防止膜AFの平面視で外周には、配線WL7が形成されている。この配線WL7は、上記配線WL6と同じ材料からなり、配線WL6と同じ機能を備えている。なお、層間絶縁膜IF2は、例えば、酸化シリコン膜からなる。
【0064】
誘電体膜DEは、例えば、酸化ハフニウム(HfO)膜(HfとOとを主成分として含む膜)等からなり、基板SBの裏面(基板領域BKRおよび埋込絶縁層領域TBR)の全域を覆うように設けられている。この誘電体膜DEは、例えば、基板SBの裏面側から照射された入射光PLが基板SBの裏面で反射されるのを抑制する、反射防止機能を有している。また、誘電体膜DEは、例えば、誘電体膜DEと基板SBとの界面付近に形成される固定電荷に起因して、n型の半導体領域DKRから基板SBの裏面に延びる空乏層が基板SBの裏面に達するのを防止する機能を有している。これにより、基板SBの裏面の界面準位から放出される電子(入射光の有無とは無関係に生じた電子)に起因する暗電流や暗時白点(白傷とも呼ばれる)を低減できる。ただし、誘電体膜DEは、酸化ハフニウム膜に限定されるものではなく種々変更可能であり、例えば、ジルコニウム(Zr)、アルミニウム、タンタル(Ta)、チタン(Ti)、イットリウム(Y)またはランタン(Ln)等の少なくとも1つの元素と酸素(O)との化合物で構成しても良い。
【0065】
一方、埋込絶縁層領域TBR内の基板SBの裏面において誘電体膜DE上には、埋込絶縁層領域TBRの全域を覆うように配線WL8が形成されている。この配線WL8は、埋込絶縁層領域TBRに光が入るのを防止する遮光層としての機能を有している。ここでは、配線WL8が、上記した反射防止膜AFの外周の配線WL7と同じ材料からなり、配線WL7と接続(一体で形成)されている場合が例示されている。ただし、配線WL8は、配線WL7と接続(一体で形成)されていなくても良い。
【0066】
このようなBSI型の固体撮像装置SSでは、基板SBの裏面から照射された入射光PLが、マイクロレンズMLで集光され、カラーフィルタCFで分光され、さらに誘電体膜DEを透過してフォトダイオードPDに入射される。この入射光PLの一部は、基板SBを透過して基板SBの主面側の配線WL2で反射され、再び、基板SBに入り、その一部がフォトダイオードPDに入射される。このように配線WL2からの反射光をフォトダイオードPDで取り込むので感度を向上させることができる。したがって、配線WL2は、上記したように、反射率の高い材料で構成することが望ましい。
【0067】
ところで、図2に示したように、垂直信号線YLと1単位の画素PXとを電気的に接続するために垂直選択トランジスタQynをオンし、リセットトランジスタQrをオンすると、フローティングディフュージョンFDの電圧がリセットされる。その結果、リセットトランジスタQrのしきい値電圧をVthrとすると、フローティングディフュージョンFDの電圧は、おおよそ(Vdd−Vthr)の値に設定される。
【0068】
ここで、上記したようにフローティングディフュージョンFDは、増幅トランジスタQanのゲート電極AG1と電気的に接続されているので、リセット時には、増幅トランジスタQanのゲート電極AG1にも(Vdd−Vthr)に相当する電圧が印加される。その結果、増幅トランジスタQanはオン状態となり、リセット電流が流れる。しかし、このリセット電流には、光電変換した信号が載っていないので、無駄な電流になる。すなわち、このリセット電流分だけ消費電力が浪費されることになる。このメカニズムによる消費電力の浪費は、画素数が増えると増大する。固体撮像装置SSでは、解像度を上げるために画素数を増やす傾向にあるので、如何にして上記の消費電力の増大を抑えるかが重要な課題の1つである。
【0069】
そこで、本実施の形態1では、上記したフローティングディフュージョンFDのリセット時には、ソースフォロワ回路に電流がほとんど流れないように、増幅トランジスタQanのバックバイアスを調整する。具体的には、増幅トランジスタQanのしきい値電圧Vthaを高い値に設定する。すなわち、増幅トランジスタQanのバックゲート用のp型の半導体領域BGR1に負の電圧を印加する(増幅トランジスタがpチャネル型の電界効果トランジスタの場合は、バックゲート用のn型の半導体領域に正の電圧を印加する)。リセット時の増幅トランジスタQanのオーバードライブは、Vdd−Vth−Vthaなので、増幅トランジスタQanのしきい値電圧Vthaを上げることで、オーバードライブが減り、リセット電流を低減できる。その結果、画素PXを増やしても、固体撮像装置SSの消費電力の増大を抑制することができる。
【0070】
また、図6は一般的なソースフォロワ回路の回路図である。このソースフォロワ回路は固体撮像装置の増幅トランジスタに適用されている。定電流電源から一定電流が流れ、出力側との電流の出入りがないとすると、おおよそ、Vout=Vin−Vtha(Voutは出力電圧、Vinは入力電圧、Vthaは増幅トランジスタQanのしきい値電圧)になる。図7図6のソースフォロワ回路の入出力特性を示している。理想的には破線で示すように、Vout=Vinの関係である。しかし、実際には、実線で示すように、増幅トランジスタQanのしきい値電圧Vthaの分だけ、出力電圧Voutは入力電圧Vinより低くなる。これが電荷読出し時(信号電荷を電圧に変換するとき)の誤差になる。特に、固体撮像装置SSでは、入射光の量に比例して増幅トランジスタQanのゲート電極AG1に入力電圧Vinが印加され、ソース電極に電圧が出力される。ソースフォロワ回路を構成する増幅トランジスタQanに、しきい値電圧Vthaによるオフセットがあると、明暗に依存して出力電圧がずれるため、画像に歪み(Vout=Vinの理想的な関係からのずれに起因する画像の劣化)が生じる。したがって、固体撮像装置では、明るい場所でも暗い場所でも画像を鮮明に撮影できることが重要な課題の1つとなっている。
【0071】
そこで、本実施の形態1では、1単位の画素PXから信号を読み出す動作時には、ソースフォロワ回路を構成する増幅トランジスタQanの入力電圧と出力電圧とが同じになるように、増幅トランジスタQanのバックバイアスを調整する。具体的には、増幅トランジスタQanのしきい値電圧Vthaを0Vか、または0Vより下げる。すなわち、増幅トランジスタQanのバックゲート用のp型の半導体領域BGR1に正の電圧を印加する(増幅トランジスタがpチャネル型の電界効果トランジスタの場合は、バックゲート用のn型の半導体領域に負の電圧を印加する)。これにより、固体撮像装置SSの電荷読出し時に、増幅トランジスタQanの出力電圧のずれ(しきい値電圧Vtha分のオフセット)の発生を防止できる。すなわち、増幅トランジスタQanにおいて、入力電圧に比例した出力電圧を得ることができるので、歪みのない画像を得ることができる。したがって、明るい場所でも暗い場所でも鮮明な画像を得ることができる。
【0072】
次に、本実施の形態1の半導体装置(固体撮像装置SS)の製造方法例について説明する。
【0073】
まず、図8に示すように、マザー基板MSBを貼り合せ法等により作製する。マザー基板MSBの支持基板SSBは、例えば、シリコン単結晶からなり、その主面上には埋込絶縁層BOX0を介してp型の基板SBが設けられている。さらに、この基板SBの主面上には、埋込絶縁層BOXを介してp型の半導体層SLが形成されている。埋込絶縁層BOXの厚さは、例えば、10nm〜30nm程度、半導体層SLの厚さは、例えば、5nm〜30nm程度である。
【0074】
続いて、図9に示すように、半導体層SLの主面から埋込絶縁層BOX0に達する溝Tを形成後、この溝Tを埋め込むように半導体層SL上に絶縁膜を堆積する。その後、その絶縁膜が溝T内に残されるように絶縁膜の上部をCMP(Chemical Mechanical Polishing)法等で除去する。これにより、溝型の分離部ST1〜ST3を形成する。
【0075】
次いで、図10に示すように、半導体層SL上に、埋込絶縁層領域TBRを覆い、基板領域BKRを露出するレジスト膜R1をリソグラフィ技術で形成する。続いて、そのレジスト膜R1をエッチングマスクとして、基板領域BKRの半導体層SL、埋込絶縁層BOXおよび分離部ST1上部をエッチングにより除去する。
【0076】
次いで、レジスト膜R1をマスクとして、基板領域BKRの基板SBにホウ素等をイオン注入することでp型ウエルPWBを形成してレジスト膜R1を除去する。続いて、図11に示すように、基板SBの主面上にゲート絶縁膜TGiを熱酸化法等で形成した後、その上にゲート電極TGを形成する。
【0077】
次いで、マザー基板MSBの主面上に、埋込絶縁層領域TBRおよびフローティングディフュージョンFDの形成領域を覆うレジスト膜(図示せず)をリソグラフィ技術で形成する。続いて、そのレジスト膜およびゲート電極TGをマスクとして基板SBにリンまたはヒ素等をイオン注入してn型の半導体領域DKR(QAR)を形成し、さらに、ホウ素等をイオン注入してp型の半導体領域DARを形成し、レジスト膜を除去する。これにより、フォトダイオードPDを形成する。
【0078】
次いで、マザー基板MSBの主面上に、埋込絶縁層領域TBRおよびフォトダイオード形成領域を覆うレジスト膜(図示せず)をリソグラフィ技術で形成する。続いて、そのレジスト膜およびゲート電極TGをマスクとして基板SBにリンまたはヒ素等をイオン注入してn型の半導体領域QBR(フローティングディフュージョンFD)を形成し、レジスト膜を除去する。これにより、電荷読出トランジスタQtを形成する。
【0079】
次いで、図12に示すように、埋込絶縁層領域TBRのマザー基板MSBの主面上に、バックゲート形成領域が露出され、それ以外が覆われるレジスト膜R2をリソグラフィ技術で形成する。続いて、そのレジスト膜R2をマスクとして、埋込絶縁層領域TBRの基板SBに、ホウ素等をイオン注入することで、バックゲート用のP型の半導体領域BGR1を形成する。
【0080】
次いで、図13に示すように、マザー基板MSBの主面上に、埋込絶縁層領域TBRが露出され、基板領域BKRが覆われるレジスト膜R3をリソグラフィ技術で形成する。続いて、埋込絶縁層領域TBRの半導体層SLに、垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQr等を形成する。すなわち、半導体層SL上にゲート絶縁膜YGi1,AGi1,RGiを熱酸化法等で同時に形成した後、その上ゲート電極YG1,AG1,RGを同時に形成する。続いて、ソース・ドレイン用のn型の半導体領域QCR,QDR,QER,QFRを形成する。このn型の半導体領域QCR,QDR,QER,QFRは、半導体層SLにn型の半導体領域NRを形成した後に、半導体層SL上にn型のエピタキシャル層を選択的に成長させることで形成されている。その後、サイリサイドプロセスにより、ゲート電極YG1,AG1,RGの上面およびn型の半導体領域QCR,QDR,QER,QFRの表面にシリサイド層を形成する。
【0081】
次いで、図14に示すように、マザー基板SBの主面上に、配線層を形成する。すなわち、まず、マザー基板SBの主面上に、例えば、酸化シリコン膜からなる層間絶縁膜IF1をCVD(Chemical Vapor Deposition)法等により堆積する。続いて、その層間絶縁膜IF1にコンタクトホールCHを形成した後、その層間絶縁膜IF1上にタングステン等のような金属膜を堆積する。その後、その金属膜がコンタクトホールCH内に残るように金属膜の上部をCMP法等により除去することで、コンタクトホールCH内にプラグPGを形成する。続いて、層間絶縁膜IF1上に、金属膜をスパッタリング法等により堆積した後、これをリソグラフィ技術およびエッチング技術によりパターニングして配線WL2,WL3等を形成する。その後、配線WL2,WL3等を覆うように層間絶縁膜IF1上に層間絶縁膜IF3をCVD法等により堆積する。
【0082】
次いで、層間絶縁膜IF3の上面に支持基板(図示せず)を貼り合せた後、マザー基板MSBの裏面の支持基板SSBおよび埋込絶縁層BOX0をCMP法等で除去する。これにより、図15に示すように、基板SBの裏面を露出させる。
【0083】
続いて、図4に示したように、基板SBの裏面上に、誘電体膜DEを形成した後、その上に、上記と同様にして配線WL7,WL8等を形成する。誘電体膜DEと配線WL7,WL8等との間に絶縁膜を介在させても良い。これにより、誘電体膜DEと配線WL7,WL8等とが直接接触するのを防止できるので、誘電体膜DEと配線WL7,WL8等との接触による不具合を解消できる。また、配線WL7,WL8等のパターニング時に誘電体膜DEが部分的に削られるのを防止できる。
【0084】
次いで、基板SBの裏面側において、フォトダイオードPDに対向する位置(平面視で配線WL7で囲まれた受光領域)に反射防止膜AFを設置した後、配線WL7,WL8および反射防止膜AF等を覆うように誘電体膜DE上に層間絶縁膜IF2をCVD法等により堆積する。続いて、層間絶縁膜IF2上に上記と同様に配線WL6を形成した後、基板SBの裏面側において、フォトダイオードPDに対向する位置(平面視で配線WL6で囲まれた受光領域)に、カラーフィルタCFおよびマイクロレンズMLを順に設置する。その後、基板SBの主面側の層間絶縁膜IF3上の支持基板を取り外して固体撮像装置SSを製造する。
【0085】
なお、上記の例では、増幅トランジスタをnチャネル型の電界効果トランジスタで構成したが、これに限定されるものではなく、増幅トランジスタをpチャネル型の電界効果トランジスタで構成することもできる。
【0086】
(実施の形態2)
<CMOSソースフォロワ回路を用いた画素の回路構成例>
図16は本実施の形態2の画素の一例の基本的な等価回路図である。
【0087】
本実施の形態2では、画素PXの増幅トランジスタQaが、CMOSソースフォロワ回路(相補型のソースフォロワ回路)で構成されている。すなわち、増幅トランジスタQaが、nチャネル型の増幅トランジスタQanと、pチャネル型の増幅トランジスタQapとを有している。
【0088】
この増幅トランジスタQaは、電源端子TVDと基準端子TVS2との間に直列に接続されている。すなわち、nチャネル型の増幅トランジスタQanのゲート電極とpチャネル型の増幅トランジスタQapのゲート電極とは互いに電気的に接続され、CMOSソースフォロワ回路の入力端子になっている。このCMOSソースフォロワ回路の入力端子は、電荷読出トランジスタQtの出力(すなわち、フローティングディフュージョンFD)と電気的に接続されている。また、nチャネル型の増幅トランジスタQanのドレイン電極は電源端子TVDと電気的に接続され、pチャネル型の増幅トランジスタQapのドレイン電極は基準端子TVS2と電気的に接続されている。さらに、nチャネル型の増幅トランジスタQanのソース電極とpチャネル型の増幅トランジスタQapのソース電極とは互いに電気的に接続され、CMOSソースフォロワ回路の出力になっている。このCMOSソースフォロワ回路の出力は、垂直選択トランジスタQynに電気的に接続されている。なお、pチャネル型の増幅トランジスタQapは、利得1のアンプで、ゲート電圧とほぼ同じ電圧をソース電極から出力するトランジスタで構成されている。
【0089】
CMOSソースフォロワ回路を用いた場合、フローティングディフュージョンFDのリセットの際に、CMOSソースフォロワ回路の入力端子に、Vdd−Vthr(Vthr:リセットトランジスタのしきい値電圧)の電圧が印加される。CMOSソースフォロワ回路の入力端子にVdd−Vthrの電圧が印加されるところは、基準電位(例えば、GND)に近いので、ドレイン電流がほとんど流れない。これがCMOSソースフォロワ回路を使用するメリットである。
【0090】
<CMOSソースフォロワ回路を用いた画素の構成例>
次に、画素PXの構成例について説明する。図17は本実施の形態2の画素の拡大平面図、図18図17のII−II線の概略断面図である。なお、配線WL3はII−II線から外れているが説明の便宜上図示している。
【0091】
本実施の形態2では、図17および図18に示すように、図3および図4で説明した構造に加えて、埋込絶縁層領域TBRの半導体層SLにおいて、溝型の分離部ST2,ST3,ST5で囲まれた活性領域に、増幅トランジスタQapおよびバックゲート給電領域BSR2が配置されている。
【0092】
増幅トランジスタQapは、例えば、pチャネル型の電界効果トランジスタからなり、ゲート電極AG2と、ゲート絶縁膜AGi2と、ソース・ドレイン用のp型の半導体領域QGR,QHRとを有している。
【0093】
ゲート電極AG2およびゲート絶縁膜AGi2の構造は、上記ゲート電極AG1およびゲート絶縁膜AGi1と同じである。増幅トランジスタQapのゲート電極AG2は配線WL3を通じて、増幅トランジスタQanのゲート電極AG1、リセットトランジスタQrのn型の半導体領域QFRおよび電荷読出トランジスタQtのn型の半導体領域QBR(すなわち、フローティングディフュージョンFD)と電気的に接続されている。なお、ゲート絶縁膜AGi2とゲート電極AG2とシリサイド層MSとの積層体の側面には、サイドウォールスペーサSW2(図18参照)が形成されている。
【0094】
ソース・ドレイン用のp型の半導体領域QGR,QHRは、半導体層SLに形成されたp型の半導体領域PRと、その上に積層されたp型のエピタキシャル層EPRとの積み上げ構造で構成されている。p型の半導体領域PRは、低不純物濃度のp型の半導体領域PR1と、高不純物濃度のp型の半導体領域PR2とを有している。p型のエピタキシャル層EPRの表層には、シリサイド層MSが形成されている。ソース・ドレインを積み上げ構造とした理由は、上記と同じである。このようなp型の半導体領域QGR,QHRには、例えば、ホウ素が導入されている。
【0095】
増幅トランジスタQapのドレイン用のp型の半導体領域QGRは、配線WL10(図17参照)を通じて基準端子TV2(図16参照)と電気的に接続されている。また、ソース用のp型の半導体領域QHRは、配線WL11(図17参照)を通じて増幅トランジスタQanと垂直選択トランジスタQynとの共有のn型の半導体領域QDRと電気的に接続され、電荷読出し時には、垂直信号線YLと電気的に接続される。なお、この例では、垂直選択トランジスタQynをnチャネル型としたが、pチャネル型とすることもできる。
【0096】
このような画素トランジスタQの配置による効果は前記実施の形態1と同じである。また、CMOSソースフォロワ回路を構成する増幅トランジスタQan,Qapを埋込絶縁層領域TBRに設けたことによる効果も前記実施の形態1と同じである。
【0097】
また、本実施の形態2では、図18に示すように、埋込絶縁層領域TBRにおいて増幅トランジスタQapの配置領域の基板SBに、n型ウエル(n型半導体領域)NWTが形成されている。n型ウエルNWTには、例えば、リンまたはヒ素が導入されている。このn型ウエルNWTとp型ウエル(p型半導体領域)PWTとは、それらの間に形成された溝型の分離部(第2分離部、第5分離部)ST5で電気的に分離されている。溝型の分離部ST5は、半導体層SLの主面から埋込絶縁層BOXを貫通して基板SBまで達しているが、他の溝型の分離部ST2,ST3より浅い位置で終端しており、分離部ST5の下方にはp型ウエルPWTとn型ウエルNWTとのpn接合が形成されている。
【0098】
また、n型ウエルNWTおよびp型ウエルPWTの下方には、深いn型ウエルDNWが形成されている。深いn型ウエルDNWには、例えば、リンまたはヒ素が導入されている。この深いn型ウエルDNWを設けたことにより、増幅トランジスタQap,Qanのチャネルに印加されるバックバイアスをシフトする際に、n型ウエルNWTとp型ウエルPWTとの間を分離でき、n型ウエルNWTとp型ウエルPWTとの間のリーク電流を抑制または防止できる。また、深いn型ウエルDNWおよびn型ウエルNWTと、p型ウエルPTとの境界で直流(DC)的に絶縁されるため、nチャネル型のトランジスタ(画素トランジスタQ)で発生したノイズを深いn型ウエルDNWで阻止できる。
【0099】
また、本実施の形態2では、埋込絶縁層領域TBRの基板SBの主面側(n型ウエルNWT内の上部)において、増幅トランジスタQapのゲート電極AG2に対向する位置にバックゲート用のn型の半導体領域(バックゲート用の半導体領域、バックゲート用のn型半導体領域)BGR2が形成されている。このバックゲート用のn型の半導体領域BGR2は、薄型の埋込絶縁層BOXを介して増幅トランジスタQapのボディ(チャネル)に所定の電圧を印加することで増幅トランジスタQapのしきい値電圧を制御するための領域である。このバックゲート用のn型の半導体領域BGR2は、平面視でゲート電極AG2に重なるように形成されている。n型の半導体領域BGR2には、例えば、リンまたはヒ素が導入されている。
【0100】
図17に示すバックゲート給電領域(制御電圧供給用の半導体領域)BSR2は、上記したバックゲート用のn型の半導体領域BGR2に所定の電圧を印加するための給電領域である。このバックゲート供給領域BSR2は、上記バックゲート供給領域BSR1と同じ理由から、フォトダイオードPDから遠い位置に配置する方が好ましく、バックゲート供給領域BSR1と同様に配置されている。バックゲート給電領域BSR2には、例えば、リンまたはヒ素が導入されている。
【0101】
このバックゲート供給領域BSR2は、埋込絶縁層BOXを貫通して上記バックゲート用のn型の半導体領域BGR2と電気的に接続されている。また、バックゲート給電領域BSR2は、半導体層SLの主面より上層の配線WL12(図17参照)を通じてバックゲート制御回路BGCと電気的に接続されている。ここでは、バックゲート制御回路BGCは、バックゲート給電領域BSR1,BSR2(すなわち、バックゲート用のp型の半導体領域BGR1およびn型の半導体領域BGR2)に供給する電圧を制御する回路である。バックゲート制御回路BGCの配置は、上記と同じである。また、上記以外の構成は前記実施の形態1と同じである。
【0102】
ところで、図19は一般的なCMOSソースフォロワ回路の入出力特性を示している。CMOSソースフォロワ回路の入出力特性は、CMOSソースフォロワ回路を構成するトランジスタのしきい値電圧に起因して一般に非線形になる。CMOSソースフォロワ回路への入力電圧Vinが基準電位Vss(接地電位GNDに相当)の場合、CMOSソースフォロワ回路を構成するpチャネル型の電界効果トランジスタのしきい値電圧Vthp程度の電圧が出力電圧Voutに載る。また、入力電圧Vinが電源電位Vcc(電源電位Vddに相当)の場合、CMOSソースフォロワ回路を構成するnチャネル型の電界効果トランジスタのしきい値電圧Vthn程度の電圧のオフセットが出力電圧Voutにかかる。
【0103】
そこで、本実施の形態2では、画素PXの動作時とスタンバイ時とで、CMOSソースフォロワ回路を構成する増幅トランジスタQa(Qan,Qap)のバックバイアスを制御することで、それぞれの状態に適した入出力特性が得られるよう調整した。図20は本実施の形態2の画素のCMOSソースフォロワ回路とバックゲート制御回路との接続例を示した回路図である。バックゲート制御回路BGCは、CMOSソースフォロワ回路の出力と電気的に接続されており、この出力に応じて増幅トランジスタQan,Qapのバックバイアス(p型の半導体領域BGR1およびn型の半導体領域BGR2に印加する電圧)を調整することが可能になっている。
【0104】
この図20のCMOSソースフォロワ回路のバックバイアスを変化させたときの入出力特性を図21に示す。波形CV1は、画素PXのスタンバイ時のCMOSソースフォロワ回路の入出力特性を示している。デッドギャップDDG(出力電圧がほぼ平らになる部分)では、両方の増幅トランジスタQan,Qapはオフ状態である。すなわち、CMOSソースフォロワ回路への入力電圧Vinが(Vcc+Vss)/2−|Vthp|と(Vcc+Vss)/2+Vthnとの間で発生しており、入力電圧Vinの中心値(Vcc+Vss)/2では電流は全く流れない。このように、本実施の形態2では、画素PXのスタンバイ時には、波形CV1が得られるように(すなわち、CMOSソースフォロワ回路に電流がほとんど流れないように)、増幅トランジスタQan,Qapのバックバイアスを調整する。具体的には、増幅トランジスタQan,Qapのしきい値電圧Vthaを高い値に設定する。すなわち、増幅トランジスタQanのバックゲート用のp型の半導体領域BGR1に負の電圧を印加し、増幅トランジスタQapのバックゲート用のn型の半導体領域BGR2に正の電圧を印加する。その結果、画素PXを増やしても、固体撮像装置SSの消費電力の増大を抑制することができる。
【0105】
一方、波形CV2,CV3は、画素PXの読出し動作時のCMOSソースフォロワ回路の入出力特性を示している。実線で示す波形CV2では、両方の増幅トランジスタQan,Qapのしきい値電圧がバックゲート制御回路BGCによって0(零)になるように設定されている。これは、入力電圧Vin=(Vcc+Vss)/2の場合に、理想的に電流が全く流れないことを意味する。しかし、現実には、プロセス起因のバラツキ等により両方の増幅トランジスタQan,Qapのしきい値電圧が0(零)にならない場合があり、両方の増幅トランジスタQan,Qapのしきい値電圧の仕上がり値に応じて微小な電流が流れる場合がある。この状態では、入力電圧Vin=(Vcc+Vss)/2の付近での入力電圧と出力電圧との間の線形性は実現されない。
【0106】
そこで、本実施の形態2では、画素PXの読出し動作時には、CMOSソースフォロワ回路の入力電圧と出力電圧とが同じになり、かつ、入出力特性が線形になるように、増幅トランジスタQan,Qapのバックバイアスを調整する。具体的には、増幅トランジスタQan,Qapのプロセス起因のバラツキ等を考慮して、増幅トランジスタQan,Qapの実際のしきい値電圧Vthaを0Vか、または0Vより下げるようにする。すなわち、増幅トランジスタQanのバックゲート用のp型の半導体領域BGR1に正の電圧を印加し、増幅トランジスタQapのバックゲート用のn型の半導体領域BGR2に負の電圧を印加する。このようなバックゲート制御回路BGCの制御により得られたのが波形CV3である。この場合、入力電圧Vin=(Vcc+Vss)/2の付近で電流は常に流れ、全ての入力電圧に対して出力電圧の線形性が維持されている。これにより、固体撮像装置SSの電荷読出し時に、CMOSソースフォロワ回路の入出力特性のリニアリティを実現することができる。したがって、前記実施の形態1と同様に、低照度の光照射時等においても画像の歪の発生を抑制または防止できる。これら以外の構成や効果は前記実施の形態1で説明したのと同じである。
【0107】
(実施の形態2の変形例1)
図22図18の変形例の図17のII−II線の概略断面図である。
【0108】
ここでは、埋込絶縁層領域TBRの基板SBのp型ウエルPWTとn型ウエルNWTとの間に溝型の分離部ST6が形成されている。溝型の分離部ST6は、半導体層SLの主面から埋込絶縁層BOXを貫通して基板SBの裏面まで達している。このため、p型ウエルPWTとn型ウエルNWTとは、溝型の分離部ST6により電気的に完全に分離されている。
【0109】
この場合、p型ウエルPWTとn型ウエルNWTとの間のpn接合に起因するリーク電流がないので、消費電力を図18の構造より低減できる。また、埋込絶縁層BOX上の画素トランジスタQが高周波で動作し、高速信号を処理し、かつ、増幅トランジスタQan,Qapをバックゲートで制御する場合、p型ウエルPWTとn型ウエルNWTとの交流(AC)的なカップリングを抑制できる。さらに、深いn型ウエルDNW(図18参照)が不要なので、プロセス工程削減により製造コストを低減することができる。これら以外の構成や効果は前記実施の形態1,2で説明したのと同じである。
【0110】
(実施の形態2の変形例2)
図23は本実施の形態2の変形例2の画素の拡大平面図、図24図23のIII−III線の概略断面図である。なお、配線WL3はIII−III線から外れているが説明の便宜上図示している。
【0111】
変形例2では、図23および図24に示すように、図17および図18で説明した構造に加えて、埋込絶縁層領域TBRの半導体層SLにおいてpチャネル型の増幅トランジスタQapの隣に、pチャネル型の垂直選択トランジスタQypが配置されている。そして、nチャネル型の垂直選択トランジスタQynと、pチャネル型の垂直選択トランジスタQypとでCMOS回路が形成されている。すなわち、垂直選択トランジスタが、いわゆる、トランスミッションゲート回路になっている。なお、図23の符号φSELn、φSELpは、垂直選択パルスを示している。
【0112】
pチャネル型の垂直選択トランジスタQypは、例えば、pチャネル型の電界効果トランジスタからなり、ゲート電極YG2と、ゲート絶縁膜YGi2と、ソース・ドレイン用のp型の半導体領域QHR,QIRとを有している。
【0113】
ゲート電極YG2およびゲート絶縁膜YGi2の構造は、上記ゲート電極YG1およびゲート絶縁膜YGi1と同じである。なお、ゲート絶縁膜YGi2とゲート電極YG2とシリサイド層MSとの積層体の側面には、サイドウォールスペーサSW2が形成されている。
【0114】
ソース・ドレイン用のp型の半導体領域QIRの構造は、上記したp型の半導体領域QGR,QHRと同じである。pチャネル型の垂直選択トランジスタQypのp型の半導体領域QHRは、pチャネル型の増幅トランジスタQapと共有になっている。このp型の半導体領域QHRは、配線WL13を通じてnチャネル型の垂直選択トランジスタQynのソース・ドレイン用のn型の半導体領域QDRと電気的に接続されている。一方、pチャネル型の垂直選択トランジスタQypのp型の半導体領域QIRは、配線WL14を通じてnチャネル型の垂直選択トランジスタQynのソース・ドレイン用のn型の半導体領域QCRと電気的に接続され、垂直信号線YLと電気的に接続されている。
【0115】
ここで、上記した図17では、nチャネル型の垂直選択トランジスタQynが、CMOSソースフォロワ回路の出力端子と垂直信号線YL(図16等参照)とを接続するパストランジスタの役割を果たしている。しかし、パストランジスタは、入力電圧が、しきい値電圧分だけシフトする場合がある。変形例2では、垂直選択トランジスタをトランスミッションゲート回路にすることにより、しきい値電圧のシフトを解消することができる。したがって、パストランジスタのゲート入力電圧をしきい値電圧分だけ昇圧することなく、固体撮像装置SSの動作安定性および動作信頼性を向上させることができる。また、前記の昇圧をするための昇圧回路を省略でき、回路の占有面積を低減できる利点もある。これら以外の構成や効果は前記実施の形態1,2で説明したのと同じである。
【0116】
(変形例2の変形例)
図25図24の変形例の図23のIII−III線の概略断面図である。
【0117】
ここでは、埋込絶縁層領域TBRの基板SBのp型ウエルPWTとn型ウエルNWTとの間に、半導体層SLの主面から基板SBの裏面まで達する溝型の分離部ST6が形成されている。これにより、p型ウエルPWTとn型ウエルNWTとが、溝型の分離部ST6により電気的に完全に分離されている。この場合、図23および図24で説明した効果に加えて、図22で説明した効果を得ることができる。これら以外の構成や効果は前記実施の形態1,2で説明したのと同じである。
【0118】
(実施の形態3)
<有機光電変換素子を用いた画素の構成例>
図26は本実施の形態3の画素の拡大平面図、図27図26のIV−IV線の概略断面図である。
【0119】
本実施の形態3では、図26および図27に示すように、入射光PLを基板SBの主面側から入射させる表面照射型のCMOSイメージセンサが例示されている。そして、光電変換素子として、フォトダイオードPDの他に有機光電変換素子OPDが使用されている。有機光電変換素子OPDは、図26に示すように、平面視でフォトダイオードPDを覆うように重なって設置され、図27に示すように、断面視でマイクロレンズMLとフォトダイオードPDとの間に設置されている。
【0120】
有機光電変換素子OPDは、下部電極PDEと上部電極PUEとそれらに挟まれた有機光電変換膜OPFとを有している。有機光電変換膜OPFは、入射光PLのうちの特定の波長領域の光を吸収(検出)して電子に変換する特性を持つ有機材料で形成されている。ここでは、例えば、緑色の波長の光を吸収(検出)して電子に変換する有機光電変換膜OPFが使用されている。この有機光電変換膜OPFの材料としては、例えば、ローダーミン系色素、メラシアニン系色素またはキナクリドン等を含む公知の有機材料等が使用されている。
【0121】
下部電極PDEおよび上部電極PUEは、例えば、インジウム錫(ITO)膜または酸化インジウム亜鉛膜等のような光透過性を有する公知の透明導電膜で形成されている。下部電極PDEは、CMOSソースフォロワ回路の増幅トランジスタQan,Qapのゲート電極AG1,AG2およびリセットトランジスタQrのソース用のn型の半導体領域QFRと電気的に接続されている。なお、有機光電変換膜OPFとフォトダイオードPDとの間において基板SBの主面上には、反射防止膜AFが設けられている。また、埋込絶縁層領域TBR内の基板SBの主面上方には、受光領域以外を覆うように配線WL15が形成されている。この配線WL15は、受光領域以外に光が入るのを防止する遮光機能を有している。
【0122】
また、この実施の形態3では、基板SBに形成されたフォトダイオードPDが、有機光電変換膜OPFで検出する色とは異なる色の波長の光(例えば、青色や赤色の波長の光)を吸収(検出)して電荷に変換する構成になっている。なお、このフォトダイオードPDが接続される画素トランジスタ(ソースフォロワ回路)は前記実施の形態1,2で説明したものが他の場所に配置されている。すなわち、この場合のフローティングディフュージョンFDは、有機光電変換素子OPDが接続されたソースフォロワ回路とは別のソースフォロワ回路に金属配線を介して電気的に接続されている(図示せず)。
【0123】
本実施の形態3によれば、光電変換素子として有機光電変換素子OPDを用いた場合でも前記実施の形態1,2と同様の効果を得ることができる。また、個々の画素PXにおいて、異なる色の波長の光を検出する光電変換素子(フォトダイオードPDおよび有機光電変換素子OPD)を同一平面位置に重ねて配置したことにより、画素領域PXRの占有面積を大幅に縮小することができる。このため、チップサイズを小型化することができる。一方、チップサイズを変えないならば、画素数を大幅に増やせるので、固体撮像装置SSの画質を向上させることができる。これら以外の構成や効果は前記実施の形態1,2で説明したのと同じである。なお、ここでは、ソースフォロワ回路をCMOSソースフォロワ回路としたが、前記実施の形態1と同様のソースフォロワ回路としても良い。また、垂直選択トランジスタをトランスミッションゲート回路としたが、前記実施の形態1と同様に単体のnチャネル型の垂直選択トランジスタで構成しても良い。
【0124】
(実施の形態4)
図28は本実施の形態4の画素の拡大平面図、図29図28のV−V線の概略断面図である。なお、図28図29の上側の基板SBの主面の拡大平面図を示している。
【0125】
本実施の形態4では、図28に示すように、基板領域BKRの基板SBに電荷蓄積層EALが設けられている。この電荷蓄積層EALは、有機光電変換素子OPDで変換された電荷を蓄える領域であり、電荷読出トランジスタQt2と電気的に接続されている。電荷読出トランジスタQt2は、nチャネル型の電界効果トランジスタからなり、基板SBに設けられている。なお、符号TG2は、電荷読出トランジスタQt2のゲート電極を示している。
【0126】
また、埋込絶縁層領域TBRには、有機光電変換素子OPD用の画素トランジスタQ(増幅トランジスタQan2、リセットトランジスタQr2および垂直選択トランジスタQyn2)が設置されている。この増幅トランジスタQan2、リセットトランジスタQr2および垂直選択トランジスタQyn2の構成は、それぞれフォトダイオードPD用の増幅トランジスタQan、リセットトランジスタQrおよび垂直選択トランジスタQynと同じである。そして、有機光電変換素子OPD用の電荷読出トランジスタQt2の一方のn型の半導体領域QBR2(フローティングディフュージョンFD2)は、増幅トランジスタQan2のゲート電極AG1およびリセットトランジスタQr2のn型の半導体領域QFRと電気的に接続されている。
【0127】
また、図28に示すように、基板領域BKRには、リセットトランジスタQr3が配置されている。このリセットトランジスタQr3は、有機光電変換素子OPDの下部電極PDEの電圧をリセットするためのトランジスタである。このリセットトランジスタQr3は、例えば、nチャネル型の電界効果トランジスタからなり、ゲート電極RG3と、ゲート絶縁膜(図示せず)と、ソース・ドレイン用のn型の半導体領域QJR,QKRとを有している。ゲート電極RG3は、例えば、低抵抗なポリシリコンからなり、例えば、平面帯状にパターニングされている。ゲート絶縁膜は、酸化シリコン膜からなり、ゲート電極RG3と基板SBとの間に形成されている。n型の半導体領域QJR,QKRは、上記n型の半導体領域QBRと同じ構成になっている。一方のn型の半導体領域QJRは配線を通じて電源電位Vdd2を供給する電源端子と電気的に接続されている。一般に、電源電位Vdd2は、フォトダイオードPDのリセットトランジスタQrの電源電位Vddとは異なり、Vdd2>Vddであることが多い。もちろん、Vdd2=Vdd、Vdd2<Vddとすることもできる。他方のn型の半導体領域QKRは配線を通じて有機光電変換素子OPDの下部電極PDE(図29参照)と電気的に接続されている。
【0128】
また、本実施の形態4では、図29に示すように、2枚の基板(第1半導体基板、第2半導体基板)SB,SBの裏面(第2面、第4面)同士が裏面の裏面絶縁膜BiL,BiLを介してハイブリッド接合されている。ハイブリッド接合は、基板SB,SBの各々の裏面の電極ME,ME同士の接合と裏面絶縁膜BiL,BiL同士の接合とを同一の熱処理工程で行う接合のことである。電極ME,MEは、例えば、銅(Cu)からなる。電極ME,ME同士は、熱処理時の銅原子のグレイン成長中の相互拡散により接合される。裏面絶縁膜BiL,BiL同士は、熱処理による脱水縮合反応により界面にてシリコンと酸素との共有結合が形成されることで接合される。
【0129】
電極ME,MEは、配線(貫通配線)WL20,WL21の一端と電気的に接続されている。配線WL20,WL21は、分離部(第3分離部、第4分離部、第7分離部、第8分離部)ST2,ST2の内部に形成されている。この配線WL20,WL21の他端は、各基板SBの主面側の分離部ST2,ST2の上面から露出されている。一方の配線WL20の他端は、コンタクトホールCHS内のプラグを通じて、一方の基板SB側(図29の上側)の垂直選択トランジスタQynのn型の半導体領域QCRと電気的に接続されている。コンタクトホールCHS内のプラグは、例えば、タングステンからなり、コンタクトホールCHS内に埋め込まれている。コンタクトホールCHSは、平面視で配線WL20およびn型の半導体領域QCRの両方に重なるように層間絶縁膜IF1に形成されている。他方の配線WL21の他端は、他方の基板SB側(図29の下側)で垂直信号線YLと電気的に接続される。このような構造により、一方(図29の上側)の基板SBの主面(第1面)側の素子および配線と、他方(図29の下側)の基板SBの主面(第3面)側の素子および配線とが電気的に接続され、それ以外の接合面は物理的に接合されている。なお、電極ME,MEの直径は、基板SB,SB同士の接合時に電極ME,ME同士の合わせずれを考慮して、配線WL20,WL21より大径になっている。
【0130】
また、一方の基板SBの画素(第1画素)PXと他方の基板SBの画素(第2画素)PXとの構造は同じである。また、一方の基板SBの埋込絶縁層領域TBRの埋込絶縁層(第1絶縁層)BOXおよび半導体層(第1半導体層)SLと、他方の基板SBの埋込絶縁層領域(第3領域)TBRの埋込絶縁層(第2絶縁層)BOXおよび半導体層(第2半導体層)SLとは同じである。また、一方の基板SBの主面側の垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQrの構造と、他方の基板SBの主面側の垂直選択トランジスタQyn、増幅トランジスタ(第4電界効果トランジスタ)QanおよびリセットトランジスタQrの構造とは同じである。また、一方の基板SBのバックゲート用のn型の半導体領域(第1のバックゲート用の半導体領域)BGR1の構造と、他方の基板SBのバックゲート用のn型の半導体領域(第2のバックゲート用の半導体領域)BGR1の構造とは同じである。さらに、一方の基板SBのバックゲート給電領域(第1の制御電圧供給用の半導体領域)BSR1の構造と、他方の基板SBのバックゲート給電領域(第2の制御電圧供給用の半導体領域)BSR1の構造とは同じである。
【0131】
裏面絶縁膜BiLは、例えば、酸化シリコン膜、酸化ハフニウム膜、窒化シリコン膜または酸化アルミニウム膜の単体膜、またはこれらの積層膜により形成されている。裏面絶縁膜BiLは、各基板SBの裏面全面に設けられ、光経路の主軸周辺では光が透過する。このため、裏面絶縁膜BiLの厚さを調整することで裏面絶縁膜BiLに反射防止膜としての機能を持たせるようにしても良い。これにより、画素PXの感度を向上させることができる。また、裏面絶縁膜(抑制層)BiLが酸化ハフニウム膜を有する場合には、上記したように、フォトダイオードPD,PDのn型の半導体領域DKRから基板SBの裏面まで空乏層が延びるのを防止できるので、暗電流や暗時白点の増加を抑制または防止することができる。
【0132】
また、本実施の形態4では、入射光PLの光経路の主軸に沿って、有機光電変換素子OPD、フォトダイオード(第2光電変換素子)PDb(PD)およびフォトダイオード(第1光電変換素子)PDr(PD)が図の下から順に配置されている。
【0133】
有機光電変換素子OPDは、例えば、緑色の波長の光を光電変換するようになっている。図29の基板領域BKRの上側の基板SBのフォトダイオードPDrは、例えば、赤色の波長の光を光電変換するようになっている。図29の基板領域(第4領域)BKR下側の基板SBのフォトダイオードPDbは、例えば、青色の波長の光を光電変換するようになっている。上下の基板SB,SBの厚さは、フォトダイオードPDb,PDrが受光する光の波長に応じて異なっている。すなわち、赤色の光の波長を受光するフォトダイオードPDrが配置された上側の基板SBの厚さが、青色の光の波長を受光するフォトダイオードPDbが配置された下側の基板SBの厚さより厚く形成されている。なお、一方の基板SBの主面側の電荷読出トランジスタ(第1電界効果トランジスタ)Qtと、他方の基板SBの主面側の電荷読出トランジスタ(第3電界効果トランジスタ)Qtとは、それぞれのn型の半導体領域DKR,DKRの深さが異なるだけで他は同じである。
【0134】
これらの有機光電変換素子OPDおよび2個のフォトダイオードPDb,PDrは、平面視で重なるように配置されている。すなわち、1単位の画素PXで、赤、緑および青の3色の分光が可能になっている。なお、1つの画素PXで3色の分光が可能なのでカラーフィルタは設置されていない。
【0135】
本実施の形態4では、前記実施の形態1〜3で得られた効果の他に以下の効果を得ることができる。すなわち、1単位の画素PXで3色の分光が可能なので、画素領域PXRの占有面積を大幅に縮小することができる。このため、チップサイズを縮小することができる。一方、チップサイズを変えないならば画素数を大幅に増やせる。ベイヤ配列による1画素で1色の情報を得る構成に比べて、単位占有面積当たりの画素情報を3倍にすることができる。また、フォトダイオードPDr,PDbが裏面絶縁膜BiLで電気的に分離されているため、赤と青の信号が混じらず、色が混じること(混色)による画質の劣化が起こらない。したがって、固体撮像装置SSの画質を向上させることができる。これら以外の構成や効果は前記実施の形態1〜3で説明したのと同じである。
【0136】
なお、ここでは、ソースフォロワ回路として前記実施の形態1のソースフォロワ回路を例示したが、前記変形例2等と同様にCMOSソースフォロワ回路を用いても良い。この場合、埋込絶縁層領域TBR側は、図18等のようにCMOSフォロワ回路を例示した基板SBを2枚用意し、その各々の裏面同士を接合した状態になる。すなわち、一方(図29の上側)の基板SBの増幅トランジスタ(第2電界効果トランジスタ)Qaは、nチャネル型の増幅トランジスタQan(第1のnチャネル型の電界効果トランジスタ)と、pチャネル型の増幅トランジスタQap(第1のpチャネル型の電界効果トランジスタ)とを有する。また、一方の基板SBの埋込絶縁層領域TBRには、p型ウエル(第1のp型半導体領域)PWTとn型ウエル(第1のn型半導体領域)NWTとが設けられている。p型ウエルPWTとn型ウエルNWTとの間には分離部(第5分離部)ST5が設けられている。そして、一方の基板SBのp型ウエルPWTには、バックゲート用のp型半導体領域(第1のバックゲート用のp型半導体領域)BGR1が設けられ、n型ウエルNWTには、バックゲート用のn型半導体領域(第1のバックゲート用のn型半導体領域)BGR2が設けられている。他方(図29の下側)の基板SBの増幅トランジスタ(第4電界効果トランジスタ)Qaは、nチャネル型の増幅トランジスタQan(第2のnチャネル型の電界効果トランジスタ)と、pチャネル型の増幅トランジスタQap(第2のpチャネル型の電界効果トランジスタ)とを有する。また、他方の基板SBの埋込絶縁層領域TBRには、p型ウエル(第2のp型半導体領域)PWTとn型ウエル(第2のn型半導体領域)NWTとが設けられている。このp型ウエルPWTとn型ウエルNWTとの間にも分離部(第6分離部)ST5が設けられている。そして、他方の基板SBのp型ウエルPWTには、バックゲート用のp型半導体領域(第2のバックゲート用のp型半導体領域)BGR1が設けられ、n型ウエルNWTには、バックゲート用のn型半導体領域(第2のバックゲート用のn型半導体領域)BGR2が設けられている。
【0137】
また、垂直選択トランジスタを単体のnチャネル型の垂直選択トランジスタで構成したが、前記実施の形態2,3と同様にトランスミッションゲート回路としても良い。
【0138】
(画素レイアウトの変形例1)
図30は画素レイアウトの変形例1の拡大平面図である。
【0139】
この変形例1では、例えば、4つのフォトダイオードPDで1つのフローティングディフュージョンFDを共有している。すなわち、1つのフローティングディフュージョンFDの4つの角部の各々の近傍に電荷読出トランジスタQtを介してフォトトランジスタPDが配置されている。また、垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQrの単位画素トランジスタUQを4つのフォトダイオードPDで共有している。これにより、画素の占有面積を大幅に縮小できるので、画素領域の占有面積を縮小できる。また、画素領域の占有面積を変えないならば画素数を大幅に増やすことができる。
【0140】
また、増幅トランジスタQanは、図30の左右方向において、ゲート電極AG1の位置が、フローティングディフュージョンFDの位置と一致するように配置されている。これにより、増幅トランジスタQanのゲート電極AG1とフローティングディフュージョンFDとを配線WL22によりほぼ直線的に接続することができる。このため、配線WL22の配線長を短くすることができる上、全体的な配線レイアウトを簡素化することができる。なお、ここでは図面を見易くするため配線WL22のみを示し、他の配線を省略しているが、配線の接続状態は前記実施の形態1と同じである。また、図30の断面構造は図4等と同じである。
【0141】
図31図30の画素の配置例を示した画素領域の要部平面図である。
【0142】
画素領域PXRには、基板領域BKRと、埋込絶縁層領域TBRとが図31の上下方向に沿って規則的に交互に並んで配置されている。基板領域BKRおよび埋込絶縁層領域TBRの各々は、図31の左右方向に沿って連続的に延在している。
【0143】
図30の4個のフォトダイオードPDおよび上記単位画素トランジスタUQは、図31の左右方向に沿って規則的に並んで配置されている。このうち、4個のフォトダイオードPDの一群は基板領域BKRに配置され、単位画素トランジスタUQは埋込絶縁層領域TBRに配置されている。
【0144】
ウエル給電領域WSRは、同一行の基板領域BKR内の複数のフォトダイオードPDで共有になっている。すなわち、同一行の基板領域BKRのp型ウエルは、その同一行の基板領域BKR内の複数のフォトダイオードPDで共有になっており、その共有のp型ウエルPWB毎にウエル給電領域WSRが設けられている。これにより、ウエル給電領域WSRの数を減らせるので、画素領域PXRの占有面積を縮小することができる。
【0145】
これら以外の構成や効果は前記実施の形態1で説明したのと同じである。なお、ここでは、ソースフォロワ回路として前記実施の形態1のソースフォロワ回路を例示したが、前記変形例2等と同様にCMOSソースフォロワ回路を用いても良い。また、垂直選択トランジスタを単体のnチャネル型の垂直選択トランジスタで構成したが、前記実施の形態2,3と同様にトランスミッションゲート回路を用いても良い。さらに、前記実施の形態3,4と同様に有機光電変換素子を設けても良い。また、前記実施の形態4と同様に、2枚の基板SB,SBを貼り合せる構成としても良い。
【0146】
(画素レイアウトの変形例2)
図32は画素の変形例の拡大平面図である。
【0147】
この変形例2では、垂直選択トランジスタQyn、増幅トランジスタQanおよびリセットトランジスタQrの単位画素トランジスタUQを8個のフォトダイオードPDで共有している。すなわち、上記した4個のフォトダイオードPDの一群が単位画素トランジスタUQを挟むように配置されている。言い換えると、4個のフォトダイオードPDの一群の間に、単位画素トランジスタUQが配置されている。これにより、8個のフォトダイオードPDで1つの単位画素トランジスタUQを使用することが可能な構成になっている。
【0148】
図33図32の画素の配置例を示した画素領域の要部平面図である。
【0149】
ここでは、図33の上下方向に隣接する埋込絶縁層領域TBRの間に、4個のフォトダイオードPDの一群が2段配置されている。この場合、図31に対して、1行分の埋込絶縁層領域TBRを無くすことができる。また、ウエル給電領域WSRの数を図31の場合より減らすことができる。したがって、画素領域PXRの占有面積を図31の場合より縮小できる。また、画素領域PXRの占有面積を変えないならば画素数を図31の場合より増やすことができる。
【0150】
これら以外の構成や効果は前記実施の形態1と同じである。なお、この場合もソースフォロワ回路として前記変形例2等と同様にCMOSソースフォロワ回路を用いても良い。また、垂直選択トランジスタとして前記実施の形態2,3と同様にトランスミッションゲート回路を用いても良い。さらに、前記実施の形態3,4と同様に有機光電変換素子を設けても良い。また、前記実施の形態4と同様に、2枚の基板SB,SBを貼り合せる構成としても良い。
【0151】
(画素レイアウトの変形例3)
図34図32の画素の配置の変形例を示した画素領域の要部平面図である。
【0152】
この変形例3では、図32の画素が千鳥状に配置されている。すなわち、図34の左右方向に隣接する画素の位置が、図34の上下方向にずれている。そして、埋込絶縁層領域TBRが複数個に分断され、分散した状態で配置されている。言い換えると、複数個の埋込絶縁層領域TBRが互いに離れて配置されている。埋込絶縁層領域TBRのSOTB構造の場合、半導体層SL(図4等参照)が薄く、かつ、単位画素トランジスタUQの下に埋込絶縁層BOX(図4等参照)があるので、単位画素トランジスタUQで発生した熱の放熱性が、基板SBに設けたトランジスタの場合に比べて低下する。これに対して、この変形例3では、埋込絶縁層領域TBRを分散配置したことにより、埋込絶縁層領域TBRに設けた単位画素トランジスタUQの放熱性を向上させることができる。したがって、埋込絶縁層領域TBRに設けた単位画素トランジスタUQの動作信頼性を向上させることができる。
【0153】
また、図35図34の画素レイアウトの変形例を示した画素領域の要部平面図である。
【0154】
この図35では、上下方向に隣接する画素の間隔が図34より狭くなっている。この場合、図34の画素レイアウトと同様の効果が得られる他、図34の画素レイアウトより画素領域PXRの占有面積を縮小できる。
【0155】
これら以外の構成や効果は前記実施の形態1と同じである。なお、図34および図35の場合もソースフォロワ回路として前記変形例2等と同様にCMOSソースフォロワ回路を用いても良い。また、垂直選択トランジスタとして前記実施の形態2,3と同様にトランスミッションゲート回路を用いても良い。さらに、前記実施の形態3,4と同様に有機光電変換素子を設けても良い。また、前記実施の形態4と同様に、2枚の基板SB,SBを貼り合せる構成としても良い。
【0156】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0157】
例えば、同一チップ内に、固体撮像素子の他に、メモリやCPU(Central Processing Unit)等のような集積回路が配置された他の半導体装置にも適用できる。
【符号の説明】
【0158】
SS 固体撮像装置
CHP 半導体チップ
PXR 画素領域
PX 画素
YD 垂直駆動回路
CS カラム信号処理回路
XD 水平駆動回路
CC 制御回路
OC 出力回路
XL 行選択信号線
XSL 水平信号線
YL 垂直信号線
Q 画素トランジスタ
UQ 単位画素トランジスタ
SB 半導体基板
ST1〜ST6 溝型の分離部
BKR 基板領域
PW,PWB p型ウエル
WSR ウエル給電領域
PD,PDr,PDb フォトダイオード
DKR n型の半導体領域
DAR p型の半導体領域
FD,FD2 フローティングディフュージョン
Qt,Qt2 電荷読出トランジスタ
TG,TG2 ゲート電極
TGi ゲート絶縁膜
QAR n型の半導体領域
QBR,QBR2 n型の半導体領域
TBR 埋込絶縁層領域
PWT p型ウエル
NWT n型ウエル
Qan,Qap 増幅トランジスタ
AG1,AG2 ゲート電極
AGi1,AGi2 ゲート絶縁膜
Qyn,Qyp 垂直選択トランジスタ
YG1,YG2 ゲート電極
YGi1,YGi2 ゲート絶縁膜
Qr,Qr2,Qr3 リセットトランジスタ
RG,RG3 ゲート電極
RGi ゲート絶縁膜
QCR n型の半導体領域
QDR n型の半導体領域
QER n型の半導体領域
QFR n型の半導体領域
QGR p型の半導体領域
QHR p型の半導体領域
QIR p型の半導体領域
QJR n型の半導体領域
QKR n型の半導体領域
NR n型の半導体領域
NR1 n型の半導体領域
NR2 n型の半導体領域
PR p型の半導体領域
PR1 p型の半導体領域
PR2 p型の半導体領域
ENR n型のエピタキシャル層
EPR p型のエピタキシャル層
MS シリサイド層
BGR1 p型の半導体領域
BGR2 n型の半導体領域
BSR1,BSR2 バックゲート給電領域
BGC バックゲート制御回路
IF1,IF2,IF3 層間絶縁膜
WL1〜WL8,WL10〜WL15,WL20〜WL22 配線
ML マイクロレンズ
CF カラーフィルタ
AF 反射防止膜
DE 誘電体膜
ME 電極
BiL 裏面絶縁膜
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
図27
図28
図29
図30
図31
図32
図33
図34
図35