特開2018-207031(P2018-207031A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-207031(P2018-207031A)
(43)【公開日】2018年12月27日
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20181130BHJP
   H01L 21/336 20060101ALI20181130BHJP
   H01L 29/06 20060101ALI20181130BHJP
   H01L 29/739 20060101ALI20181130BHJP
   H01L 29/872 20060101ALI20181130BHJP
   H01L 29/861 20060101ALI20181130BHJP
   H01L 29/868 20060101ALI20181130BHJP
【FI】
   H01L29/78 652H
   H01L29/78 652Q
   H01L29/78 653A
   H01L29/78 652F
   H01L29/78 658B
   H01L29/06 301V
   H01L29/06 301D
   H01L29/78 658A
   H01L29/78 655A
   H01L29/78 655G
   H01L29/86 301F
   H01L29/91 C
【審査請求】未請求
【請求項の数】20
【出願形態】OL
【全頁数】31
(21)【出願番号】特願2017-113269(P2017-113269)
(22)【出願日】2017年6月8日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】長瀬 仙一郎
(72)【発明者】
【氏名】可知 剛
(72)【発明者】
【氏名】星野 義典
(57)【要約】
【課題】スーパージャンクション構造における深い溝内に形成された絶縁膜等が、その後の熱処理により収縮することによって、半導体基板が非常に反りやすくなる。
【解決手段】半導体基板SUBにおける素子領域EFRに、一方の主面から所定の深さに達するディープトレンチDTCを形成する。ディープトレンチDTCを埋め込むように、TEOS酸化膜およびポリシリコン膜を形成する。MOSFETを形成する際に、熱酸化によって、素子領域EFRの表面に保護絶縁膜TPFを形成する際に、ディープトレンチDTC内では、シリコン熱酸化膜が成長し、TEOS酸化膜は収縮し、ポリシリコン膜は酸化してシリコン酸化膜になる際に膨張して、埋め込み絶縁体ZOFが形成される。
【選択図】図3
【特許請求の範囲】
【請求項1】
第1導電型の第1領域と、前記第1領域に接するように形成された第2導電型の第2領域とが交互に配置され、半導体基板における第1主面と第2主面との間において電流の導通を行う半導体素子を備えた半導体装置の製造方法であって、
前記半導体基板における前記第1主面の側に素子領域を規定する工程と、
前記素子領域に、前記第1主面から第1深さに達するトレンチを形成する工程と、
前記トレンチを介して、第1導電型の第1不純物を導入することによって、前記第1主面から前記第1深さよりも深い第2深さにわたり、第1導電型の前記第1領域を形成する工程と、
前記トレンチを介して、第2導電型の第2不純物を導入することによって、前記トレンチの側壁面に沿って、前記第1領域に接するように第2導電型の前記第2領域を形成する工程と、
前記トレンチを埋め込むように、第1膜および第2膜を含む埋め込み体を形成する工程と
を備え、
前記半導体素子を形成する工程は、熱酸化によって、前記素子領域に位置する前記半導体基板における前記第1主面に保護絶縁膜を形成する工程を含み、
前記保護絶縁膜を形成する工程では、前記熱酸化によって、前記第1膜は収縮し、前記第2膜は膨張し、前記埋め込み体は埋め込み絶縁体となり、
前記保護絶縁膜を形成する工程の後では、前記第1膜が収縮した状態が維持されるとともに、前記第2膜が膨張した状態が維持される、半導体装置の製造方法。
【請求項2】
前記埋め込み体を形成する工程では、
前記第1膜は、前記トレンチの前記側壁面を含む内壁面に接する態様で形成され、
前記第2膜は、前記トレンチを埋め込む態様で、前記第1膜に接するように形成される、請求項1記載の半導体装置の製造方法。
【請求項3】
前記埋め込み体を形成する工程では、
前記第1膜として、化学気相成長法によってシリコン酸化膜が形成され、
前記第2膜として、ポリシリコン膜が形成される、請求項2記載の半導体装置の製造方法。
【請求項4】
前記埋め込み体を形成する工程は、
前記トレンチの前記側壁面を含む内壁面に接する態様で、前記熱酸化を阻止する第1酸化阻止膜を形成する工程と、
前記第1酸化阻止膜に接するように前記第1膜を形成する工程と、
前記第1膜に接するように前記第2膜を形成する工程と
を含む、請求項1記載の半導体装置の製造方法。
【請求項5】
前記埋め込み体を形成する工程では、
前記第1酸化阻止膜として、シリコン窒化膜が形成され、
前記第1膜として、化学気相成長法によってシリコン酸化膜が形成され、
前記第2膜として、ポリシリコン膜が形成される、請求項4記載の半導体装置の製造方法。
【請求項6】
前記埋め込み体を形成する工程は、
前記トレンチの前記側壁面を含む内壁面に接する態様で、前記熱酸化を阻止する第1酸化阻止膜を形成する工程と、
前記第1酸化阻止膜に接するように前記第2膜を形成する工程と、
前記第2膜に接するように前記第1膜を形成する工程と
を含む、請求項1記載の半導体装置の製造方法。
【請求項7】
前記埋め込み体を形成する工程では、
前記第1酸化阻止膜として、シリコン窒化膜が形成され、
前記第1膜として、化学気相成長法によってシリコン酸化膜が形成され、
前記第2膜として、ポリシリコン膜が形成される、請求項6記載の半導体装置の製造方法。
【請求項8】
前記半導体素子を形成する工程は、
前記素子領域における前記第1領域に、前記第1主面から前記第1深さよりも浅い第3深さに達するゲートトレンチを形成する工程と、
前記ゲートトレンチ内にゲート絶縁膜を介在させてゲート電極を形成する工程と、
前記保護絶縁膜を形成した後、前記素子領域における前記第1領域に、第2導電型の不純物を注入することにより、前記第1主面から前記第3深さよりも浅い第4深さにわたり、ベース領域を形成する工程と、
前記ベース領域に、第1導電型の不純物を注入することにより、ソース領域を形成する工程と
を含む、請求項1記載の半導体装置の製造方法。
【請求項9】
前記ゲート電極を形成した後、前記保護絶縁膜を形成する前に、前記ゲート電極を覆うように、前記熱酸化を阻止する第2酸化阻止膜を形成する工程を含む、請求項8記載の半導体装置の製造方法。
【請求項10】
前記保護絶縁膜を形成した後、前記第2酸化阻止膜を除去する工程を含む、請求項9記載の半導体装置の製造方法。
【請求項11】
前記トレンチは、互いに第1ピッチをもってドット状に複数配置され、
前記埋め込み絶縁体は、ドット状に配置された複数の前記トレンチのそれぞれに形成された、請求項1記載の半導体装置の製造方法。
【請求項12】
前記トレンチは、互いに第2ピッチをもってストライプ状に複数配置され、
前記埋め込み絶縁体は、ストライプ状に配置された複数の前記トレンチのそれぞれに形成された、請求項1記載の半導体装置の製造方法。
【請求項13】
前記トレンチを形成する工程では、前記トレンチの幅に対する前記トレンチの前記第1深さの比をアスペクト比とすると、
前記アスペクト比は7以上である、請求項1記載の半導体装置の製造方法。
【請求項14】
前記トレンチを形成する工程では、前記素子領域において前記トレンチが形成される領域の面積の割合を占有率とすると、
前記占有率は10%以上である、請求項1記載の半導体装置の製造方法。
【請求項15】
第1導電型の第1領域と、前記第1領域に接するように形成された第2導電型の第2領域とが交互に配置され、半導体基板における第1主面と第2主面との間において電流の導通を行う半導体素子を備えた半導体装置であって、
前記半導体基板の前記第1主面の側に規定され、前記第1領域および前記第2領域が配置された素子領域と、
前記素子領域に形成され、前記第2領域に接するように、前記半導体基板の前記第1主面から第1深さにわたり形成された埋め込み絶縁体と
を備え、
前記埋め込み絶縁体は、
前記第2領域に接するように形成され、酸化を阻止する酸化阻止膜と、
前記酸化阻止膜に接するように形成された酸化膜と
を備えた、半導体装置。
【請求項16】
前記半導体素子は、前記素子領域に形成された電界効果型トランジスタを有し、
前記電界効果型トランジスタは、
前記素子領域における前記第1領域に、前記第1主面から前記第1深さよりも浅い深さに達するゲートトレンチ内にゲート絶縁膜を介在させて形成されたゲート電極を含む、請求項15記載の半導体装置。
【請求項17】
前記埋め込み絶縁体は、互いに第1ピッチをもってドット状に複数配置された、請求項15記載の半導体装置。
【請求項18】
前記埋め込み絶縁体は、互いに第2ピッチをもってストライプ状に複数配置された、請求項15記載の半導体装置。
【請求項19】
前記埋め込み絶縁体の幅に対する前記埋め込み絶縁体の前記第1深さに相当する長さのアスペクト比は7以上である、請求項15記載の半導体装置。
【請求項20】
前記素子領域において、前記埋め込み絶縁体が配置されている占有面積の割合は10%以上である、請求項15記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、たとえば、スーパージャンクション構造を備えた半導体装置に好適に利用できるものである。
【背景技術】
【0002】
パワー系の半導体装置では、pn接合を周期的に配置することによって低い導通抵抗と高い接合耐圧を得る構造として、スーパージャンクション構造がある。このような半導体装置を開示した特許文献として、たとえば、特許文献1、特許文献2、特許文献3、特許文献4および特許文献5がある。
【0003】
この種の半導体装置では、半導体素子が配置されている素子形成領域に、比較的深い溝(ディープトレンチ)が形成されて、その溝内に、たとえば、CVD(Chemical Vapor Deposition)法によって絶縁膜等が形成される。この深い溝のアスペクト比(溝の深さ/溝の幅)は、およそ7以上とされる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2002−164540号公報
【特許文献2】特開2003−309261号公報
【特許文献3】特開2005−228806号公報
【特許文献4】特開2005−303253号公報
【特許文献5】特開2014−154596号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
半導体装置の製造工程においては、半導体素子として、たとえば、MOSFET(Metal Oxide Semiconductor Field Effective Transistor)を形成する場合には、深い溝に絶縁膜等が形成された後に、注入によるダメージを軽減するために、熱酸化処理を行うことによって保護絶縁膜が形成される。その熱酸化処理に伴って、深い溝に形成された絶縁膜が収縮する傾向がある。絶縁膜が収縮することで、半導体基板は、下に凸になるように反りやすくなる。
【0006】
特に、スーパージャンクション構造では、素子領域において深い溝が配置されている領域の占める占有面積の割合は、比較的高い(たとえば、30%程度)。このため、深い溝内に形成された絶縁膜等が収縮することで、半導体基板は、非常に反りやすくなってしまう。半導体基板が反ってしまうと、半導体製造装置内において搬送エラーが発生することがある。また、半導体基板が、ステージ上に確実に吸着されないことがある。さらには、リーク電流の要因の一つになる。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態に係る半導体装置の製造方法は、第1導電型の第1領域と、第1領域に接するように形成された第2導電型の第2領域とが交互に配置され、半導体基板における第1主面と第2主面との間において電流の導通を行う半導体素子を備えた半導体装置の製造方法であって、以下の工程を備えている。半導体基板における第1主面の側に素子領域を規定する。素子領域に、第1主面から第1深さに達するトレンチを形成する。トレンチを介して、第1導電型の第1不純物を導入することによって、第1主面から第1深さよりも深い第2深さにわたり、第1導電型の第1領域を形成する。トレンチを介して、第2導電型の第2不純物を導入することによって、トレンチの側壁面に沿って、第1領域に接するように第2導電型の第2領域を形成する。トレンチを埋め込むように、第1膜および第2膜を含む埋め込み体を形成する。半導体素子を形成する工程は、熱酸化によって、素子領域に位置する半導体基板における第1主面に保護絶縁膜を形成する工程を含む。保護絶縁膜を形成する工程では、熱酸化によって、第1膜は収縮し、第2膜は膨張し、埋め込み体は埋め込み絶縁体となる。保護絶縁膜を形成する工程の後では、第1膜が収縮した状態が維持されるとともに、第2膜が膨張した状態が維持される。
【0009】
他の実施の形態に係る半導体装置は、第1導電型の第1領域と、第1領域に接するように形成された第2導電型の第2領域とが交互に配置され、半導体基板における第1主面と第2主面との間において電流の導通を行う半導体素子を備えた半導体装置であって、素子領域と埋め込み絶縁体とを備えている。素子領域は、半導体基板の前記第1主面の側に規定され、第1領域および第2領域が配置されている。埋め込み絶縁体は、素子領域に形成され、第2領域に接するように、半導体基板の第1主面から第1深さにわたり形成されている。埋め込み絶縁体は、酸化阻止膜と酸化膜とを備えている。酸化阻止膜は、第2領域に接するように形成され、酸化を阻止する。酸化膜は、酸化阻止膜に接するように形成されている。
【発明の効果】
【0010】
一実施の形態に係る半導体装置の製造方法によれば、半導体基板の反りを抑制することができる。
【0011】
他の実施の形態に係る半導体装置によれば、半導体基板の反りが抑制される。
【図面の簡単な説明】
【0012】
図1】実施の形態1に係る半導体装置の平面パターンの一例を示す平面図である。
図2】同実施の形態において、図1に示す断面線II−IIにおける断面図である。
図3】同実施の形態において、ディープトレンチ内に形成された埋め込み絶縁体を示す部分拡大断面図である。
図4】同実施の形態において、半導体装置におけるMOSFETの等価回路を示す図である。
図5】同実施の形態において、半導体装置の平面レイアウトの第1例を示す部分拡大平面図である。
図6】同実施の形態において、半導体装置の平面レイアウトの第2例を示す部分拡大平面図である。
図7】同実施の形態において、半導体装置の平面レイアウトの第3例を示す部分拡大平面図である。
図8】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
図9】同実施の形態において、図8に示す工程の後に行われる工程を示す断面図である。
図10】同実施の形態において、図9に示す工程の後に行われる工程を示す断面図である。
図11】同実施の形態において、図10に示す工程の後に行われる工程を示す断面図である。
図12】同実施の形態において、図11に示す工程の後に行われる工程を示す断面図である。
図13】同実施の形態において、図12に示す工程の後に行われる工程を示す断面図である。
図14】同実施の形態において、図13に示す工程におけるディープトレンチ内の構造を示す部分拡大断面図である。
図15】同実施の形態において、図13および図14に示す工程の後に行われる工程を示す断面図である。
図16】同実施の形態において、図15に示す工程の後に行われる工程を示す断面図である。
図17】同実施の形態において、図16に示す工程の後に行われる工程を示す断面図である。
図18】同実施の形態において、図17に示す工程の後に行われる工程を示す断面図である。
図19】同実施の形態において、図18に示す工程におけるディープトレンチ内の構造を示す部分拡大断面図である。
図20】同実施の形態において、図18および図19に示す工程の後に行われる工程を示す断面図である。
図21】同実施の形態において、図20に示す工程の後に行われる工程を示す断面図である。
図22】第1比較例に係る半導体装置を示す部分拡大断面図である。
図23】第1比較例に係る半導体装置において、シリコン酸化膜の膜厚とシリコン窒化膜の膜厚との比と、シリコン基板の反り量との関係を示すグラフである。
図24】第2比較例に係る半導体装置を示す部分拡大断面図である。
図25】同実施の形態において、作用効果を説明するためのディープトレンチ内の構造を模式的に示す部分拡大断面図である。
図26】同実施の形態において、作用効果を説明するための半導体装置における空乏層を示す断面図である。
図27】同実施の形態において、変形例に係る半導体装置の製造方法の一工程を示す断面図である。
図28】同実施の形態において、図27に示す工程の後に行われる工程を示す断面図である。
図29】同実施の形態において、図28に示す工程の後に行われる工程を示す断面図である。
図30】実施の形態2に係る半導体装置の断面図である。
図31】同実施の形態において、ディープトレンチ内に形成された埋め込み絶縁体を示す部分拡大断面図である。
図32】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
図33】同実施の形態において、図32に示す工程の後に行われる工程を示す部分拡大断面図である。
図34】同実施の形態において、図33に示す工程の後に行われる工程を示す断面図である。
図35】同実施の形態において、図34に示す工程におけるディープトレンチ内の構造を示す部分拡大断面図である。
図36】同実施の形態において、作用効果を説明するためのディープトレンチ内の構造を模式的に示す部分拡大断面図である。
図37】実施の形態3に係る半導体装置の断面図である。
図38】同実施の形態において、ディープトレンチ内に形成された埋め込み絶縁体を示す部分拡大断面図である。
図39】同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。
図40】同実施の形態において、図39に示す工程の後に行われる工程を示す部分拡大断面図である。
図41】同実施の形態において、図40に示す工程の後に行われる工程を示す断面図である。
図42】同実施の形態において、図41に示す工程におけるディープトレンチ内の構造を示す部分拡大断面図である。
図43】同実施の形態において、作用効果を説明するためのディープトレンチ内の構造を模式的に示す部分拡大断面図である。
【発明を実施するための形態】
【0013】
実施の形態1
実施の形態1に係る半導体装置について説明する。図1および図2に示すように、半導体装置PSDでは、半導体基板SUBの第1主面の側に素子領域EFRとゲート電極パッドGEPとが規定されている。素子領域EFRは、分離領域IRによって他の領域(図示せず)と電気的に分離されている。半導体基板SUBは、n+型の基板BSUBとその基板BSUBの表面に形成されたp型エピタキシャル層PELとを含む。p型エピタキシャル層PELの一部は、分離領域IRのp型の分離層PIRとなる。
【0014】
素子領域EFRでは、半導体基板SUBの一方の主面(第1主面)から所定の深さ(第2深さ)にわたり、n型ドリフト層NDL(第1領域)が形成されている。n型ドリフト層NDLには、半導体基板SUBの一方の主面から所定の深さ(第1深さ)に達するディープトレンチDTCが形成されている。そのディープトレンチDTC内に、埋め込み絶縁体ZOFが形成されている。後述するように、埋め込み絶縁体ZOFは、ディープトレンチDTC内にシリコン酸化膜およびポリシリコン膜(いずれも図示せず)が形成された状態で、熱酸化処理を行うことによって形成されている。
【0015】
その埋め込み絶縁体ZOFに接するように、p型カラム層PCL(第2領域)が形成されている。p型カラム層PCLは、n型ドリフト層NDLにも接する。p型カラム層PCLとn型ドリフト層NDLとは、スーパージャンクション構造として、交互に配置されている。
【0016】
素子領域EFRには、半導体素子として、たとえば、MOSFETが形成されている。n型ドリフト層NDLには、半導体基板SUBの一方の主面から所定の深さ(第3深さ)に達するゲートトレンチTRCが形成されている。ゲートトレンチTRCの深さは、ディープトレンチDTCの深さよりも浅い。そのゲートトレンチTRC内にゲート絶縁膜GIFを介在させて、ゲート電極TGELが形成されている。ゲート電極TGELは、ゲート電極パッドGEPと電気的に接続されている。
【0017】
また、n型ドリフト層NDLには、半導体基板SUBの一方の主面からゲートトレンチTRCの深さよりも浅い位置にわたって、p型のベース拡散層BDLが形成されている。ゲート絶縁膜GIFおよびゲート電極TGELは、ベース拡散層BDLを貫通して、n型ドリフト層NDLに達するように形成されている。ゲート電極TGELを覆うように、シリコン窒化膜NPGが形成されている。ベース拡散層BDLに、n型のソース拡散層SDLが形成されている。
【0018】
半導体基板SUBの第1主面を覆うように、保護絶縁膜TPFが形成されている。その保護絶縁膜TPFに、たとえば、ゲート電極TGEL等を覆うように層間絶縁膜ILFが形成されている。その層間絶縁膜ILFを覆うように、ソースアルミニウム電極SELが形成されている。ソースアルミニウム電極SELは、ソース拡散層SDLと電気的に接続されている(図示せず)。一方、半導体基板SUBの他方の主面(第2主面)には、基板BSUBに接するように、ドレイン電極DELが形成されている。実施の形態1に係る半導体装置PSDは、上記のように構成される。
【0019】
次に、埋め込み絶縁体ZOFの構造について説明する。図3に示すように、埋め込み絶縁体ZOFは、シリコン熱酸化膜TSF、TEOS(Tetra Ethyl Ortho Silicate)酸化膜SOFおよびシリコン酸化膜POFによって構成される。埋め込み絶縁体ZOFは、保護絶縁膜TPFを形成する際の熱酸化処理によって形成されている。
【0020】
シリコン熱酸化膜TSFは、その熱酸化処理を行う際に、ディープトレンチDTCの内壁面に位置する半導体基板SUB(p型カラムPCL等)の部分が熱酸化されることによって形成された膜である。TEOS酸化膜SOFは、CVD法によってディープトレンチDTC内に形成された膜である。シリコン酸化膜POFは、ディープトレンチDTC内に形成されたポリシリコン膜が熱酸化されることによって形成された膜である。
【0021】
埋め込み絶縁体ZOFが形成されるディープトレンチDTCの幅をWとし、深さ(長さ)をLとすると、ディープトレンチDTC(または埋め込み絶縁体ZOF)のアスペクト比(L/W)は、7以上とされる。後述するように、そのディープトレンチDTC内に、熱酸化処理によって埋め込み絶縁体ZOFを形成する際に、TEOS酸化膜SOFは収縮し、ポリシリコン膜が膨張することによって、半導体基板SUBの反りが抑制される。なお、ディープトレンチDTCのアスペクト比は、一般的な、素子分領域とされるSTI(Shallow Trench Isolation)のアスペクト比(3以下程度)に比べて十分に大きい。
【0022】
図4に、MOSFETを含む半導体装置の等価回路を示す。MOSFETのソースアルミニウム電極SELとドレイン電極DELとの間には、スーパージャンクション構造に伴うp型カラム層PCLとn型ドリフト層NDLからなるダイオードDIOが接続されている。
【0023】
次に、ゲート電極TGEL(ゲートトレンチTRC)および埋め込み絶縁体ZOF(ディープトレンチDTC)等の配置パターンのバリエーションについて説明する。
【0024】
図5では、ゲート電極TGELとソース拡散層SDLとがストライプ状に配置され、埋め込み絶縁体ZOFがドット状に配置されたパターンの例が示されている。埋め込み絶縁体ZOFの横方向(X方向)のピッチと、埋め込み絶縁体ZOFの縦方向(Y方向)のピッチとは同じピッチP1に設定されている。また、埋め込み絶縁体ZOFの平面形状は、たとえば、1辺の長さS1とする正方形状とされる。
【0025】
ここで、ピッチP1を、たとえば、2.4μm、埋め込み絶縁体ZOF(ディープトレンチDTC)の長さS1を0.8μmとする。単位面積(ピッチP1×ピッチP1)において、埋め込み絶縁体ZOF(ディープトレンチDTC)が配置されている占有面積の割合は、約11%になる。
【0026】
図6では、ゲート電極TGELとソース拡散層SDLとがストライプ状に配置され、埋め込み絶縁体ZOFがストライプ状に配置されたパターンの例が示されている。埋め込み絶縁体ZOFのピッチ(X方向)はピッチP1に設定されている。埋め込み絶縁体ZOFの幅は、長さS1に設定されている。
【0027】
ここで、ピッチP1を、2.4μm、埋め込み絶縁体ZOF(ディープトレンチDTC)の長さS1を0.8μmとする。単位面積(ピッチP1×ピッチP1)において、埋め込み絶縁体ZOF(ディープトレンチDTC)が配置されている占有面積の割合は、約30%になる。
【0028】
図7では、ゲート電極TGELとソース拡散層SDLとがメッシュ状に配置され、埋め込み絶縁体ZOFがドット状に配置されたパターンの例が示されている。図5に示さパターンと同様に、埋め込み絶縁体ZOFの横方向(X方向)のピッチと、埋め込み絶縁体ZOFの縦方向(Y方向)のピッチとは同じピッチP1に設定されている。
【0029】
ここで、単位面積(ピッチP1×ピッチP1)において、埋め込み絶縁体ZOF(ディープトレンチDTC)が配置されている占有面積の割合は、図5の場合と同様に、約11%になる。
【0030】
スーパージャンクション構造では、上述のように、単位面積(ピッチP1×ピッチP1)において、埋め込み絶縁体ZOF(ディープトレンチDTC)が配置されている占有面積の割合は、約10%以上である。この割合は、一般的な、素子分離絶縁膜が配置されている素子分離領域の占有面積の対応する割合と比べると十分に大きく、スーパージャンクション構造の特徴とされる。
【0031】
なお、この割合は、素子領域EFRにおいて、個々の埋め込み絶縁体ZOF(ディープトレンチDTC)が配置されている占有面積を合せた合計の占有面積の割合に対応する。また、ドット状に配置される埋め込み絶縁体ZOF(ディープトレンチDTC)の平面形状としては、ほぼ正方形の場合を例に挙げたが、正方形の他に、たとえば、長方形、八角形または円形等であってもよい。
【0032】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図8に示すように、n+型基板BSUBの表面に、エピタキシャル成長法によって、p型エピタキシャル層PELが形成される。p型エピタキシャル層PELの一部は、p+型の分離層PIR(図2参照)となる。
【0033】
次に、p型エピタキシャル層PEL(半導体基板SUB)に規定される素子領域EFRに、p型エピタキシャル層PELの表面から所定の深さのゲートトレンチ(図示せず)が形成される。次に、熱酸化処理を行うことによって、ゲートトレンチ内に露出したp型エピタキシャル層PELの部分を含むp型エピタキシャル層PELの表面に、シリコン酸化膜(図示せず)が形成される。次に、ゲートトレンチ内を充填するように、ポリシリコン膜(図示せず)が形成される。
【0034】
次に、p型エピタキシャル層PELの上面上に位置するシリコン酸化膜の部分およびポリシリコン膜の部分が除去される。これにより、図9に示すように、ゲートトレンチTRC内に残されたシリコン酸化膜の部分がゲート絶縁膜GIFとして形成される。また、ゲートトレンチTRC内に残されたポリシリコン膜の部分が、ゲート電極TGELとして形成される。
【0035】
次に、熱酸処理を行うことにより、p型エピタキシャル層PELの表面に、保護絶縁膜IPF(図10参照)が形成される。次に、所定の写真製版処理とエッチング処理を行うことにより、素子領域EFRにディープトレンチDTC(図10参照)が形成される。ディープトレンチDTCは、幅W(図3参照)に対応する幅を有し、p型エピタキシャル層PEL(半導体基板SUB)の表面から、所定の深さL(図3参照)に対応する深さに達するように形成される。
【0036】
次に、保護絶縁膜IPFおよびディープトレンチDTCを介して、n型の不純物が斜め注入される。このとき、分離領域IRは、フォトレジスト(図示せず)によって覆われている。フォトレジストを除去した後、図10に示すように、熱処理を行うことによって、素子領域EFRにn型ドリフト層NDLが形成される。なお、フォトレジストの他に、たとえば、n型の不純物を透過させない程度の厚い絶縁膜を形成してもよい。
【0037】
次に、保護絶縁膜IPFおよびディープトレンチDTCを介して、p型の不純物が斜め注入される。このとき、分離領域IRは、フォトレジスト(図示せず)によって覆われている。フォトレジストを除去した後、図11に示すように、熱処理を行うことによって、ディープトレンチDTCの側壁面に沿って、p型カラム層PCLが形成される。p型カラム層PCLは、ディープトレンチDTCの側壁面からほぼ一定の距離までのn型ドリフト層NDLの部分に形成される。なお、フォトレジストの他に、たとえば、p型の不純物を透過させない程度の厚い絶縁膜を形成してもよい。
【0038】
次に、図12に示すように、CVD法によって、たとえば、TEOS酸化膜SOFが形成される。TEOS酸化膜SOFは、ディープトレンチDTCの側壁面(p型カラム層PCL)を含む内壁面に接するように形成される。後述するように、TEOS酸化膜SOFは、熱酸化処理によって収縮する性質を有する。
【0039】
次に、図13に示すように、CVD法によって、ポリシリコン膜PSFが形成される。このとき、図14に示すように、ポリシリコン膜PSFは、ディープトレンチDTCを埋め込む態様で、TEOS酸化膜SOFに接するように形成される。後述するように、ポリシリコン膜PSFは、熱酸化処理によって膨張する性質を有する。
【0040】
次に、図15に示すように、たとえば、化学的機械研磨処理(CMP:Chemical Mechanical Polishing)を行うことによって、半導体基板SUB(n型ドリフト層NDL等)の上面上に位置するポリシリコン膜PSF、TEOS酸化膜SOFおよび保護絶縁膜IPFの部分が除去される。
【0041】
次に、図16に示すように、たとえば、CVD法によって、半導体基板SUB(n型ドリフト層NDL等)の上面を覆うように、シリコン窒化膜NPGが形成される。後述するように、シリコン窒化膜NPGは、熱酸化処理によって、ゲート電極TGELが酸化されるのを阻止する機能を有する。次に、図17に示すように、所定の写真製版処理およびエッチング処理を行うことにより、ゲート電極TGELを覆う部分を残して、シリコン窒化膜NPGが除去される。
【0042】
次に、図18に示すように、たとえば、900℃程度のウェット雰囲気中において、熱酸化処理を行うことにより、露出した半導体基板SUB(n型ドリフト層NDL等)の表面が酸化されて、保護絶縁膜TPFが形成される。保護絶縁膜TPFは、イオン注入を行う際のダメージを抑制する機能を有する。
【0043】
このとき、図19に示すように、ディープトレンチDTC内に埋め込み絶縁体ZOFが形成される。ディープトレンチDTC内では、熱酸化処理によって、TEOS酸化膜SOFは収縮する。ポリシリコン膜PSFは酸化されて、シリコン酸化膜POFが形成される。ポリシリコン膜PSFが酸化される際には膨張する。
【0044】
また、熱酸化処理によって、TEOS酸化膜SOFに接している半導体基板SUB(p型カラム層PCL)の部分から酸化が進行して、シリコン熱酸化膜TSFが形成される。シリコン熱酸化膜TSFは、ディープトレンチDTCの内壁面(半導体基板SUB)から、p型カラム層PCLへ向かって酸化される部分と、TEOS酸化膜SOFへ向かって成長する部分とを含む。
【0045】
ここで、TEOS酸化膜SOFが収縮する分が、ポリシリコン膜PSFが酸化される際に膨張する分と、シリコン熱酸化膜TSFがTEOS酸化膜SOFへ向かって成長する部分とによって、相殺されるように、TEOS酸化膜SOFの膜厚とポリシリコン膜PSFの膜厚とが設定されている。こうして、図19に示すように、ディープトレンチDTC内に、埋め込み絶縁体ZOFが形成される。
【0046】
一方、ゲート電極TGELでは、ゲート電極TGELはシリコン窒化膜NPGによって覆われているため、ゲートトレンチTRC内のn型ドリフト層NDLの部分およびゲート電極TGELのポリシリコン膜の部分の酸化が阻止される。
【0047】
次に、所定の写真製版処理を行うことにより、ベース拡散層が形成される領域を露出するフォトレジストパターン(図示せず)が形成される。そのフォトレジストマスクを注入マスクとして、保護絶縁膜TPFを介してp型の不純物を注入することにより、p型のベース拡散層BDLが形成される(図20参照)。このとき、保護絶縁膜TPFによって注入のダメージが抑制される。その後、フォトレジストパターンが除去される。
【0048】
次に、所定の写真製版処理を行うことにより、ソース拡散層が形成される領域を露出するフォトレジストパターン(図示せず)が形成される。そのフォトレジストマスクを注入マスクとして、保護絶縁膜TPFを介してn型の不純物を注入することにより、n型のソース拡散層SDLが形成される(図20参照)。このとき、保護絶縁膜TPFによって注入のダメージが抑制される。その後、フォトレジストパターンが除去される。
【0049】
こうして、図20に示すように、ベース拡散層BDLは、半導体基板SUB(n型ドリフト層NDL)の表面から、ゲートトレンチTRCの底よりも浅い位置にわたり形成される。また、ソース拡散層SDLは、ベース拡散層BDLの表面から、ベース拡散層BDLの底よりも浅い位置にわたり形成される。この時点で、ゲート電極TGEL等が形成されたゲートトレンチTRCは、そのベース拡散層BDLとソース拡散層SDLとを貫通して、n型ドリフト層NDLに達するように位置する。
【0050】
次に、半導体基板SUB(保護絶縁膜TPF)を覆うように、層間絶縁膜となる絶縁膜(図示せず)が形成される。その絶縁膜に、所定の写真製版処理およびエッチング処理を行うことにより、層間絶縁膜ILFが形成される(図21参照)。図21に示すように、層間絶縁膜ILFは、ゲート電極TGELおよび埋め込み絶縁体ZOFの一部等を覆うように形成される。
【0051】
次に、図21に示すように、たとえば、スパッタ法等によって、ソースアルミニウム電極SELが形成される。なお、図21では、ソースアルミニウム電極SELとソース拡散層SDLとの間に、保護絶縁膜TPFが位置しているが、ソースアルミニウム電極SELは、ソース拡散層SDLと電気的に接続されている。次に、半導体基板SUBの裏面(第2主面)に、たとえば、スパッタ法によって、ドレイン電極DELが形成される。こうして、半導体装置PSDの主要部分が完成する。
【0052】
上述した半導体装置PSDでは、ディープトレンチDTC内に埋め込み絶縁体ZOFを形成する際に、半導体基板SUBが反ってしまうのを抑制することができる。また、埋め込み絶縁体ZOFが形成された後においても、半導体基板SUBが反ってしまうのを抑制することができる。このことについて、深いトレンチを埋め込む際の半導体基板の反りを抑制する比較例に係る半導体装置と比較して説明する。
【0053】
まず、第1比較例に係る半導体装置について説明する。図22に示すように、第1比較例では、シリコン基板CSUBの表面に、エピタキシャル層CNEが形成されている。そのエピタキシャル層CNEに、シリコン基板CSUBに達するトレンチCDTが形成される。そのトレンチCDT内に、シリコン酸化膜CSOとシリコン窒化膜CSNとが形成される。
【0054】
このとき、図23に示すように、シリコン酸化膜CSOの膜厚とシリコン窒化膜CSNの膜厚との膜厚比を調整することによって、シリコン酸化膜CSOの応力がシリコン窒化膜CSNによって緩和されて、シリコン基板(シリコン基板CSUBおよびエピタキシャル層CNE)の反りが抑制されることになる。
【0055】
この埋め込み手法において、熱処理が行われている状態では、シリコン酸化膜CSOは収縮する一方、シリコン窒化膜CSNは膨張して、シリコン基板の反りが抑制される。ところが、熱処理が終了した後では、収縮したシリコン酸化膜CSOは収縮した状態が維持される一方、膨張したシリコン窒化膜CSNは収縮し、元の状態に戻ってしまう。このため、熱酸化処理後にシリコン基板が反ってしまうおそれがある。さらに、シリコン基板の反りが、リーク電流の要因の一つにもなる。
【0056】
次に、第2比較例に係る半導体装置について説明する。第2比較例では、シリコン基板CSUBの表面にエピタキシャル層CNEが形成されている。そのエピタキシャル層CNEに、シリコン基板CSUBに達するトレンチCDTが形成される。そのトレンチCDT内に、シリコン酸化膜CSOとポリシリコン膜CPSとが形成される。
【0057】
この埋め込み手法では、ポリシリコン膜CPSの熱膨張係数と半導体基板(シリコン基板CSUBおよびエピタキシャル層CNE)の熱膨張係数とが等しいことで、熱処理が行われた際に、半導体基板の反りが抑制されることになる。
【0058】
ところが、この埋め込み手法では、ポリシリコン膜が導電性であるために、ポリシリコン膜の電位が、ソース電位とドレイン電位との間の一定の電位に固定されてしまう。このため、スーパージャンクション構造としては、ディープトレンチの側方に位置する半導体層(カラム層)の深さ方向の電界強度の分布が不均一になってしまい、耐圧を確保できなおそれある。また、ポリシリコン膜CPSと半導体層との間に位置するシリコン酸化膜CSOの膜厚が薄い場合には、絶縁破壊が生じるおそれがある。
【0059】
比較例に対して、実施の形態1に係る半導体装置では、ディープトレンチDTC内には、CVD法によって、TEOS酸化膜SOFが形成され、さらに、そのTEOS酸化膜SOFを覆うように、ポリシリコン膜PSFが形成される。その後、注入ダメージを抑制する保護絶縁膜TPFを形成するための熱酸化処理が行われる。
【0060】
このとき、図25に示すように、900℃程度のウェット雰囲気中において、熱酸化処理を行うことによって、ディープトレンチDTC内では、TEOS酸化膜SOFは収縮する(矢印参照)。ポリシリコン膜PSFは酸化されて、シリコン酸化膜POFが形成される。ポリシリコン膜PSFが酸化される際には膨張する(矢印参照)。
【0061】
また、熱酸化処理によって、TEOS酸化膜SOFに接している半導体基板SUB(p型カラム層PCL)の部分から酸化が進行し、シリコン熱酸化膜TSFが形成される。シリコン熱酸化膜TSFは、ディープトレンチDTCの内壁面(半導体基板SUB)から、p型カラム層PCLへ向かって酸化される部分と、TEOS酸化膜SOFへ向かって成長する部分とを含む。
【0062】
ここで、ディープトレンチDTCの幅を、たとえば、約0.8μm(800nm)とすると、ポリシリコン膜PSFの膜厚は、約20nm程度とされる。そのポリシリコン膜PSFが酸化されると、シリコン酸化膜POFの膜厚は約45nm程度に膨張する。
【0063】
ディープトレンチDTCの幅に対して、熱酸化処理によるポリシリコン膜PSFの膨張分と、TEOS酸化膜SOFの収縮分と、シリコン熱酸化膜TSFの成長分とを考慮して、熱酸化処理後に、ディープトレンチDTC内に埋め込み絶縁体ZOFが完全に埋め込まれるように、TEOS酸化膜SOFの膜厚とポリシリコン膜PSFの膜厚が設定される。
【0064】
これにより、TEOS酸化膜SOFが収縮する分が、ポリシリコン膜PSFが酸化される際に膨張する分と、シリコン熱酸化膜TSFがTEOS酸化膜SOFへ向かって成長する部分とによって、相殺されることになる。その結果、半導体基板SUBが反ってしまうのを抑制することができる。
【0065】
特に、スーパージャンクション構造では、素子領域EFRの面積に対する埋め込み絶縁体ZOFの占有面積の割合が、素子分離領域の対応する割合と比べて大きく、10%以上とされる。このため、そのような割合をもって形成されたディープトレンチDTC内に、たとえば、TEOS酸化膜SOFだけが形成された場合には、TEOS酸化膜SOFが収縮すると、半導体基板SUBは、容易に反ってしまうことになる。
【0066】
上述した半導体装置の埋め込み手法では、そのTEOS酸化膜SOFの収縮分が、ポリシリコン膜PSFが酸化される際に膨張する分等によって相殺される。これにより、半導体基板SUBの反りを確実に抑制することができる。
【0067】
一方、素子領域EFRの面積に対する埋め込み絶縁体ZOFの占有面積の割合が10%よりも低い場合には、TEOS酸化膜SOFの収縮によって半導体基板SUBが反ってしまうおそれは低くなるため、ポリシリコン膜を形成する必要性は低くなると考えられる。
【0068】
また、この埋め込み手法では、熱酸化処理後においては、TEOS酸化膜SOFは、収縮した状態が維持され、シリコン酸化膜POFは、膨張した状態が維持される。すなわち、熱酸化処理によって、TEOS酸化膜SOFは、非可逆な収縮を行い、ポリシリコン膜PSF(シリコン酸化膜POF)は、非可逆な膨張を行う。これにより、熱酸化処理を行った後においても、半導体基板SUBが反ってしまうのを抑制することができる。
【0069】
半導体基板SUBの反りが抑制されることで、半導体製造装置内において搬送エラーが発生するのを抑えることができる。また、半導体基板SUBを、ステージ上に確実に吸着させることができる。さらには、半導体基板SUBの反りに起因するリーク電流を低減することができる。
【0070】
なお、図14に示す工程では、ポリシリコン膜PSFが形成された状態で、ディープトレンチDTC内が完全に埋め込まれた状態が示されている。熱酸化処理後に、ディープトレンチDTC内に埋め込み絶縁体ZOFが完全に埋め込まれた状態になるのであれば、ポリシリコン膜PSFが形成された状態で、ディープトレンチDTC内に隙間があってもよい。
【0071】
また、熱酸化処理によって、ポリシリコン膜PSFが酸化されてシリコン酸化膜POFが形成されることで、ディープトレンチDTC内に形成される埋め込み絶縁体は、すべて絶縁膜(シリコン熱酸化膜TSF、TEOS酸化膜SOF、シリコン酸化膜POF)から構成されることになる。
【0072】
このため、スーパージャンクション構造として、ディープトレンチDTCの側方に位置するp型カラム層PCL等の部分の深さ方向の電界強度の分布が均一になる。これにより、図26に示すように、半導体装置PSDがオフ状態では、空乏層DPLが、埋め込み絶縁体ZOFの深さに相当する長さに確実に延びることになる。その結果、半導体装置PSDとしての耐圧を安定させることができる。
【0073】
(変形例)
上述した半導体装置PSDでは、ゲート電極TGELを覆うシリコン窒化膜NPGを残す場合について説明した(図2参照)。このシリコン窒化膜NPGは、必要に応じて除去するようにしてもよい。ここでは、変形例として、製造工程の途中において、シリコン窒化膜NPGを除去する場合について説明する。なお、図2等に示す半導体装置PSDの構成と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【0074】
図8図20に示す工程を経た後、図27に示すように、所定の写真製版処理を行うことによって、シリコン窒化膜NPGが形成されている領域を露出し、他の領域を覆うフォトレジストパターンPR1が形成される。次に、そのフォトレジストパターンPR1をエッチングマスクとしてエッチング処理を行うことにより、シリコン窒化膜NPGが除去される。図28に示すように、シリコン窒化膜NPGが除去されることで、ゲート電極TGELが露出する。その後、図21に示す工程と同様の工程を経て、図29に示すように、半導体装置PSDの主要部分が完成する。
【0075】
変形例に係る半導体装置PSDでは、埋め込み絶縁体ZOFが形成された後に、ゲート電極TGELを覆うシリコン窒化膜NPGが除去されるだけで、埋め込み絶縁体ZOFが影響を受けることはない。このため、上述した半導体基板SUBの反り等が抑制される効果が損なわれることはない。
【0076】
実施の形態2
実施の形態2に係る半導体装置について説明する。図30に示すように、素子領域EFRにおけるn型ドリフト層NDLには、半導体基板SUBの一方の主面から所定の深さ(第1深さ)に達するディープトレンチDTCが形成されている。そのディープトレンチDTC内に、埋め込み絶縁体ZOFが形成されている。埋め込み絶縁体ZOFは、ディープトレンチDTC内にシリコン窒化膜、シリコン酸化膜およびポリシリコン膜(図示せず)が形成された状態で、熱酸化処理を行うことによって形成されている。
【0077】
図31に示すように、埋め込み絶縁体ZOFは、シリコン窒化膜SNF、TEOS酸化膜SOFおよびシリコン酸化膜POFによって構成される。シリコン酸化膜POFは、ディープトレンチDTC内に形成されたポリシリコン膜が熱酸化されることによって形成された膜である。シリコン窒化膜SNFは、ディープトレンチDTCの内壁面に接するように形成された膜である。
【0078】
なお、これ以外の構成については、図2および図3に示す半導体装置PSDの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【0079】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図8図11に示す工程と同様の工程を経て、図32に示すように、ディープトレンチDTCの側壁面に沿って、p型カラム層PCLが形成される。
【0080】
次に、CVD法によって、シリコン窒化膜SNFが形成される(図33参照)。シリコン窒化膜SNFは、ディープトレンチDTCの側壁面(p型カラム層PCL)を含む内壁面等に接するように形成される。シリコン窒化膜SNFは、熱酸化を阻止する機能を有する。シリコン窒化膜SNFの膜厚は、たとえば、約10nm程度である。
【0081】
次に、CVD法によって、TEOS酸化膜SOFが形成される(図33参照)。TEOS酸化膜SOFは、シリコン窒化膜SNFに接するように形成される。前述したように、TEOS酸化膜SOFは、熱処理によって収縮する性質を有する。
【0082】
次に、CVD法によって、ポリシリコン膜PSFが形成される(図33参照)。ポリシリコン膜PSFは、ディープトレンチDTCを埋め込む態様で、TEOS酸化膜SOFに接するように形成される。前述したように、ポリシリコン膜PSFは、熱処理によって膨張する性質を有する。
【0083】
こうして、図33に示すように、ディープトレンチDTC内に、シリコン窒化膜SNF、TEOS酸化膜SOFおよびポリシリコン膜PSFが埋め込まれる。次に、図15図17に示す工程と同様の工程を経た後、図34に示すように、900℃程度のウェット雰囲気中において、熱酸化処理を行うことにより、露出した半導体基板SUB(n型ドリフト層NDL等)の表面が酸化されて、保護絶縁膜TPFが形成される。前述したように、保護絶縁膜TPFは、イオン注入を行う際のダメージを抑制する機能を有する。
【0084】
このとき、ディープトレンチDTC内では、特に、ディープトレンチDTCの側壁面(p型カラム層PCL)を含む内壁面がシリコン窒化膜SNFによって覆われている。このため、熱酸化処理によって、そのディープトレンチDTCの側壁面(p型カラム層PCL)等の部分から酸化が進行することはない。
【0085】
熱酸化処理によって、TEOS酸化膜SOFは収縮する。ポリシリコン膜PSFは酸化されて、シリコン酸化膜POFが形成される。ポリシリコン膜PSFが酸化される際には膨張する。こうして、図35に示すように、ディープトレンチDTC内に、埋め込み絶縁体ZOFが形成される。その後、図20および図21に示す工程と同様の工程を経て、半導体装置の主要部分が完成する(図30参照)。
【0086】
上述した半導体装置PSDでは、ディープトレンチDTCの内壁面を覆うように、シリコン窒化膜SNFが形成されている。このため、保護絶縁膜TPFを形成する際の熱酸化処理(900℃程度、ウェット雰囲気中)を行う際に、ディープトレンチDTCの内壁面に位置するp型カラム層PCL(半導体基板SUB)が酸化されてしまうのを阻止することができる。
【0087】
これにより、熱酸化膜が形成されるのが阻止されて、p型カラム層PCLの不純物濃度(不純物量)が減少するのを抑制することができる。p型カラム層PCLの不純物濃度(不純物量)が減少するのが抑制されることで、スーパージャンクション構造における、p型カラム層PCLとn型ドリフト層NDLとの不純物濃度比が変化し、耐圧が低下してしまうのを抑制することができる。
【0088】
そして、その熱酸化処理の際には、図36に示すように、ディープトレンチDTC内では、TEOS酸化膜SOFは収縮する(矢印参照)。ポリシリコン膜PSFは酸化されて、シリコン酸化膜POFが形成される。ポリシリコン膜PSFが酸化される際には膨張する(矢印参照)。
【0089】
ここで、ディープトレンチDTCの幅に対して、熱酸化によるポリシリコン膜PSFの膨張分と、TEOS酸化膜SOFの収縮分とを考慮して、熱酸化処理後に、ディープトレンチDTC内に埋め込み絶縁体ZOFが完全に埋め込まれるように、シリコン窒化膜SNFの膜厚、TEOS酸化膜SOFの膜厚およびポリシリコン膜PSFの膜厚が設定されている。
【0090】
これにより、前述した半導体装置と同様に、TEOS酸化膜SOFが収縮する分が、ポリシリコン膜PSFが酸化される際に膨張する分によって、相殺されることになる。その結果、p型カラム層PCLの不純物濃度(不純物量)を減少させることなく、半導体基板SUBが反ってしまうのを抑制することができる。すなわち、スーパージャンクション構造における、p型カラム層PCLとn型ドリフト層NDLとの不純物濃度比が変化することに起因する耐圧の低下を生じさせることなく、半導体基板SUBの反りを抑制することができる。
【0091】
また、前述したように、熱酸化処理によって、TEOS酸化膜SOFは、非可逆な収縮を行い、ポリシリコン膜PSF(シリコン酸化膜POF)は、非可逆な膨張を行う。これにより、熱酸化処理を行った後においても、半導体基板SUBが反ってしまうのを抑制することができる。
【0092】
上述した半導体装置は、p型カラム層PCLの不純物濃度が比較的低い値に設定されている場合に好適とされる。すなわち、ドレイン耐圧が比較的高く、埋め込み絶縁体ZOFの長さ(ディープトレンチDTCの深さ)として、比較的長い半導体装置に効果を発揮する。より具体的には、埋め込み絶縁体ZOFの長さ(ディープトレンチDTCの深さ)は、たとえば、6μm以上、溝幅は0.7μm以上、ドレイン耐圧はおよそ80V以上の半導体装置に好適である。
【0093】
ディープトレンチDTCの深さが深くなるほど、シリコン窒化膜SNF、TEOS酸化膜SOFおよびポリシリコン膜PSFの埋め込みが難しくなるため、ディープトレンチDTCの幅も拡げる必要がある。ディープトレンチDTCのアスペクト比(深さL/幅W、図31参照)としては、7以上であることが好ましい。
【0094】
実施の形態3
実施の形態3に係る半導体装置について説明する。図37に示すように、素子領域EFRにおけるn型ドリフト層NDLには、半導体基板SUBの一方の主面から所定の深さ(第1深さ)に達するディープトレンチDTCが形成されている。そのディープトレンチDTC内に、埋め込み絶縁体ZOFが形成されている。埋め込み絶縁体ZOFは、ディープトレンチDTC内にシリコン窒化膜、シリコン酸化膜およびポリシリコン膜(図示せず)が形成された状態で、熱酸化処理を行うことによって形成されている。
【0095】
図38に示すように、埋め込み絶縁体ZOFは、シリコン窒化膜SNF、シリコン酸化膜POFおよびTEOS酸化膜SOFによって構成される。シリコン酸化膜POFは、ディープトレンチDTC内に形成されたポリシリコン膜が熱酸化されることによって形成された膜である。シリコン窒化膜SNFは、ディープトレンチDTCの内壁面に接するように形成された膜である。
【0096】
なお、これ以外の構成については、図2および図3に示す半導体装置PSDの構成と同様なので、同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
【0097】
次に、上述した半導体装置の製造方法の一例について説明する。まず、図8図11に示す工程と同様の工程を経て、図39に示すように、ディープトレンチDTCの側壁面に沿って、p型カラム層PCLが形成される。
【0098】
次に、CVD法によって、熱酸化を阻止する機能を有するシリコン窒化膜SNF(膜厚10nm程度)が形成される(図40参照)。シリコン窒化膜SNFは、ディープトレンチDTCの側壁面(p型カラム層PCL)を含む内壁面に接するように形成される。
【0099】
次に、CVD法によって、ポリシリコン膜PSFが形成される(図40参照)。ポリシリコン膜PSFは、シリコン窒化膜SNFに接するように形成される。前述したように、ポリシリコン膜PSFは、熱処理によって膨張する性質を有する。
【0100】
次に、CVD法によって、TEOS酸化膜SOFが形成される(図40参照)。TEOS酸化膜SOFは、ディープトレンチDTCを埋め込む態様で、シリコン窒化膜SNFに接するように形成される。前述したように、TEOS酸化膜SOFは、熱処理によって収縮する性質を有する。
【0101】
こうして、図40に示すように、ディープトレンチDTC内に、シリコン窒化膜SNF、ポリシリコン膜PSFおよびTEOS酸化膜SOFが埋め込まれる。次に、図15図17に示す工程と同様の工程を経た後、図41に示すように、900℃程度のウェット雰囲気中において、熱酸化処理を行うことにより、露出した半導体基板SUB(n型ドリフト層NDL等)の表面が酸化されて、保護絶縁膜TPFが形成される。前述したように、保護絶縁膜TPFは、イオン注入を行う際のダメージを抑制する機能を有する。
【0102】
このとき、ディープトレンチDTC内では、特に、ディープトレンチDTCの側壁面(p型カラム層PCL)等がシリコン窒化膜SNFによって覆われている。このため、熱酸化処理によって、そのディープトレンチDTCの側壁面(p型カラム層PCL)等の部分から酸化が進行することはない。
【0103】
熱酸化処理によって、TEOS酸化膜SOFは収縮する。ポリシリコン膜PSFは酸化されて、シリコン酸化膜POFが形成される。ポリシリコン膜PSFが酸化される際には膨張する。こうして、図42に示すように、ディープトレンチDTC内に、埋め込み絶縁体ZOFが形成される。その後、図20および図21に示す工程と同様の工程を経て、半導体装置の主要部分が完成する(図37参照)。
【0104】
上述した半導体装置PSDでは、ディープトレンチDTCの内壁面を覆うように、シリコン窒化膜SNFが形成されている。このため、保護絶縁膜TPFを形成する際の熱酸化処理(900℃程度、ウェット雰囲気中)を行う際に、ディープトレンチDTCの内壁面に位置するp型カラム層PCL(半導体基板SUB)が酸化されてしまうのを阻止することができる。
【0105】
これにより、熱酸化膜が形成されるのが阻止されて、p型カラム層PCLの不純物濃度(不純物量)が減少するのを抑制することができる。p型カラム層PCLの不純物濃度(不純物量)が減少するのが抑制されることで、スーパージャンクション構造における、p型カラム層PCLとn型ドリフト層NDLとの不純物濃度比が変化し、耐圧が低下してしまうのを抑制することができる。
【0106】
そして、その熱酸化処理の際には、図43に示すように、ディープトレンチDTC内では、ポリシリコン膜PSFは酸化されて、シリコン酸化膜POFが形成される。ポリシリコン膜PSFが酸化される際には膨張する(矢印参照)。TEOS酸化膜SOFは収縮する(矢印参照)。
【0107】
ディープトレンチDTCの幅に対して、熱酸化によるポリシリコン膜PSFの膨張分と、TEOS酸化膜SOFの収縮分とを考慮して、熱酸化処理後に、ディープトレンチDTC内に埋め込み絶縁体ZOFが完全に埋め込まれるように、シリコン窒化膜SNFの膜厚、TEOS酸化膜SOFの膜厚およびポリシリコン膜PSFの膜厚が設定されている。
【0108】
これにより、前述した半導体装置と同様に、TEOS酸化膜SOFが収縮する分が、ポリシリコン膜PSFが酸化される際に膨張する分によって、相殺されることになる。これらの結果、実施の形態2において説明したように、スーパージャンクション構造における、p型カラム層PCLとn型ドリフト層NDLとの不純物濃度比が変化することに起因する耐圧の低下を生じさせることなく、半導体基板SUBの反りを抑制することができる。
【0109】
また、前述したように、熱酸化処理によって、TEOS酸化膜SOFは、非可逆な収縮を行い、ポリシリコン膜PSF(シリコン酸化膜POF)は、非可逆な膨張を行う。これにより、熱酸化処理を行った後においても、半導体基板SUBが反ってしまうのを抑制することができる。
【0110】
上述した半導体装置では、実施の形態2において説明した半導体装置の場合と同様に、埋め込み絶縁体ZOFの長さ(ディープトレンチDTCの深さ)は、たとえば、6μm以上とされ、溝幅が0.7μm以上とされ、アスペクト比(深さL/幅W、図31参照)が7以上とされ、ドレイン耐圧がおよそ80V以上とされる半導体装置に適用することが可能である。
【0111】
一方、上述した半導体装置では、埋め込み絶縁体ZOFの幅(ディープトレンチDTCの幅)が0.7μmよりも狭く、埋め込み絶縁体ZOFの長さ(ディープトレンチDTCの深さ)が6μmよりも短い場合にも適用することができる場合がある。
【0112】
埋め込み絶縁体ZOFに起因する応力完全に打ち消すためには、TEOS酸化膜SOFの膜厚とポリシリコン膜PSFの膜厚との比を、ある比率に設定しておく必要がある。ディープトレンチDTCの幅が0.7μmよりも狭い場合には、TEOS酸化膜SOFの膜厚も薄くなる。このため、TEOS酸化膜SOFの膜厚に応じて、ポリシリコン膜PSFの膜厚も非常に薄くする必要がある。
【0113】
ここで、たとえば、TEOS酸化膜SOFの堆積収縮率(膜収縮率)を3%とし、ポリシリコン膜PSFの熱酸化に伴う膜厚の増加分を、当初の膜厚の約2倍であるとする。そうすると、TEOS酸化膜SOFの膜厚とポリシリコン膜PSFの膜厚との膜厚比は、およそ1:0.03にする必要がある。
【0114】
ディープトレンチDTCの幅が、たとえば、0.3μmの場合を想定する。この場合に、先にTEOS酸化膜SOFを形成し、その後、ポリシリコン膜PSFを形成しようとすると、ポリシリコン膜PSFを形成するための開口部の幅は約9nm以下と非常に狭くなる。このため、ディープトレンチDTC内に、ポリシリコン膜PSFを形成することができないおそれがある。
【0115】
上述した手法では、先にポリシリコン膜PSFを形成し、その後、TEOS酸化膜SOFを形成することで、ポリシリコン膜PSFを形成する際の開口幅が確保されて、ディープトレンチDTC内に、ポリシリコン膜PSFを確実に形成することができる。
【0116】
なお、上述した半導体装置では、半導体素子として、MOSFETを例に挙げて説明した。半導体素子としては、半導体基板の一方の主面と他方の主面との間において電流の導通を行う半導体素子であれば、MOSFETに限られるものではなく、たとえば、pnダイオード、ショットキーダイオード、IGBT(Insulated Gate Bipolar Transistor)等であってもよい。また、熱酸化処理によって膨張する膜としてポリシリコン膜を例に挙げた。熱酸化処理によって膨張し、最終的に絶縁化される膜であれば、ポリシリコン膜に限られない。さらに、熱酸化を阻止する膜としてシリコン窒化膜を例に挙げた。熱酸化を阻止することができる膜であれば、シリコン窒化膜に限られない。
【0117】
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。たとえば、実施の形態2、3に対して、実施の形態1において説明した変形例を適用してもよい。
【0118】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0119】
PSD 半導体装置、GEP ゲート電極パッド、EFR 素子領域、IR 分離領域、BSUB n+型基板、SUB 半導体基板、PIR p+型分離層、PEL p型エピタキシャル層、NDL n型ドリフト層、TRC ゲートトレンチ、GIF ゲート絶縁膜、TGEL ゲート電極、IPF 保護絶縁膜、DTC ディープトレンチ、PCL p型カラム層、ZOF 埋め込み絶縁体、SOF TEOS酸化膜、PSF ポリシリコン膜、POF シリコン酸化膜、TSF シリコン熱酸化膜、SNF シリコン窒化膜、TPF 保護絶縁膜、BDL ベース拡散層、SDL ソース拡散層、NPG シリコン窒化膜、ILF 層間絶縁膜、SEL ソースアルミニウム電極、CONT コンタクト、DEL ドレイン電極、DIO ダイオード、DPL 空乏層。
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