特開2018-207057(P2018-207057A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-207057(P2018-207057A)
(43)【公開日】2018年12月27日
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20181130BHJP
   H01L 29/739 20060101ALI20181130BHJP
【FI】
   H01L29/78 652C
   H01L29/78 653C
   H01L29/78 655G
   H01L29/78 652J
【審査請求】未請求
【請求項の数】20
【出願形態】OL
【全頁数】22
(21)【出願番号】特願2017-114046(P2017-114046)
(22)【出願日】2017年6月9日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】神田 良
(57)【要約】
【課題】ラッチアップ耐量を向上させることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】一実施の形態によれば、半導体装置1は、上面を有する半導体基板50と、上面に形成されたトレンチ20の内部に設けられたトレンチ電極22と、トレンチ電極22と半導体基板50との間に設けられたトレンチ絶縁膜21と、を備え、半導体基板50は、トレンチ電極22の下端が到達した第1導電型の第1半導体層と、第1半導体層上において部分的に設けられ、トレンチ絶縁膜21に接した第2導電型の深い層19と、第1半導体層上及び深い層19上に設けられ、トレンチ絶縁膜21に接した第2導電型の第2半導体層と、深い層19の上方における第2半導体層上に設けられた第1導電型の第3半導体層と、を有する。
【選択図】図3
【特許請求の範囲】
【請求項1】
上面を有する半導体基板と、
前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、
前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、
を備え、
前記半導体基板は、
前記トレンチ電極の下端が到達した第1導電型の第1半導体層と、
前記第1半導体層上において部分的に設けられ、前記トレンチ絶縁膜に接した第2導電型の深い層と、
前記第1半導体層上及び前記深い層上に設けられ、前記トレンチ絶縁膜に接した第2導電型の第2半導体層と、
前記深い層の上方における前記第2半導体層上に設けられた第1導電型の第3半導体層と、
を有する、
半導体装置。
【請求項2】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記第3半導体層の前記一方向における長さは、前記深い層の前記一方向における長さよりも小さい、
請求項1に記載の半導体装置。
【請求項3】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記第3半導体層の前記一方向における長さは、前記深い層の前記一方向における長さと略同じである、
請求項1に記載の半導体装置。
【請求項4】
前記深い層の不純物濃度は、前記第2半導体層の不純物濃度よりも大きい、
請求項1に記載の半導体装置。
【請求項5】
前記深い層及び前記第3半導体層は、前記一方向に沿って間隔を空けて複数設けられ、
隣り合う前記深い層の間の前記第1半導体層の上方には、前記第3半導体層が設けられていない、
請求項2または3に記載の半導体装置。
【請求項6】
前記深い層の上方に、前記第3半導体層が設けられていない部分を含む、
請求項1に記載の半導体装置。
【請求項7】
前記第1半導体層の上方に、前記深い層及び前記第3半導体層が設けられていない部分を含む、
請求項1に記載の半導体装置。
【請求項8】
前記トレンチ電極は複数設けられ、
隣り合う前記トレンチ電極の間の部分は、前記第1半導体層、前記深い層、前記第2半導体層及び前記第3半導体層を含み、
前記トレンチ電極の間の部分以外の部分には、第2導電型のフローティング層が設けられた、
請求項1に記載の半導体装置。
【請求項9】
前記トレンチ電極は複数設けられ、
前記トレンチ電極は、一方のトレンチ電極及び他方のトレンチ電極を含み、
前記第1半導体層、前記深い層、前記第2半導体層及び前記第3半導体層は、前記一方のトレンチ電極の周りに設けられた前記トレンチ絶縁膜と接し、
前記他方のトレンチ電極の周りに設けられた前記トレンチ絶縁膜に接する第2導電型のフローティング層をさらに備えた、
請求項1に記載の半導体装置。
【請求項10】
前記半導体基板上に設けられた層間絶縁層と、
前記層間絶縁層上に設けられた配線層と、
をさらに備え、
前記配線層は、前記層間絶縁層を貫通した貫通溝及び前記第2半導体層に形成されたコンタクト溝の内部に設けられたコンタクトを介して前記第2半導体層と接続した、
請求項1に記載の半導体装置。
【請求項11】
前記半導体基板上に設けられた層間絶縁層と、
前記層間絶縁層上に設けられた配線層と、
をさらに備え、
前記配線層は、前記層間絶縁層を貫通した貫通溝の内部に設けられたコンタクトを介して前記第2半導体層と接続し、
前記コンタクトの下端の位置及び前記トレンチの開口の位置は、前記上面に直交する方向において、略同じ位置となっている、
請求項1に記載の半導体装置。
【請求項12】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記深い層の前記一方向における長さは、前記第2半導体層の前記一方向における長さと略同じである、
請求項1に記載の半導体装置。
【請求項13】
前記第1半導体層の上方に、前記深い層、前記第2半導体層及び前記第3半導体層が設けられていない部分を含む、
請求項1に記載の半導体装置。
【請求項14】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記深い層、前記第2半導体層及び前記第3半導体層は、前記一方向に沿って間隔を空けて複数設けられ、
隣り合う前記深い層の間の前記第1半導体層の上方には、前記第2半導体層及び第3半導体層が設けられていない、
請求項1に記載の半導体装置。
【請求項15】
前記トレンチ電極は、前記上面に平行な面内において一方向に延在し、
前記深い層、前記第2半導体層及び前記第3半導体層は、前記一方向に沿って間隔を空けて複数設けられ、
前記半導体基板上に設けられた層間絶縁層と、
前記層間絶縁層上に設けられた配線層と、
をさらに備え、
前記配線層は、前記層間絶縁層における前記第2半導体層の上方の部分を貫通する複数の貫通溝の内部に設けられた複数のコンタクトを介して前記第2半導体層と接続し、
前記コンタクトの下端の位置及び前記トレンチの開口の位置は、前記上面に直交する方向において、略同じ位置となっている、
請求項1に記載の半導体装置。
【請求項16】
第1導電型の第1半導体層を含む半導体基板の上面にトレンチを形成する工程と、
前記トレンチの内面にトレンチ絶縁膜を形成する工程と、
前記トレンチ絶縁膜が形成された前記トレンチの内部に、トレンチ電極を形成する工程と、
前記第1半導体層上に部分的に設けられる第2導電型の深い層、前記第1半導体層上及び前記深い層上に設けられる第2導電型の第2半導体層、及び、前記深い層の上方における前記第2半導体層上に設けられる第1導電型の第3半導体層を、前記半導体基板に形成する工程と、
前記半導体基板上に形成した層間絶縁層を貫通する貫通溝を形成する工程と、
前記貫通溝を介して前記第2半導体層に接続する配線層を前記層間絶縁層上に形成する工程と、
を備えた半導体装置の製造方法。
【請求項17】
前記貫通溝に連通するコンタクト溝を前記第2半導体層に形成する工程をさらに備え、
前記配線層は、前記コンタクト溝も介して前記第2半導体層に接続する、
請求項16に記載の半導体装置の製造方法。
【請求項18】
前記トレンチを形成する工程において、前記トレンチを、前記上面に平行な面内における一方向に延在するように形成し、
前記第3半導体層の前記一方向における長さを、前記深い層の前記一方向における長さよりも小さくする
請求項16に記載の半導体装置の製造方法。
【請求項19】
前記トレンチを形成する工程において、前記トレンチを、前記上面に平行な面内における一方向に延在するように形成し、
前記第3半導体層の前記一方向における長さを、前記深い層の前記一方向における長さと略同じようにする、
請求項16に記載の半導体装置の製造方法。
【請求項20】
前記深い層の不純物濃度を、前記第2半導体層の不純物濃度よりも大きくする、
請求項16に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、例えば、トレンチゲート構造を有するIGBTを含む半導体装置及びその製造方法に関する。
【背景技術】
【0002】
IGBT(Insulated Gate Bipolar Transistor)には、その構造上、寄生のNPN構造が存在している。この寄生のNPN構造が作動すると、過電流が流れ、IGBTの破壊に至る危険性がある。具体的には、短絡時(負荷短絡、地絡、天絡)のような高電圧及び高電流状態になると、アバランシェ電流によって、寄生のNPN構造のベース電位が上昇する。これにより、寄生のNPN構造が作動し、ラッチアップすることにより、破壊に至るようになる。インバータ用途等のIGBTでは、短絡状態における破壊に至るまでの時間(短絡耐量)を重要なスペックとしている。設計においては、導通能力を意図的に下げることにより、短絡時の電流量を低下させ、短絡耐量を確保している。しかしながら、導通能力を意図的に下げることは、導通損失の悪化につながっている。このように、IGBTでは、導通能力(飽和電圧)と、短絡耐量とはトレードオフの関係になっている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2014−179373号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
寄生のNPN構造の作動によるラッチアップを抑制するためには、図27及び図28に示すように、寄生のNPN構造のベースにあたるP型層の不純物濃度を高濃度化し、ベース抵抗rbの抵抗値を下げることが有効である。しかしながら、ベースにあたるP型層の不純物濃度を高濃度化すると、チャネルの不純物濃度も高濃度化する恐れがある。そうすると、閾値電圧Vthに影響を及ぼすこととなる。したがって、ベースにあたるP型層の不純物濃度の高濃度化には限界がある。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態によれば、半導体装置は、上面を有する半導体基板と、前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、を備え、前記半導体基板は、前記トレンチ電極の下端が到達した第1導電型の第1半導体層と、前記第1半導体層上において部分的に設けられ、前記トレンチ絶縁膜に接した第2導電型の深い層と、前記第1半導体層上及び前記深い層上に設けられ、前記トレンチ絶縁膜に接した第2導電型の第2半導体層と、前記深い層の上方における前記第2半導体層上に設けられた第1導電型の第3半導体層と、を有する。
【発明の効果】
【0007】
前記一実施の形態によれば、ラッチアップ耐量を向上させ、短絡耐量を向上させることができる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【0008】
図1】実施形態1に係る半導体装置を例示した斜視図である。
図2】実施形態1に係る半導体装置を例示した上面図である。
図3】実施形態1に係る半導体装置を例示した断面図であり、図2のAA線における断面を示す。
図4】実施形態1に係る半導体装置を例示した断面図であり、図2のBB線における断面を示す。
図5】実施形態1に係る半導体装置を例示した断面図であり、図2のCC線における断面を示す。
図6】実施形態1の変形例に係る半導体装置を例示した上面図である。
図7】実施形態1に係る半導体装置の動作を例示した図である。
図8】比較例に係る半導体装置の動作を例示した図である。
図9】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、ホールバリア層の形成工程を示す。
図10】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、トレンチの形成工程を示す。
図11】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ絶縁膜の形成工程及びトレンチ電極を形成するためのポリシリコンの堆積工程を示す。
図12】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ電極を形成するためのポリシリコンのエッチングバック工程を示す。
図13】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、ボディ層の形成工程を示す。
図14】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、深い層の形成工程を示す。
図15】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、エミッタ層の形成工程を示す。
図16】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、層間絶縁層、貫通溝及びコンタクト溝の形成工程を示す。
図17】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、エミッタ配線層の形成工程を示す。
図18】実施形態1に係る半導体装置の製造方法を例示した上面図である。
図19】実施形態2に係る半導体装置を例示した上面図である。
図20】実施形態2に係る半導体装置を例示した断面図であり、図19のAA線における断面を示す。
図21】実施形態2に係る半導体装置を例示した断面図であり、図19のBB線における断面を示す。
図22】実施形態2に係る半導体装置を例示した断面図であり、図19のCC線における断面を示す。
図23】実施形態3に係る半導体装置を例示した上面図である。
図24】実施形態3に係る半導体装置を例示した断面図であり、図23のAA線における断面を示す。
図25】実施形態3に係る半導体装置を例示した断面図であり、図23のBB線における断面を示す。
図26】実施形態3に係る半導体装置を例示した断面図であり、図23のCC線における断面を示す。
図27】IGBTの半導体層を例示した断面図である。
図28】IGBTの半導体層を例示した断面図であり、図27の拡大図である。
【発明を実施するための形態】
【0009】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0010】
(実施形態1:構成)
実施形態1に係る半導体装置及び半導体装置の製造方法を説明する。まず、実施形態1に係る半導体装置の構成を説明する。図1は、実施形態1に係る半導体装置を例示した斜視図である。図2は、実施形態1に係る半導体装置を例示した上面図である。図3〜5は、実施形態1に係る半導体装置を例示した断面図であり、図3は、図2のAA線における断面を示し、図4は、図2のBB線における断面を示し、図5は、図2のCC線における断面を示している。なお、図1及び図2においては、半導体装置の上方に設けられたエミッタ配線層を省略し、図2においては、半導体装置の上方に設けられた層間絶縁層も省略している。
【0011】
図1図5に示すように、半導体装置1は、半導体基板50を備えている。半導体基板50は、ドリフト層10、ホールバリア層11、ボディ層12、エミッタ層13、フローティング層18及び深い層19を有している。半導体基板50は、例えば、シリコンを含んだシリコン基板である。なお、半導体基板50は、シリコンを含んだシリコン基板に限らず、他の半導体材料を含むものでもよい。半導体基板50の主面を上面という。半導体基板50は、上面を有している。ドリフト層10及びホールバリア層11を第1半導体層ともいう。ボディ層12を第2半導体層ともいう。エミッタ層13を第3半導体層ともいう。
【0012】
トレンチ20(20a、20b)は、半導体基板50の上面に形成されている。図においては、複数のトレンチ20a及びトレンチ20bが形成されているが、トレンチ20という場合は、トレンチ20aまたはトレンチ20bに限定せずに総称したものを意味している。
【0013】
トレンチ20は、半導体基板50の上面に平行な面内で一方向に延在している。一方向に延在したトレンチ20は、半導体基板50の上面に複数設けられてもよい。複数のトレンチ20は、半導体基板50の上面に平行な面内において、一方向に直交する他方向に並んで配置されている。
【0014】
ここで、半導体装置1を説明するために、XYZ直交座標軸系を導入する。半導体基板50の上面に直交する方向をZ軸方向とする。便宜上、+Z軸方向を上方、−Z軸方向を下方という。なお、XYZ直交座標軸の各方向、並びに、上方及び下方は、半導体装置1を説明するための便宜上の方向であり、半導体装置1を使用する場合に、半導体基板50の上面が、+Z軸方向及び上方を向いていることに限定するものではない。半導体基板50の上面に平行な面内の一方向をY軸方向とする。よって、トレンチ20が延びる一方向は、Y軸方向となっている。半導体基板50の上面に平行な面内において一方向と直交する他方向をX軸方向とする。複数のトレンチ20は、X軸方向に並んで形成されている。
【0015】
複数のトレンチ20のうち、隣り合うトレンチ20の一方を、トレンチ20a、他方をトレンチ20bという。例えば、+X軸方向側のトレンチ20をトレンチ20aといい、トレンチ20aの−X軸方向側に形成されたトレンチ20をトレンチ20bという。
【0016】
トレンチ絶縁膜21(21a、21b)は、トレンチ20の内面に形成されている。図においては、複数のトレンチ絶縁膜21a及びトレンチ絶縁膜21bが形成されているが、トレンチ絶縁膜21という場合は、トレンチ絶縁膜21aまたはトレンチ絶縁膜21bに限定せずに総称したものを意味している。
【0017】
トレンチ絶縁膜21は、材料として、例えば、シリコン酸化膜を含んでいる。なお、トレンチ絶縁膜21は、シリコン酸化膜以外の絶縁膜を含んでいてもよい。トレンチ20aの内面に形成されたトレンチ絶縁膜21を、トレンチ絶縁膜21aという。また、トレンチ20bの内面に形成されたトレンチ絶縁膜21を、トレンチ絶縁膜21bという。
【0018】
トレンチ電極22(22a、22b)は、半導体基板50の上面に形成されたトレンチ20の内部に設けられている。図においては、複数のトレンチ電極22a及びトレンチ電極22bが形成されているが、トレンチ電極22という場合は、トレンチ電極22aまたはトレンチ電極22bに限定せずに総称したものを意味している。
【0019】
トレンチ電極22は、トレンチ20の内部に、トレンチ絶縁膜21を介して形成されている。よって、トレンチ絶縁膜21は、トレンチ電極21と半導体基板50との間に設けられている。トレンチ電極22は、導電材料として、例えば、ポリシリコンを含んでいる。したがって、トレンチ電極22は、トレンチ20の内部に導電材料が埋め込まれたものとなっている。
【0020】
トレンチ電極22は、トレンチ20と同様に、一方向、すなわち、Y軸方向に延在している。複数のトレンチ20に導電材料が埋め込まれることにより、複数のトレンチ電極22が設けられてもよい。複数のトレンチ電極22が設けられた場合には、各トレンチ電極22は、他方向、すなわち、X軸方向に並んで配置される。トレンチ20aの内部に形成されたトレンチ電極22を、トレンチ電極22aという。また、トレンチ20bの内部に形成されたトレンチ電極22を、トレンチ電極22bという。
【0021】
コンタクト溝30は、半導体基板50の上面に形成されている。コンタクト溝30は、半導体基板50の上面に平行な面内において、一方向、すなわち、Y軸方向に延びるように形成されている。コンタクト溝30は、トレンチ20と並んで配置されている。複数のトレンチ20が形成されている場合には、コンタクト溝30は、例えば、隣り合うトレンチ20の間に配置されている。例えば、コンタクト溝30は、トレンチ20aとトレンチ20bとの間に設けられている。コンタクト溝30は、トレンチ20よりもZ軸方向の長さが小さくなっている。すなわち、コンタクト溝30の深さは、トレンチ20の深さよりも小さくなっている。
【0022】
図2のAA線の断面におけるトレンチ絶縁膜21aに接した半導体基板50には、下方から順に、ドリフト層10、ホールバリア層11、深い層19、ボディ層12及びエミッタ層13が積層されている。図2のBB線の断面におけるトレンチ絶縁膜21aに接した半導体基板50には、下方から順に、ドリフト層10、ホールバリア層11、深い層19及びボディ層12が積層されている。図2のCC線の断面におけるゲート絶縁膜21aに接した半導体基板50には、下方から順に、ドリフト層10、ホールバリア層11及びボディ層12が積層されている。
【0023】
ドリフト層10は、例えば、N型不純物が低濃度にドープされたN−型の半導体層である。ドリフト層10は、トレンチ絶縁膜21に接している。例えば、ドリフト層10は、トレンチ絶縁膜21a及びトレンチ絶縁膜21bに接している。ドリフト層10には、トレンチ20の下端及びトレンチ電極22の下端が到達している。例えば、ドリフト層10には、トレンチ20aの下端及びトレンチ電極22aの下端が位置している。なお、ドリフト層10に、トレンチ20bの下端及びトレンチ電極22bの下端が位置してもよい。
【0024】
便宜上、N型、N−型及びN+型を第1導電型といい、P型、P−型及びP+型を第2導電型という。なお、N型、N−型及びN+型を第2導電型といい、P型、P−型及びP+型を第1導電型としてもよい。また、N型不純物が低濃度にドープされていることを、N−型といい、N型不純物が高濃度にドープされていることを、N+型といい、N型不純物が低濃度より高く、高濃度より低くドープされていることを、N型という。同様に、P型不純物が低濃度にドープされていることを、P−型といい、P型不純物が高濃度にドープされていることを、P+型といい、P型不純物が低濃度より高く、高濃度より低くドープされていることを、P型という。
【0025】
ドリフト層10を第1半導体層という。なお、ドリフト層10上に、ホールバリア層11が設けられてもよい。その場合には、第1半導体層は、ドリフト層10及びホールバリア層11を含んでいる。ホールバリア層11は、トレンチ20の側面に設けられたトレンチ絶縁膜21に接している。例えば、ホールバリア層11は、トレンチ絶縁膜21a及びトレンチ絶縁膜21bに接している。したがって、第1半導体層は、トレンチ絶縁膜21a及びトレンチ絶縁膜21bに接している。ホールバリア層11は、例えば、N型不純物がドープされたN型の半導体層である。
【0026】
深い層19は、第1半導体層上に設けられている。深い層19は、ドリフト層10上、または、ドリフト層10上及びホールバリア層11上に設けられている。深い層19は、第1半導体層上において部分的に設けられている。例えば、深い層19は、Y軸方向において部分的に設けられている。したがって、第1半導体層上において、深い層19が設けられている部分と、設けられていない部分とを有している。深い層19の下面及び深い層19のY軸方向における側面は、第1半導体層に覆われている。
【0027】
深い層19は、ドリフト層10上において、複数設けられてもよい。深い層19が、ドリフト層10上に複数設けられている場合には、深い層19は、例えば、Y軸方向に間隔を空けて設けられている。各深い層19は、トレンチ20の側面に設けられたトレンチ絶縁膜21に接している。例えば、深い層19は、トレンチ絶縁膜21aに接している。
【0028】
深い層19は、トレンチ20と、そのトレンチ20に隣り合うコンタクト溝30の下方に渡って設けられている。なお、深い層19は、隣り合うトレンチ20の間において、一方のトレンチ20から他方のトレンチ20に渡って設けられてもよい。深い層19は、例えば、P型不純物がドープされたP型の半導体層である。
【0029】
ボディ層12は、第1半導体層上及び深い層19上に設けられている。ボディ層12は、トレンチ20の側面に設けられたトレンチ絶縁膜21に接している。例えば、ボディ層12は、トレンチ絶縁膜21a及びトレンチ絶縁膜21bに接している。ボディ層12は、例えば、P型不純物がドープされたP型の半導体層である。
【0030】
ここで、例えば、ボディ層12にドープされるP型不純物の濃度を、深い層19にドープされるP型不純物の濃度よりも低くする。すなわち、深い層19の不純物濃度は、ボディ層12の不純物濃度よりも大きくなっている。ボディ層12には、コンタクト溝30の下端が位置している。ボディ層12の下面は、第1半導体層及び深い層19に接している。深い層19のY軸方向における側面は、ボディ層12に覆われてもよい。
【0031】
エミッタ層13は、深い層19の上方におけるボディ層12上に設けられている。したがって、エミッタ層13は、Y軸方向において部分的に設けられている。よって、ボディ層12上において、エミッタ層13が設けられている部分と、設けられていない部分とを有している。トレンチ絶縁膜21は、トレンチ電極22と、エミッタ層13、ボディ層12、深い層19及び第1半導体層との間に設けられてもよい。
【0032】
エミッタ層13のY軸方向における長さは、深い層19のY軸方向における長さよりも小さくなっている。よって、深い層19の上方に、エミッタ層13が設けられていない部分を含んでいる。また、ドリフト層10の上方に、深い層19及びエミッタ層13が設けられていない部分を含んでいる。
【0033】
エミッタ層13は、ボディ層12上において、複数設けられてもよい。エミッタ層13が、ボディ層12上に複数設けられている場合には、エミッタ層13は、Y軸方向に間隔を空けて設けられている。したがって、深い層19及びエミッタ層13は、一方向に沿って間隔を空けて複数設けられ、隣り合う深い層19の間の第1半導体層の上方には、エミッタ層13が設けられていない。
【0034】
各エミッタ層13は、トレンチ20の側面に設けられたトレンチ絶縁膜21に接している。例えば、エミッタ層13は、トレンチ20aの側面に設けられたトレンチ絶縁膜21aに接している。また、エミッタ層13は、トレンチ20と、そのトレンチ20に隣り合うコンタクト溝30との間に渡って設けられている。エミッタ層13は、例えば、N型不純物が高濃度にドープされたN+型の半導体層である。
【0035】
なお、図6に示す実施形態の変形例に係る半導体装置1aのように、エミッタ層13のY軸方向における長さは、深い層19のY軸方向における長さと略同じでもよい。ここで略同じとは、厳密な意味で、同じだけでなく、技術的目的に照らして、ある程度の範囲を含むことを意味している。例えば、同じマスクを用いたイオン注入で、深い層19とエミッタ層13とを形成した場合に、形成された深い層19のY軸方向における長さとエミッタ層13のY軸方向における長さとは、注入技術により生じる誤差の分だけ厳密には異なる場合があるが、そのような誤差を含んだ両者のY軸方向の長さは、略同じである。
【0036】
図1及び図2に示すように、トレンチ電極22が複数設けられた場合に、半導体基板50における隣り合うトレンチ電極22の間の部分は、ドリフト層10、ホールバリア層11、深い層19、ボディ層12及びエミッタ層13を含んでいる。トレンチ電極22の間の半導体基板50の部分以外の部分には、フローティング層18が設けられてもよい。
【0037】
具体的には、トレンチ電極22が、一方のトレンチ電極22a及び他方のトレンチ電極22bを含む場合に、一方のトレンチ電極22a及び他方のトレンチ電極22bの間に設けられたドリフト層10、ホールバリア層11、深い層19、ボディ層12及びエミッタ層13は、一方のトレンチ電極22aの周りに設けられたトレンチ絶縁膜21aと接している。フローティング層18は、他方のトレンチ電極22bの−X軸方向側に設けられ、他方のトレンチ電極22bの周りに設けられたトレンチ絶縁膜21bと接している。
【0038】
フローティング層18は、ドリフト層10上に設けられている。フローティング層18には、トレンチ電極22bの下端が位置してもよい。フローティング層18とドリフト層10との界面が、トレンチ電極22bの下端に接続されてもよい。フローティング層18は、P型不純物がドープされたP型の半導体層である。
【0039】
このように、半導体装置1は、半導体基板50の他に、トレンチ20の内部に設けられたトレンチ電極22、トレンチ電極22と半導体基板50との間に設けられたトレンチ絶縁膜21を備えている。
【0040】
半導体装置1は、さらに、層間絶縁層31、エミッタ配線層32、フィールドストップ層、コレクタ層及びコレクタ配線層を備えてもよい。
【0041】
層間絶縁層31は、半導体基板50上に設けられている。具体的には、層間絶縁層31は、半導体基板50におけるボディ層12上及びエミッタ層13上に設けられている。層間絶縁層31には、貫通溝33が設けられている。貫通溝33は、層間絶縁層31を貫通するように形成されている。貫通溝33は、コンタクト溝30に連通している。層間絶縁層31は、絶縁材料として、例えば、シリコン酸化膜を含んでいる。なお、層間絶縁層31は、シリコン酸化膜以外の絶縁材料を含んでいてもよい。
【0042】
エミッタ配線層32は、層間絶縁層31上に設けられている。エミッタ配線層32は、コンタクト34を介してボディ層12と接続している。エミッタ配線層32を配線層ともいう。コンタクト34は、層間絶縁層31を貫通した貫通溝33及びボディ層12に形成されたコンタクト溝30の内部に設けられている。よって、コンタクト34の下端は、ボディ層12の上端よりも下方に位置している。また、コンタクト34とボディ層12との間にコンタクト層が設けられてもよい。コンタクト層は、例えば、P型不純物が高濃度にドープされたP+型の半導体層である。
【0043】
エミッタ配線層32及びコンタクト34は、導電材料として、例えば、アルミニウム(Al)を含んでいる。なお、エミッタ配線層32及びコンタクト34は、アルミニウム以外の導電材料を含んでもよい。また、エミッタ配線層32及びコンタクト34と、層間絶縁層31及びボディ層12との間に、バリアメタルが設けられてもよい。
【0044】
ドリフト層10の下方に図示しないフィールドストップ層が設けられてもよい。フィールドストップ層は、例えば、N型不純物がドープされたN型の半導体層である。フィールドストップ層の下方に図示しないコレクタ層が設けられてもよい。コレクタ層は、例えば、P型不純物がドープされたP型の半導体層である。コレクタ層の下方に、コレクタ配線層が設けられてもよい。コレクタ配線層は、導電材料として、例えば、アルミニウム(Al)を含んでいる。なお、コレクタ配線層は、アルミニウム以外の導電材料を含んでもよい。
【0045】
(実施形態1:動作)
次に、本実施形態に係る半導体装置1の動作を説明する。図7は、実施形態1に係る半導体装置1の動作を例示した図であり、図8は、比較例に係る半導体装置100の動作を例示した図である。
【0046】
図7に示すように、トレンチ電極22に正の電圧を印加することにより、トレンチ絶縁膜21の近傍のボディ層12にチャネルとなる反転層を形成する。このように、トレンチ電極22は、ゲート電極の機能を有しており、トレンチ絶縁膜21は、ゲート絶縁膜の機能を有している。
【0047】
本実施形態の半導体装置1は、トレンチ絶縁膜21に接するように、エミッタ層13の下方にボディ層12が形成されている。よって、トレンチ絶縁膜21の近傍におけるエミッタ層13の下方のボディ層12には、反転層が形成される。これにより、半導体装置1を導通状態(ON時)にした場合に、エミッタ層13から放出された電子は、エミッタ層13から直下のボディ層12に向かって、−Z軸方向に進む。
【0048】
エミッタ層13の下方おけるボディ層12とホールバリア層11との間に深い層19が形成されている。よって、ボディ層12において、反転層は、深い層19を迂回するように+Y軸方向に延びている。これにより、エミッタ層13から−Z軸方向に進んだ電子は、深い層19の直上で+Y軸方向に延びた反転層に沿って、+Y軸方向に向きを変えて進む。
【0049】
本実施形態では、深い層19のY軸方向における長さは、エミッタ層13のY軸方向における長さよりも大きくなっている。よって、ボディ層12における反転層は、深い層19の+Y軸方向の端部の直上まで延びている。これにより、+Y軸方向に向きを変えた電子は、深い層19の+Y軸方向の端部の直上まで進むこととなる。
【0050】
ホールバリア層11の上方には、深い層19が設けられていない部分を含んでいる。よって、反転層は、深い層19の+Y軸方向の端部よりも+Y軸方向側で、深い層19を迂回するように、下方に延びている。これにより、深い層19の+Y軸方向の端部の直上まで進んだ電子は、深い層19の+Y軸方向の端部の+Y軸方向側で−Z軸方向に向きを変える。そして、ホールバリア層11を介してドリフト層10に到達する。
【0051】
深い層19の不純物濃度のプロファイルは、ボディ層12の不純物濃度に影響がないようなプロファイルとなっている。すなわち、ボディ層12におけるチャネルが形成される部分に、深い層19の不純物が拡散しないようなプロファイルとなっている。よって、エミッタ層13からホールバリア層11に至る経路に、チャネルとなるボディ層12が3次元的に確保されている。よって、ボディ層12の不純物濃度に対する影響を抑制することができるので、チャネルの閾値電圧Vthへの影響を抑制することができる。
【0052】
このように、本実施形態の半導体装置1では、エミッタ層13の下方を高濃度のP型不純物を含んだ深い層19で覆うことで、寄生のNPN構造のベース抵抗rbを低減させることができる。それとともに、チャネル電流(電子)が3次元的に形成された反転層に沿って進むように、従来と同じ閾値電圧Vthで流れる経路が確保されている。このような構造により、半導体装置1は、ラッチアップ耐量を向上させることができるので、短絡耐量を向上させることができる。このことは、負荷短絡等の短絡状態での破壊強度が向上することを意味している。
【0053】
これに対して、図8に示すように、比較例に係る半導体装置100においては、深い層19は設けられていない。トレンチ絶縁膜21に接する半導体基板50は、下方から順に、ドリフト層10、ホールバリア層11、ボディ層12及びエミッタ層13が積層されている。よって、反転層は、エミッタ層13の下方のボディ層12において、−Z軸方向に延びている。
【0054】
これにより、導通状態(ON時)の電子は、エミッタ層13から−Z軸方向に延びた反転層に沿って、−Z軸方向に進む。エミッタ層13から−Z軸方向に進んで反転層に到達した電子は、そのまま下方に進み、ホールバリア層11を介してドリフト層10に到達する。
【0055】
このように、比較例の半導体装置100では、エミッタ層13の下方を高濃度のP型不純物を含んだ深い層19で覆われていない。よって、寄生のNPN構造のベース抵抗rbを低減させることができない。したがって、ラッチアップ耐量を向上させることができず、短絡耐量を向上させることができない。仮に、短絡耐量を向上させるために、ボディ層12の抵抗を低減すると、チャネルにおける閾値電圧Vthが変化することとなってしまう。
【0056】
なお、図1図5に示すように、深い層19の上方にエミッタ層13が形成されていない部分のY軸方向の長さは、原理的に大きい方が、ラッチアップ耐量は向上する。そして、その長さは、ある一定以上あれば、ラッチアップ耐量は変化しないようになる。さらに、必要以上にその長さを大きくすると、チャネル長が長くなるため、電流能力が落ちてしまうデメリットが生じる。
【0057】
図6で示したように、深い層19を、エミッタ層13と同一マスクによるイオン注入等の方法で形成し、Y軸方向におけるエミッタ層13の長さと、Y軸方向における深い層19の長さとを略同じ長さとした場合には、ラッチアップ耐性を確保しつつ、製造コストを低減することができる。
【0058】
(実施形態1:製造方法)
次に、本実施形態に係る半導体装置1の製造方法を説明する。図9図17は、実施形態1に係る半導体装置1の製造方法を例示した工程断面図であり、図9は、ホールバリア層11の形成工程を示す。図10は、トレンチ20の形成工程を示す。図11は、トレンチ絶縁膜21の形成工程及びトレンチ電極22を形成するためのポリシリコンの堆積工程を示す。図12は、トレンチ電極22を形成するためのポリシリコンのエッチングバック工程を示す。図13は、ボディ層12の形成工程を示す。図14は、深い層19の形成工程を示す。図15は、エミッタ層13の形成工程を示す。図16は、層間絶縁層31、貫通溝33及びコンタクト溝30の形成工程を示す。図17は、エミッタ配線層32の形成工程を示す。図18は、実施形態1に係る半導体装置1を例示した上面図である。なお、図18では、層間絶縁層31及びエミッタ配線層32を省いている。
【0059】
図9に示すように、まず、半導体基板50として、例えば、N−型シリコン単結晶のウエハを準備する。半導体基板50は、不純物として、例えば、リンが低濃度にドープされている。なお、半導体基板50は、シリコンを材料としたものに限らず、他の半導体を材料としたものでもよい。そして、半導体基板50の上面上にレジスト膜51を塗布等により形成する。次に、リソグラフィにより、レジスト膜51をパターニングする。パターニングにおいて、レジスト膜51には、ホールバリア層11が形成される部分が開口したパターンが形成される。
【0060】
そして、パターニングされたレジスト膜51をマスクとして、イオン注入等することにより、半導体基板50の上面側にリン等のN型不純物を導入する。このようにして、半導体基板50の上面側にホールバリア層11を形成する。ホールバリア層11の下方は、ドリフト層10となる。その後、アッシング等によりレジスト膜51を除去する。ホールバリア層11は、後の熱拡散工程により、領域を拡大させてもよい。
【0061】
また、図示しないが、同様の方法により、半導体基板50の上面側にフローティング層18を形成してもよい。すなわち、半導体基板50の上面上にレジスト膜を塗布等により形成する。そして、リソグラフィにより、レジスト膜をパターニングする。パターニングにおいて、レジスト膜には、フローティング層18が形成される部分が開口したパターンが形成される。
【0062】
そして、パターニングされたレジスト膜をマスクとして、イオン注入等することにより、半導体基板50の上面側にボロン等のP型不純物を導入する。これにより、半導体基板50の上面側の、例えば、隣り合うホールバリア層11の間において、一方向に延在したフローティング層18を形成する。
【0063】
次に、図10に示すように、図示しないパターニングされたハードマスク膜等を用いて、例えば、異方性ドライエッチングにより、第1半導体層を含む半導体基板50の上面にトレンチ20を形成する。トレンチ20をY軸方向に延在するように形成する。Z軸方向においては、ホールバリア層11を貫通し、ドリフト層10に到達するトレンチ20を形成する。複数のトレンチ20を形成してもよい。複数のトレンチ20を形成する際には、例えば、ホールバリア層11を両側から挟むように、ホールバリア層11の両側に形成してもよい。その後、ウェットエッチング等により、ハードマスク膜等を除去する。
【0064】
次に、図11に示すように、ホールバリア層11を拡散させる。拡散させる際には、例えば、所定の温度及び所定の時間による熱処理により行う。これにより、ホールバリア層11の下端を、トレンチ20の下端近傍まで拡散させる。フローティング層18が形成されている場合には、フローティング層18も拡散させる。
【0065】
次に、例えば、熱酸化等により、半導体基板50の上面及びトレンチ20の内面に所定の厚さの絶縁膜52を形成する。絶縁膜52のうち、トレンチ20の内面に形成されている部分は、トレンチ絶縁膜21となる。このようにして、トレンチ20の内面にトレンチ絶縁膜21を形成する。
【0066】
次に、トレンチ20の内部を埋め込むように、半導体基板50における絶縁膜52上及びトレンチ20の内部における絶縁膜52上に、例えば、CVD等により、導電膜53を堆積させる。導電膜53は、例えば、リンがドープされたドープドポリシリコン(Doped Poly−Silicon)膜である。
【0067】
次に、図12に示すように、例えば、ドライエチング等により、導電膜53をエッチバックする。このようにして、ゲート絶縁膜21が形成されたトレンチ20の内部にトレンチ電極22を形成する。
【0068】
次に、ウェットエッチング等により、トレンチ20の外部における半導体基板50上の絶縁膜52を除去する。これにより、トレンチ20の内部にトレンチ絶縁膜21を残留させる。ウェットエッチングは、例えば、フッ酸を含むエッチング液を用いる。そして、半導体基板50の上面上にレジスト膜54を形成し、パターニングする。
【0069】
次に、図13に示すように、パターニングされたレジスト膜54をマスクとしてイオン注入等を行う。これにより、ボロン等のP型不純物を導入して、ボディ層12を形成する。その後、アッシング等により、レジスト膜54を除去する。
【0070】
次に、図14に示すように、パターニングされたレジスト膜55をマスクとしたイオン注入により、ボロン等のP型不純物を導入する。これにより、ホールバリア層11及びボディ層12との間に部分的に深い層19を形成する。例えば、深い層19の不純物濃度を、ボディ層12の不純物濃度よりも大きくする。その後、アッシング等により、レジスト膜55を除去する。
【0071】
次に、図15に示すように、パターニングされたレジスト膜56をマスクとして、イオン注入等行うことにより、ヒ素等のN型不純物を導入する。これにより、深い層19の上方におけるボディ層12上に選択的にエミッタ層13を形成する。エミッタ層13を形成する際には、エミッタ層13のY軸方向における長さを、深い層19のY軸方向における長さよりも小さくしてもよい。
【0072】
このようにして、第1半導体層上に部分的に設けられる深い層19、第1半導体層上及び深い層19上に設けられるボディ層12、及び、深い層19の上方におけるボディ層12上に設けられるエミッタ層13を、半導体基板50に形成する。その後、アッシング等により、レジスト膜56を除去する。なお、エミッタ層13を形成する際に、深い層19を形成する際に用いたマスクと同じマスクを用いてイオン注入することにより、エミッタ層13のY軸方向における長さを、深い層19のY軸方向における長さと略同じようにしてもよい。
【0073】
次に、図16に示すように、半導体基板50上に、例えば、CVD等により、層間絶縁層31を形成する。層間絶縁層31は、例えば、PSG(Phosphsilicate Glass)膜等のシリコン酸化膜を含んでいる。なお、層間絶縁層31としては、PSG膜のほか、BPSG(Borophosphsilicate Glass)膜、NSG(Non−doped Silicate Glass)膜、SOG(Spin−On−Glass)膜または、これらの複合膜等でもよい。
【0074】
次に、層間絶縁層31上に、図示しないパターニングされたレジスト膜等を形成する。そして、パターニングされたレジスト膜等を用いて、例えば、異方性ドライエッチング等により、層間絶縁層31に貫通溝33を形成する。このようにして、ボディ層12上及びエミッタ層13上に形成した層間絶縁層31を貫通する貫通溝33を形成する。
【0075】
その後、アッシング等により、不要になったレジスト膜を除去する。続いて、例えば、層間絶縁層31を用いて、異方性ドライエッチングにより、貫通溝33に連通するコンタクト溝30をボディ層12に形成する。コンタクト溝30は、ボディ層12に到達するように形成される。エミッタ層13が形成された部分では、エミッタ層13を貫通するように、コンタクト溝30は形成される。
【0076】
例えば、コンタクト溝30を通して、P型不純物をイオン注入することにより、ボディ層12にコンタクト層35を形成してもよい。
【0077】
次に、図17及び18に示すように、スパッタリング等により、例えば、層間絶縁層31上、貫通溝33の内部及びコンタクト溝30の内部に、ボディ層12と接続するように、アルミニウム等のメタル層を形成する。これにより、層間絶縁層31上にエミッタ配線層32が形成される。また、貫通溝33の内部及びコンタクト溝30の内部にコンタクト34が形成される。
【0078】
なお、メタル層を形成する前に、層間絶縁層31上、貫通溝33の内面及びコンタクト溝30の内面に、バリアメタル膜として、TiW膜を形成してもよい。このように、貫通溝33を介してボディ層12に接続するエミッタ配線層32を層間絶縁層31上に形成する。エミッタ配線層32は、コンタクト溝30及び貫通溝33を介してボディ層12に接続する。
【0079】
また、ドリフト層10の下方にフィールドストップ層及びコレクタ層を形成する。さらに、コレクタ層に接するコレクタ配線層を形成する。このようにして、半導体装置1が製造される。
【0080】
次に、本実施形態の効果を説明する。
本実施形態の半導体装置1では、エミッタ層13の下方を高濃度のP型不純物を含んだ深い層19で覆っている。よって、寄生のNPN構造のベース抵抗rbを低減させることができる。これにより、寄生のNPN構造の作動を抑制することができ、ラッチアップ耐量及び短絡耐量を向上させることができる。
【0081】
また、半導体装置1では、深い層19の不純物濃度のプロファイルが、ボディ層12に重ならないようにしている。よって、ボディ層12に対する深い層19の高濃度の不純物の影響を抑制することができる。これにより、3次元的な反転層を形成して、閾値電圧Vthに対する深い層19の影響を抑制し、同じ閾値電圧Vthで流れる経路を確保することができる。
【0082】
エミッタ層13のY軸方向の長さを、深い層19のY軸方向の長さよりも小さくし、深い層19の上方にエミッタ層13が形成されていない部分のY軸方向の長さを大きいている。これにより、ランチラップ耐量を向上させることができる。また、チャネル電子の3次元的な経路を確保することができる。
【0083】
エミッタ層13のY軸方向の長さと、深い層19のY軸方向の長さとを略同じ長さとした場合には、ラッチアップ耐量を確保しつつ、製造コストを低減することができる。
【0084】
深い層の不純物濃度を、ボディ層12の不純物濃度よりも大きくする。これにより、閾値電圧Vthを維持しつつ、ラッチアップ耐量を向上することができる。
【0085】
隣り合うトレンチ電極22の間の部分に、第1半導体層、深い層19、ボディ層12及びエミッタ層13を形成し、隣り合うトレンチ電極22の間の外部に、フローティング層18を形成している。これにより、キャリア蓄積効果を向上させることができ、飽和電圧Vce(sat)を低減させることができる。
【0086】
エミッタ配線層32は、層間絶縁層31を貫通した貫通溝33及びボディ層12に形成されたコンタクト溝30の内部に設けられたコンタクト34を介してボディ層12と接続させている。これにより、エミッタ配線層32とボディ層12との接続を確保することができる。
【0087】
(実施形態2)
次に、実施形態2に係る半導体装置を説明する。本実施形態の半導体装置には、コンタクト溝30が設けられていない。図19は、実施形態2に係る半導体装置を例示した上面図である。図20図22は、実施形態2に係る半導体装置を例示した断面図であり、図20は、図19のAA線における断面を示し、図21は、図19のBB線における断面を示し、図22は、図19のCC線における断面を示している。なお、図19においては、半導体装置の上方に設けられた層間絶縁層31及びエミッタ配線層32を省略している。
【0088】
図19図22に示すように、半導体装置2には、コンタクト溝30が設けられていない。コンタクト34は、貫通溝33の内部にのみ設けられている。よって、エミッタ配線層32は、層間絶縁層31を貫通した貫通溝33の内部に設けられたコンタクト34を介してボディ層12に接続している。
【0089】
また、コンタクト34が接するボディ層12の上部には、コンタクト層35が設けられている。そして、コンタクト34の下端の位置及び半導体基板50におけるトレンチ20の開口の位置は、半導体基板50の上面に直交する方向、すなわち、Z軸方向において、略同じ位置となっている。
【0090】
このように、半導体装置2では、半導体基板50にコンタクト溝30を形成する工程を省くことにより、コンタクト層35と、トレンチ20との間の距離を短くすることができる。よって、隣り合うトレンチ20の間隔を小さくすることができ、半導体装置2を微細化することができる。
【0091】
コンタクト溝30を形成した状態では、コンタクト溝30の底部に形成されたコンタクト層35の影響で、閾値電圧Vthが上昇してしまうために、コンタクト層35と、トレンチ20との間の距離を短くすることが困難であった。また、従来技術においても、半導体基板50にコンタクト溝30を形成する工程を省くことが考えられていたが、エミッタ層13及びボディ層12を交互にコンタクト34に接続すると、寄生のNPN構造のベース抵抗が上昇してしまい、ラッチアップ耐量を向上させることができない。
【0092】
これに対して、本実施形態では、深い層19を形成しているので、エミッタ層13及びボディ層12を交互にコンタクト34に接続しても、ラッチアップ耐量を向上させることができる。これ以外の半導体装置2における構成及び効果は、実施形態1と同様である。
【0093】
(実施形態3)
次に、実施形態3に係る半導体装置を説明する。本実施形態では、ボディ層12も、ホールバリア層11上に、一方向において部分的に設けられた例である。図23は、実施形態3に係る半導体装置を例示した上面図である。図24図26は、実施形態3に係る半導体装置を例示した断面図であり、図24は、図23のAA線における断面を示し、図25は、図23のBB線における断面を示し、図26は、図23のCC線における断面を示している。なお、図23においては、半導体装置の上方に設けられた絶縁層及び配線層を省略している。
【0094】
図24に示すように、半導体装置3では、AA線の断面におけるトレンチ絶縁膜21の近傍の半導体基板50には、下方から順に、ドリフト層10、ホールバリア層11、深い層19、ボディ層12及びエミッタ層13が積層されている。
【0095】
図25に示すように、BB線の断面におけるトレンチ絶縁膜21の近傍の半導体基板50には、下方から順に、ドリフト層10、ホールバリア層11、深い層19及びボディ層12が積層されている。図24及び図25における半導体基板50の構成は、前述の実施形態2と同様である。
【0096】
しかしながら、図26に示すように、CC線の断面におけるゲート絶縁膜21の近傍の半導体基板50には、下方から順に、ドリフト層10及びホールバリア層11が積層されている。
【0097】
このように、半導体装置3では、ボディ層12も、ホールバリア層11上に、一方向において部分的に設けられている。よって、第1半導体層の上方に、深い層19、ボディ層12及びエミッタ層13が設けられていない部分を含んでいる。
【0098】
また、例えば、深い層19のY軸方向における長さは、ボディ層12のY軸方向における長さと略同じであってもよい。さらに、深い層19、ボディ層12及びエミッタ層13は、Y軸方向に沿って間隔を空けて複数設けられてもよい。その場合には、隣り合う深い層19の間の第1半導体層の上方には、ボディ層12及びエミッタ層13が設けられていなくてもよい。チャネルを通る電子は、深い層19の直上にY軸方向に延びるように形成された反転層に沿ってY軸方向に進む。そして、Y軸方向に進んだ電子は、ボディ層12に隣接するホールバリア層11に到達する。そして、ホールバリア層11に到達した電子は、ドリフト層10に到達する。
【0099】
このように、ボディ層12がエミッタ層13の直下にしか設けられていないため、ホール電流の取り込みが少なく、キャリア蓄積効果を向上させることができる。すなわち、飽和電圧Vce(sat)を低減することができる。
【0100】
層間絶縁層31は、半導体基板50上に設けられている。すなわち、層間絶縁層31は、半導体基板50におけるホールバリア層11上、ボディ層12上及びエミッタ層13上に設けられ、エミッタ配線層32は、層間絶縁層31上に設けられている。そして、エミッタ配線層32は、層間絶縁層31におけるボディ層12の上方の部分を貫通する複数の貫通溝33の内部に設けられた複数のコンタクト34を介してボディ層12と接続している。コンタクト34の下端の位置及び半導体基板50におけるトレンチ20の開口の位置は、半導体基板50の上面に直交するZ軸方向において、略同じ位置となっている。
【0101】
このように、コンタクト溝30を形成する工程を省くことにより、製造コストを低減することができる。また、コンタクト層35と、トレンチ20との間の距離を短くすることができる。これにより、隣り合うトレンチ20の間隔を小さくすることができ、半導体装置3を微細化することができる。これ以外の構成及び効果は、実施形態1及び2と同様である。
【0102】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【0103】
1、1a、2、3、100 半導体装置
10 ドリフト層
11 ホールバリア層
12 ボディ層
13 エミッタ層
18 フローティング層
19 深い層
20、20a、20b トレンチ
21、21a、21b トレンチ絶縁膜
22、22a、22b トレンチ電極
30 コンタクト溝
31 層間絶縁層
32 エミッタ配線層
33 貫通溝
34 コンタクト
35 コンタクト層
50 半導体基板
51、54、55、56 レジスト膜
52 絶縁膜
53 導電膜
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