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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-207058(P2018-207058A)
(43)【公開日】2018年12月27日
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20181130BHJP
   H01L 21/336 20060101ALI20181130BHJP
   H01L 21/8234 20060101ALI20181130BHJP
   H01L 27/088 20060101ALI20181130BHJP
【FI】
   H01L29/78 656B
   H01L29/78 653C
   H01L29/78 652J
   H01L29/78 652M
   H01L29/78 658G
   H01L29/78 657G
   H01L29/78 652B
   H01L29/78 654Z
   H01L29/78 658A
   H01L29/78 656D
   H01L27/088 A
【審査請求】未請求
【請求項の数】16
【出願形態】OL
【全頁数】19
(21)【出願番号】特願2017-114048(P2017-114048)
(22)【出願日】2017年6月9日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】神田 良
【テーマコード(参考)】
5F048
【Fターム(参考)】
5F048AC01
5F048AC06
5F048BA01
5F048BA19
5F048BB20
5F048BC12
5F048BD05
5F048BD06
5F048BE02
(57)【要約】
【課題】ターンオフ損失及び導通損失に関した飽和電圧のトレードオフを改善することができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】一実施の形態によれば、半導体装置1は、半導体基板50と、トレンチ20の内部に設けられたトレンチ電極22と、トレンチ電極22と半導体基板50との間に設けられたトレンチ絶縁膜21と、トレンチ電極22の近傍に設けられたMOS電極42と、MOS電極42と半導体基板50との間に設けられたMOS絶縁膜41と、を備え、半導体基板50は、第1半導体層と、第1半導体層上に設けられた第2半導体層と、第2半導体層上に設けられた第3半導体層と、MOS電極42の下方に設けられた第4半導体層と、第4半導体層の両側に設けられた一方及び他方の第5半導体層と、を備え、一方の第5半導体層と、第2半導体層と、を接続する配線層をさらに備える。
【選択図】図1
【特許請求の範囲】
【請求項1】
上面を有する半導体基板と、
前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、
前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、
前記トレンチ電極の近傍における前記半導体基板上に設けられたMOS電極と、
前記MOS電極と前記半導体基板との間に設けられたMOS絶縁膜と、
を備え、
前記半導体基板は、
前記トレンチ電極の下端が到達した第1導電型の第1半導体層と、
前記第1半導体層上に設けられ、前記トレンチ絶縁膜に接した第2導電型の第2半導体層と、
前記第2半導体層上に設けられた第1導電型の第3半導体層と、
前記MOS電極の下方に設けられ、前記MOS絶縁膜に接した第4半導体層と、
前記第4半導体層を挟むように、前記第4半導体層の両側に設けられた一方及び他方の第5半導体層と、
を備え、
前記一方の前記第5半導体層と、前記第2半導体層と、を接続する配線層をさらに備えた、
半導体装置。
【請求項2】
前記第4半導体層及び前記第5半導体層は、同じ導電型である、
請求項1に記載の半導体装置。
【請求項3】
前記MOS電極、前記MOS絶縁膜、前記第4半導体層及び前記第5半導体層により、デプレッション型のMOSトランジスタを構成する、
請求項1に記載の半導体装置。
【請求項4】
前記第5半導体層は、第2導電型である、
請求項1に記載の半導体装置。
【請求項5】
前記他方の前記第5半導体層に接し、前記第1半導体層上に設けられたフローティング層をさらに備えた、
請求項1に記載の半導体装置。
【請求項6】
前記第5半導体層の不純物濃度は、前記フローティング層の不純物濃度よりも大きい、
請求項5に記載の半導体装置。
【請求項7】
前記トレンチ電極は複数設けられ、
前記第2半導体層及び前記第3半導体層は、隣り合うトレンチ電極の間に設けられ、
前記MOS電極は、前記隣り合うトレンチ電極の間以外の前記半導体基板上に設けられた、
請求項1に記載の半導体装置。
【請求項8】
前記トレンチ電極に電圧を印加する回路の導通を遮断する前に、前記MOS電極に電圧を印加する回路の導通を遮断する制御部を備えた、
請求項1に記載の半導体装置。
【請求項9】
前記トレンチ電極に電圧を印加する回路のIGBTゲート用プリドライバと、前記MOS電極に電圧を印加する回路のMOSゲート用プリドライバとを備え、
前記制御部は、前記IGBTゲート用プリドライバ及び前記MOSゲート用プリドライバの2系統を制御する、
請求項8に記載の半導体装置。
【請求項10】
前記トレンチ電極に電圧を印加する回路の導通を遮断するのと同時に、前記MOS電極に電圧を印加する回路の導通を遮断する制御部を備えた、
請求項1に記載の半導体装置。
【請求項11】
前記トレンチ電極に電圧を印加する回路及び前記MOS電極に電圧を印加する回路の共通のプリドライバを備え、
前記制御部は、前記プリドライバを制御する、
請求項10に記載の半導体装置。
【請求項12】
第1導電型の第1半導体層を含む半導体基板の上面にトレンチを形成する工程と、
前記トレンチの内面にトレンチ絶縁膜を形成する工程と、
前記トレンチの近傍の前記半導体基板の上面にMOS絶縁膜を形成する工程と、
前記トレンチ絶縁膜が形成された前記トレンチの内部に、トレンチ電極を形成する工程と、
前記MOS絶縁膜が形成された前記半導体基板の上面にMOS電極を形成する工程と、
前記第1半導体層上に設けられる第2導電型の第2半導体層、及び、前記第2半導体層上に設けられる第1導電型の第3半導体層を、前記トレンチ絶縁膜に接するように、前記半導体基板に形成する工程と、
前記MOS電極の下方に設けられ、前記MOS絶縁膜に接する第4半導体層、及び、前記第4半導体層を挟むように前記第4半導体層の両側に設けられる一方及び他方の第5半導体層を形成する工程と、
前記半導体基板上に形成した層間絶縁層を貫通する貫通溝を形成する工程と、
前記貫通溝を介して、前記一方の前記第5半導体層と、前記第2半導体層と、を接続する配線層を前記層間絶縁層上に形成する工程と、
を備えた半導体装置の製造方法。
【請求項13】
前記第2半導体層と、前記第5半導体層とを同時に形成する、
請求項12に記載の半導体装置の製造方法。
【請求項14】
前記第1半導体層上にフローティング層を形成する工程をさらに備え、
前記第5半導体層を形成する工程において、前記フローティング層に接するように、前記他方の前記第5半導体層を形成する、
請求項12に記載の半導体装置の製造方法。
【請求項15】
前記第5半導体層の不純物濃度を、前記フローティング層の不純物濃度よりも大きくする、
請求項14に記載の半導体装置の製造方法。
【請求項16】
前記トレンチを形成する工程において、前記トレンチを複数形成し、
前記第2半導体層及び前記第3半導体層を、隣り合うトレンチ電極の間に形成する、
請求項12に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、例えば、トレンチゲート構造を有するIGBTを含む半導体装置及びその製造方法に関する。
【背景技術】
【0002】
IGBT(Insulated Gate Bipolar Transistor)において、設計上考慮すべき特性として、スイッチング時のターンオフ損失Eoffと、導通損失に関する飽和電圧Vce(sat)とがある。しかしながら、これらにはトレードオフの関係がある。すなわち、ターンオフ損失Eoffを低減させると、飽和電圧Vce(sat)が悪化し、飽和電圧Vce(sat)を低減させると、ターンオフ損失Eoffが悪化する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第3367747号公報
【非特許文献】
【0004】
【非特許文献1】Masakiyo Sumitomo, Hiroki Sakane, Kazuki Arakawa, Yasushi Higuchi and Masaki Matsui、” Injection Control Technique for High Speed Switching with a double gate PNM-IGBT”、 Proceedings of The 25th International Symposium on Power Semiconductor Devices & ICs, Kanazawa、p.33-36、2009.
【発明の概要】
【発明が解決しようとする課題】
【0005】
図14に示すように、IGBTにおけるターンオフ損失Eoffと、導通損失に関した飽和電圧Vce(sat)とは、トレードオフの関係となっている。このような、ターンオフ損失Eoff及び飽和電圧Vce(sat)のトレードオフは、IGBTにおいて、導通状態でのキャリア濃度に関係している。キャリア濃度が高いと、オン電圧及び飽和電圧Vce(sat)は低くなる。しかしながら、その場合には、ターンオフした際のキャリアの排出に時間がかかり、ターンオフ損失Eoffが大きくなる。
【0006】
図15に示すように、特に、インバータ用途のIGBTは、P型のフローティング層を有している場合がある。このような構造を有することにより、IGBTは、キャリアを蓄積させることができる。よって、導通損失に関した飽和電圧Vce(sat)を低減させることができる。しかしながら、このようなP型のフローティング層にキャリアを蓄積させる構造は、キャリアの排出に伴うターンオフ損失Eoffを低減させることが困難となっている。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態によれば、半導体装置は、上面を有する半導体基板と、前記上面に形成されたトレンチの内部に設けられたトレンチ電極と、前記トレンチ電極と前記半導体基板との間に設けられたトレンチ絶縁膜と、前記トレンチ電極の近傍における前記半導体基板上に設けられたMOS電極と、前記MOS電極と前記半導体基板との間に設けられたMOS絶縁膜と、を備え、前記半導体基板は、前記トレンチ電極の下端が到達した第1導電型の第1半導体層と、前記第1半導体層上に設けられ、前記トレンチ絶縁膜に接した第2導電型の第2半導体層と、前記第2半導体層上に設けられた第1導電型の第3半導体層と、前記MOS電極の下方に設けられた第4半導体層と、前記MOS電極と前記第4半導体層との間に設けられたMOS絶縁膜と、前記第4半導体層を挟むように、前記第4半導体層の両側に設けられた一方及び他方の第5半導体層と、を備え、前記一方の前記第5半導体層と、前記第2半導体層と、を接続する配線層をさらに備える。
【発明の効果】
【0009】
前記一実施の形態によれば、ターンオフ損失Eoff及び導通損失に関した飽和電圧Vce(sat)のトレードオフを改善することができる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【0010】
図1】実施形態1に係る半導体装置を例示した断面図である。
図2】実施形態1に係る半導体装置の動作を例示した図である。
図3】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、トレンチの形成工程を示す。
図4】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、ホールバリア層及びフローティング層の形成工程を示す。
図5】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、ウェル層の形成工程を示す。
図6】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ絶縁膜の形成工程及びポリシリコンの堆積工程を示す。
図7】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、トレンチ電極及びMOS電極の形成工程を示す。
図8】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、ボディ層、チャネル層、ドレイン層及びソース層の形成工程を示す。
図9】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、層間絶縁層、貫通溝、コンタクト溝及びコンタクト層の形成工程を示す。
図10】実施形態1に係る半導体装置の製造方法を例示した工程断面図であり、エミッタ配線層の形成工程を示す。
図11】実施形態2に係る半導体装置のドライバ回路を例示した回路図である。
図12】実施形態2に係る半導体装置を制御する入力信号を例示したグラフである。
図13】実施形態3に係る半導体装置のドライバ回路を例示した回路図である。
図14】飽和電圧とターンオフ損失との関係を例示したグラフである。
図15】IGBTの半導体層を例示した断面図である。
【発明を実施するための形態】
【0011】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0012】
(実施形態1:構成)
実施形態1に係る半導体装置及び半導体装置の製造方法を説明する。まず、実施形態1に係る半導体装置の構成を説明する。図1は、実施形態1に係る半導体装置を例示した断面図である。なお、図1においては、半導体装置1の上方に設けられたエミッタ配線層32並びにコンタクト34a及び34bを模式的に示している。
【0013】
図1に示すように、半導体装置1は、半導体基板50を備えている。半導体基板50は、ドリフト層10、ホールバリア層11、ボディ層12、エミッタ層13、チャネル層14、ソース層15s、ドレイン層15d、ウェル層16及びフローティング層18を有している。半導体基板50は、例えば、シリコンを含んだシリコン基板である。なお、半導体基板50は、シリコンを含んだシリコン基板に限らず、他の半導体材料を含むものでもよい。半導体基板50の主面を上面という。半導体基板50は、上面を有している。ドリフト層10及びホールバリア層11を第1半導体層ともいう。ボディ層12を第2半導体層ともいう。エミッタ層13を第3半導体層ともいう。
【0014】
トレンチ20(20a、20b)は、半導体基板50の上面に形成されている。図においては、複数のトレンチ20a及びトレンチ20bが形成されているが、トレンチ20という場合は、トレンチ20aまたはトレンチ20bに限定せずに総称したものを意味している。
【0015】
トレンチ20は、半導体基板50の上面に平行な面内で一方向に延在している。一方向に延在したトレンチ20は、半導体基板50の上面に複数設けられてもよい。複数のトレンチ20は、半導体基板50の上面に平行な面内において、一方向に直交する他方向に並んで配置されている。
【0016】
ここで、半導体装置1を説明するために、XYZ直交座標軸系を導入する。半導体基板50の上面に直交する方向をZ軸方向とする。便宜上、+Z軸方向を上方、−Z軸方向を下方という。なお、XYZ直交座標軸の各方向、並びに、上方及び下方は、半導体装置1を説明するための便宜上の方向であり、半導体装置1を使用する場合に、半導体基板50の上面が、+Z軸方向及び上方を向いていることに限定するものではない。半導体基板50の上面に平行な面内の一方向をY軸方向とする。よって、トレンチ20が延びる一方向は、Y軸方向となっている。半導体基板50の上面に平行な面内において一方向と直交する他方向をX軸方向とする。複数のトレンチ20は、X軸方向に並んで形成されている。
【0017】
複数のトレンチ20のうち、隣り合うトレンチ20の一方を、トレンチ20a、他方をトレンチ20bという。例えば、+X軸方向側のトレンチ20をトレンチ20aといい、トレンチ20aの−X軸方向側に形成されたトレンチ20をトレンチ20bという。
【0018】
トレンチ絶縁膜21(21a、21b)は、トレンチ20の内面に形成されている。図においては、複数のトレンチ絶縁膜21a及びトレンチ絶縁膜21bが形成されているが、トレンチ絶縁膜21という場合は、トレンチ絶縁膜21aまたはトレンチ絶縁膜21bに限定せずに総称したものを意味している。
【0019】
トレンチ絶縁膜21は、材料として、例えば、シリコン酸化膜を含んでいる。なお、トレンチ絶縁膜21は、シリコン酸化膜以外の絶縁膜を含んでいてもよい。トレンチ20aの内面に形成されたトレンチ絶縁膜21を、トレンチ絶縁膜21aという。また、トレンチ20bの内面に形成されたトレンチ絶縁膜21を、トレンチ絶縁膜21bという。
【0020】
トレンチ電極22(22a、22b)は、半導体基板50の上面に形成されたトレンチ20の内部に設けられている。図においては、複数のトレンチ電極22a及びトレンチ電極22bが形成されているが、トレンチ電極22という場合は、トレンチ電極22aまたはトレンチ電極22bに限定せずに総称したものを意味している。
【0021】
トレンチ電極22は、トレンチ20の内部に、トレンチ絶縁膜21を介して形成されている。よって、トレンチ絶縁膜21は、トレンチ電極22と半導体基板50との間に設けられている。トレンチ電極22は、導電材料として、例えば、ポリシリコンを含んでいる。したがって、トレンチ電極22は、トレンチ20の内部に導電材料が埋め込まれたものとなっている。
【0022】
トレンチ電極22は、トレンチ20と同様に、一方向、すなわち、Y軸方向に延在している。複数のトレンチ20に導電材料が埋め込まれることにより、複数のトレンチ電極22が設けられてもよい。複数のトレンチ電極22が設けられた場合には、各トレンチ電極22は、他方向、すなわち、X軸方向に並んで配置される。トレンチ20aの内部に形成されたトレンチ電極22を、トレンチ電極22aという。また、トレンチ20bの内部に形成されたトレンチ電極22を、トレンチ電極22bという。
【0023】
コンタクト溝30aは、半導体基板50の上面に形成されている。コンタクト溝30aは、半導体基板50の上面に平行な面内において、一方向、すなわち、Y軸方向に延びるように形成されている。コンタクト溝30aは、トレンチ20と並んで配置されている。複数のトレンチ20が形成されている場合には、コンタクト溝30aは、例えば、隣り合うトレンチ20の間に配置されている。例えば、コンタクト溝30aは、トレンチ20aとトレンチ20bとの間に設けられている。コンタクト溝30aは、トレンチ20よりもZ軸方向の長さが小さくなっている。すなわち、コンタクト溝30aの深さは、トレンチ20の深さよりも小さくなっている。
【0024】
トレンチ絶縁膜21に接した半導体基板50の部分を、IGBT領域という。例えば、IGBT領域は、隣り合うトレンチ電極22の間に設けられている。例えば、IGBT領域は、隣り合うトレンチ電極22a及びトレンチ電極22bとの間に設けられている。
【0025】
IGBT領域の近傍には、MOS領域が設けられている。MOS領域は、例えば、トレンチ電極22bから見て、IGBT領域の反対側である。なお、MOS領域は、トレンチ電極22bから見て、IGBT領域の反対側に位置するとは限らない。例えば、IGBT領域の近傍にMOS領域が設けられていれば、IGBT領域とMOS領域との間に、任意の領域が含まれていてもよい。このように、半導体装置1は、IGBT領域と、MOS領域とを含んでいる。まず、IGBT領域の構成を説明する。
【0026】
(実施形態1:IGBT領域)
IGBT領域、例えば、隣り合うトレンチ電極22の間には、下方から順に、ドリフト層10、ホールバリア層11、ボディ層12及びエミッタ層13が積層されている。エミッタ層13は、トレンチ20aと、そのトレンチ20aに隣り合うコンタクト溝30aとの間において、ボディ層12上に積層されている。IGBT領域の半導体基板50において、ドリフト層10、ホールバリア層11、ボディ層12及びエミッタ層13は、トレンチ絶縁膜21aに接している。
【0027】
ドリフト層10は、例えば、N型不純物が低濃度にドープされたN−型の半導体層である。ドリフト層10は、トレンチ絶縁膜21に接している。例えば、ドリフト層10は、トレンチ絶縁膜21a及びトレンチ絶縁膜21bに接している。ドリフト層10には、トレンチ20の下端及びトレンチ電極22の下端が到達している。例えば、ドリフト層10には、トレンチ20aの下端及びトレンチ電極22aの下端が位置している。なお、ドリフト層10に、トレンチ20bの下端及びトレンチ電極22bの下端が位置してもよい。
【0028】
便宜上、N型、N−型及びN+型を第1導電型といい、P型、P−型及びP+型を第2導電型という。なお、N型、N−型及びN+型を第2導電型といい、P型、P−型及びP+型を第1導電型としてもよい。また、N型不純物が低濃度にドープされていることを、N−型といい、N型不純物が高濃度にドープされていることを、N+型といい、N型不純物が低濃度より高く、高濃度より低くドープされていることを、N型という。同様に、P型不純物が低濃度にドープされていることを、P−型といい、P型不純物が高濃度にドープされていることを、P+型といい、P型不純物が低濃度より高く、高濃度より低くドープされていることを、P型という。
【0029】
ドリフト層10を第1半導体層という。なお、ドリフト層10上に、ホールバリア層11が設けられてもよい。その場合には、第1半導体層は、ドリフト層10及びホールバリア層11を含んでいる。ホールバリア層11は、トレンチ20の側面に設けられたトレンチ絶縁膜21に接している。例えば、ホールバリア層11は、トレンチ絶縁膜21a及びトレンチ絶縁膜21bに接している。したがって、第1半導体層は、トレンチ絶縁膜21a及びトレンチ絶縁膜21bに接している。ホールバリア層11は、例えば、N型不純物がドープされたN型の半導体層である。
【0030】
ボディ層12は、第1半導体層上に設けられている。ボディ層12は、トレンチ20の側面に設けられたトレンチ絶縁膜21に接している。例えば、ボディ層12は、トレンチ絶縁膜21a及びトレンチ絶縁膜21bに接している。ボディ層12は、例えば、P型不純物がドープされたP型の半導体層である。ボディ層12には、コンタクト溝30aの下端が位置している。ボディ層12の下面は、第1半導体層に接している。
【0031】
エミッタ層13は、ボディ層12上に設けられている。トレンチ絶縁膜21は、トレンチ電極22と、エミッタ層13、ボディ層12及び第1半導体層との間に設けられてもよい。
【0032】
エミッタ層13は、トレンチ20の側面に設けられたトレンチ絶縁膜21に接している。例えば、エミッタ層13は、トレンチ20aの側面に設けられたトレンチ絶縁膜21aに接している。また、エミッタ層13は、トレンチ20と、そのトレンチ20に隣り合うコンタクト溝30aとの間に渡って設けられている。例えば、エミッタ層13は、トレンチ20aとコンタクト溝30aとの間に設けられている。エミッタ層13は、例えば、N型不純物が高濃度にドープされたN+型の半導体層である。トレンチ電極22が複数設けられた場合には、第2半導体層及び第3半導体層は、隣り合うトレンチ電極22の間に設けられている。MOS電極42は、隣り合うトレンチ電極22の間以外の半導体基板50上に設けられている。
【0033】
(実施形態1:MOS領域)
次に、MOS領域の構成を説明する。
MOS電極42は、MOS領域の半導体基板50上に設けられている。よって、MOS電極42は、トレンチ電極22の近傍における半導体基板50上に設けられている。MOS電極42は、導電材料を含んでいる。MOS電極42は、例えば、半導体基板50の上面に平行な面内において、一方向、すなわち、Y軸方向に延在している。
【0034】
MOS絶縁膜41は、MOS電極42と半導体基板50との間に設けられている。MOS絶縁膜41は、材料として、例えば、シリコン酸化膜を含んでいる。なお、MOS絶縁膜41は、シリコン酸化膜以外の絶縁膜を含んでいてもよい。
【0035】
MOS領域における半導体基板50は、ドリフト層10、チャネル層14、ドレイン層15d、ソース層15s、ウェル層16及びフローティング層18を含んでいる。チャネル層14を第4半導体層ともいう。ドレイン層15d及びソース層15sを、一方及び他方の第5半導体層ともいう。ドリフト層10は、IGBT領域からMOS領域に渡って、半導体基板50の下部に設けられている。
【0036】
チャネル層14は、MOS電極42の下方に設けられている。チャネル層14は、MOS絶縁膜41に接している。よって、MOS絶縁層41は、MOS電極42とチャネル層14との間に設けられている。チャネル層14は、ウェル層16上に設けられている。チャネル層14は、例えば、P型不純物がドープされたP型の半導体層である。
【0037】
ドレイン層15d及びソース層15sは、チャネル層14を挟むように、チャネル層14の両側に設けられている。よって、ドレイン層15d及びソース層15sは、チャネル層14の両側に設けられた一方及び他方の第5半導体層である。ドレイン層15d及びソース層15sは、例えば、P型不純物がドープされたP型の半導体層である。第4半導体層及び第5半導体層は、同じ導電型であってもよい。ソース層15sは、トレンチ絶縁膜21bに接してもよい。
【0038】
ウェル層16は、チャネル層14、ドレイン層15d及びソース層15sの下方に渡って設けられている。ウェル層16は、例えば、N型不純物がドープされたN型の半導体層である。
【0039】
フローティング層18は、ウェル層16の下方に設けられている。フローティング層18は、MOS領域のドリフト層10上に設けられている。フローティング層18に、トレンチ電極22bの下端が位置してもよい。フローティング層18は、トレンチ絶縁膜21bに接してもよい。また、フローティング層18は、ソース層15sに接してもよい。フローティング層18は、P型不純物がドープされたP型の半導体層である。ドレイン層15d及びソース層15sの不純物濃度は、フローティング層18の不純物濃度よりも大きくてもよい。
【0040】
コンタクト溝30bは、半導体基板50の上面に形成されている。コンタクト溝30bは、半導体基板50の上面に平行な面内において、一方向、すなわち、Y軸方向に延びるように形成されている。コンタクト溝30bは、トレンチ20と並んで配置されている。例えば、コンタクト溝30bは、ドレイン層15dの上面に設けられている。コンタクト溝30bは、トレンチ20よりもZ軸方向の長さが小さくなっている。すなわち、コンタクト溝30bの深さは、トレンチ20の深さよりも小さくなっている。
【0041】
このように、半導体装置1は、半導体基板50の他に、トレンチ絶縁膜21及びトレンチ電極22、MOS絶縁膜41及びMOS電極42を備えている。半導体装置1は、さらに、層間絶縁膜31、エミッタ配線層32、フィールドストップ層、コレクタ層及びコレクタ配線層を備えてもよい。
【0042】
層間絶縁層31は、半導体基板50上、トレンチ電極22上及びMOS電極42上に設けられている。層間絶縁層31は、半導体基板50におけるボディ層12上、エミッタ層13上、ドレイン層15d上及びソース層15s上に設けられている。層間絶縁層31には、貫通溝33a及び貫通溝33bが設けられている。貫通溝33a及び貫通溝33bは、層間絶縁層31を貫通するように形成されている。貫通溝33aは、コンタクト溝30aに連通している。貫通溝33bは、コンタクト溝30bに連通している。層間絶縁層31は、絶縁材料として、例えば、シリコン酸化膜を含んでいる。なお、層間絶縁層31は、シリコン酸化膜以外の絶縁材料を含んでいてもよい。
【0043】
エミッタ配線層32は、層間絶縁層31上に設けられている。エミッタ配線層32は、コンタクト34aを介してボディ層12と接続している。コンタクト34aは、層間絶縁層31を貫通した貫通溝33a及びボディ層12に形成されたコンタクト溝30aの内部に設けられている。よって、コンタクト34aの下端は、ボディ層12の上端よりも下方に位置している。
【0044】
また、エミッタ配線層32は、コンタクト34bを介してドレイン層15dと接続している。コンタクト34bは、層間絶縁層31を貫通した貫通溝33bの内部及びドレイン層15dに形成されたコンタクト溝30bの内部に設けられている。よって、コンタクト34bの下端は、ドレイン層15dの上端よりも下方に位置している。
【0045】
このように、エミッタ配線層32は、一方の第5半導体層であるドレイン層15dと、ボディ層12とを接続している。
【0046】
コンタクト34aと、ボディ層12との間にコンタクト層が設けられてもよい。また、コンタクト34bと、ドレイン層15dとの間にコンタクト層が設けられてもよい。コンタクト層は、例えば、P型不純物が高濃度にドープされたP+型の半導体層である。
【0047】
エミッタ配線層32、コンタクト34a及びコンタクト34bは、導電材料として、例えば、アルミニウム(Al)を含んでいる。なお、エミッタ配線層32、コンタクト34a及びコンタクト34bは、アルミニウム以外の導電材料を含んでもよい。また、エミッタ配線層32、コンタクト34a及びコンタクト34bと、層間絶縁層31、ボディ層12及びドレイン層15dとの間に、バリアメタルが設けられてもよい。
【0048】
ドリフト層10の下方に図示しないフィールドストップ層が設けられてもよい。フィールドストップ層は、例えば、N型不純物がドープされたN型の半導体層である。フィールドストップ層の下方に図示しないコレクタ層が設けられてもよい。コレクタ層は、例えば、P型不純物がドープされたP型の半導体層である。コレクタ層の下方に、コレクタ配線層が設けられてもよい。コレクタ配線層は、導電材料として、例えば、アルミニウム(Al)を含んでいる。なお、コレクタ配線層は、アルミニウム以外の導電材料を含んでもよい。
【0049】
(実施形態1:動作)
次に、本実施形態に係る半導体装置1の動作を説明する。本実施形態の半導体装置1は、MOSトランジスタを有している。半導体装置1は、MOS電極42、MOS絶縁膜42、チャネル層14、ドレイン層15d及びソース層15sにより、デプレッション型のMOSトランジスタを構成している。したがって、MOS電極42に正の電圧を印加すると、MOSトランジスタの導通状態が遮断される。MOS電極42に電圧を印加しないと、MOSトランジスタが導通状態となる。MOS電極に電圧を印加する回路の導通は、制御部により制御される。MOS領域におけるMOS電極42に印加する電圧を、例えば、MOSゲート電圧という。
【0050】
一方、IGBT領域においては、トレンチ電極22aに正の電圧を印加すると、トレンチ絶縁膜21aの近傍のボディ層12に反転層が形成される。そして、エミッタ層13及びドリフト層10間が導通状態となる。トレンチ電極22aに電圧を印加しないと、エミッタ層13及びドリフト層10間の導通状態が遮断される。トレンチ電極22に電圧を印加する回路の導通は、制御部により制御される。IGBT構造の導通状態を遮断することをターンオフという。IGBT領域におけるトレンチ電極22に印加する電圧を、例えば、IGBTゲート電圧という。
【0051】
半導体装置1のドレイン層15dと、ボディ層12とは、エミッタ配線層32によって接続されている。よって、MOSトランジスタを導通したキャリアは、エミッタ配線層32に排出される。
【0052】
図2は、実施形態1に係る半導体装置1の動作を例示した図である。横軸は、時間を示し、縦軸は、電流及び電圧を示している。縦軸に示す電流は、コレクタ電流である。縦軸に示す電圧は、IGBTゲート電圧、MOSゲート電圧、及び、コレクタ電圧である。
【0053】
図2に示すように、IGBTゲート電圧として、正の電圧、例えば、+15Vを印加する。これにより、エミッタ層13及びドリフト層10間が導通状態となる。また、MOSゲート電圧として、正の電圧、例えば、+15Vを印加する。これにより、MOSトランジスタの導通状態が遮断される。よって、フローティング層18に、キャリアとして、例えばホールが蓄積される。このようにして、コレクタ電圧における飽和電圧Vce(sat)を低減することができる。
【0054】
次に、所定の時間(t=0)において、IGBT領域におけるIGBTゲート電圧を0にしてターンオフするが、その直前(t=−Δt)に、MOSゲート電圧を0Vにする。これにより、MOSトランジスタが導通状態となる。そうすると、フローティング層18に蓄積されたキャリアがソース層15s、チャネル層14を介してドレイン層15dに移動する。ドレイン層15dは、エミッタ配線層32と接続されている。よって、フローティング層18に蓄積されたキャリアは、エミッタ配線層32に排出される。このとき、コレクタ電圧における飽和電圧Vce(sat)は上昇する。
【0055】
次に、所定の時間(t=0)において、IGBT領域におけるIGBTゲート電圧を、0Vにし、ターンオフする。これにより、コレクタ電流を、実線(MOS制御あり)が示すように、速やかに減少させることができる。よって、ターンオフ動作、すなわち、コレクタ電流が流れない電流ゼロへの遷移時間を早くすることができる。
【0056】
このように、半導体装置1は、トレンチ電極22aに電圧を印加する回路の導通を遮断する前に、MOS電極42に電圧を印加する回路の導通を遮断する制御部を備えている。制御部のこのような動作により、ターンオフ時のキャリア総数を低下させることができる。よって、ターンオフ損失Eoffを抑制することができる。これにより、飽和電圧Vce(sat)を重視した設計をしても、ターンオフ損失Eoffを犠牲にすることがないので、ターンオフ損失Eoff及び導通損失Vce(sat)のトレードオフを改善することができる。
【0057】
一方、図2の点線(MOS制御なし)が示すように、MOS電極42による制御がない場合、すなわち、MOS電極に正の電圧を印加した状態では、ターンオフ後にキャリア密度が減少する割合が小さくなっている。よって、コレクタ電流が流れない電流ゼロへの遷移時間を早くすることができず、ターンオフ損失Eoffを抑制することができない。すなわち、本実施形態のようなMOSトランジスタを有していない場合には、ターンオフ損失Eoff及び導通損失Vce(sat)のトレードオフを改善することができない。
【0058】
(実施形態1:製造方法)
次に、本実施形態に係る半導体装置1の製造方法を説明する。図3図10は、実施形態1に係る半導体装置1の製造方法を例示した工程断面図であり、図3は、トレンチ20の形成工程を示す。図4は、ホールバリア層11及びフローティング層18の形成工程を示す。図5は、ウェル層16の形成工程を示す。図6は、トレンチ絶縁膜21の形成工程及びポリシリコンの堆積工程を示す。図7は、トレンチ電極22及びMOS電極42の形成工程を示す。図8は、ボディ層12、チャネル層14、ドレイン層15d及びソース層15sの形成工程を示す。図9は、層間絶縁層31、貫通溝33a及び33b、コンタクト溝30a及び30b、並びに、コンタクト層35a及び35bの形成工程を示す。図10は、エミッタ配線層32の形成工程を示している。
【0059】
図3に示すように、まず、半導体基板50として、例えば、N−型シリコン単結晶のウエハを準備する。例えば、不純物としてリンが低濃度にドープされた半導体基板50を用意する。半導体基板50は、N−型のドリフト層10を含んでいる。なお、半導体基板50は、シリコンを材料としたものに限らず、他の半導体を材料としたものでもよい。
【0060】
そして、図示しないパターニングされたハードマスク膜等を用いて、例えば、異方性ドライエッチングにより、半導体基板50の上面にトレンチ20を形成する。トレンチ20を、半導体基板50の上面に平行な面内における一方向、すなわち、Y軸方向に延在するように形成する。トレンチ20を複数形成してもよい。その後、例えば、ウェットエッチング等により、ハードマスク膜等を除去する。
【0061】
次に、図4に示すように、例えば、熱酸化等により、半導体基板50の上面及びトレンチ20の内面に所定の厚さの絶縁膜52を形成する。絶縁膜52のうち、トレンチ20の内面に形成されている部分は、トレンチ絶縁膜21となる。このようにして、トレンチ20の内面にトレンチ絶縁膜21を形成する。
【0062】
また、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等することにより、半導体基板50の上面側にリン等のN型不純物を導入する。これにより、半導体基板50の上面側にホールバリア層11を形成する。また、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等することにより、半導体基板50の上面側にボロン等のP型不純物を導入する。これにより、半導体基板50の上面側にフローティング層18を形成する。
【0063】
ホールバリア層11及びフローティング層18の下方は、ドリフト層10となる。このようにして、N−型のドリフト層10を含む半導体基板50において、ドリフト層10上にN型のホールバリア層11及びP型のフローティング層18を形成する。各イオン注入後、レジスト膜をアッシング等により除去する。
【0064】
次に、図5に示すように、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等することにより、フローティング層18の上面側にリン等のN型不純物を導入する。これにより、フローティング層18の上面側にウェル層16を形成する。イオン注入後、レジスト膜をアッシング等により除去する。
【0065】
次に、図6に示すように、トレンチ20の内部を埋め込むように、半導体基板50における絶縁膜52上及びトレンチ20の内部における絶縁膜52上に、例えば、CVD等により、導電膜53を堆積させる。導電膜53は、例えば、リンがドープされたドープドポリシリコン(Doped Poly−Silicon)膜である。次に、例えば、ドライエチング等により、導電膜53を絶縁膜52までエッチバックする。
【0066】
このようにして、図7に示すように、トレンチ絶縁膜21が形成されたトレンチ20の内部にトレンチ電極22を形成する。次に、ウェル層16上に、MOS電極42を形成する。MOS電極42を形成する際には、導電膜53をエッチバックする際に、MOS電極42となる部分をマスク等で覆うことにより、導電膜53を残留させてMOS電極42を形成してもよい。MOS電極42と半導体基板50との間の絶縁膜52は、MOS絶縁膜41となる。このように、トレンチ20の近傍の半導体基板50の上面にMOS絶縁膜42を形成し、MOS絶縁膜42が形成された半導体基板50の上面にMOS電極42を形成する。その後、MOS電極42上、トレンチ電極22上及び半導体基板50上にパターニングされたレジスト膜51を形成する。
【0067】
次に、図8に示すように、パターニングされたレジスト膜51をマスクとして、MOS電極42を貫通するようにイオン注入し、ウェル層16の上面側にボロン等のP型不純物を導入する。これにより、ウェル層16の上面側にチャネル層14を形成する。イオン注入後、レジスト膜51をアッシング等により除去する。
【0068】
また、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等することにより、IGBT領域におけるホールバリア層11上及びMOS領域におけるフローティング層18上にボロン等のP型不純物を導入する。これにより、フローティング層18の上面側にドレイン層15d及びソース層15sを形成する。ドレイン層15d及びソース層15sは、ウェル層16及びチャネル層14を挟むように形成される。
【0069】
ソース層15sを形成する際には、フローティング層18に接するように、ソース層15sを形成する。ドレイン層15d及びソース層15sの不純物濃度を、フローティング層18の不純物濃度よりも大きくする。
【0070】
また、IGBT領域におけるホールバリア層11上にボディ層12を形成する。このように、ボディ層12と、ドレイン層15d及びソース層15sとを同時に形成してもよい。このようにして、MOS電極42の下方に設けられ、MOS絶縁膜41に接するチャネル層14、及び、チャネル層14を挟むようにチャネル層14の両側に設けられるドレイン層15d及びソース層15sを形成する。イオン注入後、レジスト膜をアッシング等により除去する。
【0071】
次に、図9に示すように、図示しないパターニングされたレジスト膜をマスクとして、イオン注入等行うことにより、ヒ素等のN型不純物を導入する。これにより、ボディ層12上に部分的にエミッタ層13を形成する。このようにして、第1半導体層上に設けられるボディ層12、及び、ボディ層12上に設けられるエミッタ層13を、トレンチ絶縁膜21に接するように、半導体基板50に形成する。トレンチ20を形成する際に、トレンチ20を複数形成し、ボディ層12及びエミッタ層13を、隣り合うトレンチ電極の間に形成する。イオン注入後、レジスト膜をアッシング等により除去する。
【0072】
そして、半導体基板50上に、例えば、CVD等により、層間絶縁層31を形成する。層間絶縁層31は、例えば、PSG(Phosphsilicate Glass)膜等のシリコン酸化膜を含んでいる。なお、層間絶縁層31としては、PSG膜のほか、BPSG(Borophosphsilicate Glass)膜、NSG(Non−doped Silicate Glass)膜、SOG(Spin−On−Glass)膜または、これらの複合膜等でもよい。
【0073】
次に、層間絶縁層31上に、図示しないパターニングされたレジスト膜等を形成する。そして、パターニングされたレジスト膜等を用いて、例えば、異方性ドライエッチング等により、層間絶縁層31に貫通溝33a及び貫通溝33bを形成する。このようにして、半導体基板50上に形成した層間絶縁層31を貫通する貫通溝33a及び貫通溝33bを形成する。
【0074】
その後、アッシング等により、不要になったレジスト膜を除去する。続いて、例えば、層間絶縁層31を用いて、異方性ドライエッチングにより、貫通溝33aに連通し、ボディ層12に到達するコンタクト溝30aを形成する。また、貫通溝33bに連通し、ドレイン層15dに到達する貫通溝30bを形成する。
【0075】
例えば、コンタクト溝30a及びコンタクト溝30bを介して、P型不純物をイオン注入することにより、ボディ層12にコンタクト層35aを形成し、ドレイン層15dにコンタクト層35bを形成してもよい。
【0076】
次に、図10に示すように、スパッタリング等により、例えば、層間絶縁層31上、貫通溝33a及びコンタクト溝30aの内部、並びに、貫通溝33b及びコンタクト溝30bの内部に、ボディ層12及びドレイン層15dと接続するように、アルミニウム等のメタル層を形成する。これにより、層間絶縁層31上にエミッタ配線層32が形成される。貫通溝33a及びコンタクト溝30aの内部にコンタクト34aが形成される。貫通溝33b及びコンタクト溝30bの内部にコンタクト34bが形成される。
【0077】
このように、貫通溝33a及び貫通溝33bを介して、ドレイン層15dと、ボディ層12と、を接続するエミッタ配線層32を層間絶縁層31上に形成する。なお、メタル層を形成する前に、層間絶縁層31上、貫通溝33の内面及びコンタクト溝30の内面に、バリアメタル膜を形成してもよい。
【0078】
また、ドリフト層10の下方にフィールドストップ層及びコレクタ層を形成する。さらに、コレクタ層に接するコレクタ配線層を形成する。このようにして、半導体装置1が製造される。
【0079】
次に、本実施形態の効果を説明する。
半導体装置1では、MOSトランジスタのドレイン層15dがエミッタ配線層32に接続されている。これにより、フローティング層18に蓄積されたキャリアを、MOSトランジスタを介してエミッタ配線層32に排出することができる。よって、飽和電圧Vce(sat)を低減することができるとともに、ターンオフ損失を低減することができる。
【0080】
このように、本実施形態の半導体装置1は、飽和電圧Vce(sat)を低減しつつ、ターンオフ損失Eoffを低減させることができる。したがって、飽和電圧Vce(sat)を重視した設計をしても、ターンオフ損失Eoffを犠牲にすることがない。よって、ターンオフ損失Eoff及び導通損失Vce(sat)のトレードオフを改善することができる。
【0081】
MOSトランジスタのチャネル層14と、ソース層15s及びドレイン層15dとを同じ導電型、例えば、P型の半導体層としている。これにより、半導体装置1のMOSトランジスタは、MOS電極42、MOS絶縁膜41、チャネル層14、ソース層15s及びドレイン層15dにより、デプレッション型のMOSトランジスタを構成している。よって、キャリアの蓄積及びキャリアの排出を、IGBTのON及びOFFの動作と同期させることができる。
【0082】
例えば、IGBTにおけるトレンチ電極22に電圧を印加して、IGBTを導通状態としているときに、MOS電極42に電圧を印加して、MOSトランジスタの導通を遮断することができる。これにより、フローティング層18に、キャリアを蓄積することができる。
【0083】
一方、IGBTにおけるトレンチ電極22の電圧を0Vにして、ターンオフする場合には、ターンオフする直前に、MOS電極42の電圧を0Vにして、MOSトランジスタを導通状態にする。これにより、フローティング層18の蓄積キャリアをエミッタ配線層32に排出することができる。このように、トレンチ電極22を0Vにするときと、MOS電極42を0Vにするときとに時間差を設けることにより、IGBTをターンオフした際の電流が0になるまでの遷移時間を短縮することができる。
【0084】
(実施形態2)
次に、実施形態2に係る半導体装置を説明する。実施形態2は、半導体装置を駆動させるドライバとして、IGBT領域におけるトレンチ電極22用と、キャリア排出用のMOS電極用の2系統が設けられた例である。図11は、実施形態2に係る半導体装置2のドライバ回路を例示した回路図である。図12は、実施形態2に係る半導体装置を制御する入力信号を例示したグラフである。
【0085】
図11に示すように、半導体装置2においては、トレンチ電極22に電圧を印加する回路のIGBTゲート用プリドライバ43aと、MOS電極に電圧を印加する回路のMOSゲート用プリドライバ43bとを備えている。そして、制御部44は、IGBTゲート用プリドライバ43a及びMOSゲート用プリドライバ43bに、入力信号A及び入力信号Bを出力することにより、これらのプリドライバの2系統を制御している。具体的には、制御部44は、IGBTゲート用プリドライバ43aとMOSゲート用プリドライバ43bとが時間差で駆動するように制御する。
【0086】
図12に示すように、制御部44は、時間t=t0において、IGBTゲート用プリドライバ43aに対して、入力信号Aを出力するとともに、MOSゲート用プリドライバ43bに対して、入力信号Bを出力する。これにより、例えば、IGBTゲート電圧及びMOSゲート電圧は+15Vとなる。よって、IGBTは導通状態となり、MOSトランジスタは遮断状態となる。これにより、フローティング層18にキャリアが蓄積される。
【0087】
制御部44は、時間t=−Δtにおいて、MOSゲート電圧を0Vにする。これにより、MOSトランジスタが導通状態となる。そうすると、フローティング層18に蓄積されたキャリアは、エミッタ配線層32に排出される。
【0088】
次に、制御部44は、時間t=0において、IGBTゲート電圧を0Vにし、ターンオフする。これにより、コレクタ電流を、速やかに減少させることができる。よって、ターンオフ動作を早くすることができる。
【0089】
本実施形態によれば、半導体装置2は、IGBTゲート用プリドライバ43a及びMOSゲート用プリドライバ43bを有しているので、IGBT構造をターンオフする直前に、MOSトランジスタの導通状態を遮断することができる。よって、飽和電圧Vce(sat)を低減することができるとともに、ターンオフ損失を低減することができる。これ以外の構成及び効果は、実施形態1と同様である。
【0090】
(実施形態3)
次に、実施形態3に係る半導体装置を説明する。実施形態3は、MOSゲート用プリドライバを用いずに、MOS電極42及びトレンチ電極22に印加する電圧を、共通のプリドライバを用いて制御する例である。図13は、実施形態3に係る半導体装置3のドライバ回路を例示した回路図である。
【0091】
図13に示すように、半導体装置3は、トレンチ電極22に電圧を印加する回路及びMOS電極42に電圧を印加する回路の共通のプリドライバ43を備えている。IGBTの内部で、トレンチ電極22に電圧を印加する回路及びMOS電極42に電圧を印加する回路をショートさせてもよい。これにより、制御部44は、プリドライバ43を制御する際に、トレンチ電極22に電圧を印加する回路の導通を遮断するのと同時に、MOS電極42に電圧を印加する回路の導通を遮断する。このような構成によっても、飽和電圧Vce(sat)を低減することができるとともに、ターンオフ損失を低減することができる。これ以外の構成及び効果は、実施形態1及び2と同様である。
【0092】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【0093】
1、2、3 半導体装置
10 ドリフト層
11 ホールバリア層
12 ボディ層
13 エミッタ層
14 チャネル層
15d ドレイン層
15s ソース層
16 ウェル層
18 フローティング層
20、20a、20b トレンチ
21、21a、21b トレンチ絶縁膜
22、22a、22b トレンチ電極
30a、30b コンタクト溝
31 層間絶縁層
32 エミッタ配線層
33a、33b 貫通溝
34a、34b コンタクト
35a、35b コンタクト層
41 MOS絶縁膜
42 MOS電極
43、43a、43b プリドライバ
44 制御部
50 半導体基板
51 レジスト膜
52 絶縁膜
53 導電膜
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
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図15