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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-61009(P2018-61009A)
(43)【公開日】2018年4月12日
(54)【発明の名称】半導体装置および半導体パッケージ
(51)【国際特許分類】
H01L 21/8234 20060101AFI20180316BHJP
H01L 27/088 20060101ALI20180316BHJP
H01L 25/07 20060101ALI20180316BHJP
H01L 25/18 20060101ALI20180316BHJP
H03K 17/687 20060101ALI20180316BHJP
H03K 17/00 20060101ALI20180316BHJP
H01L 29/78 20060101ALI20180316BHJP
H01L 21/76 20060101ALI20180316BHJP
H01L 27/06 20060101ALI20180316BHJP
【ＦＩ】
H01L27/088 A
H01L25/04 C
H03K17/687 G
H03K17/00 A
H01L29/78 653A
H01L29/78 654Z
H01L29/78 652R
H01L29/78 656A
H01L29/78 652Q
H01L29/78 652S
H01L29/78 652K
H01L27/06 102A
H01L29/78 657B
H01L29/78 657C
H01L27/06 311B
【審査請求】未請求
【請求項の数】25
【出願形態】ＯＬ
【全頁数】37
(21)【出願番号】特願2017-159596(P2017-159596)
(22)【出願日】2017年8月22日
(31)【優先権主張番号】特願2016-194316(P2016-194316)
(32)【優先日】2016年9月30日
(33)【優先権主張国】JP
(31)【優先権主張番号】特願2016-194317(P2016-194317)
(32)【優先日】2016年9月30日
(33)【優先権主張国】JP
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】特許業務法人あい特許事務所
(72)【発明者】
【氏名】那須 賢太郎
(72)【発明者】
【氏名】西田 健志
【テーマコード（参考）】
5F048
5J055
【Ｆターム（参考）】
5F048AC01
5F048AC06
5F048AC10
5F048BA01
5F048BB05
5F048BB08
5F048BB12
5F048BB20
5F048BC03
5F048BC12
5F048BD07
5F048BF07
5F048BF16
5F048BF18
5F048BH04
5J055AX42
5J055AX44
5J055AX62
5J055BX17
5J055DX14
5J055DX22
5J055DX52
5J055DX61
5J055DX72
5J055EY21
5J055EY29
5J055GX01
5J055GX06
5J055GX07
5J055GX08
(57)【要約】
【課題】ノーマリオン型であり、かつ素子の小型化を図ることができる半導体装置および半導体パッケージを提供する。【解決手段】第１トランジスタＴｒ１および第２トランジスタＴｒ２と、第１トランジスタＴｒ１および第２トランジスタＴｒ２のドレインに共通に電気的に接続されたドレイン電極５３と、第１トランジスタＴｒ１のソースに電気的に接続された第１ソース配線１０と、第２トランジスタＴｒ２のソースに電気的に接続された第２ソース配線１１と、第１トランジスタＴｒ１および第２トランジスタＴｒ２のゲートに共通に電気的に接続されたゲート配線９とを含む、半導体チップ６を提供する。
【選択図】図２
【特許請求の範囲】
【請求項1】
エンハンスメント型の第１ｐチャネル型ＭＩＳＦＥＴと、
エンハンスメント型の第２ｐチャネル型ＭＩＳＦＥＴと、
前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴのドレインに共通に電気的に接続されたドレイン導電体と、
前記第１ｐチャネル型ＭＩＳＦＥＴのソースに電気的に接続された第１ソース導電体と、
前記第２ｐチャネル型ＭＩＳＦＥＴのソースに電気的に接続された第２ソース導電体と、
前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴのゲートに共通に電気的に接続されたゲート導電体とを含む、半導体装置。
エンハンスメント型の第２ｐチャネル型ＭＩＳＦＥＴと、
前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴのドレインに共通に電気的に接続されたドレイン導電体と、
前記第１ｐチャネル型ＭＩＳＦＥＴのソースに電気的に接続された第１ソース導電体と、
前記第２ｐチャネル型ＭＩＳＦＥＴのソースに電気的に接続された第２ソース導電体と、
前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴのゲートに共通に電気的に接続されたゲート導電体とを含む、半導体装置。
【請求項2】
前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴに対する共通のｐ型ドレイン領域を有する半導体層を含み、
前記第１ｐチャネル型ＭＩＳＦＥＴは、前記半導体層の表面部に形成された第１ｎ型ボディ領域、前記第１ｎ型ボディ領域の表面部に形成された第１ｐ型ソース領域、および前記第１ｎ型ボディ領域に対向する第１ゲート電極を含み、
前記第２ｐチャネル型ＭＩＳＦＥＴは、前記半導体層の表面部に形成された第２ｎ型ボディ領域、前記第２ｎ型ボディ領域の表面部に形成された第２ｐ型ソース領域、および前記第２ｎ型ボディ領域に対向する第２ゲート電極を含み、
前記ドレイン導電体は、前記半導体層の裏面に形成され、前記ｐ型ドレイン領域に接続されたドレイン電極を含み、
前記第１ソース導電体は、前記第１ｐ型ソース領域に接続された第１ソース電極を含み、
前記第２ソース導電体は、前記第１ソース電極から分離して配置され、前記第２ｐ型ソース領域に接続された第２ソース電極を含み、
前記ゲート導電体は、前記半導体層において、前記第１ゲート電極および前記第２ゲート電極に共通に接続されたゲート配線を含む、請求項１に記載の半導体装置。
前記第１ｐチャネル型ＭＩＳＦＥＴは、前記半導体層の表面部に形成された第１ｎ型ボディ領域、前記第１ｎ型ボディ領域の表面部に形成された第１ｐ型ソース領域、および前記第１ｎ型ボディ領域に対向する第１ゲート電極を含み、
前記第２ｐチャネル型ＭＩＳＦＥＴは、前記半導体層の表面部に形成された第２ｎ型ボディ領域、前記第２ｎ型ボディ領域の表面部に形成された第２ｐ型ソース領域、および前記第２ｎ型ボディ領域に対向する第２ゲート電極を含み、
前記ドレイン導電体は、前記半導体層の裏面に形成され、前記ｐ型ドレイン領域に接続されたドレイン電極を含み、
前記第１ソース導電体は、前記第１ｐ型ソース領域に接続された第１ソース電極を含み、
前記第２ソース導電体は、前記第１ソース電極から分離して配置され、前記第２ｐ型ソース領域に接続された第２ソース電極を含み、
前記ゲート導電体は、前記半導体層において、前記第１ゲート電極および前記第２ゲート電極に共通に接続されたゲート配線を含む、請求項１に記載の半導体装置。
【請求項3】
前記半導体層は、前記第１ｐチャネル型ＭＩＳＦＥＴ用の第１アクティブ領域と、前記第１アクティブ領域に隣り合って配置された前記第２ｐチャネル型ＭＩＳＦＥＴ用の第２アクティブ領域とを含み、
前記ゲート配線は、前記第１アクティブ領域と前記第２アクティブ領域との間の領域に設けられている、請求項２に記載の半導体装置。
前記ゲート配線は、前記第１アクティブ領域と前記第２アクティブ領域との間の領域に設けられている、請求項２に記載の半導体装置。
【請求項4】
前記第１アクティブ領域の直下に形成された第１ゲートトレンチと、
前記第２アクティブ領域の直下に形成された第２ゲートトレンチと、
前記第１ゲートトレンチと前記第２ゲートトレンチとの間に形成され、前記第１ゲートトレンチと前記第２ゲートトレンチとを共通に接続する第３ゲートトレンチとを含み、
前記第１ゲート電極は、前記第１ゲートトレンチに埋め込まれた電極を含み、
前記第２ゲート電極は、前記第２ゲートトレンチに埋め込まれた電極を含み、
前記ゲート配線は、前記第３ゲートトレンチに埋め込まれた電極を含む、請求項３に記載の半導体装置。
前記第２アクティブ領域の直下に形成された第２ゲートトレンチと、
前記第１ゲートトレンチと前記第２ゲートトレンチとの間に形成され、前記第１ゲートトレンチと前記第２ゲートトレンチとを共通に接続する第３ゲートトレンチとを含み、
前記第１ゲート電極は、前記第１ゲートトレンチに埋め込まれた電極を含み、
前記第２ゲート電極は、前記第２ゲートトレンチに埋め込まれた電極を含み、
前記ゲート配線は、前記第３ゲートトレンチに埋め込まれた電極を含む、請求項３に記載の半導体装置。
【請求項5】
前記第１アクティブ領域の直下に形成された第１ゲートトレンチと、
前記第２アクティブ領域の直下に形成された第２ゲートトレンチとを含み、
前記第１ゲート電極は、前記第１ゲートトレンチに埋め込まれた電極を含み、
前記第２ゲート電極は、前記第２ゲートトレンチに埋め込まれた電極を含み、
前記ゲート配線は、前記半導体層上の領域に形成され、前記半導体層の表面に沿って前記第１ゲート電極および前記第２ゲート電極に跨り、前記第１ゲート電極および前記第２ゲート電極のそれぞれに対して上側から接続された電極を含む、請求項３に記載の半導体装置。
前記第２アクティブ領域の直下に形成された第２ゲートトレンチとを含み、
前記第１ゲート電極は、前記第１ゲートトレンチに埋め込まれた電極を含み、
前記第２ゲート電極は、前記第２ゲートトレンチに埋め込まれた電極を含み、
前記ゲート配線は、前記半導体層上の領域に形成され、前記半導体層の表面に沿って前記第１ゲート電極および前記第２ゲート電極に跨り、前記第１ゲート電極および前記第２ゲート電極のそれぞれに対して上側から接続された電極を含む、請求項３に記載の半導体装置。
【請求項6】
前記第１アクティブ領域と前記第２アクティブ領域との間の領域において、前記半導体層の表面部よりも前記半導体層の裏面側の領域が、前記共通のｐ型ドレイン領域で占められている、請求項３〜５のいずれか一項に記載の半導体装置。
【請求項7】
前記ゲート配線は、一つのゲートパッドと、前記ゲートパッドに接続され、前記第１アクティブ領域および前記第２アクティブ領域を取り囲むゲートフィンガーを含み、
前記第１ソース電極および前記第２ソース電極は、前記ゲートフィンガーによって互いに分離された領域内に配置されている、請求項３〜６のいずれか一項に記載の半導体装置。
前記第１ソース電極および前記第２ソース電極は、前記ゲートフィンガーによって互いに分離された領域内に配置されている、請求項３〜６のいずれか一項に記載の半導体装置。
【請求項8】
前記第１ｐチャネル型ＭＩＳＦＥＴの複数の第１単位セルによって構成された直線状の第１単位セル列と、
前記第２ｐチャネル型ＭＩＳＦＥＴの複数の第２単位セルによって構成された直線状の第２単位セル列とを含み、
前記第１単位セル列および前記第２単位セル列は、互いに間隔を空けて交互に配置され、
前記第１ソース電極は、前記第１単位セル列および前記第２単位セル列の一端側に基端部を有し、各前記第１単位セル上に歯部を有する櫛歯状に形成され、
前記第２ソース電極は、前記第１単位セル列および前記第２単位セル列の他端側に基端部を有し、各前記第２単位セル上に歯部を有し、前記櫛歯状の前記第１ソース電極と間隔を空けて噛み合う櫛歯状に形成されている、請求項２に記載の半導体装置。
前記第２ｐチャネル型ＭＩＳＦＥＴの複数の第２単位セルによって構成された直線状の第２単位セル列とを含み、
前記第１単位セル列および前記第２単位セル列は、互いに間隔を空けて交互に配置され、
前記第１ソース電極は、前記第１単位セル列および前記第２単位セル列の一端側に基端部を有し、各前記第１単位セル上に歯部を有する櫛歯状に形成され、
前記第２ソース電極は、前記第１単位セル列および前記第２単位セル列の他端側に基端部を有し、各前記第２単位セル上に歯部を有し、前記櫛歯状の前記第１ソース電極と間隔を空けて噛み合う櫛歯状に形成されている、請求項２に記載の半導体装置。
【請求項9】
前記第１ｐチャネル型ＭＩＳＦＥＴの複数の第１単位セルおよび前記第２ｐチャネル型ＭＩＳＦＥＴの複数の第２単位セルが全体として行列状に配列されており、
前記複数の第１単位セルおよび前記複数の第２単位セルは、行方向および列方向のそれぞれにおいて交互に配置されている、請求項２に記載の半導体装置。
前記複数の第１単位セルおよび前記複数の第２単位セルは、行方向および列方向のそれぞれにおいて交互に配置されている、請求項２に記載の半導体装置。
【請求項10】
請求項１〜９のいずれか一項に記載の半導体装置と、
前記半導体装置の全部または一部を封止する封止樹脂とを含む、半導体パッケージ。
前記半導体装置の全部または一部を封止する封止樹脂とを含む、半導体パッケージ。
【請求項11】
表面と、前記表面の反対側の裏面と、前記表面と前記裏面との間の側面とを有する平面視四角形状の半導体基板と、
少なくとも前記表面を覆うように前記半導体基板上に形成された表面絶縁膜と、
前記半導体基板の前記表面側において、前記半導体基板の一つの前記側面に沿う第１周縁部の中央部に当該第１周縁部の両端角部から間隔を空けて配置された第１パッドと、
前記半導体基板の前記第１周縁部に対向する第２周縁部の一端角部に配置された第２パッドと、
前記半導体基板の前記第２周縁部の他端角部に配置された第３パッドとを含む、半導体装置。
少なくとも前記表面を覆うように前記半導体基板上に形成された表面絶縁膜と、
前記半導体基板の前記表面側において、前記半導体基板の一つの前記側面に沿う第１周縁部の中央部に当該第１周縁部の両端角部から間隔を空けて配置された第１パッドと、
前記半導体基板の前記第１周縁部に対向する第２周縁部の一端角部に配置された第２パッドと、
前記半導体基板の前記第２周縁部の他端角部に配置された第３パッドとを含む、半導体装置。
【請求項12】
前記半導体基板は、平面視長方形状の半導体基板を含み、
前記第１周縁部および前記第２周縁部は、前記半導体基板の長手方向に沿う周縁部を含む、請求項１１に記載の半導体装置。
前記第１周縁部および前記第２周縁部は、前記半導体基板の長手方向に沿う周縁部を含む、請求項１１に記載の半導体装置。
【請求項13】
前記第２周縁部の一端角部の頂点を中心とし、前記半導体基板の短辺の長さを半径とする第１円弧と、前記第２周縁部の他端角部の頂点を中心とし、前記半導体基板の短辺の長さを半径とする第２円弧とを前記半導体基板の前記表面に描いたとき、
前記第１パッドは、前記第１円弧の外側領域であって、かつ前記第２円弧の外側領域に配置されている、請求項１２に記載の半導体装置。
前記第１パッドは、前記第１円弧の外側領域であって、かつ前記第２円弧の外側領域に配置されている、請求項１２に記載の半導体装置。
【請求項14】
前記第１円弧および前記第２円弧が、前記半導体基板上の領域で互いに交わる大きさを有し、
前記第１パッドは、前記第１円弧と前記第２円弧との交点から前記第１円弧および前記第２円弧それぞれに対して引いた１対の接線を二辺とする三角形状に形成されている、請求項１３に記載の半導体装置。
前記第１パッドは、前記第１円弧と前記第２円弧との交点から前記第１円弧および前記第２円弧それぞれに対して引いた１対の接線を二辺とする三角形状に形成されている、請求項１３に記載の半導体装置。
【請求項15】
前記第２パッドは、前記第１円弧と同一の中心を有する扇形状に形成されている、請求項１３または１４に記載の半導体装置。
【請求項16】
前記第３パッドは、前記第２円弧と同一の中心を有する扇形状に形成されている、請求項１３〜１５のいずれか一項に記載の半導体装置。
【請求項17】
前記半導体基板に形成されたＭＩＳトランジスタ構造を含み、
前記第１パッドは、前記ＭＩＳトランジスタ構造のドレインに電気的に接続されたドレインパッドを含み、
前記第２パッドは、前記ＭＩＳトランジスタ構造のソースに電気的に接続されたソースパッドを含み、
前記第３パッドは、前記ＭＩＳトランジスタ構造のゲートに電気的に接続されたゲートパッドを含む、請求項１１〜１６のいずれか一項に記載の半導体装置。
前記第１パッドは、前記ＭＩＳトランジスタ構造のドレインに電気的に接続されたドレインパッドを含み、
前記第２パッドは、前記ＭＩＳトランジスタ構造のソースに電気的に接続されたソースパッドを含み、
前記第３パッドは、前記ＭＩＳトランジスタ構造のゲートに電気的に接続されたゲートパッドを含む、請求項１１〜１６のいずれか一項に記載の半導体装置。
【請求項18】
前記半導体基板は、前記ＭＩＳトランジスタ構造が形成されたアクティブ領域を含み、
前記ＭＩＳトランジスタ構造は、前記第１周縁部から前記第２周縁部に向かう方向に延びるストライプ状に形成され、交互に配列された複数のソース領域およびドレイン領域を含み、
前記ソース領域および前記ドレイン領域を覆うように前記半導体基板上に形成された第１層間膜と、
前記アクティブ領域の前記第２周縁部側の略半分の領域を覆うように前記第１層間膜上に形成され、前記ソース領域の前記第２周縁部側の端部において前記ソース領域に電気的に接続された第１ソース配線層と、
前記アクティブ領域の前記第１周縁部側の略半分の領域を覆うように前記第１層間膜上に形成され、前記ドレイン領域の前記第１周縁部側の端部において前記ドレイン領域に電気的に接続された第１ドレイン配線層とをさらに含む、請求項１７に記載の半導体装置。
前記ＭＩＳトランジスタ構造は、前記第１周縁部から前記第２周縁部に向かう方向に延びるストライプ状に形成され、交互に配列された複数のソース領域およびドレイン領域を含み、
前記ソース領域および前記ドレイン領域を覆うように前記半導体基板上に形成された第１層間膜と、
前記アクティブ領域の前記第２周縁部側の略半分の領域を覆うように前記第１層間膜上に形成され、前記ソース領域の前記第２周縁部側の端部において前記ソース領域に電気的に接続された第１ソース配線層と、
前記アクティブ領域の前記第１周縁部側の略半分の領域を覆うように前記第１層間膜上に形成され、前記ドレイン領域の前記第１周縁部側の端部において前記ドレイン領域に電気的に接続された第１ドレイン配線層とをさらに含む、請求項１７に記載の半導体装置。
【請求項19】
前記第１ソース配線層および前記第１ドレイン配線層を覆うように前記第１層間膜上に形成された第２層間膜と、
前記アクティブ領域の前記第２周縁部側の略半分の領域を覆うように前記第２層間膜上に形成され、前記第１ソース配線層に電気的に接続されており、その一部が前記ソースパッドとして前記表面絶縁膜から露出する第２ソース配線層と、
前記アクティブ領域の前記第１周縁部側の略半分の領域を覆うように前記第２層間膜上に形成され、前記第１ドレイン配線層に電気的に接続されており、その一部が前記ドレインパッドとして前記表面絶縁膜から露出する第２ドレイン配線層とを含む、請求項１８に記載の半導体装置。
前記アクティブ領域の前記第２周縁部側の略半分の領域を覆うように前記第２層間膜上に形成され、前記第１ソース配線層に電気的に接続されており、その一部が前記ソースパッドとして前記表面絶縁膜から露出する第２ソース配線層と、
前記アクティブ領域の前記第１周縁部側の略半分の領域を覆うように前記第２層間膜上に形成され、前記第１ドレイン配線層に電気的に接続されており、その一部が前記ドレインパッドとして前記表面絶縁膜から露出する第２ドレイン配線層とを含む、請求項１８に記載の半導体装置。
【請求項20】
前記半導体基板は、前記アクティブ領域外の保護ダイオード領域と、
前記保護ダイオード領域を覆うように前記第２層間膜上に形成され、その一部が前記ゲートパッドとして前記表面絶縁膜から露出するゲート配線層とをさらに含む、請求項１９に記載の半導体装置。
前記保護ダイオード領域を覆うように前記第２層間膜上に形成され、その一部が前記ゲートパッドとして前記表面絶縁膜から露出するゲート配線層とをさらに含む、請求項１９に記載の半導体装置。
【請求項21】
前記表面絶縁膜は、さらに前記半導体基板の前記側面を覆うように形成されている、請求項１１〜２０のいずれか一項に記載の半導体装置。
【請求項22】
チップサイズパッケージ構造を有する、請求項１１〜２１のいずれか一項に記載の半導体装置。
【請求項23】
前記チップサイズパッケージ構造は、０．５０ｍｍ未満の長辺と、０．４０ｍｍ未満の短辺とを含む、請求項２２に記載の半導体装置。
【請求項24】
前記チップサイズパッケージ構造は、０．１５ｍｍ未満の厚さで形成されている、請求項２２または２３に記載の半導体装置。
【請求項25】
前記第１パッド、前記第２パッドおよび前記第３パッドの各間の距離が、前記半導体基板の短辺の５０％以上である、請求項１２〜１６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体パッケージに関する。
【背景技術】
【0002】
従来、ノーマリオン型の半導体素子として、ＪＦＥＴ（Junction gate Field Effect Transistor）が知られている。たとえば、特許文献１は、ＭＯＳＦＥＴと組み合わせた形態で使用されるＳｉＣ−ＪＦＥＴを開示している。また、特許文献２は、半導体チップと、半導体チップを搭載するステージと、ゲートリードと、ソースリードと、ドレインリードと、ボンディングワイヤと、封止樹脂とを備える、半導体パッケージを開示している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１−１６６６７３号公報
【特許文献2】特開２０１４−１２３６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ノーマリオン型のＪＦＥＴは、電圧の印加によって半導体層内に広がる空乏層によって、半導体層を流れる電流が遮断される。空乏層の広がり幅を適切に設計することが、電流の確実な遮断を確保する。そのため、ＪＦＥＴでは、空乏層の広がり幅を優先的に考慮しなければならず、半導体層の不純物濃度（チャネル濃度）を低くする結果、単位長さ当たりの抵抗が比較的高い。また、ノーマリオン型の半導体素子として、デプレッション型ＭＯＳＦＥＴも存在するが、空乏層の広がり幅を優先的に考慮するという同様の理由が、半導体層の抵抗の低減化を妨げている。
【0005】
このような背景から、ＪＦＥＴやデプレッション型ＭＯＳＦＥＴでは、オン抵抗を低くするために電流経路を大きく確保しておく必要がある。そのため、素子を小型化して使用することが難しい。本発明の目的は、ノーマリオン型であり、かつ素子の小型化を図ることができる半導体装置および半導体パッケージを提供することである。
【0006】
また、特許文献２のように、従来から様々な半導体パッケージが提案されているが、今後、ウェアラブル端末の需要に伴い、より小型化されたトランジスタが要求される。本発明の他の目的は、従来に比べて格段に小型化された半導体装置を提供することである。
【課題を解決するための手段】
【0007】
本発明の一実施形態に係る半導体装置は、エンハンスメント型の第１ｐチャネル型ＭＩＳＦＥＴと、エンハンスメント型の第２ｐチャネル型ＭＩＳＦＥＴと、前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴのドレインに共通に電気的に接続されたドレイン導電体と、前記第１ｐチャネル型ＭＩＳＦＥＴのソースに電気的に接続された第１ソース導電体と、前記第２ｐチャネル型ＭＩＳＦＥＴのソースに電気的に接続された第２ソース導電体と、前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴのゲートに共通に電気的に接続されたゲート導電体とを含む。
【0008】
この半導体装置では、ゲート導電体Ｇに電圧が印加されていない状態で第１ソース導電体Ｓ１と第２ソース導電体Ｓ２との間（Ｓ１−Ｓ２間）に電圧が印加されると、第１ｐチャネル型ＭＩＳＦＥＴおよび第２ｐチャネル型ＭＩＳＦＥＴそれぞれの寄生ダイオード（内部ダイオード）を経由して、両方のＭＩＳＦＥＴがオンする。これにより、Ｓ１−Ｓ２間に電流を流すことができる。一方、ゲート導電体Ｇに正の電圧を印加していくと、ゲート導電体Ｇと第１ソース導電体Ｓ１との間の電位差ＶＧＳ１が０に近づき、最終的に、第１ソース導電体Ｓ１と第２ソース導電体Ｓ２との間の電流が遮断される。こうして、ゲート導電体Ｇに電圧を印加しないときにＳ１−Ｓ２間が導通する一方で、ゲート導電体Ｇに電圧を印加したときにはＳ１−Ｓ２間が遮断状態となる。つまり、ノーマリオン動作が実現される。さらに、この半導体装置において電流をオンオフする第１および第２ｐチャネル型ＭＩＳＦＥＴでは、ＪＦＥＴやデプレッション形ＭＩＳＦＥＴとは異なり、電流のオンオフに空乏層の広がりを使用しない。そのため、空乏層を考慮して半導体層の不純物濃度を設計しなくてもよいので、小型化しても、低い抵抗値を維持することができる。
【0009】
本発明の一実施形態に係る半導体装置は、前記第１ｐチャネル型ＭＩＳＦＥＴおよび前記第２ｐチャネル型ＭＩＳＦＥＴに対する共通のｐ型ドレイン領域を有する半導体層を含み、前記第１ｐチャネル型ＭＩＳＦＥＴは、前記半導体層の表面部に形成された第１ｎ型ボディ領域、前記第１ｎ型ボディ領域の表面部に形成された第１ｐ型ソース領域、および前記第１ｎ型ボディ領域に対向する第１ゲート電極を含み、前記第２ｐチャネル型ＭＩＳＦＥＴは、前記半導体層の表面部に形成された第２ｎ型ボディ領域、前記第２ｎ型ボディ領域の表面部に形成された第２ｐ型ソース領域、および前記第２ｎ型ボディ領域に対向する第２ゲート電極を含み、前記ドレイン導電体は、前記半導体層の裏面に形成され、前記ｐ型ドレイン領域に接続されたドレイン電極を含み、前記第１ソース導電体は、前記第１ｐ型ソース領域に接続された第１ソース電極を含み、前記第２ソース導電体は、前記第１ソース電極から分離して配置され、前記第２ｐ型ソース領域に接続された第２ソース電極を含み、前記ゲート導電体は、前記半導体層において、前記第１ゲート電極および前記第２ゲート電極に共通に接続されたゲート配線を含んでいてもよい。
【0010】
この構成によれば、第１ｐチャネル型ＭＩＳＦＥＴおよび第２ｐチャネル型ＭＩＳＦＥＴを１チップに集約することができるので、より小型な半導体装置を提供することができる。本発明の一実施形態に係る半導体装置では、前記半導体層は、前記第１ｐチャネル型ＭＩＳＦＥＴ用の第１アクティブ領域と、前記第１アクティブ領域に隣り合って配置された前記第２ｐチャネル型ＭＩＳＦＥＴ用の第２アクティブ領域とを含み、前記ゲート配線は、前記第１アクティブ領域と前記第２アクティブ領域との間の領域に設けられていてもよい。
【0011】
本発明の一実施形態に係る半導体装置は、前記第１アクティブ領域の直下に形成された第１ゲートトレンチと、前記第２アクティブ領域の直下に形成された第２ゲートトレンチと、前記第１ゲートトレンチと前記第２ゲートトレンチとの間に形成され、前記第１ゲートトレンチと前記第２ゲートトレンチとを共通に接続する第３ゲートトレンチとを含み、前記第１ゲート電極は、前記第１ゲートトレンチに埋め込まれた電極を含み、前記第２ゲート電極は、前記第２ゲートトレンチに埋め込まれた電極を含み、前記ゲート配線は、前記第３ゲートトレンチに埋め込まれた電極を含んでいてもよい。
【0012】
本発明の一実施形態に係る半導体装置は、前記第１アクティブ領域の直下に形成された第１ゲートトレンチと、前記第２アクティブ領域の直下に形成された第２ゲートトレンチとを含み、前記第１ゲート電極は、前記第１ゲートトレンチに埋め込まれた電極を含み、前記第２ゲート電極は、前記第２ゲートトレンチに埋め込まれた電極を含み、前記ゲート配線は、前記半導体層上の領域に形成され、前記半導体層の表面に沿って前記第１ゲート電極および前記第２ゲート電極に跨り、前記第１ゲート電極および前記第２ゲート電極のそれぞれに対して上側から接続された電極を含んでいてもよい。
【0013】
本発明の一実施形態に係る半導体装置では、前記第１アクティブ領域と前記第２アクティブ領域との間の領域において、前記半導体層の表面部よりも前記半導体層の裏面側の領域が、前記共通のｐ型ドレイン領域で占められていてもよい。本発明の一実施形態に係る半導体装置では、前記ゲート配線は、一つのゲートパッドと、前記ゲートパッドに接続され、前記第１アクティブ領域および前記第２アクティブ領域を取り囲むゲートフィンガーを含み、前記第１ソース電極および前記第２ソース電極は、前記ゲートフィンガーによって互いに分離された領域内に配置されていてもよい。
【0014】
本発明の一実施形態に係る半導体装置は、前記第１ｐチャネル型ＭＩＳＦＥＴの複数の第１単位セルによって構成された直線状の第１単位セル列と、前記第２ｐチャネル型ＭＩＳＦＥＴの複数の第２単位セルによって構成された直線状の第２単位セル列とを含み、前記第１単位セル列および前記第２単位セル列は、互いに間隔を空けて交互に配置され、前記第１ソース電極は、前記第１単位セル列および前記第２単位セル列の一端側に基端部を有し、各前記第１単位セル上に歯部を有する櫛歯状に形成され、前記第２ソース電極は、前記第１単位セル列および前記第２単位セル列の他端側に基端部を有し、各前記第２単位セル上に歯部を有し、前記櫛歯状の前記第１ソース電極と間隔を空けて噛み合う櫛歯状に形成されていてもよい。
【0015】
本発明の一実施形態に係る半導体装置では、前記第１ｐチャネル型ＭＩＳＦＥＴの複数の第１単位セルおよび前記第２ｐチャネル型ＭＩＳＦＥＴの複数の第２単位セルが全体として行列状に配列されており、前記複数の第１単位セルおよび前記複数の第２単位セルは、行方向および列方向のそれぞれにおいて交互に配置されていてもよい。本発明の一実施形態に係る半導体パッケージは、本発明の一実施形態に係る半導体装置と、前記半導体装置の全部または一部を封止する封止樹脂とを含む。
【0016】
この構成によれば、本発明の一実施形態に係る半導体装置を備えているので、ノーマリオン型であり、かつ素子の小型化を図ることができる半導体パッケージを提供することができる。本発明の一実施形態に係る半導体装置は、表面と、前記表面の反対側の裏面と、前記表面と前記裏面との間の側面とを有する平面視四角形状の半導体基板と、少なくとも前記表面を覆うように前記半導体基板上に形成された表面絶縁膜と、前記半導体基板の前記表面側において、前記半導体基板の一つの前記側面に沿う第１周縁部の中央部に当該第１周縁部の両端角部から間隔を空けて配置された第１パッドと、前記半導体基板の前記第１周縁部に対向する第２周縁部の一端角部に配置された第２パッドと、前記半導体基板の前記第２周縁部の他端角部に配置された第３パッドとを含む。
【0017】
この構成とは異なる比較形態として、第１パッドが第１周縁部の角部に配置されていたり、第１パッドが両端角部にまで至る大きさで形成されていたりすると、第１パッドと第２パッドとの距離、および第１パッドと第３パッドとの距離は、それぞれ、半導体基板の側面に沿う辺の長さとほぼ同等となる。このような形態では、半導体装置の小型化に伴い半導体基板のサイズ（半導体基板の辺の長さ）が小さくなると、上記の各パッド間距離が短くなり、実装後に短絡するおそれがある。
【0018】
これに対し、上記の構成では、平面視四角形状の半導体基板の第１周縁部の中央部に当該第１周縁部の両端角部から間隔を空けて第１パッドが配置されている。そのため、第１パッドと第２パッドとの距離、および第１パッドと第３パッドとの距離を比較的長くすることができる。したがって、実装時の短絡を避けながら、上記比較形態よりも半導体基板のサイズを小さくすることができる。これにより、小型化された半導体装置を提供することができる。
【0019】
本発明の一実施形態に係る半導体装置では、前記半導体基板は、平面視長方形状の半導体基板を含み、前記第１周縁部および前記第２周縁部は、前記半導体基板の長手方向に沿う周縁部を含んでいてもよい。この構成によれば、第２パッドおよび第３パッドが、それぞれ、長手方向に沿う第２周縁部の一端角部および他端角部に配置されるので、第２パッドと第３パッドとの距離も比較的長くすることができる。
【0020】
本発明の一実施形態に係る半導体装置では、前記第２周縁部の一端角部の頂点を中心とし、前記半導体基板の短辺の長さを半径とする第１円弧と、前記第２周縁部の他端角部の頂点を中心とし、前記半導体基板の短辺の長さを半径とする第２円弧とを前記半導体基板の前記表面に描いたとき、前記第１パッドは、前記第１円弧の外側領域であって、かつ前記第２円弧の外側領域に配置されていてもよい。
【0021】
この構成によれば、第１パッドと第２パッドとの距離、および第１パッドと第３パッドとの距離として、少なくとも半導体装置の短辺の長さと第２パッドおよび第３パッドの大きさ（幅）との差に相当する長さを確保することができる。すなわち、上記比較形態における第１パッドと第２パッドとの距離、および第１パッドと第３パッドとの距離を維持しながら、第１パッドの大きさ分、半導体装置を小型化することができる。
【0022】
本発明の一実施形態に係る半導体装置では、前記第１円弧および前記第２円弧が、前記半導体基板上の領域で互いに交わる大きさを有し、前記第１パッドは、前記第１円弧と前記第２円弧との交点から前記第１円弧および前記第２円弧それぞれに対して引いた１対の接線を二辺とする三角形状に形成されていてもよい。この構成によれば、第１円弧および第２円弧の外側領域のスペースを最大限に利用して第１パッドを形成することができる。これにより、半導体装置を小型化しながらも、第１パッドに十分な接合面積を確保することができる。
【0023】
本発明の一実施形態に係る半導体装置では、前記第２パッドは、前記第１円弧と同一の中心を有する扇形状に形成されていてもよい。この構成によれば、第１パッドと第２パッドとの距離として、少なくとも半導体装置の短辺の長さと第２パッドの大きさ（幅）との差に相当する長さを確保しながら、第２パッドに十分な接合面積を確保することができる。
【0024】
本発明の一実施形態に係る半導体装置では、前記第３パッドは、前記第２円弧と同一の中心を有する扇形状に形成されていてもよい。この構成によれば、第１パッドと第３パッドとの距離として、少なくとも半導体装置の短辺の長さと第３パッドの大きさ（幅）との差に相当する長さを確保しながら、第３パッドに十分な接合面積を確保することができる。
【0025】
本発明の一実施形態に係る半導体装置は、前記半導体基板に形成されたＭＩＳトランジスタ構造を含み、前記第１パッドは、前記ＭＩＳトランジスタ構造のドレインに電気的に接続されたドレインパッドを含み、前記第２パッドは、前記ＭＩＳトランジスタ構造のソースに電気的に接続されたソースパッドを含み、前記第３パッドは、前記ＭＩＳトランジスタ構造のゲートに電気的に接続されたゲートパッドを含んでいてもよい。
【0026】
本発明の一実施形態に係る半導体装置では、前記半導体基板は、前記ＭＩＳトランジスタ構造が形成されたアクティブ領域を含み、前記ＭＩＳトランジスタ構造は、前記第１周縁部から前記第２周縁部に向かう方向に延びるストライプ状に形成され、交互に配列された複数のソース領域およびドレイン領域を含み、前記ソース領域および前記ドレイン領域を覆うように前記半導体基板上に形成された第１層間膜と、前記アクティブ領域の前記第２周縁部側の略半分の領域を覆うように前記第１層間膜上に形成され、前記ソース領域の前記第２周縁部側の端部において前記ソース領域に電気的に接続された第１ソース配線層と、前記アクティブ領域の前記第１周縁部側の略半分の領域を覆うように前記第１層間膜上に形成され、前記ドレイン領域の前記第１周縁部側の端部において前記ドレイン領域に電気的に接続された第１ドレイン配線層とをさらに含んでいてもよい。
【0027】
この構成によれば、第１ソース配線層および第１ドレイン配線層が、それぞれ、アクティブ領域の略半分の領域を覆う大きさで形成されている。これにより、ソース−ドレイン間の電流経路を広く確保することができる。そのため、半導体装置を小型化しながらも、ＭＩＳトランジスタのオン抵抗の上昇を抑えることができる。本発明の一実施形態に係る半導体装置は、前記第１ソース配線層および前記第１ドレイン配線層を覆うように前記第１層間膜上に形成された第２層間膜と、前記アクティブ領域の前記第２周縁部側の略半分の領域を覆うように前記第２層間膜上に形成され、前記第１ソース配線層に電気的に接続されており、その一部が前記ソースパッドとして前記表面絶縁膜から露出する第２ソース配線層と、前記アクティブ領域の前記第１周縁部側の略半分の領域を覆うように前記第２層間膜上に形成され、前記第１ドレイン配線層に電気的に接続されており、その一部が前記ドレインパッドとして前記表面絶縁膜から露出する第２ドレイン配線層とを含んでいてもよい。
【0028】
この構成によれば、第２ソース配線層および第２ドレイン配線層が、それぞれ、アクティブ領域の略半分の領域を覆う大きさで形成されている。これにより、ソース−ドレイン間の電流経路を広く確保することができる。そのため、半導体装置を小型化しながらも、ＭＩＳトランジスタのオン抵抗の上昇を抑えることができる。本発明の一実施形態に係る半導体装置では、前記半導体基板は、前記アクティブ領域外の保護ダイオード領域と、前記保護ダイオード領域を覆うように前記第２層間膜上に形成され、その一部が前記ゲートパッドとして前記表面絶縁膜から露出するゲート配線層とをさらに含んでいてもよい。
【0029】
本発明の一実施形態に係る半導体装置では、前記表面絶縁膜は、さらに前記半導体基板の前記側面を覆うように形成されていてもよい。この構成によれば、半導体装置が高密度実装された場合に、隣接する半導体装置との間の短絡を防止することができる。
本発明の一実施形態に係る半導体装置は、チップサイズパッケージ構造を有していてもよい。
【0030】
本発明の一実施形態に係る半導体装置では、前記チップサイズパッケージ構造は、０．５０ｍｍ未満の長辺と、０．４０ｍｍ未満の短辺とを含んでいてもよい。この構成により、今までにない最小の半導体装置を提供することができる。
本発明の一実施形態に係る半導体装置では、前記チップサイズパッケージ構造は、０．１５ｍｍ未満の厚さで形成されていてもよい。
【0031】
チップサイズパッケージ構造の厚さが上記の範囲であれば、半導体装置が傾いて実装されても、半導体装置の側面の通常位置からの出っ張り量を小さくすることができる。これにより、半導体装置が高密度実装された場合でも、隣接する半導体装置との接触を抑止することができる。本発明の一実施形態に係る半導体装置では、前記第１パッド、前記第２パッドおよび前記第３パッドの各間の距離が、前記半導体基板の短辺の５０％以上であってもよい。
【発明を実施するための形態】
【0033】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る半導体パッケージ１の概略構成図であり、半導体パッケージ１の内部構造を平面的に示す図である。なお、図１は、便宜上、半導体パッケージ１の内部を透視して示している。
半導体パッケージ１は、直方体形状に形成されており、そのサイズは、たとえば、１．６ｍｍ×１．６ｍｍ以下である。半導体パッケージ１は、アイランド２と、複数の端子３〜５と、半導体チップ６と、封止樹脂７とを含む。
【0034】
アイランド２は、平面視四角形状に形成され、半導体パッケージ１のほぼ中央に配置されている。この実施形態では、アイランド２は、後述するドレイン電極５３に接続されている。なお、アイランド２は、半導体パッケージ１が図４Ｂに示す回路構成で使用される場合、半導体パッケージ１のドレイン端子を兼ねていてもよい。複数の端子３〜５は、第１ソース端子３、第２ソース端子４およびゲート端子５を含む。複数の端子３〜５は、半導体パッケージ１の厚さ方向（紙面を貫く方向）一方面および他方面のうち、一方面に偏って設けられている。複数の端子３〜５は、当該一方面側において、互いに離れて配置されている。この実施形態では、第１ソース端子３および第２ソース端子４が、それぞれ、半導体パッケージ１の一対の対辺の一方の辺の各端部（半導体パッケージ１の角部）に配置されている。ゲート端子５は、当該対辺の他方の辺の略中央部に配置されている。
【0035】
半導体チップ６は、平面視四角形状に形成され、アイランド２上に配置されている。半導体チップ６は、アイランド２との接合側の反対側の面に、所定のパターンで形成された電極膜８を有している。電極膜８は、ゲート配線９、第１ソース配線１０、第２ソース配線１１を含む。ゲート配線９は、ゲートパッド１２と、ゲートパッド１２から延びるゲートフィンガー１３とを含む。
【0036】
ゲートパッド１２は、ゲート端子５が配置された半導体パッケージ１の辺に隣り合う半導体チップ６の辺の略中央部に配置されている。この配置形態によってゲートパッド１２とゲート端子５との距離が近くなるので、ボンディングワイヤ１９による接続が容易になる。ゲートフィンガー１３は、半導体チップ６の周縁部に沿って設けられ、その内方の半導体チップ６の中央領域に閉領域を区画する外周部１４と、外周部１４を２分するように、ゲートパッド１２からその対辺に設けられた外周部１４まで延びる中央部１５とを含む。当該中央部１５によって、外周部１４内の閉領域が第１領域１６および第２領域１７に区画されている。第１領域１６および第２領域１７は、それぞれ、中央部１５を境界として、第１ソース端子３側および第２ソース端子４側に形成され、各ソース端子３，４から中央部１５に沿う方向に長手な略長方形状を有している。
【0037】
第１ソース配線１０および第２ソース配線１１は、それぞれ、ゲートフィンガー１３で区画された第１領域１６および第２領域１７内に配置されている。第１ソース配線１０および第２ソース配線１１とゲートフィンガー１３との間には一定幅の隙間１８が設けられ、当該隙間１８によって、これらの間が絶縁分離されている。第１ソース配線１０および第２ソース配線１１は、それぞれ、第１領域１６および第２領域１７と同様に、各ソース端子３，４から中央部１５に沿う方向に長手な略長方形状を有している。この形状によって、第１ソース端子３側のボンディングワイヤ２０と第２ソース端子４側のボンディングワイヤ２１とを、互いに干渉させずに複数本接続することができる。
【0038】
封止樹脂７は、半導体パッケージ１の外形を構成しており、第１ソース端子３、第２ソース端子４およびゲート端子５の少なくとも一部が露出するように、半導体チップ６を封止している。アイランド２は、半導体パッケージ１が図４Ｂに示す回路構成で使用される場合、封止樹脂７の裏面からドレイン端子として露出していてもよい。図２は、図１の半導体チップ６をII−II切断線で切断したときに現れる断面図である。図３は、第１トランジスタＴｒ１および第２トランジスタＴｒ２のセルレイアウトを示す図である。
【0039】
半導体チップ６は、半導体層２２を含む。半導体層２２は、ｐ＋型半導体基板２３と、当該基板２３上に積層されたｐ型エピタキシャル層２４とを有している。なお、半導体層２２は、エピタキシャル層を有していなくてもよく、たとえば、ｐ型半導体基板のみからなっていてもよい。半導体層２２上の領域は、互いに隣り合う第１アクティブ領域２５および第２アクティブ領域２６を含み、これらの領域２５，２６の間に中央領域２７が設定されている。
【0040】
半導体層２２（ｐ型エピタキシャル層２４）の表面部には、第１アクティブ領域２５、第２アクティブ領域２６および中央領域２７の全域に、ｎ型ボディ領域２８が形成されている。ｐ型エピタキシャル層２４において、ｎ型ボディ領域２８に対して半導体層２２の裏面側の領域は、ｐ型ドレイン領域２９である。ｐ型エピタキシャル層２４には、その表面からｎ型ボディ領域２８を貫通してｐ型ドレイン領域２９に達するゲートトレンチ３０が形成されている。
【0041】
ゲートトレンチ３０は、図３に示すように、第１アクティブ領域２５、第２アクティブ領域２６および中央領域２７の境界を超えて全体として平面視格子状に形成されている。これにより、ｐ型エピタキシャル層２４の表面部は、格子状のゲートトレンチ３０の複数の窓部分に複数の単位セル３１〜３３が区画される。単位セル３１〜３３は、第１アクティブ領域２５に形成された第１トランジスタＴｒ１用の第１単位セル３１と、第２アクティブ領域２６に形成された第２トランジスタＴｒ２用の第２単位セル３２と、中央領域２７に形成され、トランジスタとしての機能を有しない第３単位セル３３（ダミーセル）とを含む。すなわち、この実施形態では、半導体層２２内において、複数の第１単位セル３１および複数の第２単位セル３２が、それぞれ、一定の領域（第１アクティブ領域２５および第２アクティブ領域２６）に集約されており、各領域２５，２６において行列状に配列されている。
【0042】
また、ゲートトレンチ３０は、図３示すように、第１アクティブ領域２５の直下の第１ゲートトレンチ３４と、第２アクティブ領域２６の直下の第２ゲートトレンチ３５と、中央領域２７の直下の第３ゲートトレンチ３６とに区別することができる。第１ゲートトレンチ３４および第２ゲートトレンチ３５は、これらのトレンチ３４，３５の間の第３ゲートトレンチ３６によって共通に接続されており、第３ゲートトレンチ３６を介して互いにつながっている。
【0043】
各第１単位セル３１において、ｎ型ボディ領域２８の表面部にはｐ＋型ソース領域３７が形成されている。また、このｐ型エピタキシャル層２４の表面からｐ＋型ソース領域３７を貫通してｎ型ボディ領域２８に達するｎ＋型ボディコンタクト領域３８が形成されている。これにより、ｐ型エピタキシャル層２４の表面側からｎ型ボディ領域２８にコンタクトできるようになっている。
【0044】
各第２単位セル３２において、ｎ型ボディ領域２８の表面部にはｐ＋型ソース領域３９が形成されている。また、このｐ型エピタキシャル層２４の表面からｐ＋型ソース領域３９を貫通してｎ型ボディ領域２８に達するｎ＋型ボディコンタクト領域４０が形成されている。これにより、ｐ型エピタキシャル層２４の表面側からｎ型ボディ領域２８にコンタクトできるようになっている。
【0045】
各第３単位セル３３は、その表面部にソース領域等を有しておらず、ゲートトレンチ３０の底部から開口端に至るまでｎ型ボディ領域２８で占められている。ゲートトレンチ３０には、ゲート絶縁膜４１をゲート電極４２が埋め込まれている。ゲート電極４２は、図２に示すように、第１ゲートトレンチ３４に埋め込まれた第１ゲート電極４３と、第２ゲートトレンチ３５に埋め込まれた第２ゲート電極４４と、第３ゲートトレンチ３６に埋め込まれた第３ゲート電極４５とに区別することができる。第１ゲート電極４３および第２ゲート電極４４は、これらの電極４３，４４の間の第３ゲート電極４５によって共通に接続されている。
【0046】
第１ゲート電極４３は、各第１単位セル３１のｐ＋型ソース領域３７、ｎ型ボディ領域２８およびｐ型ドレイン領域２９に対向している。これにより、各第１単位セル３１において、ｐチャネル型ＭＩＳＦＥＴである第１トランジスタＴｒ１が構成されている。また、第１単位セル３１には、ｐ型ドレイン領域２９とｎ型ボディ領域２８とのｐｎ接合によって構成された寄生ダイオード（第１寄生ダイオード５４）が設けられている。
【0047】
第２ゲート電極４４は、各第２単位セル３２のｐ＋型ソース領域３９、ｎ型ボディ領域２８およびｐ型ドレイン領域２９に対向している。これにより、各第２単位セル３２において、ｐチャネル型ＭＩＳＦＥＴである第２トランジスタＴｒ２が構成されている。また、第２単位セル３２には、ｐ型ドレイン領域２９とｎ型ボディ領域２８とのｐｎ接合によって構成された寄生ダイオード（第１寄生ダイオード５５）が設けられている。
【0048】
第３ゲート電極４５は、各第３単位セル３３のｎ型ボディ領域２８に対向している。半導体層２２上には、層間絶縁膜４６が形成されている。層間絶縁膜４６には、第１コンタクトホール４７、第２コンタクトホール４８および第３コンタクトホール４９が形成されている。第１コンタクトホール４７は、第１単位セル３１のｐ＋型ソース領域３７およびｎ＋型ボディコンタクト領域３８を露出させる。第２コンタクトホール４８は、第２単位セル３２のｐ＋型ソース領域３９およびｎ＋型ボディコンタクト領域４０を露出させる。また、第３コンタクトホール４９は、第３ゲート電極４５を露出させる。
【0049】
層間絶縁膜４６上には、図１で示した電極膜８が形成されている。電極膜８のうち、第１ソース配線１０は、第１コンタクトホール４７を介して、第１単位セル３１のｐ＋型ソース領域３７およびｎ＋型ボディコンタクト領域３８に接続されている。第２ソース配線１１は、第２コンタクトホール４８を介して、第２単位セル３２のｐ＋型ソース領域３９およびｎ＋型ボディコンタクト領域４０に接続されている。また、ゲートフィンガー１３（図２では中央部１５）は、第３コンタクトホール４９を介して、第３ゲート電極４５に接続されている。
【0050】
そして、電極膜８上には、電極膜８を覆うように表面保護膜５０が形成されている。表面保護膜５０には、第１ソース配線１０および第２ソース配線１１の一部をパッドとして露出させるパッド開口５１，５２が形成されている。一方、ゲートフィンガー１３は、表面保護膜５０に被覆されている。半導体層２２（ｐ＋型半導体基板２３）の裏面には、その全体にドレイン電極５３が形成されている。ドレイン電極５３は、第１トランジスタＴｒ１および第２トランジスタＴｒ２の共通の電極である。
【0051】
半導体チップ６の構成に関して、以下の説明を加える。ｐ＋型半導体基板２３は、たとえばｐ型のシリコン基板からなる。ｐ＋型半導体基板２３の厚さは、たとえば、４０μｍ〜２５０μｍである。また、ｐ＋型半導体基板２３は、ｐ型不純物として、たとえばＢ（ホウ素）等を含み、その濃度は１×１０２１ｃｍ−３〜１×１０２２ｃｍ−３程度である。
【0052】
ｐ型エピタキシャル層２４の厚さは、たとえば、３μｍ〜８μｍ程度である。また、ｐ型エピタキシャル層２４は、ｐ型不純物として、たとえばＢ（ホウ素）等を含み、その濃度は１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度である。ｎ型ボディ領域２８は、ｎ型不純物として、たとえばＰ（りん）やＡｓ（ヒ素）等を含み、その濃度は２×１０１６ｃｍ−３〜３×１０１７ｃｍ−３程度である。
【0053】
ｐ型ドレイン領域２９は、ｐ型不純物として、たとえばＢ（ホウ素）等を含み、その濃度は１×１０１６ｃｍ−３〜１×１０１７ｃｍ−３程度である。ｐ＋型ソース領域３７，３９は、ｐ型不純物として、たとえばＢ（ホウ素）等を含み、その濃度は１×１０２１ｃｍ−３〜５×１０２１ｃｍ−３程度である。
ｎ＋型ボディコンタクト領域３８，４０は、ｎ型不純物として、たとえばＰ（りん）やＡｓ（ヒ素）等を含み、その濃度は１×１０２１ｃｍ−３〜５×１０２１ｃｍ−３程度である。
【0054】
ゲート絶縁膜４１は、たとえばＳｉＯ２（酸化シリコン）からなり、ゲート電極４２は、たとえばポリシリコン（ドープトポリシリコン）からなる。また、層間絶縁膜４６は、たとえばＳｉＯ２（酸化シリコン）からなり、表面保護膜５０は、たとえばＳｉＮ（窒化シリコン）からなる。
ゲート配線９、第１ソース配線１０、第２ソース配線１１およびドレイン電極５３は、たとえば、ＡｌもしくはＡｌを含む合金からなる。
【0055】
図４Ａおよび図４Ｂは、半導体チップ６の回路構成を示す図であって、図４Ａがドレインに電位が与えられない（ドレインが電気的にフローティングされている）構成であり、図４Ｂがドレインに電位が与えられる構成である。図５は、半導体チップ６のＩ−Ｖ特性を示す図である。次に、図２および図４Ａ，４Ｂを参照して、半導体チップ６の動作について説明する。なお、図４Ａ，４Ｂのアルファベット符号と図２の各構成との対応関係は以下の通りである。
【0056】
第１ソースＳ１：第１ソース配線１０ 第２ソースＳ２：第２ソース配線１１ドレインＤ：ドレイン電極５３ ゲートＧ：ゲート配線９
まず、ゲートＧに電圧が印加されていない状態で、第１ソースＳ１と第２ソースＳ２との間（Ｓ１−Ｓ２間）に電圧が印加される。より具体的には、第１ソースＳ１に正の電圧（＋）が印加され、第２ソースＳ２およびゲートＧの電圧は０Ｖとされる。また、図４Ａの構成では、ドレインＤは電気的にフローティングされている。一方、図４Ｂのように、ドレインＤが端子として利用されてもよい。第１および第２ゲート電極４３，４４は、第３ゲート電極４５に共通に接続されているので、互いに同電位に保持される。
【0057】
第１トランジスタＴｒ１では、ｎ型ボディ領域２８の電位が、ｎ＋型ボディコンタクト領域３８を介して第１ソース配線１０（第１ソースＳ１）と同じ正の電位となる。これにより、ｎ型ボディ領域２８と第１ゲート電極４３との電位差に起因して、ｎ型ボディ領域２８内の少数キャリアである正孔が、ゲート絶縁膜４１とｎ型ボディ領域２８との接触面に引き付けられる。そして、引き付けられた正孔によってチャネルが形成され、第１トランジスタＴｒ１がオンし、第１ソースＳ１からｐ型ドレイン領域２９へと、寄生ダイオード５４を経由して電流Ｉ１が流れる。
【0058】
第１トランジスタＴｒ１のオンにより、ドレインＤの電位は、第１ソースＳ１とほぼ同電位となり、第２ソースＳ２に対しては高電位となる。これにより、第２単位セル３２の寄生ダイオード５５の両端に順方向電圧がかかって寄生ダイオード５５がオン状態となり、ｐ型ドレイン領域２９と第２ソースＳ２との間が、寄生ダイオード５５を介して導通状態となる。ｐ型ドレイン領域２９へ流れる電流Ｉ１は、電流Ｉ２として、ｐ型ドレイン領域２９から第２ソースＳ２へと流れることとなる。その結果、第１ソースＳ１と第２ソースＳ２との間（Ｓ１−Ｓ２間）に電流が流れる。
【0059】
一方、ゲートＧに正の電圧を印加していき、ゲートＧと第１ソースＳ１との電位差（ＶＧＳ１）が０に近づくと、第１単位セル３１のｎ型ボディ領域２８に形成されたチャネルが消失し、第１トランジスタＴｒ１がオフとされる。これにより、第１ソースＳ１と第２ソースＳ２との間（Ｓ１−Ｓ２間）の電流が遮断される。こうして、ゲートＧに電圧を印加しないときにＳ１−Ｓ２間が導通する一方で、ゲートＧに電圧を印加したときにはＳ１−Ｓ２間が遮断状態となる。つまり、ノーマリオン動作が実現される。より具体的には、図５に示すように、図２の構造を有する半導体チップ６において、第１ソースＳ１と第２ソースＳ２との間（Ｓ１−Ｓ２間）に５Ｖの電圧を印加すると、ゲートＧに電圧を印加していないときにはＳ１−Ｓ２間に約２．２ｍＡの電流ＩＳ１Ｓ２が流れた。一方、ゲートＧに印加する電圧を増加させるに連れて電流ＩＳ１Ｓ２が減少し、ゲートＧの電圧値が約４．５Ｖ付近で、電流ＩＳ１Ｓ２が遮断された。
【0060】
また、この半導体チップ６において電流をオンオフする第１トランジスタＴｒ１および第２トランジスタＴｒ２では、ＪＦＥＴやデプレッション形ＭＩＳＦＥＴとは異なり、電流のオンオフに空乏層の広がりを使用しない。そのため、空乏層を考慮して半導体層２２の各不純物領域（２８，２９，３７，３９等）の不純物濃度を設計しなくてもよいので、小型化しても、低い抵抗値を維持することができる。しかも、この半導体チップ６では、第１トランジスタＴｒ１および第２トランジスタＴｒ２が１チップに集約されているので、より一層小型化を図ることができる。
【0061】
さらに、第１アクティブ領域２５と第２アクティブ領域２６との間において、半導体層２２の表面部よりも裏面側の領域全体（この実施形態では、ゲートトレンチ３０の底部よりも下方の領域）が、ｐ型ドレイン領域２９で占められている。そのため、第１アクティブ領域２５と第２アクティブ領域２６との間を流れる電流を妨害する構造（たとえば、絶縁膜による素子分離構造等）がないので、半導体層２２の厚さ方向に広い範囲で電流経路を確保することができる。その結果、半導体層２２における低い抵抗値を良好に維持することができる。＜他の実施形態＞
以下では、図１〜図５を参照して説明した半導体パッケージ１および半導体チップ６の他の実施形態について説明する。
【0062】
図６は、本発明の他の実施形態に係る半導体チップ６の模式的な断面図である。図２に示した半導体チップ６では、第１ゲート電極４３および第２ゲート電極４４を共通に接続する電極として、ゲートトレンチ３０に埋め込まれた第３ゲート電極４５が使用されたが、この埋め込み第３ゲート電極４５は省略されてもよい。
この場合、第１ゲート電極４３および第２ゲート電極４４は、図６に示すように、中央領域２７において半導体層２２（ｐ型エピタキシャル層２４）の表面に沿って形成された第３ゲート電極５６によって互いに接続されていてもよい。第３ゲート電極５６は、第１ゲート電極４３および第２ゲート電極４４に跨り、第１ゲート電極４３および第２ゲート電極４４のそれぞれに対して上側から接続されている。
【0063】
また、図６に示すように、中央領域２７におけるｎ型ボディ領域２８が省略され、当該省略箇所がｐ型ドレイン領域２９の一部で占められていてもよい。この構成は、前述の図２の構成に適用してもよい。図７は、本発明の他の実施形態に係る半導体パッケージ１の概略構成図である。図８は、図７の半導体チップ６をVIII−VIII切断線で切断したときに現れる断面図である。図９は、第１トランジスタＴｒ１および第２トランジスタＴｒ２のセルレイアウトを示す図である。なお、図７では、ゲートフィンガー１３を省略している。
【0064】
図２の半導体チップ６では、半導体層２２上の領域を２分し、一方側に第１アクティブ領域２５および他方側に第２アクティブ領域２６が形成されていた。第１ソース配線１０および第２ソース配線１１は、それぞれ、第１アクティブ領域２５および第２アクティブ領域２６を覆うように平面状に形成されていた。一方、図７の半導体チップ６では、第１ソース配線１０および第２ソース配線１１は、互いに間隔を空けて噛み合う櫛歯状に形成されている。この場合、半導体層２２では、図８および図９に示すように、複数の第１単位セル３１によって構成された直線状の第１単位セル列５７と、複数の第２単位セル３２によって構成された直線状の第２単位セル列５８とが、互いに間隔を空けて交互に配置されていてもよい。
【0065】
図９に示すように、櫛歯状の第１ソース配線１０および第２ソース配線１１の各歯部５９，６０を、それぞれ、各第１単位セル列５７および第２単位セル列５８の上方に設けることによって、第１ソース配線１０と第１トランジスタＴｒ１（ｐ＋型ソース領域３７）とのコンタクト、および第２ソース配線１１と第２トランジスタＴｒ２（ｐ＋型ソース領域３９）とのコンタクトを容易にとることができる。
【0066】
図７〜図９の構成により、第１トランジスタＴｒ１の位置に関係なく、第１トランジスタＴｒ１から第２トランジスタＴｒ２までの距離を半導体層２２の全体にわたって均等にできるので、セル間の電流ばらつきを抑制することができる。図１０は、本発明の他の実施形態に係る半導体チップ６の模式的な断面図である。
図２の半導体チップ６では、第１トランジスタＴｒ１および第２トランジスタＴｒ２としてトレンチゲート構造のＭＩＳＦＥＴが採用されていたが、図１０に示すように、プレーナゲート構造のＭＩＳＦＥＴが採用されてもよい。
【0067】
プレーナゲート構造の第１および第２トランジスタＴｒ１，Ｔｒ２では、ゲート絶縁膜４１が半導体層２２の表面に形成され、このゲート絶縁膜４１上にゲート電極４２が形成される。第１ゲート電極４３および第２ゲート電極４４は、それぞれ、半導体層２２の表面に露出するｎ型ボディ領域２８の部分に対向している。図１１は、第１トランジスタＴｒ１および第２トランジスタＴｒ２のセルレイアウトを示す図である。
【0068】
図２の半導体チップ６では、複数の第１単位セル３１（第１トランジスタＴｒ１）および複数の第２単位セル３２（第２トランジスタＴｒ２）は、それぞれ、一定の領域（第１アクティブ領域２５および第２アクティブ領域２６）に集約されて配置されていた。一方、行列状に配列された複数の第１単位セル３１および複数の第２単位セル３２は、図１１に示すように、行方向および列方向のそれぞれにおいて交互に配置されていてもよい。この構成によっても、図７〜図９に示した構成と同様に、第１トランジスタＴｒ１から第２トランジスタＴｒ２までの距離を半導体層２２の全体にわたって均等にできるので、セル間の電流ばらつきを抑制することができる。
【0069】
図１２は、本発明の他の実施形態に係る半導体パッケージ１の概略構成図である。図１の半導体パッケージ１では、第１トランジスタＴｒ１および第２トランジスタＴｒ２が１つの半導体チップ６に集約されて１チップ化されていたが、図４Ａ、４Ｂに示す回路構成図を満たす半導体装置であれば、たとえば、図１２に示すような形態でもよい。
図１２の半導体パッケージ１は、アイランド６８と、複数の端子６２〜６４と、第１半導体チップ６５と、第２半導体チップ６６と、封止樹脂７とを含む。
【0070】
アイランド６８には、第１半導体チップ６５および第２半導体チップ６６の両方が設けられている。つまり、アイランド６８は、第１半導体チップ６５（第１トランジスタＴｒ１）および第２半導体チップ６６（第２トランジスタＴｒ２）のドレインに対して共通の電極となっていてもよい。複数の端子６２〜６４は、第１ソース端子６２、第２ソース端子６３およびゲート端子６４を含む。
【0071】
第１ソース端子６２は、ボンディングワイヤ６９を介して、第１半導体チップ６５のソースパッド７０に接続されている。一方、第２ソース端子６３は、ボンディングワイヤ７１を介して、第２半導体チップ６６のソースパッド７２に接続されている。ゲート端子６４は、ボンディングワイヤ７３，７４を介して、第１半導体チップ６５のゲートパッド７５および第２半導体チップ６６のゲートパッド７６に接続されている。つまり、ゲート端子６４は、第１半導体チップ６５（第１トランジスタＴｒ１）および第２半導体チップ６６（第２トランジスタＴｒ２）のゲートに対して共通の電極となっている。
【0072】
図１３は、本発明の他の実施形態に係る半導体パッケージ１の模式的な斜視図である。図１４は、図１３の半導体パッケージ１の模式的な平面図である。図１５は、図１３の半導体パッケージ１の模式的な断面図である。なお、図１５は、図１３および図１４の特定部分の断面を示すものではなく、半導体パッケージ１の内部構造の説明に必要な構成要素を選択的に示したものである。
【0073】
図１３および図１４の半導体パッケージ１は、ＷＬ−ＣＳＰ（Wafer Level−Chip Size Package：ウエハレベルチップサイズパッケージ）のパッケージ構造を有している。すなわち、半導体パッケージ１では、前述の半導体チップ６が平面視長方形状の半導体層２２（半導体基板）を有しており、当該半導体層２２の外形サイズとほぼ同じサイズで構成されている。たとえば、半導体パッケージ１の長さＬは０．５０ｍｍ未満（好ましくは、０．４０ｍｍ以上）であり、幅Ｗは０．４０ｍｍ未満（好ましくは、０．３０ｍｍ以上）であり、厚さＤは０．１５ｍｍ未満（好ましくは、０．１０ｍｍ以上）である。つまり、半導体パッケージ１は、０４０３サイズの非常に小型なパッケージ構造を有している。また、半導体パッケージ１の厚さが０．１５ｍｍ未満であることで、半導体パッケージ１が傾いて実装されても、半導体パッケージ１の側面の通常位置からの出っ張り量を小さくすることができる。これにより、半導体パッケージ１が高密度実装された場合でも、隣接する半導体パッケージとの接触を抑止することができる。
【0074】
半導体パッケージ１がＷＬ−ＣＳＰのパッケージ構造を有することから、以下において、半導体パッケージ１および半導体層２２の形状、サイズ、他の構成要素の配置位置等を説明したときに、当該説明の主体は、他方に置き換えてもよい。たとえば、平面視四角形状の半導体層２２は、平面視四角形状の半導体パッケージ１と置き換えてもよいし、半導体層２２の周縁部にパッドが配置されているという説明は、半導体パッケージ１の周縁部にパッドが配置されているという説明に置き換えてもよい。
【0075】
直方体形状の半導体層２２は、表面２２Ａと、表面２２Ａの反対側の裏面２２Ｂと、表面２２Ａと裏面２２Ｂとの間の４つの側面２２Ｃ，２２Ｄ，２２Ｅ，２２Ｆとを有し、表面２２Ａおよび側面２２Ｃ〜２２Ｆが表面保護膜５０で覆われている（図１５参照）。半導体層２２の４つの側面２２Ｃ〜２２Ｆのうち、側面２２Ｃ，２２Ｅが半導体層２２の長辺７７に沿う側面であり、側面２２Ｄ，２２Ｆが半導体層２２の短辺７８に沿う側面である。隣接する側面２２Ｃ〜２２Ｆの各交差部には、半導体層２２の角部８０ＣＤ，８０ＤＥ，８０ＥＦ，８０ＦＣが形成されている。
【0076】
半導体層２２の表面２２Ａにおいて、長辺７７側の一つの側面２２Ｃに沿う第１周縁部８１には、第１ソースパッド８３が配置されている。第１ソースパッド８３は、図１５に示すように、第１ソース配線１０の一部がパッド開口５１から露出した部分である。第１ソースパッド８３は、第１周縁部８１の両端角部８０ＣＤ，８０ＦＣから間隔を空けた中央部に形成されており、第１ソースパッド８３と各角部８０ＣＤ，８０ＦＣとの間には、表面保護膜５０で覆われた一定間隔（たとえば、０．１ｍｍ〜０．１５ｍｍ程度）の領域が設けられている。
【0077】
一方、第１周縁部８１に対向する半導体層２２の第２周縁部８２の一端角部８０ＥＦには、第２ソースパッド８４が配置され、第２周縁部８２の他端角部８０ＤＥには、ゲートパッド８５が配置されている。第２ソースパッド８４は、図１５に示すように、第２ソース配線１１の一部がパッド開口５２から露出した部分である。一方、ゲートパッド８５は、図１５では示さない位置において、ゲート配線９の一部がパッド開口７９（図１３，図１４参照）から露出した部分である。
【0078】
なお、図１３〜図１５の半導体パッケージ１において、ゲート配線９、第１ソース配線１０および第２ソース配線１１のレイアウトは、図１に示したレイアウト（ゲートパッド８５の角部８０ＤＥに配置）であってもよいし、半導体層２２上の構造を多層配線構造とすることによって、ゲート配線９、第１ソース配線１０および第２ソース配線１１を、互いに干渉しないように、適宜の形状および大きさで引き回してもよい。
【0079】
次に、第１ソースパッド８３、第２ソースパッド８４およびゲートパッド８５のレイアウトおよび形状について説明する。第１ソースパッド８３は、図１４に示すように、第２周縁部８２の一端角部８０ＥＦの頂点Ｖ１を中心とし、半導体層２２の短辺７８の長さ（図１３の幅Ｗ）を半径とする第１円弧８６と、第２周縁部８２の他端角部８０ＤＥの頂点Ｖ２を中心とし、半導体層２２の短辺７８の長さ（図１３の幅Ｗ）を半径とする第２円弧８７とを半導体層２２の表面２２Ａに描いたとき、第１円弧８６の外側領域であって、かつ第２円弧８７の外側領域に配置されている。そして、第１ソースパッド８３は、当該外側領域において、第１円弧８６と第２円弧８７との交点８８から第１円弧８６および第２円弧８７それぞれに対して引いた１対の接線を二辺とする三角形状に形成されている。
【0080】
一方、第２ソースパッド８４は、第１円弧８６と同一の中心を有する扇形状に形成されている。第２ソースパッド８４の半径Ｒ１は、たとえば、０．１ｍｍ〜０．１３ｍｍである。また、ゲートパッド８５は、第２円弧８７と同一の中心を有する扇形状に形成されている。ゲートパッド８５の半径Ｒ２は、たとえば、０．１ｍｍ〜０．１３ｍｍである。図１３〜図１５の半導体パッケージ１によれば、ＷＬ−ＣＳＰのパッケージ構造であることから、パッケージ内部の電気的な接続が全て、ボンディングワイヤを使用しないワイヤレス構造となっている。これにより、ワイヤ抵抗も削減できるので、パッケージサイズ当たりのオン抵抗を大幅に削減することができる。
【0081】
また、半導体パッケージ１がＷＬ−ＣＳＰのパッケージ構造ではあるが、半導体層２２の側面２２Ｃ〜２２Ｆが表面保護膜５０で覆われている。そのため、半導体パッケージ１が高密度実装された場合に、隣接する半導体パッケージとの間の短絡を防止することができる。以上、図１〜図１５を参照して本発明の一実施形態を説明したが、半導体パッケージ１および半導体チップ６の構成は、前述のものに限らず、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【0082】
たとえば、前述の実施形態では、第１トランジスタＴｒ１および第２トランジスタＴｒ２の構造として、縦型構造の素子のみを示したが、横型構造の素子を適用することもできる。図１６は、本発明の一実施形態に係る半導体装置１０１の模式的な斜視図である。図１７は、本発明の一実施形態に係る半導体装置１０１の模式的な平面図である。
【0083】
半導体装置１０１は、ＷＬ−ＣＳＰ（Wafer Level−Chip Size Package：ウエハレベルチップサイズパッケージ）のパッケージ構造を有している。すなわち、半導体装置１０１は、平面視長方形状の半導体基板１０２を有しており、当該半導体基板１０２の外形サイズとほぼ同じサイズで構成されている。たとえば、半導体装置１０１の長さＬは０．５０ｍｍ未満（好ましくは、０．４０ｍｍ以上）であり、幅Ｗは０．４０ｍｍ未満（好ましくは、０．３０ｍｍ以上）であり、厚さＤは０．１５ｍｍ未満（好ましくは、０．１０ｍｍ以上）である。たとえば、半導体装置１０１の長さＬが０．５０ｍｍであり幅Ｗが０．４０ｍｍである場合、半導体装置１０１の平面面積は０．２０ｍｍ２である。また、半導体装置１０１の長さＬが０．４０ｍｍであり幅Ｗが０．３０ｍｍである場合、半導体装置１０１の平面面積は０．１２ｍｍ２である。つまり、半導体装置１０１は、０４０３サイズの非常に小型なパッケージ構造を有している。また、半導体装置１０１の厚さが０．１５ｍｍ未満であることで、半導体装置１０１が傾いて実装されても、半導体装置１０１の側面の通常位置からの出っ張り量を小さくすることができる。これにより、半導体装置１０１が高密度実装された場合でも、隣接する半導体装置との接触を抑止することができる。
【0084】
半導体装置１０１がＷＬ−ＣＳＰのパッケージ構造を有することから、以下において、半導体装置１０１および半導体基板１０２の形状、サイズ、他の構成要素の配置位置等を説明したときに、当該説明の主体は、他方に置き換えてもよい。たとえば、平面視四角形状の半導体基板１０２は、平面視四角形状の半導体装置１０１と置き換えてもよいし、半導体基板１０２の周縁部にパッドが配置されているという説明は、半導体装置１０１の周縁部にパッドが配置されているという説明に置き換えてもよい。
【0085】
直方体形状の半導体基板１０２は、表面１０２Ａと、表面１０２Ａの反対側の裏面１０２Ｂと、表面１０２Ａと裏面１０２Ｂとの間の４つの側面１０２Ｃ，１０２Ｄ，１０２Ｅ，１０２Ｆとを有し、表面１０２Ａおよび側面１０２Ｃ〜１０２Ｆが表面絶縁膜１０３で覆われている。半導体基板１０２の４つの側面１０２Ｃ〜１０２Ｆのうち、側面１０２Ｃ，１０２Ｅが半導体基板１０２の長辺１２１に沿う側面であり、側面１０２Ｄ，１０２Ｆが半導体基板１０２の短辺１２２に沿う側面である。隣接する側面１０２Ｃ〜１０２Ｆの各交差部には、半導体基板１０２の角部１０４ＣＤ，１０４ＤＥ，１０４ＥＦ，１０４ＦＣが形成されている。
【0086】
半導体基板１０２の表面１０２Ａにおいて、長辺１２１側の一つの側面１０２Ｃに沿う第１周縁部１０５には、ドレインパッド１０７（第１パッド）が配置されている。ドレインパッド１０７は、第１周縁部１０５の両端角部１０４ＣＤ，１０４ＦＣから間隔を空けた中央部に形成されており、ドレインパッド１０７と各角部１０４ＣＤ，１０４ＦＣとの間には、表面絶縁膜１０３で覆われた一定間隔（たとえば、０．１ｍｍ〜０．１５ｍｍ程度）の領域が設けられている。
【0087】
一方、第１周縁部１０５に対向する半導体基板１０２の第２周縁部１０６の一端角部１０４ＥＦには、ソースパッド１０８（第２パッド）が配置され、第２周縁部１０６の他端角部１０４ＤＥには、ゲートパッド１０９（第３パッド）が配置されている。次に、ドレインパッド１０７、ソースパッド１０８およびゲートパッド１０９のレイアウトおよび形状について説明する。
【0088】
ドレインパッド１０７は、図１７に示すように、第２周縁部１０６の一端角部１０４ＥＦの頂点Ｖ１を中心とし、半導体基板１０２の短辺１２２の長さ（図１６の幅Ｗ）を半径とする第１円弧１１０と、第２周縁部１０６の他端角部１０４ＤＥの頂点Ｖ２を中心とし、半導体基板１０２の短辺１２２の長さ（図１６の幅Ｗ）を半径とする第２円弧１１１とを半導体基板１０２の表面１０２Ａに描いたとき、第１円弧１１０の外側領域であって、かつ第２円弧１１１の外側領域に配置されている。そして、ドレインパッド１０７は、当該外側領域において、第１円弧１１０と第２円弧１１１との交点１１２から第１円弧１１０および第２円弧１１１それぞれに対して引いた１対の接線を二辺とする三角形状に形成されている。
【0089】
一方、ソースパッド１０８は、第１円弧１１０と同一の中心を有する扇形状に形成されている。ソースパッド１０８の半径Ｒ１は、たとえば、０．０７ｍｍ〜０．１３ｍｍ（好ましくは、０．１０ｍｍ以上）である。たとえば、半径Ｒ１が０．０７ｍｍである場合、ソースパッド１０８の面積は３．８５×１０−３ｍｍ２であり、半径Ｒ１が０．１０ｍｍである場合、ソースパッド１０８の面積は７．８５×１０−３ｍｍ２である。また、ゲートパッド１０９は、第２円弧１１１と同一の中心を有する扇形状に形成されている。ゲートパッド１０９の半径Ｒ２は、たとえば、０．０７ｍｍ〜０．１３ｍｍ（好ましくは、０．１０ｍｍ以上）である。たとえば、半径Ｒ２が０．０７ｍｍである場合、ゲートパッド１０９の面積は３．８５×１０−３ｍｍ２であり、半径Ｒ２が０．１０ｍｍである場合、ゲートパッド１０９の面積は７．８５×１０−３ｍｍ２である。
【0090】
次に、前述のドレインパッド１０７、ソースパッド１０８およびゲートパッド１０９のレイアウトおよび形状によって、半導体装置１０１の実装面積をどの程度減らすことができるかを、図１８を参照して説明する。図１８は、半導体装置１０１と比較形態に係る半導体装置２００とのチップサイズを比較するための図である。図１８では、明瞭化のため、図１６および図１７に示した参照符号のうち、比較に必要な参照符号のみを示し、その他の参照符号は省略している。
【0091】
まず、比較形態の半導体装置２００のように、ソースパッド１０８およびゲートパッド１０９が、半導体基板１０２の短辺１２２において隣り合って配置される場合、半導体装置２００のパッケージサイズは、たとえば、長さＬ＝０．６ｍｍ、幅Ｗ＝０．４ｍｍとなる。これは、短辺方向のソース−ゲート間の短絡を避けるため、ソースパッド１０８とゲートパッド１０９との間の距離として、少なくともピッチＰ＝０．２ｍｍを確保するためである。また、ドレインパッド１０７が、短辺１２２の一端角部から他端角部に至る形状で形成されている。そのため、パッドレイアウトを変更しないでパッケージサイズを小さくすると、ソース−ゲート間のピッチＰが０．２ｍｍを下回り、実装時に、ソース−ゲート間の短絡という問題が生じる。一方、ソースパッド１０８およびゲートパッド１０９を長辺１２１において隣り合うように配置しても、パッド間の短絡の問題を解消することが難しい。なぜなら、このパッドレイアウトでは、参照符号「１０７´」および破線で示すように、ドレインパッド１０７が長辺１２１の一端角部から他端角部に至る形状となる。そのため、パッケージサイズの減少に伴い、ソース−ドレイン間、またはゲート−ドレイン間の短絡の問題が生じる。
【0092】
これに対し、前述の半導体装置１０１の構成では、ソースパッド１０８およびゲートパッド１０９が長辺１２１において隣り合うように配置されている。さらに、ドレインパッド１０７が、半導体基板１０２の長辺１２１の中央部に配置されており、ドレインパッド１０７と長辺１２１の両端角部１０４ＣＤ，１０４ＦＣとの間には、表面絶縁膜１０３で覆われた一定間隔の領域が設けられている。これにより、ドレインパッド１０７とソースパッド１０８との距離（ピッチＰ１）、およびドレインパッド１０７とゲートパッド１０９との距離（ピッチＰ２）を、比較形態の半導体装置２００に比べて長くすることができる。したがって、半導体装置１０１のパッケージサイズを、たとえば、長さＬ＝０．４４ｍｍ、幅Ｗ＝０．３２ｍｍと小型化しても、ピッチＰ１およびピッチＰ２を、半導体装置２００におけるソース−ゲート間のピッチＰと同等の０．２ｍｍに維持することができる。すなわち、パッド間に確保する距離は、半導体装置１０１のパッケージの短辺１２２の０．２０／０．３２＝６２．５％以上にある。少なくとも、パッケージの短辺１２２が０．４０ｍｍの場合、パッド間に確保する距離は、半導体装置１０１のパッケージの短辺１２２の０．２０／０．４０＝５０％以上にある。また、半導体装置１０１のパッケージサイズが１．４１×１０−１ｍｍ２であり、パッド半径Ｒ１、Ｒ２が０．１０ｍｍの場合、パッド面積が７．８５×１０−３ｍｍ２であるため、ソースパッド１０８およびゲートパッド１０９の面積（パッド面積）は、パッケージサイズの５％以上にある。そのため、実装時の短絡を避けながら、半導体装置２００よりも半導体基板のサイズを小さくすることができる。これにより、小型化された半導体装置を提供することができる。
【0093】
また、半導体装置１０１では、図１７に示すように、ドレインパッド１０７が、それぞれ短辺１２２の長さを半径とする第１円弧１１０および第２円弧１１１の外側領域に配置されている。そのため、ピッチＰ１およびピッチＰ２として、少なくとも半導体装置１０１の短辺１２２の長さとソースパッド１０８およびゲートパッド１０９の大きさ（幅）との差に相当する長さを確保することができる。さらに、ドレインパッド１０７が、第１円弧１１０と第２円弧１１１との交点１１２から第１円弧１１０および第２円弧１１１それぞれに対して引いた１対の接線を二辺とする三角形状に形成されている。これにより、半導体装置１０１を小型化しながらも、ドレインパッド１０７に十分な接合面積を確保することができる。そのため、半導体装置１０１の実装時の固着強度の低下を抑えることもできる。
【0094】
半導体装置１０１の実装時の固着強度の確保に関して、さらに、ソースパッド１０８およびゲートパッド１０９が、それぞれ、第１円弧１１０および第２円弧１１１と同一の中心を有する扇形状に形成されている。これにより、ピッチＰ１およびピッチＰ２として０．２ｍｍの長さを確保しながら、ソースパッド１０８およびゲートパッド１０９に十分な接合面積を確保することができる。
【0095】
以上、半導体装置１０１によれば、隣り合うパッド間のピッチおよびパッドの接合面積を十分確保しながら、比較形態の半導体装置２００に比べて、実装面積を約４０％程度も低減することができる。次に、図１９〜図２５を参照して、半導体装置１０１の内部構造について説明する。
図１９〜図２１は、半導体装置１０１の内部構造を示す図である。図１９は、主に、アクティブ領域１１３のレイアウトを示し、図２０は、主に、第１配線層１４４のレイアウトを示し、図２１は、主に、トップ配線層１５４のレイアウトを示している。図２２は、半導体装置１０１の表面構造を示す図であって、主に、パッド開口１６０〜１６２のレイアウトを示している。図２３および図２４は、半導体装置１０１の模式的な断面図である。図２３は、アクティブ領域１１３のソース側断面を示し、図２４は、アクティブ領域１１３のドレイン側断面を示している。図２５は、半導体装置１０１の模式的な断面図であって、保護ダイオード領域１１４の断面を示している。なお、図２３〜図２５は、図１９〜図２１の平面図の特定部分の断面を示すものではなく、半導体装置１０１の内部構造の説明に必要な構成要素を選択的に示したものである。
【0096】
前述したように、半導体装置１０１は、半導体基板１０２を有している。半導体基板１０２には、アクティブ領域１１３および保護ダイオード領域１１４が設定されている。この実施形態では、図１９に示すように、半導体基板１０２の一つの角部１０４ＤＥに、たとえば平面視四角形状の保護ダイオード領域１１４が形成されている。アクティブ領域１１３は、保護ダイオード領域１１４と一定の間隔を空け、角部１０４ＤＥを除く、半導体基板１０２の表面領域のほぼ全体に形成されている。
【0097】
図２３および図２４に示すように、半導体基板１０２は、その表面部に、アクティブ領域１１３の一部を電気的にフローティングされた領域として他の部分から分離する分離ウェル１１５を含んでいる。より具体的には、半導体基板１０２は、ｐ型シリコン基板１１６および当該ｐ型シリコン基板１１６上に形成されたｎ−型エピタキシャル層１１７を含んでいる。ｐ型の分離ウェル１１５は、平面視で閉曲線を描く帯状に形成され、ｎ−型エピタキシャル層１１７の表面１０２Ａからｐ型シリコン基板１１６に達している。ｎ−型エピタキシャル層１１７の厚さは、たとえば、５．０μｍ〜１０μｍである。
【0098】
また、分離ウェル１１５は、上側に配置されたｐ＋型ウェル領域１１８と、下側に配置されたｐ−型ローアイソレーション（Ｌ／Ｉ）領域１１９との２層構造からなり、これらの領域１１８，１１９の境界がｎ−型エピタキシャル層１１７の厚さ方向途中部に設定されている。たとえば、領域１１８，１１９の境界は、ｎ−型エピタキシャル層１１７の表面１０２Ａから１．０μｍ〜２．０μｍの深さ位置に設定されている。
【0099】
これにより、半導体基板１０２には、ｐ型シリコン基板１１６上において分離ウェル１１５によって取り囲まれたｎ−型エピタキシャル層１１７の一部からなる素子領域１２０が区画されている。素子領域１２０には、ｎ＋型埋め込み層（Ｂ／Ｌ）１２３が選択的に形成されている。ｎ＋型埋め込み層１２３は、半導体基板１０２において、ｐ型シリコン基板１１６とｎ−型エピタキシャル層１１７との境界を跨ぐように形成されている。ｎ＋型埋め込み層１２３の膜厚は、たとえば、２．０μｍ〜３．０μｍである。
【0100】
分離ウェル１１５の表面には、フィールド絶縁膜１２４が形成されている。フィールド絶縁膜１２４は、たとえば、ｎ−型エピタキシャル層１１７の表面を選択的に酸化させて形成したＬＯＣＯＳ膜である。素子領域１２０には、ＤＭＯＳＦＥＴ（Double-Diffused MOSFET）１２５が形成されている。ＤＭＯＳＦＥＴ１２５は、ｎ−型エピタキシャル層１１７の表面に、互いに間隔を空けて形成されたｎ−型ウェル領域１２６とｐ−型ウェル領域１２７とを含む。ｎ−型ウェル領域１２６およびｐ−型ウェル領域１２７は、図１９〜図２２の平面で示すように、半導体基板１０２の第１周縁部１０５から第２周縁部１０６に向かう短辺方向に延びるストライプ状に形成され、交互に配列されている。なお、図１９〜図２２では、明瞭化のため、ｎ−型ウェル領域１２６およびｐ−型ウェル領域１２７に加え、これらの内方領域に形成されたストライプ状のｎ＋型ドレイン領域１２８（後述）、ｎ＋型ソース領域１２９（後述）およびｎ−型不純物領域１３０（後述）をまとめて示している。
【0101】
ｎ−型ウェル領域１２６の表面には、ｎ−型ウェル領域１２６よりも高い不純物濃度を有するｎ＋型ドレイン領域１２８が形成されている。また、ｐ−型ウェル領域１２７の表面には、ｎ＋型ソース領域１２９が形成され、それを取り囲むようにｎ−型不純物領域１３０が形成されている。ｎ＋型ソース領域１２９の外周縁は、ｐ−型ウェル領域１２７の外周縁から内側に一定の距離を空けた位置に配置されている。
【0102】
ｎ−型エピタキシャル層１１７の表面には、ｎ−型ウェル領域１２６とｐ−型ウェル領域１２７との間の部分にフィールド絶縁膜１３１が形成されている。フィールド絶縁膜１３１は、前述のフィールド絶縁膜１２４と同一工程で形成されたＬＯＣＯＳ膜である。フィールド絶縁膜１３１の一方周縁は、ｎ＋型ドレイン領域１２８の周縁上に配置され、フィールド絶縁膜１３１の他方周縁は、ｎ−型ウェル領域１２６の外周縁から内側に一定の間隔を空けたｎ−型ウェル領域１２６上に配置されている。ｎ＋型ドレイン領域１２８は、フィールド絶縁膜１３１の周縁とフィールド絶縁膜１２４とによって挟まれた領域に形成されている。
【0103】
また、ｎ−型エピタキシャル層１１７の表面には、ｎ−型エピタキシャル層１１７とｐ−型ウェル領域１２７との間に跨るようにゲート絶縁膜１３２が形成されている。そして、ゲート絶縁膜１３２を介してゲート電極１３３が形成されている。ゲート電極１３３は、ゲート絶縁膜１３２の一部およびフィールド絶縁膜１３１の一部を選択的に覆うように形成されている。
【0104】
ゲート電極１３３は、たとえば、Ｐｏｌｙ−Ｓｉ（ポリシリコン）を含む下層膜１３４と、ＷＳｉ／Ｓｉ（タングステンシリサイド／シリコン）を含む上層膜１３５とからなっていてもよい。ゲート絶縁膜１３２は、たとえば、ｎ−型エピタキシャル層１１７の表面を酸化させて形成した酸化シリコン（ＳｉＯ２）であってもよい。ゲート電極１３３がゲート絶縁膜１３２を介してｐ−型ウェル領域１２７と対向する領域が、ＤＭＯＳＦＥＴ１２５のチャネル領域１３６である。チャネル領域１３６のチャネルの形成は、ゲート電極１３３によって制御されている。
【0105】
一方、保護ダイオード領域１１４には、図２５に示すように、ゲート絶縁膜１３２上に、保護ダイオード１３７が形成されている。保護ダイオード１３７は、ｐ型部１３８およびｎ型部１３９を含む。ｐ型部１３８およびｎ型部１３９は、図１９〜図２２の平面で示すように、半導体基板１０２の第１周縁部１０５から第２周縁部１０６に向かう短辺方向に延びるストライプ状に形成され、交互に配列されている。当該ストライプパターンの両端に配置されるのは、いずれもｐ型部１３８である。保護ダイオード１３７は、互いに隣接する一対のｐ型部１３８およびｎ型部１３９で構成されている。また、保護ダイオード１３７は、ゲート電極１３３と同様に、下層膜１３４と上層膜１３５との二層構造を有していてもよい。
【0106】
そして、半導体基板１０２の表面領域全体を覆うように第１層間膜１４０および第２層間膜１４１が形成されている。第１層間膜１４０および第２層間膜１４１は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料によって形成されている。なお、この実施形態では、第１層間膜１４０および第２層間膜１４１が形成されているが、第２層間膜１４１の上層膜として、さらに第３、第４またはそれ以上の層間膜が形成された構成であってもよい。また、第１層間膜１４０と半導体基板１０２との間、および第２層間膜１４１と第１層間膜１４０との間には、それぞれ、たとえば窒化シリコン（ＳｉＮ）からなるエッチングストップ膜１４２，１４３が挟まれていてもよい。エッチングストップ膜１４２は、フィールド絶縁膜１２４，１３１上に形成されていてもよい。
【0107】
第１層間膜１４０上には、第１配線層１４４が形成されている。第１配線層１４４は、ソース第１メタル１４５、ドレイン第１メタル１４６およびゲート第１メタル１４７を含む。これらは、たとえば、ＡｌＣｕ等の金属層からなり、必要に応じて、その表裏面にバリア層（たとえば、Ｔｉ、ＴｉＮ等）が形成されていてもよい。ソース第１メタル１４５は、図２０に示すように、アクティブ領域１１３の第２周縁部１０６側の略半分の領域を覆うように形成されている。具体的には、保護ダイオード領域１１４を避けるように、保護ダイオード領域１１４に対して長手方向における側面１０２Ｆ側に形成されるとともに、幅方向における側面１０２Ｃ側に形成されている。したがって、平面視において、略四角形状の保護ダイオード領域１１４は、その内方側の二辺がソース第１メタル１４５と隣り合っている。ソース第１メタル１４５は、ストライプ状のｎ＋型ドレイン領域１２８およびｎ＋型ソース領域１２９の第２周縁部１０６側のソース側端部領域１４８において、プラグ（たとえば、タングステンプラグ）１４９を介して、ｎ＋型ソース領域１２９に接続されている。また、ソース第１メタル１４５は、図２５に示すように、プラグ（たとえば、タングステンプラグ）１５０を介して、保護ダイオード１３７の一方側端部に配置されたｐ型部１３８に接続されている。
【0108】
ドレイン第１メタル１４６は、図２０に示すように、アクティブ領域１１３の第１周縁部１０５側の略半分の領域を覆うように形成されている。ドレイン第１メタル１４６は、ストライプ状のｎ＋型ドレイン領域１２８およびｎ＋型ソース領域１２９の第１周縁部１０５側のドレイン側端部領域１５１において、プラグ（たとえば、タングステンプラグ）１５２を介して、ｎ＋型ドレイン領域１２８に接続されている。
【0109】
ゲート第１メタル１４７は、図２５に示すように、プラグ（たとえば、タングステンプラグ）１５３を介して、保護ダイオード１３７の他方側端部に配置されたｐ型部１３８に接続されている。また、ゲート第１メタル１４７は、図示しない位置において、ゲート電極１３３に接続されている。第２層間膜１４１上には、トップ配線層１５４が形成されている。この実施形態では、第２層間膜１４１が最上層層間膜であるためトップ配線層１５４と称しているが、第２層間膜１４１上にさらに第３層間膜等が形成される場合は、当該第２層間膜１４１の配線層は、第２配線層と称してもよい。
【0110】
トップ配線層１５４は、ソーストップメタル１５５、ドレイントップメタル１５６およびゲートトップメタル１５７を含む。これらは、たとえば、ＡｌＣｕ等の金属層からなり、必要に応じて、その表裏面にバリア層（たとえば、Ｔｉ、ＴｉＮ等）が形成されていてもよい。ゲートトップメタル１５７は、図２１に示すように、ゲートパッド１０９よりも大きい相似形の平面視扇形状に形成され、その一部が、保護ダイオード１３７および保護ダイオード領域１１４に対して側面１０２Ｃ側のソース側端部領域１４８にオーバーラップしている。また、ゲートトップメタル１５７は、図示しない位置において、ゲート第１メタル１４７に接続されている。
【0111】
ソーストップメタル１５５は、図２１に示すように、アクティブ領域１１３の第２周縁部１０６側の略半分の領域を覆うように形成されている。具体的には、ゲートトップメタル１５７を避けるように、ゲートトップメタル１５７に対して長手方向における側面１０２Ｆ側に形成されるとともに、幅方向における側面１０２Ｃ側に形成されている。したがって、平面視扇形状のゲートトップメタル１５７は、その円弧部分がソーストップメタル１５５と隣り合っている。ソーストップメタル１５５は、図２３に示すように、プラグ（たとえば、タングステンプラグ）１５８を介して、ソース第１メタル１４５に接続されている。
【0112】
ドレイントップメタル１５６は、図２１に示すように、アクティブ領域１１３の第１周縁部１０５側の略半分の領域を覆うように形成されている。ドレイントップメタル１５６は、図２４に示すように、プラグ（たとえば、タングステンプラグ）１５９を介して、ドレイン第１メタル１４６に接続されている。そして、第２層間膜１４１上には、トップ配線層１５４を覆うように、表面絶縁膜１０３が形成されている。表面絶縁膜１０３は、半導体基板１０２の表面１０２Ａ側を覆うとともに、半導体基板１０２の側面１０２Ｃ〜１０２Ｆも覆っている（図２３参照）。表面絶縁膜１０３は、たとえば窒化シリコン（ＳｉＮ）からなっていてもよい。
【0113】
表面絶縁膜１０３には、ソーストップメタル１５５、ドレイントップメタル１５６およびゲートトップメタル１５７の一部を、それぞれ、ソースパッド１０８、ドレインパッド１０７およびゲートパッド１０９として露出させるパッド開口１６０〜１６２が形成されている。ソースパッド１０８には、図２３に示すように、ソース端子１６３（バンプ）が形成されている。ドレインパッド１０７には、図２４に示すように、ドレイン端子１６４（バンプ）が形成されている。また、図示しないが、ゲートパッド１０９にも、ゲート端子（バンプ）が形成されている。これらの端子は、たとえば、めっき法によって積層されたＮｉ層１６５、Ｐｄ層１６６およびＡｕ層１６７の積層構造を有していてもよい。最表面にＡｕ層１６７を有することで、耐腐食性、半田濡れ性に優れ、信頼性の高い端子（電極）を提供することができる。
【0114】
以上の通り、半導体装置１０１によれば、ソース第１メタル１４５、ソーストップメタル１５５、ドレイン第１メタル１４６およびドレイントップメタル１５６が、それぞれ、アクティブ領域１１３の略半分の領域を覆う大きさで形成されている。これにより、ソース−ドレイン間の電流経路を広く確保することができる。そのため、半導体装置１０１を小型化しながらも、ＭＩＳトランジスタのオン抵抗の上昇を抑えることができる。さらに、半導体装置１０１がＷＬ−ＣＳＰのパッケージ構造であることから、パッケージ内部の電気的な接続が全て、ボンディングワイヤを使用しないワイヤレス構造となっている。これにより、ワイヤ抵抗も削減できるので、パッケージサイズ当たりのオン抵抗を大幅に削減することができる。
【0115】
また、半導体装置１０１がＷＬ−ＣＳＰのパッケージ構造ではあるが、半導体基板１０２の側面１０２Ｃ〜１０２Ｆが表面絶縁膜１０３で覆われている。そのため、半導体装置１０１が高密度実装された場合に、隣接する半導体装置との間の短絡を防止することができる。次に、図２６Ａ〜図２６Ｆを参照して、半導体装置１０１の製造工程について説明する。図２６Ａ〜図２６Ｆは、半導体装置１０１の製造工程の一例を説明するための断面図である。なお、図２６Ａ〜図２６Ｆは、それぞれ図２３に対応している。
【0116】
半導体装置１０１を製造するには、ウエハ状態のｐ型シリコン基板１１６が用意される。次に、ｐ型シリコン基板１１６の表面にｎ型の不純物とｐ型の不純物とが選択的に注入される。そして、たとえば１１００℃以上の温度下で、ｎ型の不純物を添加しながらｐ型シリコン基板１１６のシリコンをエピタキシャル成長させる。これにより、図２６Ａに示すように、ｐ型シリコン基板１１６とｎ−型エピタキシャル層１１７とを含む半導体基板１０２（ウエハ）が形成される。
【0117】
ｐ型シリコン基板１１６のエピタキシャル成長に際して、ｐ型シリコン基板１１６に注入されたｎ型の不純物およびｐ型の不純物は、ｎ−型エピタキシャル層１１７の成長方向に拡散する。これにより、ｐ型シリコン基板１１６とｎ−型エピタキシャル層１１７との境界を跨ぐｎ＋型埋め込み層１２３とｐ−型ローアイソレーション領域１１９とが形成される。なお、ｐ型の不純物としては、たとえば、Ｂ（ホウ素），Ａｌ（アルミニウム）等を挙げることができ、ｎ型の不純物としては、たとえば、Ｐ（リン），Ａｓ（砒素）等を挙げることができる。
【0118】
次に、ｐ＋型ウェル領域１１８を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）がｎ−型エピタキシャル層１１７上に形成される。そして、当該イオン注入マスクを介してｐ型の不純物がｎ−型エピタキシャル層１１７に注入される。これにより、ｐ＋型ウェル領域１１８とｐ−型ローアイソレーション領域１１９との２層構造からなる分離ウェル１１５が形成される。分離ウェル１１５が形成された後、イオン注入マスクは除去される。
【0119】
次に、フィールド絶縁膜１２４，１３１を形成すべき領域に選択的に開口を有するハードマスク（図示せず）がｎ−型エピタキシャル層１１７上に形成される。そして、当該ハードマスクを介してｎ−型エピタキシャル層１１７の表面に熱酸化処理が施されてＬＯＣＯＳ膜からなるフィールド絶縁膜１２４，１３１が形成される。その後、ハードマスクは除去される。
【0120】
次に、ｎ−型エピタキシャル層１１７の表面に熱酸化処理が施されてゲート絶縁膜１３２が形成される。このとき、ゲート絶縁膜１３２はフィールド絶縁膜１２４，１３１と連なるように形成される。次に、ゲート電極１３３用の材料がｎ−型エピタキシャル層１１７上に選択的に形成され、ゲート電極１３３および保護ダイオード１３７（図示せず）が形成される。
【0121】
次に、ｎ−型ウェル領域１２６とｐ−型ウェル領域１２７とが形成される。ｎ−型ウェル領域１２６を形成するには、まず、ｎ−型ウェル領域１２６を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｎ型の不純物がｎ−型エピタキシャル層１１７に注入される。これにより、ｎ−型ウェル領域１２６が形成される。ｎ−型ウェル領域１２６が形成された後、イオン注入マスクは、除去される。また、同様の手順で、ｐ−型ウェル領域１２７を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｐ型の不純物がｎ−型エピタキシャル層１１７に注入される。これにより、ｐ−型ウェル領域１２７が形成される。ｐ−型ウェル領域１２７が形成された後、イオン注入マスクは、除去される。
【0122】
次に、ｐ−型ウェル領域１２７の内方領域にｎ−型不純物領域１３０が形成される。ｎ−型不純物領域１３０を形成するには、まず、ｎ−型不純物領域１３０を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｎ型の不純物がｐ−型ウェル領域１２７に注入される。これにより、ｐ−型ウェル領域１２７の内方領域にｎ−型不純物領域１３０が形成される。ｎ−型不純物領域１３０が形成された後、イオン注入マスクは、除去される。
【0123】
次に、ｎ−型ウェル領域１２６およびｐ−型ウェル領域１２７の各内方領域にｎ＋型ドレイン領域１２８およびｎ＋型ソース領域１２９がそれぞれ選択的に形成される。ｎ＋型ドレイン領域１２８およびｎ＋型ソース領域１２９を形成するには、まず、ｎ＋型ドレイン領域１２８およびｎ＋型ソース領域１２９を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）が形成される。そして、当該イオン注入マスクを介してｎ型の不純物がｎ−型ウェル領域１２６およびｐ−型ウェル領域１２７に注入される。これにより、ｎ＋型ドレイン領域１２８およびｎ＋型ソース領域１２９が形成される。ｎ＋型ドレイン領域１２８およびｎ＋型ソース領域１２９が形成された後、イオン注入マスクは、除去される。
【0124】
次に、図２６Ｂに示すように、ゲート電極１３３を覆うように絶縁材料が堆積されて第１層間膜１４０が形成される。次に、第１層間膜１４０を貫通するようにプラグ１４９，１５０，１５２，１５３が形成される。次に、第１層間膜１４０上に、エッチングストップ膜１４３が形成された後、選択的に、ソース第１メタル１４５、ドレイン第１メタル１４６およびゲート第１メタル１４７が形成される。
【0125】
次に、図２６Ｃに示すように、ソース第１メタル１４５、ドレイン第１メタル１４６およびゲート第１メタル１４７を覆うように絶縁材料が堆積されて第２層間膜１４１が形成される。次に、第２層間膜１４１を貫通するようにプラグ１５８，１５９が形成される。次に、第２層間膜１４１上に、選択的に、ソーストップメタル１５５、ドレイントップメタル１５６およびゲートトップメタル１５７が形成される。
【0126】
次に、ソーストップメタル１５５、ドレイントップメタル１５６およびゲートトップメタル１５７を覆うように絶縁材料が堆積されて表面絶縁膜１０３が形成される。その後、表面絶縁膜１０３が選択的に除去されることによって、パッド開口１６０〜１６２が形成される。次に、図２６Ｄに示すように、たとえばプラズマエッチングによって、予め設定された素子境界ラインに沿って半導体基板１０２が選択的に除去される。これにより、隣り合うトランジスタ領域の間に、半導体基板１０２の表面１０２Ａから半導体基板１０２の厚さ途中まで到達する所定深さの溝１６８が形成される。溝１６８は、互いに対向する１対の側壁１６８Ａと、当該１対の側壁１６８Ａの下端（半導体基板１０２の裏面１０２Ｂ側の端）の間を結ぶ底壁１６８Ｂとによって区画されている。
【0127】
次に、図２６Ｅに示すように、ＣＶＤ法によって、ＳｉＮからなる絶縁膜を、半導体基板１０２の表面１０２Ａ側の領域全体に亘って形成する。このとき、溝１６８の内周面（前述した側壁１６８Ａおよび底壁１６８Ｂ）の全域にも当該絶縁膜が形成される。これにより、表面絶縁膜１０３の側面１０２Ｃ〜１０２Ｆに覆う部分が形成される。次に、無電解めっきによって、各パッド開口１６０〜１６２から露出したソースパッド１０８、ドレインパッド１０７およびゲートパッド１０９からＮｉ、ＰｄおよびＡｕを順にめっき成長させる。これにより、図２６Ｅに示すように、Ｎｉ層１６５／Ｐｄ層１６６／Ａｕ層１６７の積層膜からなるソース端子１６３、ドレイン端子１６４（図示せず）およびゲート端子（図示せず）が形成される。
【0128】
次に、ウエハ状態の半導体基板１０２の表面１０２Ａ側に支持テープ（図示せず）が貼着され、その状態で、半導体基板１０２が裏面１０２Ｂ側から研削される。研削によって、溝１６８の底壁１６８Ｂの上面に達するまで半導体基板１０２が薄型化されると、隣り合う半製品を連結するものがなくなるので、溝１６８を境界として半導体基板１０２が分割される。以上の工程を経て、図２６Ｆに示すように、半導体装置１０１の個片が得られる。
【0129】
以上、図１６〜図２６Ｆを参照して本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。たとえば、半導体基板１０２は、平面視長方形状である必要はなく、平面視正方形状等の他の四角形であってもよい。
また、ドレインパッド１０７は、たとえば、平面視において円形、半円形等であってもよく、ソースパッド１０８およびゲートパッド１０９は、たとえば、平面視において円形、三角形等であってもよい。
【0130】
また、前述の実施形態では、半導体装置１０１素子構造の一例として、ＭＯＳＦＥＴの構造のみを示したが、半導体装置１０１に内蔵される素子は、たとえば、ＩＧＢＴ、ベイポーラトランジスタ等の他の素子であってもよい。本発明の半導体装置は、特に小型化が要求される用途であるウェアラブル機器（たとえば、スマートフォン、タブレットＰＣ等）に好適に使用することができる。
【0131】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0132】
１ 半導体パッケージ６ 半導体チップ
７ 封止樹脂
９ ゲート配線
１０ 第１ソース配線
１１ 第２ソース配線
１２ ゲートパッド
１３ ゲートフィンガー
１６ 第１領域
１７ 第２領域
２２ 半導体層
２３ ｐ＋型半導体基板
２４ ｐ型エピタキシャル層
２５ 第１アクティブ領域
２６ 第２アクティブ領域
２７ 中央領域
２８ ｎ型ボディ領域
２９ ｐ型ドレイン領域
３０ ゲートトレンチ
３１ 第１単位セル
３２ 第２単位セル
３３ 第３単位セル
３４ 第１ゲートトレンチ
３５ 第２ゲートトレンチ
３６第３ゲートトレンチ
３７ ｐ＋型ソース領域
３９ ｐ＋型ソース領域
４１ ゲート絶縁膜
４２ ゲート電極
４３ 第１ゲート電極
４４ 第２ゲート電極
４５ 第３ゲート電極
５３ ドレイン電極
５４ 第１寄生ダイオード
５５ 第２寄生ダイオード
５６ 第３ゲート電極
５７ 第１単位セル列
５８ 第２単位セル列
５９ 歯部
６０ 歯部
６１ ドレイン端子
６２ 第１ソース端子
６３ 第２ソース端子
６４ ゲート端子
６５ 第１半導体チップ
６６ 第２半導体チップ
６７ 封止樹脂
Ｔｒ１ 第１トランジスタ
Ｔｒ２ 第２トランジスタ