特開 2019-121372 ルックアップコンピューティング型装置及びそのためのマルチチップモジュール

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-121372(P2019-121372A)

(43)【公開日】2019年7月22日

(54)【発明の名称】ルックアップコンピューティング型装置及びそのためのマルチチップモジュール

(51)【国際特許分類】

   G06F 1/03 20060101AFI20190701BHJP

   H01L 25/04 20140101ALI20190701BHJP

   H01L 25/18 20060101ALI20190701BHJP

   G11C 5/04 20060101ALI20190701BHJP

【ＦＩ】

   G06F1/03

   H01L25/04 Z

   G11C5/04 220

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【全頁数】25

(21)【出願番号】特願2018-229103(P2018-229103)

(22)【出願日】2018年12月6日

(31)【優先権主張番号】62/615,295

(32)【優先日】2018年1月9日

(33)【優先権主張国】US

(31)【優先権主張番号】15/911,063

(32)【優先日】2018年3月2日

(33)【優先権主張国】US

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】110000051

【氏名又は名称】特許業務法人共生国際特許事務所

(72)【発明者】

【氏名】グー，ペング

(72)【発明者】

【氏名】マラディ，クリシュナ

(72)【発明者】

【氏名】ゼング，ホング ゾング

(57)【要約】

【課題】人工知能アクセラレータのための高帯域幅メモリシリコンにおける光通信用シリコン貫通ビアアーキテクチャを具現するために、向上されたコンピューティング能力を備えたルックアップコンピューティング型装置を提供する。
【解決手段】本発明に係る装置は、第１データを第２データに変換するルックアップテーブルを格納するように構成されるメモリ回路ダイを含む。また、前記第２データを受信するように構成される組み合わせ論理回路を含む論理回路ダイを包む。前記メモリ回路ダイ及び前記論理回路ダイの間に連結され、前記第２データを前記メモリ回路ダイ及び前記論理回路ダイの間において伝送するように構成される光学的ビアをさらに含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

ルックアップコンピューティング型装置であって、
第１データを第２データに変換するルックアップテーブルを格納するように構成されるメモリ回路ダイと、
前記第２データを受信するように構成される組み合わせ論理回路を含む論理回路ダイと、
前記メモリ回路ダイ及び前記論理回路ダイの間に連結され、前記第２データを前記メモリ回路ダイ及び前記論理回路ダイの間において伝送するように構成される光学的（ｏｐｔｉｃａｌ）ビアを包含する、ことを特徴とする装置。

【請求項2】

前記メモリ回路ダイは、
前記第２データの電気的バージョンを受信するように構成されるドライバ回路と、
前記第２データの前記電気的バージョンの少なくとも一部によって光源を可変するように構成される光学的変調器と、を包含し、
前記光学的変調器は、前記光学的ビアの導波路部分に連結される、ことを特徴とする請求項１に記載の装置。

【請求項3】

前記メモリ回路ダイは、
前記光学的ビアの導波路部分を経て伝送される光学的データを検出し、前記光学的データを電気的データに変換するように構成される光学的検出器と、
前記電気的データに電気的利得を提供するように構成されるアンプ回路と、を包含する、ことを特徴とする請求項１に記載の装置。

【請求項4】

前記メモリ回路ダイは、メモリバンクにグループ化される複数のメモリマットと、を包含し、
前記光学的ビアは前記メモリバンクと通信的に連結され、前記メモリバンクは、全体として前記光学的ビアを経て伝送される前記第２データのソース／レシピエント（ｓｏｕｒｃｅ／ｒｅｃｉｐｉｅｎｔ）として選択される、ことを特徴とする請求項１に記載の装置。

【請求項5】

前記メモリ回路ダイは、複数のメモリマットと、を包含し、
前記光学的ビアは、前記複数のメモリマットと通信的に直接連結され、各メモリマットは、変調の各形態と関連され、前記変調の各形態を援用するデータ伝送は、前記関連されたメモリマットへのみ、又は前記関連されたメモリマットからのみ伝達される、ことを特徴とする請求項１に記載の装置。

【請求項6】

前記論理回路ダイは、
前記光学的ビアを経るダイ間のデータトラフィックを調整するように構成されるスケジューラ回路を包含する、ことを特徴とする請求項１に記載の装置。

【請求項7】

前記光学的ビアは光通信用シリコン貫通ビアを包含し、
前記メモリ回路ダイは再構成可能なルックアップテーブルを包含する、ことを特徴とする請求項１に記載の装置。

【請求項8】

前記論理回路ダイは、
前記第１データを生成するように構成される組み合わせ論理回路の第１セットと、
前記第１データを電気的形態から光学的形態に変換して前記光学的形態に変換された第１データを前記メモリ回路ダイに伝送するように構成される光送信器と、
前記第２データを受信して、前記第２データを電気的形態に変換するように構成される光受信器と、
前記電気的形態に変換された第２データを受信して処理するように構成される組み合わせ論理回路第２セットと、を包含し、
前記メモリ回路ダイは、
前記第１データを前記第２データに変換するように構成される動的に再構成可能な論理動作を含むルックアップテーブルと、
電気的及び光学的形態の間でデータを変換するように構成される電気的／光学的トランスデューサと、を包含する、ことを特徴とする請求項１に記載の装置。

【請求項9】

ルックアップコンピューティング型装置であって、
再構成可能な論理回路を格納するように構成される第１回路ダイと、
固定された論理回路を含む第２回路ダイと、
前記第１回路ダイ及び前記第２回路ダイの間に連結され、そして前記第１回路ダイ及び前記第２回路ダイの間においてデータを伝送するように構成される光学的リンクと、をさらに包含する装置であって、
前記装置は、前記固定された論理回路によってデータを処理することを開始し、部分的に処理されたデータを、前記光学的リンクを経て前記第１回路ダイに伝送し、そして前記再構成可能な論理回路により前記部分的に処理されたデータの処理を持続するように構成される、ことを特徴とする装置。

【請求項10】

前記第２回路ダイは、
前記固定された論理回路から前記部分的に処理されたデータの電気的バージョンを受信するように構成されるドライバ回路と、
前記部分的に処理されたデータの前記電気的バージョンの少なくとも一部によって光源を可変するように構成される光学的変調器と、を包含し、
前記光学的変調器は、前記光学的リンクと連結される、ことを特徴とする請求項９に記載の装置。

【請求項11】

前記第１回路ダイは、
前記光学的リンクを経て送信される光学的データを検出し、そして、前記光学的データを電気的データに変換するように構成される光学的検出器と、
前記電気的データに電気的利得を提供し、そして前記電気的データを、前記再構成可能な論理回路に提供するように構成されるアンプ回路と、を包含する、ことを特徴とする請求項９に記載の装置。

【請求項12】

前記再構成可能な論理回路は、メモリバンクにグループ化される複数のメモリマットと、を包含し、
前記光学的リンクは、前記メモリバンクと通信的に連結され、前記メモリバンクは、全体として前記光学的リンクを経て送信される前記部分的に処理されたデータのソース／レシピエント（ｓｏｕｒｃｅ／ｒｅｃｉｐｉｅｎｔ）として選択される、ことを特徴とする請求項９に記載の装置。

【請求項13】

前記再構成可能な論理回路は、複数のメモリマットと、を包含し、
前記光学的リンクは、前記複数のメモリマットと通信的に直接連結され、各メモリマットは、変調の各形態と関連され、前記変調の各形態を援用するデータ伝送は、前記関連されたメモリマットへのみ、又は前記関連されたメモリマットからのみ伝達される、ことを特徴とする請求項９に記載の装置。

【請求項14】

前記第２回路ダイは、
前記光学的リンクを経るダイ間のデータトラフィックを仲介するように構成されるスケジューラ回路を包含する、ことを特徴とする請求項９に記載の装置。

【請求項15】

前記光学的（ｏｐｔｉｃａｌ）リンクは光通信用（ｐｈｏｔｏｎｉｃ）シリコン貫通ビアと、を包含し、
前記再構成可能な論理回路は、ルックアップテーブルを包含する、ことを特徴とする請求項９に記載の装置。

【請求項16】

ルックアップコンピューティングのためのマルチチップモジュールであって、
光信号を生成するように構成される光源と、
固定された論理回路を包含し、そしてデータを光学的方式でメモリ回路ダイに伝送するように構成される論理回路ダイと、
前記光源を、前記論理回路ダイと結合するように構成されるインタポーザ階層と、
前記データを受信するルックアップテーブルを格納するように構成される前記メモリ回路ダイと、
前記メモリ回路ダイ及び前記論理回路ダイの間に連結され、前記メモリ回路ダイ及び前記論理回路ダイの間に前記データを伝送するように構成される光学的ビアと、を包含する、ことを特徴とするマルチチップモジュール。

【請求項17】

前記メモリ回路ダイ及び前記論理回路ダイの間に連結され、そして前記メモリ回路ダイ及び前記論理回路ダイの間にアドレス情報を伝送するように構成される電気的ビアと、をさらに包含し、前記光学的ビアは、前記電気的ビアよりも、少なくとも４倍の大きな帯域幅を包含する、ことを特徴とする請求項１６に記載のマルチチップモジュール。

【請求項18】

第２ルックアップテーブルを格納するように構成される第２メモリ回路ダイと、
前記メモリ回路ダイ及び前記第２メモリ回路ダイの間に連結され、そして前記メモリ回路ダイ及び前記第２メモリ回路ダイの間に第２データを送信するように構成される第２光学的ビアと、をさらに包含する、ことを特徴とする請求項１６に記載のマルチチップモジュール。

【請求項19】

前記固定された論理回路は、
第２データを処理するように構成される組み合わせ論理回路と、
前記第２データを前記光学的ビアから前記組み合わせ論理回路に伝送するように構成されるディスパッチャ回路と、を包含する、ことを特徴とする請求項１６に記載のマルチチップモジュール。

【請求項20】

前記光学的ビアを経る前記データの前記伝送を調整するように構成されるスケジューラ回路と、をさらに包含する、ことを特徴とする請求項１６に記載のマルチチップモジュール。

【発明の詳細な説明】

【技術分野】

【0001】

本説明は、ルックアップコンピューティング（計算）技術に係り、より詳細には、特に、ルックアップコンピューティング（Ｌｏｏｋｕｐ Ｃｏｍｐｕｔｉｎｇ）型の人工知能（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ、ＡＩ）アクセラレータ（Ａｃｃｅｌｅｒａｔｏｒ、加速器）のための高帯域幅メモリ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ、ＨＢＭ）シリコン（Ｓｉｌｉｃｏｎ）における光通信（Ｐｈｏｔｏｎｉｃ）用シリコン貫通ビア（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）アーキテクチャ（Ａｒｃｈｉｔｅｃｔｕｒｅ）に関する。

【背景技術】

【0002】

高帯域幅のメモリ（ＨＢＭ）は、３次元積層されたダイナミックランダムアクセスメモリ（ＤＲＡＭ）のための高性能ＲＡＭインタフェースである。これは、高性能グラフィックスアクセラレータ及びネットワークデバイスと結合して使用される。高帯域幅のメモリは、２０１３年１０月に合同電子デバイス委員会（ＪＥＤＥＣ）で、業界標準として採用された。第２世代は、ＨＢＭ２は２０１６年１月にＪＥＤＥＣによって受容された。

【0003】

ＨＢＭは通常のシステム又はグラフィックスメモリと比べ、実質的により小さいフォームファクタ（ｆｏｒｍ ｆａｃｔｏｒ、形状因子）で、より低電力を使用しているにも拘わらず、より高帯域幅を達成する。これは、シリコン貫通ビア（ＴＳＶ）及びマイクロバンプ（ｍｉｃｒｏ−ｂｕｍｐｓ）によって相互に連結されるＤＲＡＭダイを最大８個まで積層し、メモリコントローラを有するベースダイ（ｂａｓｅ ｄｉｅ）を選択的に含めて積層することにより、達成される。ＨＢＭ２は、パッケージ当たり２５６ＧＢ／ｓのメモリ帯域幅を達成できる。

【0004】

ＨＢＭは、メモリ集中的で且つコンピューティング負荷の膨大なニューラルネットワーク又は他の人工知能（ＡＩ）と共に使用される。これは、トレーニング用のデータセットのサイズの増加、モデルパラメータの増加、コンピューティング処理の中間結果の増加のためである。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国登録特許第６０７０２６２Ａ号公報

【特許文献2】米国登録特許第６４４９６９２Ｂ１号公報

【特許文献3】米国登録特許第７６７５９４９Ｂ２号公報

【特許文献4】米国登録特許第７９６６４４４Ｂ２号公報

【特許文献5】米国登録特許第８３３５４３４Ｂ２号公報

【特許文献6】米国登録特許第９０９４１３５Ｂ２号公報

【特許文献7】米国登録特許第９４４９６５３Ｂ２号公報

【特許文献8】米国公開特許第２００８０１６２８５６Ａ１号公報

【特許文献9】米国公開特許第２０１４０１８１３３１Ａ１号公報

【特許文献10】米国公開特許第２０１４０２４４９８１Ａ１号公報

【特許文献11】米国公開特許第２０１４０２７０６２１Ａ１号公報

【特許文献12】米国公開特許第２０１７０３１７０５５Ａ１号公報

【非特許文献】

【0006】

【非特許文献1】“Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ”， Ｗｉｋｉｐｅｄｉａ， ｈｔｔｐｓ：／／ｅｎ．ｗｉｋｉｐｅｄｉａ．ｏｒｇ／ｗｉｋｉ／Ｈｉｇｈ＿Ｂａｎｄｗｉｄｔｈ＿Ｍｅｍｏｒｙ， Ａｃｃｅｓｓｅｄ ２／９／２０１８

【非特許文献2】ＤＯＮＧ， ＸＩＡＮＧＹＵ ｅｔ ａｌ．， “ＮＶＳｉｍ： Ａ Ｃｉｒｃｕｉｔ−Ｌｅｖｅｌ Ｐｅｒｆｏｒｍａｎｃｅ， Ｅｎｅｒｇｙ， ａｎｄ Ａｒｅａ Ｍｏｄｅｌ ｆｏｒ Ｅｍｅｒｇｉｎｇ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ”， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＵＴＥＲ−ＡＩＤＥＤ ＤＥＳＩＧＮ ＯＦ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ ＡＮＤ ＳＹＳＴＥＭＳ， ＶＯＬ． ３１， ＮＯ． ７， ＪＵＬＹ ２０１２

【非特許文献3】ＸＩＥ， ＹＵＡＮ ｅｔ ａｌ．， “Ｔｈｒｅｅ‐ｄｉｍｅｎｓｉｏｎａｌ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ： Ｄｅｓｉｇｎ， ＥＤＡ， ａｎｄ Ａｒｃｈｉｔｅｃｔｕｒｅ”， Ｆｏｕｎｄａｔｉｏｎｓ ａｎｄ Ｔｒｅｎｄｓ（登録商標） ｉｎ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ． Ｖｏｌ ５． Ｉｓｓｕｅ １−２， Ｓｅｐ ２５， ２０１１

【発明の概要】

【発明が解決しようとする課題】

【0007】

本開示の目的は、ルックアップコンピューティング型人工知能アクセラレータのための高帯域幅メモリシリコンにおける光通信用シリコン貫通ビアアーキテクチャを具現するために、向上されたコンピューティング能力を備えたルックアップコンピューティング型装置及びそのためのマルチチップモジュールを提供することにある。

【課題を解決するための手段】

【0008】

一般的な一側面によると、ルックアップコンピューティング型装置は、第１データを第２データに変換するルックアップテーブルを格納するように構成されるメモリ回路ダイを包含する。前記装置はまた、前記第２データを受信するように構成される組み合わせ論理回路を含む論理回路ダイを包含する。前記装置は、前記メモリ回路ダイ及び前記論理回路ダイの間に連結され、前記第２データを前記メモリ回路ダイ及び前記論理回路ダイの間において伝送するように構成される光学的ビアをさらに包含する。

【0009】

一般的な他の１つの側面によると、ルックアップコンピューティング型装置は、再構成可能な論理回路を格納するように構成される第１回路ダイを包含する。前記装置は、固定された論理回路を含む第２回路ダイを包含する。前記装置は、前記第１回路ダイ及び前記第２回路ダイの間に連結され、そして前記第１回路ダイ及び前記第２回路ダイの間においてデータを伝送するように構成される光学的リンクをさらに包含する。前記装置は、前記固定された論理回路によってデータを処理することを開始し、部分的に処理されたデータを、前記光学的リンクを経て前記第１回路ダイに伝送し、そして前記再構成可能な論理回路により前記部分的に処理されたデータの処理を持続するように構成される。

【0010】

一般的な他の一つの側面によると、ルックアップコンピューティングのためのマルチチップモジュール（ＭＣＭ）は、光信号を生成するように構成される光源を包含する。前記マルチチップモジュールは、固定された論理回路を包含し、そして、データを光学的方式でメモリ回路ダイに伝送するように構成される論理回路ダイを包含する。前記マルチチップモジュールは、前記光源を、前記論理回路ダイと結合するように構成されるインタポーザ階層を包含する。前記マルチチップモジュールは、前記データを受信するルックアップテーブルを格納するように構成される前記メモリ回路ダイを包含する。前記マルチチップモジュールは、前記メモリ回路ダイ及び前記論理回路ダイの間に連結され、そして前記メモリ回路ダイ及び前記論理回路ダイの間に前記データを伝送するように構成される光学的ビアを包含する。

【0011】

一つ又は複数の詳細な具現例は、添付された図面及び下の詳細な説明において呈示される。他の特徴は、詳細な説明、特に発明を実施するための形態、図面及び特許請求の範囲の各請求項から明らかになるであろう。

【0012】

コンピューティング技術のためのシステム及び／又は方法、特に具体的には、ルックアップコンピューティング型の人工知能（ＡＩ）アクセラレータのための高帯域幅メモリ（ＨＢＭ）シリコンにおける光通信用シリコン貫通ビア（ＴＳＶ）アーキテクチャに係るコンピューティング技術のためのシステム及び／又は方法が、図面のうちの少なくとも一つと連携されて実質的に示され、及び／又は記述されると共に、請求項においてさらに完全に呈示される。

【発明の効果】

【0013】

本開示による装置及びそのためのマルチチップモジュールは、ルックアップテーブルを格納するメモリ回路ダイと、組み合わせ論理回路を含む論理回路ダイと、両ダイを連結する光学的ビアを備えているので、
ルックアップコンピューティング型人工知能アクセラレータのための高帯域幅メモリシリコンにおける光通信用シリコン貫通ビアアーキテクチャを具現するための向上されたコンピューティング能力が提供できる。

【図面の簡単な説明】

【0014】

【図1】図１は、開示された主題によるシステムの例示的な実施例のブロック図である。

【図2】図２は、開示された主題によるシステムの例示的な実施例のブロック図である。

【図3】図３は、開示された主題によるシステムの例示的な実施例のブロック図である。

【図4】図４は、開示された主題によるシステムの例示的な実施例のブロック図である。

【図5】図５は、開示された主題によるシステムの例示的な実施例のブロック図である。

【図6】図６は、開示された主題によるシステムの例示的な実施例のブロック図である。

【図7】図７は、開示された主題の原理に従い形成されたデバイスを包含できる情報処理システムの概念的ブロック図である。

【0015】

多様な図面において、類似の参照記号は類似のエレメント（ｅｌｅｍｅｎｔ）を示す。

【発明を実施するための形態】

【0016】

多様な例示的な実施例が、以下で、いくつかの例示的な実施例が図示された添付図面を参照して、より完全に説明されるだろう。しかし、ここに開示された主題は、多数の相異なる形態に具現でき、ここで提示された例示的な実施例に限定されると理解されてはならない。代わりに、このような例示的な実施例は、本開示が徹底的に完全になるように、ここに開示された主題の範囲を、この分野に熟練された者に完全に伝達できるように提供される。図面で、サイズ、階層及び領域の相対的なサイズは、明確性のため強調される場合がある。

【0017】

一つのエレメント又は階層が、他の１つのエレメント又は階層の「上」にある、「連結」される、又は「結合」される、と示されるとき、これは他のエレメント又は階層の直ぐ上にある、連結される、又は結合される場合もあるが、或いは介在するエレメント又は階層が存在する場合もある。逆に、一つのエレメントが他の一つのエレメント又は階層の直ぐ上にある、直接連結される、又は直接結合される、と示されるとき、介在するエレメント又は階層は存在しない。全体的に類似した番号は類似したエレメントを示す。ここで使用されるように、「及び／又は」の用語は、関連して羅列された項目のうち、任意のもの１つ又はそれより多くのものの全ての組み合わせを包含する。

【0018】

第１、第２、第３などの用語が、多様なエレメント、コンポーネント、領域、階層及び／又はセクションを記述するのに使用できるが、このようなエレメント、コンポーネント、領域、階層、及び／又はセクションはこのような用語によって限定されてはならないことが理解されるであろう。このような用語は、一つのエレメント、コンポーネント、領域、階層又はセクションを他の一つのエレメント、コンポーネント、領域、階層又はセクションから区別するためだけに使用される。従って、下で議論される第１、エレメント、コンポーネント、領域、階層又はセクションは、ここに開示された主題の教示（ｔｅａｃｈｉｎｇ）する範囲から離れずに第２エレメント、コンポーネント、領域、階層又はセクションと命名できる。

【0019】

「下方（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などのような空間的に相対的な用語は、図面に図示されるように、一つのエレメント又はフィーチャ（ｆｅａｔｕｒｅ）の他のエレメント又はフィーチャに対する関係をより容易に説明するためにここで使用できる。空間的に相対的な用語は、図面に図示された方向に加えて使用中又は動作中のデバイスの他の方向を含むことを意図することが理解されるであろう。たとえば、図面のデバイスが上下反転されたら、他のエレメント又はフィーチャの「すぐ下」又は「より下」であると説明されたエレメントは、他のエレメント又はフィーチャの「より上」に指向できる。従って、模範的な用語「より下」は、より上とより下の方向の両方を包含できる。デバイスが別の方式に指向でき（９０度回転されるか、他の方向に）、ここで使用される空間的に相対的な説明は、それに応じて解釈できる。

【0020】

同様に、「ハイ（ｈｉｇｈ）」、「ロー（ｌｏｗ）」、「プルアップ（ｐｕｌｌ ｕｐ）」、「プルダウン（ｐｕｌｌ ｄｏｗｎ）」、「１」、「０」などのような電気的な用語は、図面に示されたように、一つの電圧レベル又は電流の、他の電圧レベル又は電流、或いは他のエレメント又はフィーチャと比べた相対的記述を容易に説明するために、ここで使用できる。電気的に相対的な用語は、図面に示された電圧又は電流に加えて使用中又は動作中のデバイスの異なる基準電圧を含むことを意図するのが理解されるだろう。たとえば、図面のデバイス又は信号が反転されるか、又は、他の基準電圧、電流又は電荷を使用すると、「ハイ」又は「プルアップ」に記述されたエレメントは、新しい基準電圧又は電流と比較して、「ロー」又は「プルダウン」であり得る。従って、模範的な用語「ハイ」は、相対的なロー又はハイ電圧又は電流の両方を包含できる。デバイスは参照の他の電気的フレームに基づき得、ここで使用される電気的に相対的な説明は、それに応じて解釈できる。

【0021】

ここで使用される用語は、特定の例示的な実施例を記述するためのものであり、ここに開示された主題の限定を意図していない。ここで使用されるように、単数形は、文脈が異なるように明示しない限り複数形もまた包含するものと意図される。「〜包含する」及び／又は「包含する〜」の用語は、この明細書で使用されるとき、言及されたフィーチャ、整数、ステップ、動作、エレメント及び／又はコンポ−ネントの存在を明示し、一つ又はそれより多くの他のフィーチャ、整数、ステップ、動作、エレメント、コンポーネント及び／又はこれらのグループの存在又は追加を排除していないことが、より理解されるであろう。

【0022】

例示的な実施例は、理想化された例示的な実施例の図式的図面である断面図（そして中間構造）を参照して、ここで説明される。例えば、製造技術及び／又は公差（許容誤差、ｔｏｌｅｒａｎｃｅ）の結果として、図面の形態からの変形が予測される。従って、例示的な実施例は、ここに図示された領域の特定の形態に限定されると解釈されてはならず、例えば、製造に起因する形態の偏差を包含する。
例えば、四角形で図示された注入領域は、通常的に丸くなったり、曲がったりするフィーチャを有しており、及び／又は、注入領域から非注入領域へのバイナリな（ｂｉｎａｒｙ、不連続な）変化よりは、エッジにおいて注入濃度の勾配（ｇｒａｄｉｅｎｔ）を有する筈である。同様に、注入によって形成される埋め込み領域は、埋め込み領域及び注入が発生した表面との間の領域にも幾らかの注入を引き起こすことができる。従って、図面に図示された領域は、事実上図式的であり、それらの形態は、デバイスの領域の実際の形態を図示することを意図せず、そしてここに開示された主題の範囲の限定を意図していない。

【0023】

別の意味に定義されない限り、ここで使用される全ての用語（技術的及び科学的用語を含む）は、ここに記述された主題の属する分野における通常の技術を有する者によって共通に理解される意味と同じ意味を有する。共通に使用される辞典で定義された用語は、関連された分野のコンテキスト（ｃｏｎｔｅｘｔ）からそれらの意味と同じ意味を有するものと解釈されるべきであり、ここで明確にそのように定義されない限り理想化された、又は過度に形式的なものと解釈されてはならない。

【0024】

以下では、例示的な実施例が添付された図面を参照して詳細に説明されるであろう。

【0025】

図１は、開示された主題によるシステム１００の例示的な実施例のブロック図である。多様な実施例で、システム１００は、プロセッサ１０４、メモリ１０６と、再構成可能なメモリロジック１０２を包含できる。多様な実施例で、システム１００は、１つ又は複数の他のコンポーネント１０８（例えば、ネットワークインタフェース、メモリコントローラなど）を包含できる。

【0026】

多様な実施例において、システム１００は、システムオンチップ（ＳｏＣ）を包含できる。一部の実施例で、例えば、図２及び図３の例で、システム１００は、別々の、又はマルチチップモジュール（ＭＣＭ）の一部として、多数の集積回路（ＩＣ）ダイを包含できる。他の実施例では、システム１００は、一連の離散（ｄｉｓｃｒｅｔｅ）コンポーネント、即ち、個別の（ｉｎｄｉｖｉｄｕａｌ）コンポーネントを包含できる。他の実施例では、システム１００は、集積コンポーネント及び離散コンポーネントの組み合わせを包含できる。多様な実施例で、システム１００は、例えば、ラップトップ、デスクトップ、ワークステーション、パーソナルデジタルアシスタント（ＰＤＡ）、スマートフォン、タブレット、及び他の適切なコンピュータなどのようなコンピューティングデバイス、又はその仮想マシン、即ちその仮想コンピューティングデバイスを包含できる。多様な実施例で、システム１００は、ユーザ（図示せず）によって使用され得る。

【0027】

図示された実施例で、プロセッサ１０４は、１つ又は複数の機械実行可能な（ｍａｃｈｉｎｅ−ｅｘｅｃｕｔａｂｌｅ）複数個の命令（ｉｎｓｔｒｕｃｔｉｏｎｓ）、即ち、ソフトウェア、ファームウェア、又はそれらの組み合わせのピース（ｐｉｅｃｅ）を実行するように構成されることができる。このような実施例で、プロセッサ１０４は、プロセッサ１０４の製造時（又は製造直後に、例えばヒューズなどにより）に設定される固定された論理回路（例えば、論理積（ＡＮＤ）ゲート、フリップフロップなど）を包含でき、前記固定された論理回路は、製造後には実質的に変更されない可能性がある。他の実施例では、プロセッサ１０４は、たとえば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような再構成可能なデバイスを包含できる。前述されたのは、開示された主題を限定しない説明的な例に過ぎない。

【0028】

多様な実施例で、メモリ１０６は、各々のデータの何れか１つ又は複数のピース（ｐｉｅｃｅ）を一時的に、永久的に、半永久的に、又はこれらを組み合わせて、格納するように構成される複数のメモリセルを包含できる。メモリ１０６内のデータは、プロセッサ１０４によってアクセスされる。なお、メモリ１０６は、揮発性メモリ、不揮発性メモリ、又はこれらの組み合わせを包含できる。

【0029】

図示された実施例において、システム１００は、再構成可能なメモリロジック１０２を包含できる。再構成可能なメモリロジック１０２は、これらのサブアレイ（エレメント（１１２、１１４）で図示される）に配列される多数のメモリセル（明示的に図示せず）を含むという点でメモリ１０６と類似できる。通常的に、メモリ（例えば、ＳＲＡＭ、ＤＲＡＭなど）は、行及び列のアレイに配列されるメモリセルのアレイを包含する。多くの場合、より大きなアレイをもっと管理しやすくするために、アレイは、メモリセルのサブアレイ（例えば、２５６行及び２５６列など）に分割され得る。一般的に、一度に１つのサブアレイのみがアクセスされるので、電力と計算量を削減でき、通常、メモリアレイをサブアレイに分割するのは有益であり得る。

【0030】

図示された実施例で、メモリアレイ（再構成可能なメモリロジック１０２として図示されている）は、そのサブアレイが通常のメモリ（ＲＡＭ）としてではなくルックアップテーブルとして（ＬＵＴｓ）で動作するように再構成され得る点で、メモリ１０６とは異なる場合がある。このような実施例で、論理機能がルックアップテーブル（ＬＵＴ）内に具現され得る。例えば、ＬＵＴは加算器、乗算器などのような算術論理機能を遂行できる。前述されたのは、開示された主題を限定しない説明的な例に過ぎないことが理解されるであろう。図示された実施例で、このようなＬＵＴｓはプロセッシングエレメント又は再構成可能なルックアップテーブル（ＲＬＵＴＳ）１１２と称され得る。

【0031】

このような実施例で、指定されたＲＬＵＴ１１２が、特定の計算作業（ニューラルネットワークプロセッシングのような）を遂行するように構成されると、そのＲＬＵＴ１１２は、プロセッサ１０４に対するアクセラレータ又はコプロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ）として動作し、そのＲＬＵＴ１１２のメモリ空間は、もはやデータの格納のためにプロセッサ１０４に対して露出（ｅｘｐｏｓｅ）しないようにできる。斯かる実施例で、プロセッサ１０４は、実行されるべき幾つかのカーネル又は作業をＲＬＵＴ１１２スタックにオフロード（ｏｆｆ−ｌｏａｄ）でき、作業が完了すると、プロセッサ１０４はインタラプトされるか、又はプロセッサ１０４は作業の完了を通知され得る。一方、ＲＬＵＴ１１２は、メモリ１０６のようにデータを格納するための純粋なメモリのスタックとして構成され得る。斯かる実施例で、サブアレイ（１１２、１１４）は、メモリ又はＬＵＴとして再構成され得る。

【0032】

このような実施例で、ＲＬＵＴ１１２及びここで具現された論理機能は、メモリの書き込み動作を遂行するだけで変更できる。これは、論理機能がシステム１００の動作の間に動的に再構成され、及び／又は変更されることを可能にする。通常的な書き込み動作（又はこれと類似したもの）を使用しているので、ＥＥＰＲＯＭなどをプログラムするために使用されるような特別な（つまり、通常動作ではない、又は高レベルの）電圧を必要とせずに再プログラムを許容できる。

【0033】

このような実施例で、再構成可能なメモリロジック１０２は、構成インタフェース１１６を包含できる。多様な実施例で、プロセッサ１０４（又は他のコンポーネント）がＲＬＵＴ１１２に格納された論理機能の変化又は変更を望むとき、プロセッサ１０４（又は他のコンポーネント）は、書き込み動作又は特殊書き込み操作（例えば、或るＲＬＵＴ１１２に関係するとの指示などを含む書き込み動作）を実行できる。

【0034】

一部の実施例において、全てのメモリアクセス又は動作は、再構成可能なメモリロジック１０２の入力／出力（Ｉ／Ｏ）インタフェース１１８を経由（ｐａｓｓ＿ｔｈｒｏｕｇｈ）できる。斯かる実施例で、メモリアクセスが再生のためのデータを格納するサブアレイ（例えば、ＲＡＭサブアレイ１１４など）に対する場合であれば、Ｉ／Ｏインタフェース１１８は、メモリアレイに対する通常の読み取り／書き込み要請として単純に処理できる。しかし、幾つかの実施例で、メモリアクセスがＲＬＵＴ１１２に採用された（又はＲＬＵＴ１１２に採用される）サブアレイに対する場合であれば、Ｉ／Ｏインタフェース１１８は、その処理を構成インタフェース１１６に回送（ｐａｓｓ）できる。

【0035】

他の実施例で、Ｉ／Ｏインタフェース１１８は、ＲＬＵＴ１１２に対して読み出し又は書き込みするように構成できる。このような実施例で、書き込みアクセスはＲＬＵＴ１１２に対する、その論理機能を定義する書き込みを含み得る。斯かる実施例で、構成インタフェース１１６は、ＲＬＵＴ１１２内の、又はＲＬＵＴ間の、若しくは再構成可能なメモリロジック１０２全体としての、信号のルーティングを調節するように構成され得る。
例えば、構成インタフェース１１６は、多重のＲＬＵＴ１１２及び／又はＲＡＭ１１４間の信号のルーティングを調節するように構成され得る。斯かる実施例で、Ｉ／Ｏインタフェース１１８は、ＲＬＵＴ１１２及びＲＡＭ１１４に対するデータアクセスを管理するように構成され、構成インタフェース１１６は、サブアレイ（１１２、１１４）の相互連結及びルーティングを管理するように構成され得る。前述の記述は開示された主題を限定しない例示的な例に過ぎない、ことが理解されるであろう。多様な実施例で、Ｉ／Ｏインタフェース１１８は、構成インタフェース１１６を含み得る。

【0036】

なお、図示された実施例で、各サブアレイはＲＬＵＴ１１２又は通常的なＲＡＭ１１４サブアレイとして使用され得る。前述されたように、通常のＲＡＭ１１４サブアレイは、データ及び情報を格納するように構成され得。斯かる実施例で、ＲＬＵＴ１１２及びＲＡＭ１１４サブアレイ間の数又はバランスは、再構成可能なメモリロジック１０２内で要請に合わせて動的に調節され得る。他の実施例で、ＲＬＵＴ１１２及びＲＡＭ１１４サブアレイの数は、製造時に固定され得る。更に他の実施例で、ＲＬＵＴ１１２の最大数は、製造時に固定されるが、ＲＬＵＴ１１２は、ＲＡＭ１１４サブアレイとして動作するように構成可能である。前述されたのは、開示された主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0037】

多様な実施例で、プロセッサ１０４（又は他のコンポーネント）は、或るサブアレイをＲＬＵＴ１１２として構成することを望み得る。斯かる実施例で、プロセッサ１０４は、再構成可能なメモリロジック１０２にメモリアクセスを実行できる。メモリアクセスは、特定のＲＬＵＴ１１２にルックアップテーブル（ＬＵＴ）を格納する書き込み動作を含み得る。メモリアクセスは、ＬＵＴのサイズに依存する一連のメモリアクセスを含み得る。
いくつかの実施例で、特定のメモリアクセスは、ＬＵＴに対する入力の数及びＬＵＴからの出力の数を指示できる。なお、メモリアクセスはＲＬＵＴ１１２に対する信号ルーティング情報をさらに指示できる。例えば、下で記述されるように、多数のＲＬＵＴ１１２は、カスケード（ｃａｓｃａｄｅ）接続されるか、又は、一緒にルーティングされて、論理機能（例えば、加算器など）を遂行できる。

【0038】

逆に、プロセッサ１０４（又は他のコンポーネント）は、或るサブアレイをＲＡＭ１１４として構成することを望み得る。その場合、メモリアクセスは構成インタフェース１１６に対してＲＬＵＴ１１２を再構成して標準ＲＡＭ１１４に戻すように命令（ｉｎｓｔｒｕｃｔ）できる。幾つかの実施例で、予め定義されたメモリセルが、そのサブアレイが現在ＲＬＵＴ１１２又はＲＡＭ１１４として機能するかを指示（ｉｎｄｉｃａｔｅ）するビットを格納するように構成され得る。多様な実施例で、当該指示ビットは、当該サブアレイ又は当該構成インタフェース１１６に含まれ得る。前述されたのは、開示された主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0039】

多様な実施例で、再構成可能なメモリロジック１０２は、ダイナミックＲＡＭ（ＤＲＡＭ）を含み得る。これは、ＲＬＵＴ１１２が特殊な電圧（例えば、ヒューズを焼き切る電圧、又はトランジスタを設定する電圧、など）に頼る必要なしに、正常なメモリアクセス動作によって再プログラムできる点で、通常のＦＰＧＡ又はＰＬＤと相異できる。

【0040】

このような実施例において、ＤＲＡＭサブアレイをＲＬＵＴ１１２のベースとする（ｂａｓｉｎｇ）ことにより、ＳＲＡＭベースのＦＰＧＡと比較して、より高い密度を達成できる。例えば、メモリセル又は情報の１ビット当たり、ＳＲＡＭ ＲＬＵＴ１１２が６つのトランジスタ（６Ｔ）を必要とするのと比較して、ＤＲＡＭ ＲＬＵＴ１１２は、１つのトランジスタ及び１つのキャパシタ（１Ｔ１Ｃ）しか必要としない。他の実施例で、ＤＲＡＭ ＲＬＵＴ１１２は、ＳＲＡＭ又はフラッシュベース（Ｆｌａｓｈ−ｂａｓｅｄ）のＦＰＧＡのＲＬＵＴ１１２と比較して、より低いコスト（ｌｏｗｅｒ ｃｏｓｔ）に帰着できる。

【0041】

ＲＬＵＴ１１２が、通常のメモリアクセス（又はその変形）によって書き換え（変更、ｍｏｄｉｆｙ）られ得るので、ＲＬＵＴ１１２は、自己書き換えが可能になる。例えば、一つのクロックサイクルのＲＬＵＴ１１２の計算の出力は、直ちに第２の計算機能を遂行するようにＲＬＵＴ１１２を再構成又は更新するメモリアクセスに帰着できる。他の実施例で、ＲＬＵＴ１１２の出力は、同じＲＬＵＴ１１２に入力としてフィードバックされて、該ＲＬＵＴ１１２の動作形態を変更できる。

【0042】

なお、多様な実施例で、ＤＲＡＭ ＲＬＵＴ１１２とＲＡＭ１１４との混在は、幾つかの長所を提供できる。例えば、ＲＡＭ１１４に格納されたデータが近接しているので、ＲＬＵＴ１１２によって実行される演算を加速し、データがバスを介して移動する必要がないので、消費電力を低下できる。
幾つかの実施例で、プロセッサ１０４及びメモリ１０６の生成に使用されるのと類似のＤＲＡＭ技術をＲＬＵＴ１１２のベースとすることにより、ＲＬＵＴ１１２は、プロセッサ１０４及び／又はメモリ１０６と同じダイ又はパッケージ内に存在できる。このように、ＤＲＡＭ ＲＬＵＴ１１２によって提供される近接データ計算（ｎｅａｒ−ｄａｔａ ｃｏｍｐｕｔｉｎｇ）は、より速く、より効果的であり得る。また、同一の製造工程は、システム１００の製造コストを低下できる。前述されたのは、開示された主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0043】

図２は、開示された主題に適合したシステム２００の例示的な実施例の等角投影（ｉｓｏｍｅｔｒｉｃ、斜視）ブロック図である。図示された実施例で、多数の集積回路ダイが積層されて（又は、積層されずに）集積され、マルチチップモジュール、即ちマルチチップシステムを形成できる。多様な実施例で、マルチチップシステム２００は、前述されたようにＲＬＵＴ又はより通常の（即ち、再構成可能ではない）ルックアップテーブル（ＬＵＴ）を含み得る。

【0044】

多様な実施例で、高帯域幅メモリ（ＨＢＭ）は、高性能形態のランダムアクセスメモリ（ＲＡＭ）を含み得る。幾つかの実施例で、高帯域幅メモリ（ＨＢＭ）は、シリコン貫通ビア（ＴＳＶ）を介して通信する、積層されたダイナミックＲＡＭ（ＤＲＡＭ）メモリを含み得る。一般に、高帯域幅メモリ（ＨＢＭ）は、シリコン貫通ビア（ＴＳＶ）とマイクロバンプを結合し、メモリセルアレイの複数（例えば、４個、８個）のダイの下面を順次、他のダイの上面に連結してなし得る。幾つかの実施例で、メモリコントローラ（図示せず）は、スタックの最下部に配置された別のダイに包含され得る。

【0045】

多様な実施例で、システム２００は、高帯域幅メモリ（ＨＢＭ）を含み得る。斯かる実施例で、システム２００は、スタックの最上部又は最下部、或いは実施例に依存する位置に配置され得るメモリコントローラ（図示せず）を含み得る。前述されたのは開示された主題を限定しない説明的な一例に過ぎないことが理解されるであろう。

【0046】

図示された実施例で、システム２００は、メモリダイ（例えば、ＤＲＡＭダイなど）２０４及びロジックダイ２０２を含み得る。図示された実施例で、メモリダイ２０４は、多数のＲＡＭ２１６を含み得る。斯かる実施例で、ＲＡＭ２１６は、多様なデータのピース（ｐｉｅｃｅ）を格納するように構成され得る。

【0047】

図示された実施例で、メモリダイ２０４は、１つ又は複数のルックアップテーブル（ＬＵＴ）２１４或いは再構成可能なルックアップテーブルに（ＲＬＵＴ）を含み得る。斯かる実施例で、ＬＵＴ２１４は、前述されたように定められた論理機能の遂行が可能なルックアップテーブル（ＬＵＴ）を格納するように構成されたメモリサブアレイを含み得る。

【0048】

多様な実施例で、メモリダイ２０４は、複数のメモリセルからなるＲＡＭ２１６を含み得る。斯かる実施例で、ＬＵＴ２１４は、メモリダイ２０４のＲＡＭ２１６内に格納されたデータにアクセスするように構成され得る。斯かる実施例で、ＬＵＴ２１４は、アクセスされたＲＡＭ２１６と同じ場所にあるか、又は物理的に近接する場所にあり得る。斯かる実施例で、アクセス時間及び電力の両方の観点から、両者の間の連結が減少され得る。また、両者の間に必要なルーティングが減少され得る。前述されたのは、開示された主題を限定しない説明的な例に過ぎないことが理解されるであろう。

【0049】

多様な実施例では、ロジックダイ２０２は、コマンド又は論理演算を実行するように構成されるプロセッサ（例えば、中央プロセッサ（ＣＰＵ）、グラフィックスプロセッサ）を含み得る。図示された実施例で、ロジックダイ２０２は、多数の論理回路又は組み合わせ論理ブロック（ＣＬＢ、Ｃｏｍｂｉｎａｔｏｒｉａｌ＿Ｌｏｇｉｃａｌ＿Ｂｌｏｃｋ）２１２を含み得る。ＣＬＢ２１２は一般に、入力信号及び格納されたデータに対してブール代数（Ｂｏｏｌｅａｎ ａｌｇｅｂｒａ）を遂行する回路を包含し、通常、実際上は組み合わせロジック（例えば、ＮＡＮＤゲート及びＮＯＲゲートなど）と順次（例えば、フリップフロップ、ラッチ）ロジックの混合物を包含する。

【0050】

多様な実施例では、ＬＵＴ２１４は、１つ又は複数のビア２２６を利用して、ロジックダイ２０２（例えば、ＣＬＢ２１２）と通信できる。斯かる実施例では、これは、バス又は外部インタフェースを介した通信の必要なしに、２つのプロセッシングエレメント（例えば、ＬＵＴ２１４及びＣＬＢ２１２）間の高速通信を可能にし得る。

【0051】

多様な実施例で、ビア２２６は、例えばシリコン貫通光通信用ビア（ＴＳＰＶ、Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ＿Ｐｈｏｔｏｎｉｃ＿Ｖｉａ）、光ファイバ、光導波路又は光カプラのような光学的ビアを含み得る。斯かる実施例で、ＬＵＴ２１４及びＣＬＢ２１２が、電気回路を包含すると、電光変換トランスデューサ（ｅｌｅｃｔｒｉｃａｌ−ｔｏ−ｏｐｔｉｃａｌ ｔｒａｎｓｄｕｃｅｒ）がビアの２２６の入力２２２に必要であり得る。同様に、光電変換トランスデューサ（ｏｐｔｉｃａｌ−ｔｏ−ｅｌｅｃｔｒｉｃａｌ ｔｒａｎｓｄｕｃｅｒ）がビアの２２６の出力に必要であり得る。

【0052】

このような一実施例で、ＣＬＢ２１２は、コマンドを処理し、そして第１データセット（ＣＬＢ２１２からの出力）を生成できる。ロジックダイ２０２は、プロセッシングの次のステップがＬＵＴ２１４によって、より効果的に実行できるか（例えば、速度、帯域幅、電力の観点から）を判定し、そしてデータを処理するためＬＵＴ２１４に伝送するようにＣＬＢ２１２に命令できる。

【0053】

このような実施例で、ＣＬＢ２１２は光学的ビア２２６を介して、第１データセットをＬＵＴ２１４に伝送できる。斯かる実施例で、光学的ビア２２６又はそれに伴うコンポーネントは、必要に応じて電気的／光学的変換（電光変換及び／又は光電変換）を実行できる。

【0054】

ＬＵＴ２１４は、第１データセットを処理し、即ち、第１データセットに対してコマンドを実行して、第２データセット（ＬＵＴ２１４の出力）を生成できる。ＬＵＴ２１４は、第２データセットを追加処理のためにロジックダイ２０２の同一の又は他のＣＬＢ２１２に再伝送できる。データは、光学的ビア２２６を介して、また再伝送され得る。

【0055】

多様な実施例で、ＬＵＴ２１４は、第１データセットを生成し、これを追加処理（第２データセットを生成）のためにＣＬＢ２１２に伝送できる。このような実施例で、動作は、前に記述されたものの反対であり得る。

【0056】

他の実施例で、ＬＵＴ２１４は、ＲＡＭ２１６に格納されたデータをＣＬＢ２１２からのデータに対して追加される入力又はＬＵＴ２１４に対する唯一の入力として使用できる。他の実施例で、ＬＵＴ２１４の出力は、ＣＬＢ２１２に伝送される代わりに、ＲＡＭ２１６に格納され得る。又は、データはＣＬＢ２１２に伝送されることに加え、少なくとも一部がＲＡＭ２１６にコピー（ｃｏｐｙ）され得る。多様な実施例で、光学的ビア２２６は、ＲＡＭ２１６からのデータを読み取る／書き込みするために援用され得る。前述されたのは開示された主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0057】

多様な実施例で、特定の動作に（例えば、行列積、行列コンボリューション）に対する処理速度は、データが伝送される内部帯域幅又は速度によって制限されることができる。このように、図示された実施例では、ダイ（２０２、２０４）の間で光ビア２２６を利用してデータを移す能力は、処理速度を大幅に向上できる。

【0058】

一実施例で、光通信（Ｐｈｏｔｏｎｉｃ）リンク又は光学的ビア２２６は、通常の電気的リンクよりもはるかに高い帯域幅密度を可能にできる。例えば、光学的ビア２２６は、６４Ｇｂ／ｓの電気的リンクの速度と比較して、１２８Ｇｂ／ｓ（秒当たりギガバイトの）の帯域幅又は速度を達成できる。多様な実施例で、これはＤＷＤＭ（Ｄｅｎｓｅ Ｗａｖｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）を介して実行でき、従って与えられた実質的に同一のシリコンフットプリント（ｆｏｏｔｐｒｉｎｔ、外部端子）を用いてより高い帯域幅（電気リンクと比較して）を可能にする。前述されたのは開示された主題を限定しない説明的な一例に過ぎないことが理解されるであろう。

【0059】

多様な実施例で、複数のメモリダイ２０４がシステム２００に包含され得る。斯かる実施例では、メモリのダイ２０４は、互いに接して、又はその上に積層され得る。一部の実施例で、メモリのダイ２０４の部分集合のみがＬＵＴｓ２１４を含み得る。他の実施例で、ロジックダイ２０２を積層されたメモリダイ２０４の特定の一つと直接連結する多重の光学的ビア２２６が援用（ｅｍｐｌｏｙ）され得る。他の実施例で、一つの積層されたメモリダイ２０４を、他の積層されたメモリダイ２０４と直接連結する光ビア２２６が援用され得る。

【0060】

図３は、開示された主題に適合したシステム３００の例示的な実施例のブロック図を示す。図示された実施例で、多数の集積回路ダイが積層され、又は他の方法により集積され、マルチチップモジュール又はシステムを形成され得る。図示された実施例では、光学的ビアと関連されたコンポーネントが集中的に表現されている。

【0061】

図示された実施例で、前述されたように、システム３００は、メモリダイ３０４及びロジックダイ３０２を含み得る。これに加えて、斯かる実施例で、システム３００はまた、光源３９０を含み得る。光源３９０は、光学的ビアによって使用される光を生成又はそうではない場合、提供できる。多様な実施例で、ダイ（３０２、３０４、又は３９０）の内、２つ又はそれ以上が、インタポーザ階層３０１によって結合され得る。

【0062】

図示された実施例で、ダイ（３０２、３０４）は、３つのエレメントによって連結され得る。下で記述されるように、光源リンク３５６は、光源３９０をメモリダイ３０４の光学的エレメント（例えば、変調器３２２）と結合することができる。アドレス／コマンド＿リンク（又は、アドレス／コマンド＿ビア）３５４はアドレス及びコマンドデータを伝送できる。
多様な実施例で、アドレス／コマンド＿ビア３５４は、光学的又は電気的であり得る。このような実施例で、アドレス及びコマンド情報のために伝送されるより少ない量の情報に必要な帯域幅は、アドレス／コマンド＿ビア３５４が電気的であることを許容できる。他の実施例で、アドレス／コマンド＿ビア３５４は、光学的であり得る。図示された実施例で、データ＿リンク（又はデータ＿ビア）３５２は、前で記述されたように、光学的であり得る。多様な実施例で、リンク（３５２、３５４、３５６）は、光導波路を含み得る。

【0063】

次に、メモリダイ３０４からロジックダイ３０２へのデータの伝送が議論される。図示された実施例で、メモリダイ３０４は、前述されたように、第１データセットを取り込んで第２データセットを出力することにより、論理動作又は論理機能を遂行するように構成されるルックアップテーブル（ＬＵＴ）３３４を含み得る。メモリダイ３０４は、第１又は第２データセットを格納するように構成される中間結果バッファ、メモリ又は回路３３６を包含できる。

【0064】

図示された実施例で、メモリダイ３０４は、第２データセットの電気的バージョンを受信し、そして第２データセットのバージョンを変調器３２２によって変換されるのに十分な電気的パワーで駆動又は生成するように構成されるドライバ回路３２８を含み得る。斯かる実施例で、メモリダイ３０４は、電気的信号（例えば、第２データセット）を光信号に変換するように構成される光変調器３２２を含み得る。斯かる実施例で、変調器３２２は、光源３９０又は光源３９０によって生成される信号（そして光源リンク３５６によって変調器３２２にルーティングされた）を取り込み、そしてドライバ３２８から受信されたデータの電気的バージョンの少なくとも一部により、光源３９０を変化、即ち変調できる。このデータの光学的バージョンは、以後に、データ＿リンク（又はデータ＿ビア）３５２を通って、ロジックダイ３０２に伝送される。

【0065】

図示された実施例で、ロジックダイ３０２は、光学的フィルタ及び／又は検出器３２４を含み得る。光学的検出器３２４は、光学的ビア（例えば、データ＿ビア３５２）の導波路部分を経て伝送される光学的データを検出し、そして光学的データを電気データに変換するように構成され得る。ロジックダイ３０２は、受信された電気信号（例えば、第２データ）に電気的利得又は電力を提供するように構成されるアンプ回路３２６を含み得る。ロジックダイ３０２は、前述されたように、データを受信してこれを処理できる計算又は組み合わせ論理３３２を含み得る。

【0066】

多様な実施例で、ロジックダイ３０２からメモリダイ３０４へのデータの伝送は類似の方式で、しかし逆に動作できる。斯かる実施例で、ロジックダイ３０２は、ドライバ回路３２８及び光変調器３２２の自己自身のバージョンを含み得る。斯かる実施例で、ロジックダイ３０２の光変調器３２２は、インタポーザ３０１を経て、光源３９０と結合できる。メモリダイ３０４は、前で記述されたように、光学的フィルタ及び／又は検出器３２４、そしてアンプ回路３２６の自己自身のバージョンを含み得る。

【0067】

図示された実施例で、ロジックダイ３０２は、光学的ビア（３５２及び／又は３５４）を経たダイ間のデータトラフィックを調整するように構成されるスケジューラ回路３４０を含み得る。多様な実施例で、スケジューラ回路３４０は、特定の動作又は論理機能がＣＬＢ３３２又はＬＵＴ３３４によって遂行されなければならないときを判定することができる。多様な実施例で、スケジューラ回路３４０は、何時、データが光学的リンク３５２又は電気的リンク（例えば、リンク３５４の電気的バージョン）を経て伝送されるべきかを決定できる。前述されたのは開示された主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0068】

図示された実施例で、ＬＵＴ３３４、中間結果バッファ３３６、アンプ３２６、ドライバ３２８、ＣＬＢ３３２及びスケジューラ３４０は、電気的コンポーネントであり得る。他方、図示された実施例で、光変調器３２２、光学的検出器３２４及び光源３９０は、少なくとも基本的に光学的コンポーネントであり得る。前述されたのは開示され主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0069】

図４は、開示された主題に適合したシステム４９１の例示的な実施例のブロック図である。図示された実施例で、システム４９１は、前で言及されたように、メモリダイを含み得る。図示された実施例で、メモリダイの多様なメモリセル又はエレメントに対するアクセスのメモリバンクレベルのグラニュラリティ（ｇｒａｎｕｌａｒｉｔｙ）が議論される。

【0070】

図示された実施例で、システム４９１は、複数のメモリマット（ｍｅｍｏｒｙ ｍａｔ）４９０（メモリセル、行及び列デコーダと共に図示された）を含み得る。このようなマット４９０は、メモリバンク４２０に配列され得る。多様な実施例で、システム４９１は、複数のメモリバンク４２０を包含できる。

【0071】

この文脈（コンテキスト）で、メモリマット４９０は、メモリバンク４２０のビルディングブロック（ｂｕｉｌｄｉｎｇ ｂｌｏｃｋ）であり得る。メモリバンク４２０の多重のマット４９０は、同時に動作して、メモリの動作（例えば、読み取り、書き込み）を実行できる。各メモリマット４９０は、メモリセルの一つ又はそれより多くのサブアレイ、そしてデコーダブロック（例えば、行及び列）を含み得る。前述されたのは開示された主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0072】

図示された実施例で、メモリマット４９０は、バスネットワーク４０４を介して光学的ビア（即ち、導波路）４０２と通信的に結合され得る。斯かる実施例で、メモリバンク４２０の全体、及びそのデータは、光学的ビア（即ち、導波路）４０２から読み出し（ｒｅａｄ）される（源泉）か、又は光学的ビア（即ち、導波路）４０２に対して書き込み（ｗｒｉｔｅ）される（目標又は目的地）か、を選択され得る。

【0073】

これらの実施例で、メモリバンク４２０が源泉として動作する、即ち、読み出し（ｒｅａｄ）されるとき、メモリバンク４２０のデータは、バッファ回路４１６に格納され得る。データは、その後に並列データを直列形態に変換するシリアライザ（ｓｅｒｉａｌｉｚｅｒ）回路４１４によって少なくとも一部分直列化される。電気的ドライバ４１２は、その後に、十分な利得又は電力を有する電気的形態のデータを提供できる。システム４９１は、バッファ回路４１６、直列化回路４１４、そして電気的ドライバ４１２を含み得る。

【0074】

図示された実施例で、光源４０６は、以後に、マイクロリング（ｍｉｃｒｏ−ｒｉｎｇ）変調器に４０４によって変調され得る。これは、データの電気的形態に応じて行われ、電気的データは光学的データに変換され得る。
図示された実施例で、各々異なる波長（λ）又は色と関連された四個のマイクロリング変調器４０４が図示される。前述されたのは、開示された主題を限定しない一つの説明的な例に過ぎないことが理解されるであろう。データの新しい光学的バージョンは、光学的ビア（即ち、導波路）４０２を経て伝送される。

【0075】

図５は、開示された主題に適合したシステム４９２の例示的な実施例のブロック図である。図示された実施例で、システム４９２は、前述されたように、メモリダイを含み得る。図示された実施例で、メモリダイの多様なメモリセル又はエレメントに対するアクセスのグラニュラリティ（ｇｒａｎｕｌａｒｉｔｙ）のメモリマットレベルが議論される。

【0076】

図示された実施例で、システム４９１は、前述されたように、複数のメモリマット（メモリセル、行及び列デコーダとともに図示される）を含み得る。図示された実施例で、メモリマット４９０は、光学的ビア（即ち、導波路）４０２と結合されるか、又はこれらに対するアクセスを有する結合されたマット４３２と、光学的ビア（即ち、導波路）４０２から遮断、即ち、連結されない遮断されたマット４３４と、にグループ化される。

【0077】

図示された実施例で、結合されたメモリマット４３２の各々のメモリマット４９０は、光学的ビア（即ち、導波路）４０２と通信的に直接結合され得る。このような実施例で、データは特定のメモリマット４９０に伝送され、これらの大規模なグループ（例えば、メモリバンク）に伝送されない。多様な実施例で、各結合されたメモリマット４３２は、各々の変調技術又は形態（例えば、波長、色など）と関連され得る。

【0078】

このような実施例で、連結されたメモリマット４３２が源泉として動作する、即ち読み出し（ｒｅａｄ）されるとき、メモリマット４９０のデータは、バッファ回路４１６に格納される。以後に、データは並列データを直列形態に変換するシリアライザ（ｓｅｒｉａｌｉｚｅｒ）回路４１４によって少なくとも部分的に直列化される。以後に電気的ドライバ４１２は、十分な利得又は電力を有する電気的形態のデータを提供できる。システム４９１は、バッファ回路４１６、シリアライザ（ｓｅｒｉａｌｉｚｅｒ）回路４１４、そして電気的ドライバ４１２を含み得る。

【0079】

図示された実施例で、光源４０６は、以後に、マイクロリング変調器４０４によって変調され得る。これは、データの電気的形態に応じて実行され得、電気的データは、光学的データに変換される。図示された実施例で、各々異なる波長（λ）又は色と関連された四個のマイクロリング変調器４０４が図示される。前述されたのは、開示された主題を限定しない一つの説明的な例に過ぎないことが理解されるであろう。データの新しい光学的バージョンは、光学的ビア（即ち、導波路）４０２を経て伝送される。

【0080】

図６は開示された主題に適合したシステム４９３の例示的な実施例のブロック図である。図示された実施例で、システム４９３は、前述されたように、ロジックダイを含み得る。図示された実施例で、光学的ビア４０２の受信側が記述される。ロジックダイ及びメモリダイの双方は光学的ビアインタフェースの受信及び送信部分の各々のバージョンを含むことが理解されるであろう。

【0081】

図示された実施例で、データは、光学的ビア（即ち、導波路）４０２を経て伝送される。データは、マイクロリングフィルタ（ｍｉｃｒｏ−ｒｉｎｇ ｆｉｌｔｅｒｓ）４６４によって受信されたりフィルタされたり（ｆｉｌｔｅｒｅｄ）することができる。システム４９３は、複数の光学的検出器（即ち、光検出器）４６６を含み得る。多様な実施例で、各光検出器４６６は、各マイクロリングフィルタ４６４と関連され得る。図示された実施例で、各々相異なる波長（λ）又は色と関連された四個のマイクロリングフィルタ４６４及び光検出器４６６が図示される。前述されたのは、開示された主題を限定しない一つの説明的な例に過ぎないことが理解されるであろう。光検出器に４６６は、前述されたように光信号又は光データを電気的信号又は電気的データに変換できる。

【0082】

図示された実施例で、システム４９３は、逆シリアライザ（ｄｅｓｅｒｉａｌｉｚｅｒ）回路４７８を含むことができる。逆シリアライザ（ｄｅｓｅｒｉａｌｉｚｅｒ）回路４７８は、受信した信号又はデータをシリアル（ｓｅｒｉａｌ）形態からパラレル（ｐａｒａｌｌｅｌ）形態に変換するように構成され得る。システム４９３は、データを格納するバッファ回路４７６を含み得る。以後にデータは目標又は目的地プロセッシングブロック４８０によって送信又は受信され得る。

【0083】

多様な実施例で、各処理ブロック４８０は、入力バッファ４８２及び／又は出力バッファ４８８（例えば、フリップフロップ）、１つ又は複数のＣＬＢ４８６、そしてディスパッチャ（ｄｉｓｐａｔｃｈｅｒ）回路４８４を含み得る。多様な実施例で、ディスパッチャ回路４８４は、バッファ回路（例えば、バッファ４７６）からのデータを読み書きするように構成され得る。前述されたように、システム４９３は、図４及び図５に図示されたものと類似した光学的ビア４０２に対する伝送インタフェースを含み得る。この伝送インタフェース（図示せず）は、ディスパッチャ回路４８４が書き込みを行う自分のバッファ回路（バッファ４１６に類似した）を含み得る。

【0084】

図７は、開示された主題の原理に基づいて形成された半導体デバイスを包含できる情報処理システム５００の概念的ブロック図である。

【0085】

図７を参照すると、情報処理システム５００は、開示された主題の原理に基づいて製造された一つ又は複数のデバイスを含み得る。他の実施例で、情報処理システム５００は、開示された主題の原理に基づく１つ又は複数の技術を援用又は実行できる。

【0086】

多様な実施例で、情報処理システム５００は、例えば、ラップトップ、デスクトップ、ワークステーション、サーバ、ブレードサーバ（ｂｌａｄｅ ｓｅｒｖｅｒ）、パーソナルデジタルアシスタント（ＰＤＡ）、スマートフォン、タブレットのようなコンピューティングデバイス、そして他の適切なコンピュータ、仮想マシン、又はその仮想コンピューティングデバイスを含み得る。多様な実施例で、情報処理システム５００は、ユーザ（図示せず）によって使用され得る。

【0087】

開示された主題に適合した情報処理システム５００は、中央処理部（ＣＰＵ）、ロジック、又はプロセッサ５１０をさらに含むことができる。いくつかの実施例で、プロセッサ５１０は、１つ又は複数の機能ユニットブロック（ＦＵＢ）又は組み合わせ論理ブロック（ＣＬＢ）５１５を含み得る。このような実施例で、組み合わせ論理ブロックは、多様なブール論理演算（例えば、ＮＡＮＤ、ＮＯＲ、ＮＯＴ、ＸＯＲ）、安定化論理デバイス（例えば、フリップフロップ、ラッチ）、他の論理デバイス、又はこれらの組み合わせを含み得る。このような組み合わせ論理動作は、単純な又は複雑な方式で構成されて入力信号を処理して、望みの結果を達成できる。
同期式組み合わせ論理動作の幾つかの説明的な例が記述されるが、開示された主題は前記記述内容に限定されず、例えば、非同期式動作又はこれらの組み合わせを包含できることが理解されるであろう。一実施例で、組み合わせ論理動作は、複数の相補的金属酸化物半導体（ＣＭＯＳ）トランジスタを含み得る。多様な実施例で、このようなＣＭＯＳトランジスタは配置されて、論理動作を遂行するゲートを形成できる。しかし、他の技術が、開示された主題の範囲内で使用され得ることが理解されるであろう。

【0088】

開示された主題に適合した情報処理システム５００は、揮発性メモリ５２０（例えば、ランダムアクセスメモリ（ＲＡＭ））をさらに含み得る。開示された主題に適合した情報処理システム５００は、不揮発性メモリ５３０（例えば、ハードドライブ、光学的メモリ、ＮＡＮＤ又はフラッシュメモリ）をさらに含み得る。幾つかの実施例で、揮発性メモリ５２０、不揮発性メモリ５３０、又はこれらの組み合わせ、又は一部分は、ストレージ媒体と称され得る。多様な実施例で、揮発性メモリ５２０及び／又は不揮発性メモリ５３０は、半永久的に又は実質的に永続的な形態でデータを格納するように構成され得る。

【0089】

多様な実施例で、情報処理システム５００は、情報処理システム５００が通信ネットワークの一部であり、そして通信ネットワークを介して通信することを許容するように構成される１つ又は複数のネットワークインタフェース５４０を包含できる。ワイファイ（Ｗｉ−Ｆｉ）プロトコルの例は、ＩＥＥＥ（Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）８０２．１１ｇ、ＩＥＥＥ ８０２．１１ｎを含み得るが、これに限定されない。携帯電話のプロトコルの例は、ＩＥＥＥ ８０２．１６ｍ（進化版無線ＭＡＮ（Ｗｉｒｅｌｅｓｓ Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ Ａｄｖａｎｃｅｄ）としても知られている）、進化版ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ Ａｄｖａｎｃｅｄ）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ ｒａｔｅｓ ｆｏｒ ＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ） Ｅｖｏｌｕｔｉｏｎ）、ＨＳＰＡ＋（Ｅｖｏｌｖｅｄ Ｈｉｇｈ−Ｓｐｅｅｄ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）を含み得るが、これに限定されない。有線プロトコルの例は、ＩＥＥＥ ８０２．３（イーサネット（登録商標）（Ｅｔｈｅｒｎｅｔ）としても知られている）、ファイバーチャンネル、電力線通信（例えば、ホームプラグ（ＨｏｍｅＰｌｕｇ）、ＩＥＥＥ １９０２）を含み得るが、これに限定されない。前述されたのは開示された主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0090】

開示された主題に適合した情報処理システム５００は、ユーザインタフェース部５５０（例えば、ディスプレイアダプタ、ハプティックインタフェース（ｈａｐｔｉｃ ｉｎｔｅｒｆａｃｅ）、ヒューマンインタフェースデバイス）をさらに含み得る。多様な実施例で、ユーザインタフェース部５５０は、ユーザから入力を受信したり、及び／又はユーザに出力を提供したりするように構成され得る。他の種類のデバイスも、またユーザとの相互作用を提供するために使用され得る。例えば、ユーザに提供されるフィードバックは、例えば視覚フィードバック、聴覚フィードバック、又は触覚フィードバックのような任意の形態の感覚フィードバックであり得る。音声、言語又は触覚入力を含むユーザからの入力は、任意の形態で受信され得る。

【0091】

多様な実施例で、情報処理システム５００は、一つ又はそれより多くの他のデバイス又はハードウェアコンポーネント５６０（例えば、ディスプレイ（又はモニタ）、キーボード、マウス、カメラ、指紋リーダ（ｆｉｎｇｅｒｐｒｉｎｔ ｒｅａｄｅｒ）、ビデオプロセッサ）を包含できる。前述されたのは開示された主題を限定しない幾つかの説明的な例に過ぎないことが理解されるであろう。

【0092】

開示された主題に適合した情報処理システム５００は、一つ又は複数のシステムバス５０５をさらに含み得る。斯かる実施例で、システムバス５０５は、プロセッサ５１０、揮発性メモリ５２０、不揮発性メモリ５３０、ネットワークインタフェース５４０、ユーザインタフェース部５５０、そして１つ又はそれより多くのハードウェアコンポーネント５６０を通信的に結合するように構成され得る。プロセッサ５１０によって処理されるデータ又は不揮発性メモリ５３０の外部から入力されるデータは、不揮発性メモリ５３０又は揮発性メモリ５２０に格納され得る。

【0093】

多様な実施例において、情報処理システム５００は、一つ又は複数のソフトウェアコンポーネント５７０を包含又は実行することができる。いくつかの実施例で、ソフトウェアコンポーネント５７０は、オペレーティングシステム（ＯＳ）及び／又はアプリケーションを含み得る。幾つかの実施例で、ＯＳは、アプリケーションに１つ又は複数のサービスを提供し、そしてアプリケーションと情報処理システム５００の多様なハードウェアコンポーネント（例えば、プロセッサ５１０、ネットワークインタフェース５４０）との間の仲介者（ｉｎｔｅｒｍｅｄｉａｒｙ）として管理又は動作するように構成され得る。
このような実施例で、情報処理システム５００は、局部的に（例えば、不揮発性メモリ５３０内に）インストール（ｉｎｓｔａｌｌ）されて、プロセッサ５１０によって直接実行され、そしてＯＳと直接に相互作用するように構成される１つ又は複数のネイティブアプリケーション（ｎａｔｉｖｅ ａｐｐｌｉｃａｔｉｏｎｓ）を含み得る。斯かる実施例で、ネイティブアプリケーションは、プリコンパイルされた（ｐｒｅ−ｃｏｍｐｉｌｅｄ）マシン実行可能なコードを包含できる。幾つかの実施例で、ネイティブアプリケーションは、ソース又はオブジェクトコードを、以後にプロセッサ５１０によって実行される実行可能なコードに変換するように構成されるスクリプトインタプリタ（ｓｃｒｉｐｔ ｉｎｔｅｒｐｒｅｔｅｒ）（例えば、Ｃシェル（ｃｓｈ）、アップルスクリプト（ＡｐｐｌｅＳｃｒｉｐｔ）、オートホットキー（ＡｕｔｏＨｏｔｋｅｙ））又は仮想実行マシン（ＶＭ）（ｖｉｒｔｕａｌ ｅｘｅｃｕｔｉｏｎ ｍａｃｈｉｎｅ）（例えば、ジャバ（Ｊａｖａ（登録商標））仮想マシン、マイクロソフト（Ｍｉｃｒｏｓｏｆｔ）共通言語ランタイム）を包含できる。

【0094】

前で記述された半導体デバイスは、多様なパッケージング技術を用いてカプセル化されることができる。例えば、開示された主題の原理に基づいて製造された半導体デバイスは、パッケージオンパッケージ（ＰＯＰ）（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）技術、ボールグリッドアレイ（ＢＧＡｓ）（ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）技術、チップスケールパッケージ（ＣＳＰｓ）（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）技術、プラスチックリードレスチップキャリア（ＰＬＣＣ）（ｐｌａｓｔｉｃ ｌｅａｄｌｅｓｓ ｃｈｉｐ ｃａｒｒｉｅｒ）技術、プラスチックデュアルインラインパッケージ（ＰＤＩＰ）（ｐｌａｓｔｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）技術、ダイインワッフルパック（ｄｉｅ ｉｎ ｗａｆｆｌｅ ｐａｃｋ ）技術、ダイインウェハフォーム（ｄｉｅ ｉｎ ｗａｆｅｒ ｆｏｒｍ）技術、チップオンボード（ＣＯＢ）（ｃｈｉｐ ｏｎ ｂｏａｒｄ）技術、セラミックデュアルインラインパッケージ（ＣＥＲＤＩＰ）（ｃｅｒａｍｉｃ ｄｕａｌ ｉｎ−ｌｉｎｅ ｐａｃｋａｇｅ）技術、プラスチックメトリッククワッドフラットパッケージ（ＰＭＱＦＰ）（ｐｌａｓｔｉｃ ｍｅｔｒｉｃ ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）技術、プラスチッククワッドフラットパッケージ（ＰＱＦＰ）（ｐｌａｓｔｉｃ ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）技術、スモールアウトラインパッケージ（ＳＯＰ）（ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）技術、シュリンクスモールアウトラインパッケージ（ＳＳＯＰ）（ｓｈｒｉｎｋ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）技術、シンスモールアウトラインパッケージ（ＴＳＯＰ）（ｔｈｉｎ ｓｍａｌｌ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）技術、シンクワッドフラットパッケージ（ＴＱＦＰ）（ｔｈｉｎ ｑｕａｄ ｆｌａｔ ｐａｃｋａｇｅ）技術、システムインパッケージ（ＳＩＰ）（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）技術、マルチチップパッケージ（ＭＣＰ）（ｍｕｌｔｉ−ｃｈｉｐ ｐａｃｋａｇｅ）技術、ウェハレベルファブリケーテッドパッケージ（ＷＦＰ）（ｗａｆｅｒ−ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）技術、ウエハレベルプロセスドスタックパッケージ（ＷＳＰ）（ｗａｆｅｒ−ｌｅｖｅｌ ｐｒｏｃｅｓｓｅｄ ｓｔａｃｋ ｐａｃｋａｇｅ）技術、又はこの分野で熟練された者に知られている他の技術の何れか１つを利用して、カプセル化され得る。

【0095】

開示された主題に係る方法の各ステップは、コンピュータプログラムを実行する１つ又は複数のプログラム可能なプロセッサによって遂行され得、その際、前記コンピュータプログラムは入力データに対して動作し、そして出力を生成することにより、機能を遂行する。開示された主題に係る方法の各ステップは、また、専用論理回路（例えば、ＦＰＧＡ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）又はＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ））によって遂行され得、その場合、開示された主題に係る装置は専用論理回路で具現され得る。

【0096】

多様な実施例で、コンピュータ読み出し可能な媒体は、実行された時に方法のステップの少なくとも一部をデバイスに遂行させる命令を含み得る。幾つかの実施例で、コンピュータ読み出し可能な媒体は、磁気媒体、光学的媒体、他の媒体、又はこれらの組み合わせ（例えば、ＣＤ−ＲＯＭ、ハードドライブ、読み取り専用メモリ、フラッシュドライブ）を含み得る。斯かる実施例で、コンピュータ読み出し可能な媒体は実在し、非一時的に（半永久的に）具現された製造物品であり得る。

【0097】

開示された主題の原理が例示的な実施例を参照して説明されたが、多様な変更及び修正が、ここに開示された概念の思想及び範囲から逸脱せずに行われ得ることがこの分野における熟練した者には明らかであろう。従って、上述の実施例は、限定的ではなく、ひたすら説明的であることが理解されるべきである。従って、開示された概念の範囲は、下の特許請求の範囲及びそれらの等価物の最も広い許容可能な解釈によって定められ、上述の説明によって制限も限定もされてはならない。従って、添付の請求項は、実施例の範囲内に属するこのような全ての修正及び変更を含むと意図されていると理解されるべきである。

【産業上の利用可能性】

【0098】

本発明は特に、高帯域幅メモリシリコン光学シリコン貫通ビアアーキテクチャによるルックアップコンピューティング人工知能アクセラレータに有用であり、向上されたコンピューティング能力を備えた装置を提供する。

【符号の説明】

【0099】

１００、２００、３００ システム
１０２ 再構成可能なメモリロジック、メモリアレイ
１０４ プロセッサ
１０６ メモリ
１０８ 他のコンポーネント
１１２ プロセッシングエレメント（ＲＬＵＴ）
１１４ ランダムアクセスメモリ（ＲＡＭ）
１１６ 構成インタフェース
１１８ 入力／出力（Ｉ／Ｏ）インタフェース
２０２、３０２ ロジックダイ
２０４、３０４ メモリダイ
２１２ 組み合わせ論理ブロック（ＣＬＢ）
２１４、３３４ ルックアップテーブル（ＬＵＴ，ＲＬＵＴ）
２１６ ＲＡＭ
２２２ 入力
２２４ 出力
２２６ ビア、光学的ビア
３０１ インタポーザ
３２２ 変調器
３２４ フィルタ／検出器
３２６ アンプ
３２８ ドライバ
３３２ 組み合わせ論理（ＣＬＢ）
３３６ 中間結果、中間結果バッファ
３４０ スケジューラ回路
３５２ データ＿リンク（又はデータ＿ビア）
３５４ アドレス／コマンド＿リンク（又は、アドレス／コマンド＿ビア）
３５６ 光源リンク
３９０ 光源
４０２ 光学的ビア（即ち、導波路）
４０４ バスネットワーク、マイクロリング（ｍｉｃｒｏ−ｒｉｎｇ）変調器
４１２ 電気的ドライバ
４１４ シリアライザ
４２０ メモリバンク
４３２ 結合されたマット
４６４ マイクロリングフィルタ
４６６ 光学的検出器（即ち、光検出器）
４７６ バッファ回路
４７８ 逆シリアライザ（ｄｅｓｅｒｉａｌｉｚｅｒ）回路
４８０ 目標又は目的地プロセッシングブロック
４８２ 入力バッファ
４８４ ディスパッチャ（ｄｉｓｐａｔｃｈｅｒ）回路
４８６ 組み合わせ論理ブロック（ＣＬＢ）
４８８ 出力バッファ（例えば、フリップフロップ）
４９０ メモリマット
４９１、４９２、４９３ システム
５００ 情報処理システム
５０５ システムバス
５１０ 中央処理部（ＣＰＵ）、ロジック、プロセッサ
５１５ 機能ユニットブロック（ＦＵＢ）又は組み合わせ論理ブロック（ＣＬＢ）
５２０ 揮発性メモリ
５３０ 不揮発性メモリ
５４０ ネットワークインタフェース
５５０ ユーザインタフェース部
５６０ デバイス、ハードウェアコンポーネント
５７０ ソフトウェアコンポーネント

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】