特開 2019-125763 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-125763(P2019-125763A)

(43)【公開日】2019年7月25日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/872 20060101AFI20190704BHJP

   H01L 29/861 20060101ALI20190704BHJP

   H01L 29/868 20060101ALI20190704BHJP

   H01L 21/329 20060101ALI20190704BHJP

   H01L 29/866 20060101ALI20190704BHJP

   H01L 29/06 20060101ALI20190704BHJP

   H01L 29/47 20060101ALI20190704BHJP

【ＦＩ】

   H01L29/86 301E

   H01L29/86 301D

   H01L29/91 F

   H01L29/90 D

   H01L29/86 301F

   H01L29/06 301V

   H01L29/06 301G

   H01L29/91 K

   H01L29/91 D

   H01L29/86 301M

   H01L29/90 S

   H01L29/48 F

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

【全頁数】14

(21)【出願番号】特願2018-7396(P2018-7396)

(22)【出願日】2018年1月19日

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】特許業務法人あい特許事務所

(72)【発明者】

【氏名】永井 義輝

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104BB06

4M104BB08

4M104BB09

4M104BB14

4M104EE06

4M104EE17

4M104FF13

4M104FF32

4M104FF35

4M104GG03

(57)【要約】

【課題】逆回復時間ｔｒｒを短くできつつ、ＥＳＤ耐量の低下を抑制でき、しかも所望のツェナー特性を実現することができる半導体装置を提供する。
【解決手段】半導体装置１は、ｎ型のエピタキシャル層６と、エピタキシャル層６に選択的に形成されたｐ型のｐ型半導体領域１２と、エピタキシャル層６においてｐ型半導体領域１２の周囲に形成されたｐ型のガードリング２１と、エピタキシャル層６上に形成され、ｎ型部分１６との間にショットキー接合部１７を形成するショットキーメタル１４とを含み、ｐｎ接合部２３は、ツェナーダイオード２２のツェナー電圧Ｖ_Ｚよりも高い耐圧を有している。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１導電型の半導体層と、
前記半導体層に選択的に形成された第２導電型領域と、
前記半導体層において前記第２導電型領域の周囲に形成された第２導電型の周辺不純物領域と、
前記半導体層上に形成され、前記半導体層の第１導電型部分との間にショットキー接合部を形成するショットキー電極とを含み、
前記周辺不純物領域および前記半導体層の第１導電型部分のｐｎ接合部は、前記第２導電型領域および前記半導体層の第１導電型部分のｐｎ接合部によるツェナーダイオードのツェナー電圧Ｖ_Ｚよりも高い耐圧を有している、半導体装置。

【請求項2】

前記半導体層の表面を基準にして、前記周辺不純物領域が前記第２導電型領域よりも深く形成されている、請求項１に記載の半導体装置。

【請求項3】

前記周辺不純物領域の深さが１．２μｍ〜４．２μｍであり、前記第２導電型領域の深さが０．６μｍ〜１．４μｍである、請求項２に記載の半導体装置。

【請求項4】

前記半導体層の前記第１導電型部分の直列抵抗が、０．０９Ω・ｃｍ〜０．１４Ω・ｃｍである、請求項３に記載の半導体装置。

【請求項5】

前記周辺不純物領域の深さが３．６μｍ〜４．５μｍであり、前記第２導電型領域の深さが０．９μｍ〜２．５μｍである、請求項２に記載の半導体装置。

【請求項6】

前記半導体層の前記第１導電型部分の直列抵抗が、０．１４Ω・ｃｍ〜０．２Ω・ｃｍである、請求項３に記載の半導体装置。

【請求項7】

前記半導体層の表面からの深さ方向に関して、前記周辺不純物領域の濃度勾配が、前記第２導電型領域の濃度勾配よりも緩やかである、請求項１〜６のいずれか一項に記載の半導体装置。

【請求項8】

前記周辺不純物領域が１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３の不純物濃度を有し、前記第２導電型領域が５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３の不純物濃度を有している、請求項７に記載の半導体装置。

【請求項9】

前記第２導電型領域が、平面視でドット状に配列されており、
前記周辺不純物領域が、前記ドット状の第２導電型領域を取り囲むガードリングを含む、請求項１〜８のいずれか一項に記載の半導体装置。

【請求項10】

前記第２導電型領域が、平面視でストライプ状に配列されており、
前記周辺不純物領域が、前記ストライプ状の第２導電型領域を取り囲むガードリングを含む、請求項１〜８のいずれか一項に記載の半導体装置。

【請求項11】

前記半導体層は、０．２ｍｍ〜０．４５ｍｍ角の平面サイズを有している、請求項１〜１０のいずれか一項に記載の半導体装置。

【請求項12】

通信用回路に組み込まれる双方向ツェナーダイオードを含む、請求項１〜１１のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ショットキー接合部およびツェナーダイオード構造を有する半導体装置に関する。

【背景技術】

【0002】

たとえば、特許文献１は、表面に第１導電型の半導体層を有する半導体基板と、第１導電型の半導体層の表面から所定の深さに設けられた第２導電型の半導体層と第２導電型の半導体層を囲むように環状に形成された第２導電型の半導体層からなるガードリングと、第１導電型の半導体層の表面に形成され、開口を有する絶縁層と、開口内で前記第１導電型の半導体層及び第２導電型の半導体層に接するように配設された金属層とを具備し、絶縁層上に前記金属層が伸長したように構成されたショットキーバリアダイオードを開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００９−１６４２３８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、通信ライン保護用の素子として、ＴＶＳ（Transient Voltage Suppressor）ダイオードが知られている。ＴＶＳダイオードは、たとえば、プラスマイナスのサージを吸収可能な双方向ツェナーダイオードとして通信ラインに組み込まれ、静電気放電（ＥＳＤ：Electro Static Discharge)によって通信ラインに瞬間的に高電圧が印加された場合に、終端回路への出力電圧を所定電圧値以下にクランプ（制限）する。

【0005】

しかしながら、一般的なツェナー構造（ｐｎ接合部）は逆回復時間ｔｒｒが比較的長いため、入力電圧（入力信号）の極性反転のタイミングで遅延が生じやすい。この遅延の課題は、処理する信号が高速になればなるほど、より顕在化する。
この点、特許文献１のようなショットキーバリアダイオードをＴＶＳダイオードとして使用すれば、逆回復時間ｔｒｒを速くすることができるが、背反として、ダイオードのＥＳＤ耐量が低下する場合がある。

【0006】

本発明の目的は、逆回復時間ｔｒｒを短くできつつ、ＥＳＤ耐量の低下を抑制でき、しかも所望のツェナー特性を実現することができる半導体装置を提供することである。

【課題を解決するための手段】

【0007】

本発明の一実施形態に係る半導体装置は、第１導電型の半導体層と、前記半導体層に選択的に形成された第２導電型領域と、前記半導体層において前記第２導電型領域の周囲に形成された第２導電型の周辺不純物領域と、前記半導体層上に形成され、前記半導体層の第１導電型部分との間にショットキー接合部を形成するショットキー電極とを含み、前記周辺不純物領域および前記半導体層の第１導電型部分のｐｎ接合部は、前記第２導電型領域および前記半導体層の第１導電型部分のｐｎ接合部によるツェナーダイオードのツェナー電圧Ｖ_Ｚよりも高い耐圧を有している。

【0008】

この構成によれば、ショットキー接合部を介して順方向電流を流すことができるので、ｐｎ接合部を介して順方向電流を流す場合に比べて、当該ショットキー接合部に逆方向電圧が印加された場合の逆回復時間ｔｒｒを短くすることができる。一方で、ｐｎ接合領域として、相対的に低い耐圧の第２導電型領域と、第２導電型領域よりも相対的に高い耐圧の周辺不純物領域とが、互いに独立して形成されている。これにより、逆方向電圧が印加された場合に、ツェナーダイオードによって出力電圧を所定電圧値以下にクランプ（制限）することができながら、周辺不純物領域によって、高いＥＳＤ耐量を保持することができる。すなわち、ショットキー接合部を有する半導体層において、ツェナー電圧Ｖｚを担うｐｎ接合部（第２導電型領域）およびＥＳＤ耐量を担うｐｎ接合部（周辺不純物領域）の２種の領域を設けることによって、逆回復時間ｔｒｒ、ツェナー電圧ＶｚおよびＥＳＤ耐量の３特性の要求を満たす半導体装置を実現することができる。

【0009】

本発明の一実施形態に係る半導体装置では、前記半導体層の表面を基準にして、前記周辺不純物領域が前記第２導電型領域よりも深く形成されていてもよい。
本発明の一実施形態に係る半導体装置では、前記周辺不純物領域の深さが１．８μｍ〜４．２μｍであり、前記第２導電型領域の深さが０．６μｍ〜１．４μｍであってもよい。

【0010】

本発明の一実施形態に係る半導体装置では、前記半導体層の前記第１導電型部分の直列抵抗が、０．０９Ω・ｃｍ〜０．１４Ω・ｃｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記周辺不純物領域の深さが３．６μｍ〜４．５μｍであり、前記第２導電型領域の深さが０．９μｍ〜２．５μｍであってもよい。

【0011】

本発明の一実施形態に係る半導体装置では、前記半導体層の前記第１導電型部分の直列抵抗が、０．１４Ω・ｃｍ〜０．２Ω・ｃｍであってもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層の表面からの深さ方向に関して、前記周辺不純物領域の濃度勾配が、前記第２導電型領域の濃度勾配よりも緩やかであってもよい。

【0012】

本発明の一実施形態に係る半導体装置では、前記周辺不純物領域が１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３の不純物濃度を有し、前記第２導電型領域が５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３の不純物濃度を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第２導電型領域が、平面視でドット状に配列されており、前記周辺不純物領域が、前記ドット状の第２導電型領域を取り囲むガードリングを含んでいてもよい。

【0013】

本発明の一実施形態に係る半導体装置では、前記第２導電型領域が、平面視でストライプ状に配列されており、前記周辺不純物領域が、前記ストライプ状の第２導電型領域を取り囲むガードリングを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層は、０．２ｍｍ〜０．４５ｍｍ角の平面サイズを有していてもよい。

【0014】

本発明の一実施形態に係る半導体装置は、通信用回路に組み込まれる双方向ツェナーダイオードを含んでいてもよい。

【図面の簡単な説明】

【0015】

【図1】図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。

【図2】図２は、図１のII−II切断線における断面図である。

【図3A】図３Ａは、ｐ型半導体領域の濃度勾配を示す図である。

【図3B】図３Ｂは、ガードリングの濃度勾配を示す図である。

【図4】図４は、前記半導体装置が組み込まれた通信システムの一例を示す図である。

【図5】図５は、第１参考例に係る半導体装置の模式的な断面図である。

【図6】図６は、第２参考例に係る半導体装置の模式的な断面図である。

【図7】図７は、第３参考例に係る半導体装置の模式的な断面図である。

【図8】図８は、ＢＣＩ試験における入力電圧の波形を示す図である。

【図9】図９Ａおよび図９Ｂは、第１参考例に係る半導体装置を組み込んだ場合の通信ラインの出力電圧の波形を示す図である。

【図10】図１０Ａおよび図１０Ｂは、本発明に係る半導体装置を組み込んだ場合の通信ラインの出力電圧の波形を示す図である。

【図11】図１１は、ＥＳＤ耐量の向上効果を示す図である。

【図12】図１２は、第４参考例に係る半導体装置の模式的な断面図である。

【図13】図１４は、本発明の他の実施形態に係る半導体装置の模式的な平面図である。

【図14】図１４は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。

【発明を実施するための形態】

【0016】

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。図２は、図１のII−II切断線における断面図である。図３Ａは、ｐ型半導体領域１２の濃度勾配を示す図である。図３Ｂは、ガードリング２１の濃度勾配を示す図である。なお、図１では、アノード電極１３および表面絶縁膜１８は、非表示となっている。

【0017】

半導体装置１は、たとえば平面視正方形のチップ状であり、図１の紙面における上下左右方向の長さがそれぞれ０．２ｍｍ〜０．４５ｍｍであってもよい。
半導体装置１は、本発明の半導体層の一例としてのｎ⁺型のＳｉからなる基板２（Ｓｉ基板）を備えている。基板２の厚さは、たとえば、５０μｍ〜３００μｍであってもよい。なお、基板２に含有されるｎ型不純物としては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）、Ｓｂ（アンチモン）などを使用できる。

【0018】

基板２の裏面３には、その全域を覆うようにオーミック電極としてのカソード電極４が形成されている。カソード電極４は、ｎ型Ｓｉとオーミック接触する金属（たとえば、Ａｕ、Ａｇ）からなる。カソード電極４の厚さは、たとえば、０．３μｍ〜２．０μｍであってもよい。
基板２の表面５には、本発明の半導体層の一例としてのｎ型Ｓｉからなるエピタキシャル層６が形成されている。

【0019】

エピタキシャル層６の表面７には、エピタキシャル層６の一部を活性領域８として露出させるコンタクトホール９を有し、当該活性領域８を取り囲む外周領域１０を覆うフィールド絶縁膜１１が形成されている。フィールド絶縁膜１１は、たとえば、ＳｉＯ_２（酸化シリコン）からなる。また、フィールド絶縁膜１１の厚さは、たとえば、０．５μｍ〜３μｍである。

【0020】

活性領域８においてエピタキシャル層６の表面７側には、ｐ型のｐ型半導体領域１２が選択的に形成されている。これにより、エピタキシャル層６には、ｐ型のｐ型半導体領域１２およびｎ型部分１６のｐｎ接合によるツェナーダイオード２２が形成されている。ｐ型半導体領域１２は、エピタキシャル層６の表面７から深さ方向に、略一定の幅で形成され、断面視において略曲面状の底部を有している。ｐ型半導体領域１２は、この実施形態では、図１に示すように、平面視で複数のドットとして行列状に配列されている。これにより、エピタキシャル層６の表面７には、平面視で格子状のｎ型部分１６が露出している。なお、ｐ型半導体領域１２に含有されるｐ型不純物としては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ａｒ（アルゴン）などを使用できる。

【0021】

フィールド絶縁膜１１上には、アノード電極１３が形成されている。アノード電極１３は、ショットキーメタル１４と、コンタクトメタル１５との２層構造を有していてもよい。
ショットキーメタル１４は、フィールド絶縁膜１１のコンタクトホール９内でエピタキシャル層６のｎ型部分１６に接合されて、ｎ型部分１６との間にショットキー接合部１７を形成している。ショットキーメタル１４は、フィールド絶縁膜１１のコンタクトホール９に埋め込まれると共に、フィールド絶縁膜１１におけるコンタクトホール９の周縁部を上から覆うように、当該コンタクトホール９の外方へフランジ状に張り出している。

【0022】

ショットキーメタル１４としては、ｎ型部分１６との間にショットキー接合部１７を形成できる金属であれば特に制限されないが、この実施形態では、Ｐｔ（白金）を使用することが好ましい。Ｐｔは、ｎ型半導体等の間に比較的高いショットキー障壁を形成することができる。したがって、たとえば、ｐ型半導体領域１２とｎ型部分１６との間にツェナーダイオード２２を形成するためにエピタキシャル層６のｎ型不純物濃度を高くして抵抗を下げた場合でも、Ｔｉ等を使用する場合に比べて、リーク電流の発生を確実に抑えることができる。むろん、エピタキシャル層６の濃度によっては、Ｔｉを使用することも可能である。

【0023】

コンタクトメタル１５は、ショットキーメタル１４に積層され、ショットキーメタル１４と同様に、フィールド絶縁膜１１におけるコンタクトホール９の周縁部を上から覆うように、当該コンタクトホール９の外方へフランジ状に張り出している。コンタクトメタル１５は、たとえば、Ａｌ（アルミニウム）等で構成されていてもよい。
半導体装置１の最表面には、表面絶縁膜１８が形成されている。表面絶縁膜１８は、たとえば、ＳｉＮ（窒化シリコン）からなる。また、表面絶縁膜１８の厚さは、たとえば、０．２μｍ〜２．０μｍである。表面絶縁膜１８は、コンタクトメタル１５におけるフィールド絶縁膜１１に乗り上がったフランジ部分１９を覆う一方、当該フランジ部分１９で取り囲まれ、フランジ部分１９よりも凹んだコンタクトメタル１５の中央部２０をパッドとして露出させている。この露出した中央部２０には、たとえば、ボンディングワイヤ等の接合部材が接合される。

【0024】

外周領域１０においてエピタキシャル層６の表面７側には、本発明の周辺不純物領域の一例としてのガードリング２１が形成されている。これにより、エピタキシャル層６には、ｐ型のガードリング２１およびｎ型部分１６のｐｎ接合によるｐｎ接合部２３が形成されている。ガードリング２１は、エピタキシャル層６の表面７から深さ方向にｐ型半導体領域１２よりも深くまで、略一定の幅で形成され、断面視において略曲面状の底部を有している。ガードリング２１は、この実施形態では、図１に示すように、平面視でフィールド絶縁膜１１のコンタクトホール９の内外に跨るように（活性領域８および外周領域１０に跨るように）、当該コンタクトホール９の輪郭に沿ってｐ型半導体領域１２を取り囲むように形成されている。したがって、ガードリング２１は、コンタクトホール９の内方へ張り出す内側部分と、コンタクトホール９の外方へ張り出す外側部分とを含んでいる。ガードリング２１の内側部分は、コンタクトホール９内のアノード電極１３（ショットキーメタル１４）の終端部に接している。ガードリング２１の外側部分は、フィールド絶縁膜１１の周縁部を挟んでアノード電極１３に対向している。

【0025】

そして、この実施形態に係る半導体装置１では、ｐ型半導体領域１２とｎ型部分１６との間のツェナーダイオード２２で良好にツェナー降伏させ、ガードリング２１によって優れたＥＳＤ耐量を発現できるように、半導体装置１の各部の物理量や物性値のパラメータが適宜設定されている。
たとえば、ツェナーダイオード２２のツェナー電圧Ｖｚ＝１６Ｖ〜１８Ｖ、ｐｎ接合部２３の耐圧（降伏電圧）＝２４〜３０Ｖと設計される場合を考える。

【0026】

この場合、ガードリング２１およびｐ型半導体領域１２の深さに関して、ガードリング２１が、たとえば１．２μｍ〜４．２μｍの深さＤ_２を有し、ｐ型半導体領域１２が、たとえば０．６μｍ〜１．４μｍの深さＤ_１を有していてもよい。
一方、ガードリング２１およびｐ型半導体領域１２の不純物濃度に関して、図３Ａおよび図３Ｂに示すように、エピタキシャル層６の表面７からの深さ方向に関して、ガードリング２１の濃度勾配が、ｐ型半導体領域１２の濃度勾配よりも緩やかであってもよい。また、具体的な不純物濃度としては、ガードリング２１が、たとえば１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３の不純物濃度を有し、ｐ型半導体領域１２が、たとえば５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３の不純物濃度を有していてもよい。

【0027】

また、エピタキシャル層６のｎ型部分１６の直列抵抗が、たとえば０．０９Ω・ｃｍ〜０．１４Ω・ｃｍであってもよい。ｎ型部分１６の直列抵抗は、たとえば、エピタキシャル層６の厚さおよびショットキー接合部１７の平面面積を適切な範囲に設定することによって調整することができる。ショットキー接合部１７は、図１に示すように、エピタキシャル層６においてｐ型半導体領域１２およびガードリング２１以外の領域なので、たとえば、図２に示すｐ型半導体領域１２のピッチＰ（互いに隣り合うｐ型半導体領域１２の中央間の距離、ｐ型半導体領域１２の幅Ｗ_１、およびガードリング２１の幅Ｗ_２の変更によって、ショットキー接合部１７の平面面積を調整することができる。具体的な物理量としては、たとえば、エピタキシャル層６の厚さが、ガードリング２１の深さＤ_２以上７μｍ以下であり、ｐ型半導体領域１２のピッチＰが４．０μｍ〜１２．０μｍであり、ｐ型半導体領域１２の幅Ｗ_１が１．０μｍ〜７．０μｍであり、ガードリング２１の幅Ｗ_２が１０μｍ〜４０μｍであってもよい。

【0028】

次に、ツェナーダイオード２２のツェナー電圧Ｖｚ＝２４Ｖ〜２７Ｖ、ｐｎ接合部２３の耐圧（降伏電圧）＝３５〜４０Ｖと設計される場合を考える。
この場合、ガードリング２１およびｐ型半導体領域１２の深さに関して、ガードリング２１が、たとえば３．６μｍ〜４．５μｍの深さＤ_２を有し、ｐ型半導体領域１２が、たとえば０．９μｍ〜２．５μｍの深さＤ_１を有していてもよい。

【0029】

一方、ガードリング２１およびｐ型半導体領域１２の不純物濃度に関して、図３Ａおよび図３Ｂに示すように、エピタキシャル層６の表面７からの深さ方向に関して、ガードリング２１の濃度勾配が、ｐ型半導体領域１２の濃度勾配よりも緩やかであってもよい。また、具体的な不純物濃度としては、ガードリング２１が、たとえば１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３の不純物濃度を有し、ｐ型半導体領域１２が、たとえば５×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３の不純物濃度を有していてもよい。

【0030】

また、エピタキシャル層６のｎ型部分１６の直列抵抗が、たとえば０．１４Ω・ｃｍ〜０．２Ω・ｃｍであってもよい。具体的な物理量としては、たとえば、エピタキシャル層６の厚さが、ガードリング２１の深さＤ_２以上７μｍ以下であり、ｐ型半導体領域１２のピッチＰが４．０μｍ〜１２．０μｍであり、ｐ型半導体領域１２の幅Ｗ_１が１．０μｍ〜７．０μｍであり、ガードリング２１の幅Ｗ_２が１０μｍ〜４０μｍであってもよい。

【0031】

なお、ｐ型半導体領域１２のピッチＰ（後述するストライプ状の場合も含む）は、活性領域８におけるｐｎ接合部２３およびショットキー接合部１７の面積比率を調整するために、上記のような範囲とされる。たとえば、活性領域８においてショットキー接合部１７の面積比率は２０〜５０％であることが好ましく、この面積比率とするために適したｐ型半導体領域１２のピッチＰの範囲が上記の通りである。ショットキー接合部１７の面積比率を上記範囲とすることによって、逆回復時間ｔｒｒを効果的に低減でき、ＥＳＤ耐量を効果的に向上させることができる。

【0032】

図４は、半導体装置１が組み込まれた通信システムの一例を示す図である。
通信システム３０は、たとえば車両用のＣＡＮ（Controller Area Network）データ通信が採用されたシステムである。
通信システム３０は、ハイサイドライン３１Ｈおよびローサイドライン３１Ｌを有しており、これらのライン３１Ｈ，３１Ｌを介して、互いに通信可能に接続された電子制御装置（ＥＣＵ）３２，３３を備えている。

【0033】

また、ハイサイドライン３１Ｈおよびローサイドライン３１Ｌには、たとえば、抵抗４０，４１およびキャパシタ４２を含む終端回路４３が接続されている。
また、ハイサイドライン３１Ｈおよびローサイドライン３１Ｌには、保護素子として、前述の半導体装置１が、双方向ツェナーダイオード４９，５０として接続されている。
このような通信システム３０では、ＥＣＵ３２，３３は、通信ラインを介して互いに接続されており、当該通信ラインを介して通信データを送受信する。そして、受信したデータに基づいて、各ＥＣＵ３２，３３に割り当てられた制御が行われる。

【0034】

一方、通信システム３０の動作中、静電気放電（ＥＳＤ：Electro Static Discharge)等によって、通信システム３０に瞬間的に高電圧が印加されることがある。このような場合でも、双方向ツェナーダイオード４９，５０によって、終端回路４３への出力電圧が所定電圧値以下にきちんとクランプ（制限）されていれば、終端回路４３への影響（たとえば、素子破壊等）を低減することができる。

【0035】

しかしながら、近年では通信速度が高速化しているため、当該出力電圧の遅延を防止しながら、しかも、電圧のクランプを確実に行う必要がある。そこで、保護用の双方向ツェナーダイオード４９，５０として使用される半導体装置１では、ショットキー接合部１７を備え、かつ、ツェナーダイオード２２および当該ツェナーダイオード２２のツェナー電圧Ｖｚよりも耐圧が高いｐｎ接合部２３をガードリング２１の位置に備えている。

【0036】

この構成による効果は、たとえば、ＢＣＩ（Bulk Current Injection）試験によって実証することができる。
ＢＣＩ試験による効果を説明するにあたって、半導体装置１と比較される構成として、図５（第１参考例）、図６（第２参考例）および図７（第３参考例）に係る半導体装置５１，６１，７１が挙げられる。

【0037】

図５の半導体装置５１は、エピタキシャル層６の活性領域８の表面７側の全体にわたってｐ型半導体領域１２が形成されており、ショットキー接合部１７およびガードリング２１が形成されていない点で、半導体装置１と異なっている。
図６の半導体装置６１は、ショットキー接合部１７およびガードリング２１が形成されているが、ｐ型半導体領域１２が形成されておらず、また、ガードリング２１の深さがｐ型半導体領域１２と同程度の深さとなっている点で、半導体装置１と異なっている。

【0038】

図７の半導体装置７１は、ショットキー接合部１７およびガードリング２１（ｐ型半導体領域１２よりも深いガードリング）が形成されているが、ｐ型半導体領域１２が形成されていない点で、半導体装置１と異なっている。
そして、ＢＣＩ試験では、たとえば、図４に示すように、ハイサイドライン３１Ｈおよびローサイドライン３１Ｌの途中部にインジェクションプローブ５２が設置され、当該インジェクションプローブ５２からノイズ電流が注入される。

【0039】

図８は、ＢＣＩ試験における入力電圧の波形（入力波形５３）を示す図である。図９Ａおよび図９Ｂは、第１参考例に係る半導体装置５１を双方向ツェナーダイオード４９，５０として組み込んだ場合の通信ラインの出力電圧の波形（ハイサイド側の出力波形５４およびローサイド側の出力波形５６）を示す図である。図１０Ａおよび図１０Ｂは、半導体装置１を双方向ツェナーダイオード４９，５０として組み込んだ場合の通信ラインの出力電圧の波形（ハイサイド側の出力波形５５およびローサイド側の出力波形５８）を示す図である。

【0040】

図９Ａおよび図９Ｂに示すように、半導体装置５１では、入力電圧±３０Ｖに対して、ツェナーダイオード２２が正常に機能しており、ハイサイド側の出力波形５４およびローサイド側の出力波形５６のいずれにおいても、±２０Ｖにクランプ（制限）されて出力されている。一方で、ショットキー接合部１７が形成されていないため、入力電圧の極性反転のタイミングで、ツェナーダイオード２２の逆回復時間ｔｒｒに起因する遅延５７が生じている。

【0041】

これに対し、図１０Ａおよび図１０Ｂに示すように、半導体装置１では、半導体装置５１と同様に、入力電圧±３０Ｖに対して、ツェナーダイオード２２が正常に機能しており、ハイサイド側の出力波形５５およびローサイド側の出力波形５８のいずれにおいても、±２０Ｖにクランプ（制限）されて出力されている。しかも、ショットキー接合部１７が形成されているため、ショットキー接合部１７を介して順方向電流を流すことができる。そのため、半導体装置５１のようにツェナーダイオード２２を介して順方向電流を流す場合に比べて逆回復時間ｔｒｒを短くすることができ、遅延５７が生じず、理想的な電圧波形で出力されていることが分かる。

【0042】

さらに、半導体装置１では、ｐｎ接合領域として、相対的に低い耐圧のｐ型半導体領域１２と、ｐ型半導体領域１２よりも相対的に高い耐圧のガードリング２１とが、互いに独立して形成されている。これにより、逆方向電圧が印加された場合に、ツェナーダイオード２２によって出力電圧を所定電圧値以下にクランプ（制限）することができながら、ガードリング２１によって、高いＥＳＤ耐量を保持することができる。すなわち、ショットキー接合部１７を有するエピタキシャル層６において、ツェナー電圧Ｖｚを担うｐｎ接合部（ｐ型半導体領域１２）およびＥＳＤ耐量を担うｐｎ接合部（ガードリング２１）の２種の領域を設けることによって、逆回復時間ｔｒｒ、ツェナー電圧ＶｚおよびＥＳＤ耐量の３特性の要求を満たす半導体装置を実現することができる。

【0043】

この実施形態の構成によるＥＳＤ耐量の向上効果は、図１１および図１２を参照して説明することができる。
ＥＳＤ耐量の向上効果を説明するにあたって、半導体装置１と比較される構成として、図１２（第４参考例）に係る半導体装置８１が挙げられる。図８の半導体装置８１は、ガードリング２１の深さがｐ型半導体領域１２と同程度の深さとなっている点で、半導体装置１と異なっている。

【0044】

そして、図１１のシミュレーション結果から、半導体装置１の構成であれば、半導体装置８１の構成に比べて、ＥＳＤ耐量が約１０％も改善できることが分かった。
なお、ＢＣＩ試験およびＥＳＤ耐量のシミュレーションの対象とはなっていないが、半導体装置６１では、ショットキー接合部１７が形成されているため遅延５７は小さくできると考えられるが、ｐｎ接合領域として、比較的浅いガードリング２１しか形成されておらず、しかも半導体装置５１に比べてｐｎ接合領域の面積が減少しているため、ＥＳＤ耐量の低下が予想される。一方、半導体装置７１では、半導体装置６１に比べてガードリング２１が深くなり、ＥＳＤ耐量の向上が期待されるが、背反として、ツェナー電圧Ｖｚが高くなり、図９Ａ，９Ｂおよび図１０Ａ，１０Ｂの波形５４，５５とは異なり、出力電圧を所定電圧値以下にクランプ（制限）することができないおそれがある。

【0045】

以上、本発明の一実施形態について説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、複数のｐ型半導体領域１２が活性領域８にドット状に配列された例を説明したが、複数のｐ型半導体領域１２は、図１３に示すように、ストライプ状に配列されていてもよい。この場合、ストライプ状のｐ型半導体領域１２のピッチＰは、たとえば、３．０μｍ〜１３．０μｍであってもよい。

【0046】

また、前述の実施形態では、ｐ型半導体領域１２は、複数個形成され、その全てがガードリング２１から間隔を空けて（接しないように）形成されていたが、図１４に示すように、ガードリング２１に接するように（一部がオーバーラップするように）１つだけ形成されていてもよい。図示しないが、むろん、１つのｐ型半導体領域１２が、ガードリング２１から間隔を空けて形成されていてもよい。

【0047】

また、前述の実施形態では、半導体基板の一例としてシリコン基板２が用いられているが、シリコン基板２に代えて、ＳｉＣ（シリコンカーバイド）などのシリコン以外の半導体材料からなる基板が用いられてもよい。
また、前述の実施形態では、半導体装置１の用途として、通信システム３０に組み込まれた保護用ダイオード（双方向ツェナーダイオード）を一例として取り上げたが、半導体装置１は、他の用途で使用することもできる。

【0048】

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

【符号の説明】

【0049】

１ 半導体装置
２ 基板
６ エピタキシャル層
７ （エピタキシャル層の）表面
１２ ｐ型半導体領域
１４ ショットキーメタル
１６ ｎ型部分
１７ ショットキー接合部
２１ ガードリング
２２ ツェナーダイオード
２３ ｐｎ接合部
３０ 通信システム

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】