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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2019-129350(P2019-129350A)
(43)【公開日】2019年8月1日
(54)【発明の名称】送信回路及び集積回路
(51)【国際特許分類】
H04L 25/03 20060101AFI20190708BHJP
H03K 5/05 20060101ALI20190708BHJP
【ＦＩ】
H04L25/03 Z
H03K5/05
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【全頁数】17
(21)【出願番号】特願2018-8321(P2018-8321)
(22)【出願日】2018年1月22日
(71)【出願人】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】100090273
【弁理士】
【氏名又は名称】國分 孝悦
(72)【発明者】
【氏名】鈴木 大輔
(72)【発明者】
【氏名】川井 重明
【テーマコード（参考）】
5J001
5K029
【Ｆターム（参考）】
5J001AA05
5J001BB07
5J001BB24
5J001DD09
5K029AA03
5K029GG07
5K029KK35
(57)【要約】
【課題】デューティサイクル歪みを低減することができる送信回路を提供することを課題とする。【解決手段】送信回路は、クロック信号に基づいてデータを生成するデータ生成回路（３０６）と、前記データ生成回路に前記クロック信号を供給するクロック生成回路（３０１）と、前記データ生成回路から出力される前記データのデューティサイクル歪みを検出し、前記検出の結果に基づいて、前記クロック信号のデューティ比を制御するデューティ比制御回路（３０２〜３０４）とを有する。
【選択図】図３
【特許請求の範囲】
【請求項1】
クロック信号に基づいてデータを生成するデータ生成回路と、
前記データ生成回路に前記クロック信号を供給するクロック生成回路と、
前記データ生成回路から出力される前記データのデューティサイクル歪みを検出し、前記検出の結果に基づいて、前記クロック信号のデューティ比を制御するデューティ比制御回路と
を有する送信回路。
前記データ生成回路に前記クロック信号を供給するクロック生成回路と、
前記データ生成回路から出力される前記データのデューティサイクル歪みを検出し、前記検出の結果に基づいて、前記クロック信号のデューティ比を制御するデューティ比制御回路と
を有する送信回路。
【請求項2】
前記デューティ比制御回路は、前記クロック信号を出力するインバータを有し、前記検出の結果に基づいて、前記インバータの入力コモン電圧を制御する請求項１に記載の送信回路。
【請求項3】
前記デューティ比制御回路は、前記検出の結果に基づいて、前記クロック信号の立ち上がり速度と立ち下がり速度を制御する請求項１に記載の送信回路。
【請求項4】
前記デューティ比制御回路は、
ｐチャネル電界効果トランジスタと、
ドレインが前記ｐチャネル電界効果トランジスタのドレインに接続されるｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのゲートと前記クロック生成回路との間に接続される第１のキャパシタと、
前記ｎチャネル電界効果トランジスタのゲートと前記クロック生成回路との間に接続される第２のキャパシタと、
前記検出の結果に基づいて、前記ｐチャネル電界効果トランジスタのゲートと前記ｎチャネル電界効果トランジスタのゲートに印加する電圧を制御する制御回路と
を有する請求項１に記載の送信回路。
ｐチャネル電界効果トランジスタと、
ドレインが前記ｐチャネル電界効果トランジスタのドレインに接続されるｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのゲートと前記クロック生成回路との間に接続される第１のキャパシタと、
前記ｎチャネル電界効果トランジスタのゲートと前記クロック生成回路との間に接続される第２のキャパシタと、
前記検出の結果に基づいて、前記ｐチャネル電界効果トランジスタのゲートと前記ｎチャネル電界効果トランジスタのゲートに印加する電圧を制御する制御回路と
を有する請求項１に記載の送信回路。
【請求項5】
前記デューティ比制御回路は、
ゲートが前記クロック生成回路に接続されるｐチャネル電界効果トランジスタと、
ゲートが前記クロック生成回路に接続され、ドレインが前記ｐチャネル電界効果トランジスタのドレインに接続されるｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのソースに接続される第１の抵抗と、
前記ｎチャネル電界効果トランジスタのソースに接続される第２の抵抗とを有し、
前記第１の抵抗の値と前記第２の抵抗の値は、前記比較の結果に基づいて制御される請求項１に記載の送信回路。
ゲートが前記クロック生成回路に接続されるｐチャネル電界効果トランジスタと、
ゲートが前記クロック生成回路に接続され、ドレインが前記ｐチャネル電界効果トランジスタのドレインに接続されるｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのソースに接続される第１の抵抗と、
前記ｎチャネル電界効果トランジスタのソースに接続される第２の抵抗とを有し、
前記第１の抵抗の値と前記第２の抵抗の値は、前記比較の結果に基づいて制御される請求項１に記載の送信回路。
【請求項6】
前記クロック生成回路は、相互に反転した第１のクロック信号と第２のクロック信号を出力し、
前記デューティ比制御回路は、
第１のｐチャネル電界効果トランジスタと、
ドレインが前記第１のｐチャネル電界効果トランジスタのドレインに接続される第１のｎチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタのゲートと前記第１のクロック信号のノードとの間に接続される第１のキャパシタと、
前記第１のｎチャネル電界効果トランジスタのゲートと前記第１のクロック信号のノードとの間に接続される第２のキャパシタと、
第２のｐチャネル電界効果トランジスタと、
ドレインが前記第２のｐチャネル電界効果トランジスタのドレインに接続される第２のｎチャネル電界効果トランジスタと、
前記第２のｐチャネル電界効果トランジスタのゲートと前記第２のクロック信号のノードとの間に接続される第３のキャパシタと、
前記第２のｎチャネル電界効果トランジスタのゲートと前記第２のクロック信号のノードとの間に接続される第４のキャパシタと、
前記検出の結果に基づいて、前記第１のｐチャネル電界効果トランジスタのゲートと前記第１のｎチャネル電界効果トランジスタのゲートと前記第２のｐチャネル電界効果トランジスタのゲートと前記第２のｎチャネル電界効果トランジスタのゲートに印加する電圧を制御する制御回路と
を有する請求項１に記載の送信回路。
前記デューティ比制御回路は、
第１のｐチャネル電界効果トランジスタと、
ドレインが前記第１のｐチャネル電界効果トランジスタのドレインに接続される第１のｎチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタのゲートと前記第１のクロック信号のノードとの間に接続される第１のキャパシタと、
前記第１のｎチャネル電界効果トランジスタのゲートと前記第１のクロック信号のノードとの間に接続される第２のキャパシタと、
第２のｐチャネル電界効果トランジスタと、
ドレインが前記第２のｐチャネル電界効果トランジスタのドレインに接続される第２のｎチャネル電界効果トランジスタと、
前記第２のｐチャネル電界効果トランジスタのゲートと前記第２のクロック信号のノードとの間に接続される第３のキャパシタと、
前記第２のｎチャネル電界効果トランジスタのゲートと前記第２のクロック信号のノードとの間に接続される第４のキャパシタと、
前記検出の結果に基づいて、前記第１のｐチャネル電界効果トランジスタのゲートと前記第１のｎチャネル電界効果トランジスタのゲートと前記第２のｐチャネル電界効果トランジスタのゲートと前記第２のｎチャネル電界効果トランジスタのゲートに印加する電圧を制御する制御回路と
を有する請求項１に記載の送信回路。
【請求項7】
前記デューティ比制御回路は、前記データ生成回路がハイレベルとローレベルのデータを交互に出力するとき、前記データ生成回路の出力信号をローパスフィルタリングした信号と閾値とを比較する比較回路を有する請求項１〜５のいずれか１項に記載の送信回路。
【請求項8】
前記デューティ比制御回路は、前記データ生成回路がハイレベルとローレベルを交互に繰り返す第１のデータと前記第１のデータに対して反転した第２のデータを出力するとき、前記第１のデータをローパスフィルタリングした信号と前記第２のデータをローパスフィルタリングした信号とを比較する比較回路を有する請求項１又は６に記載の送信回路。
【請求項9】
前記デューティ比制御回路は、前記送信回路の出力端子の出力データのデューティサイクル歪みを検出する請求項１〜８のいずれか１項に記載の送信回路。
【請求項10】
前記デューティ比制御回路は、前記送信回路の最終段のバッファの入力データのデューティサイクル歪みを検出する請求項１〜８のいずれか１項に記載の送信回路。
【請求項11】
内部データを生成する処理回路と、
前記内部データを入力する送信回路とを有し、
前記送信回路は、
クロック信号に基づいてデータを生成するデータ生成回路と、
前記データ生成回路に前記クロック信号を供給するクロック生成回路と、
前記データ生成回路から出力される前記データのデューティサイクル歪みを検出し、前記検出の結果に基づいて、前記クロック信号のデューティ比を制御するデューティ比制御回路と
を有する集積回路。
前記内部データを入力する送信回路とを有し、
前記送信回路は、
クロック信号に基づいてデータを生成するデータ生成回路と、
前記データ生成回路に前記クロック信号を供給するクロック生成回路と、
前記データ生成回路から出力される前記データのデューティサイクル歪みを検出し、前記検出の結果に基づいて、前記クロック信号のデューティ比を制御するデューティ比制御回路と
を有する集積回路。
【請求項12】
前記デューティ比制御回路は、前記クロック信号を出力するインバータを有し、前記検出の結果に基づいて、前記インバータの入力コモン電圧を制御する請求項１１に記載の集積回路。
【請求項13】
前記デューティ比制御回路は、前記検出の結果に基づいて、前記クロック信号の立ち上がり速度と立ち下がり速度を制御する請求項１１に記載の集積回路。
【請求項14】
前記デューティ比制御回路は、
ｐチャネル電界効果トランジスタと、
ドレインが前記ｐチャネル電界効果トランジスタのドレインに接続されるｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのゲートと前記クロック生成回路との間に接続される第１のキャパシタと、
前記ｎチャネル電界効果トランジスタのゲートと前記クロック生成回路との間に接続される第２のキャパシタと、
前記検出の結果に基づいて、前記ｐチャネル電界効果トランジスタのゲートと前記ｎチャネル電界効果トランジスタのゲートに印加する電圧を制御する制御回路と
を有する請求項１１に記載の集積回路。
ｐチャネル電界効果トランジスタと、
ドレインが前記ｐチャネル電界効果トランジスタのドレインに接続されるｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのゲートと前記クロック生成回路との間に接続される第１のキャパシタと、
前記ｎチャネル電界効果トランジスタのゲートと前記クロック生成回路との間に接続される第２のキャパシタと、
前記検出の結果に基づいて、前記ｐチャネル電界効果トランジスタのゲートと前記ｎチャネル電界効果トランジスタのゲートに印加する電圧を制御する制御回路と
を有する請求項１１に記載の集積回路。
【請求項15】
前記デューティ比制御回路は、
ゲートが前記クロック生成回路に接続されるｐチャネル電界効果トランジスタと、
ゲートが前記クロック生成回路に接続され、ドレインが前記ｐチャネル電界効果トランジスタのドレインに接続されるｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのソースに接続される第１の抵抗と、
前記ｎチャネル電界効果トランジスタのソースに接続される第２の抵抗とを有し、
前記第１の抵抗の値と前記第２の抵抗の値は、前記比較の結果に基づいて制御される請求項１１に記載の集積回路。
ゲートが前記クロック生成回路に接続されるｐチャネル電界効果トランジスタと、
ゲートが前記クロック生成回路に接続され、ドレインが前記ｐチャネル電界効果トランジスタのドレインに接続されるｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのソースに接続される第１の抵抗と、
前記ｎチャネル電界効果トランジスタのソースに接続される第２の抵抗とを有し、
前記第１の抵抗の値と前記第２の抵抗の値は、前記比較の結果に基づいて制御される請求項１１に記載の集積回路。
【請求項16】
前記クロック生成回路は、相互に反転した第１のクロック信号と第２のクロック信号を出力し、
前記デューティ比制御回路は、
第１のｐチャネル電界効果トランジスタと、
ドレインが前記第１のｐチャネル電界効果トランジスタのドレインに接続される第１のｎチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタのゲートと前記第１のクロック信号のノードとの間に接続される第１のキャパシタと、
前記第１のｎチャネル電界効果トランジスタのゲートと前記第１のクロック信号のノードとの間に接続される第２のキャパシタと、
第２のｐチャネル電界効果トランジスタと、
ドレインが前記第２のｐチャネル電界効果トランジスタのドレインに接続される第２のｎチャネル電界効果トランジスタと、
前記第２のｐチャネル電界効果トランジスタのゲートと前記第２のクロック信号のノードとの間に接続される第３のキャパシタと、
前記第２のｎチャネル電界効果トランジスタのゲートと前記第２のクロック信号のノードとの間に接続される第４のキャパシタと、
前記検出の結果に基づいて、前記第１のｐチャネル電界効果トランジスタのゲートと前記第１のｎチャネル電界効果トランジスタのゲートと前記第２のｐチャネル電界効果トランジスタのゲートと前記第２のｎチャネル電界効果トランジスタのゲートに印加する電圧を制御する制御回路と
を有する請求項１１に記載の集積回路。
前記デューティ比制御回路は、
第１のｐチャネル電界効果トランジスタと、
ドレインが前記第１のｐチャネル電界効果トランジスタのドレインに接続される第１のｎチャネル電界効果トランジスタと、
前記第１のｐチャネル電界効果トランジスタのゲートと前記第１のクロック信号のノードとの間に接続される第１のキャパシタと、
前記第１のｎチャネル電界効果トランジスタのゲートと前記第１のクロック信号のノードとの間に接続される第２のキャパシタと、
第２のｐチャネル電界効果トランジスタと、
ドレインが前記第２のｐチャネル電界効果トランジスタのドレインに接続される第２のｎチャネル電界効果トランジスタと、
前記第２のｐチャネル電界効果トランジスタのゲートと前記第２のクロック信号のノードとの間に接続される第３のキャパシタと、
前記第２のｎチャネル電界効果トランジスタのゲートと前記第２のクロック信号のノードとの間に接続される第４のキャパシタと、
前記検出の結果に基づいて、前記第１のｐチャネル電界効果トランジスタのゲートと前記第１のｎチャネル電界効果トランジスタのゲートと前記第２のｐチャネル電界効果トランジスタのゲートと前記第２のｎチャネル電界効果トランジスタのゲートに印加する電圧を制御する制御回路と
を有する請求項１１に記載の集積回路。
【請求項17】
前記デューティ比制御回路は、前記データ生成回路がハイレベルとローレベルのデータを交互に出力するとき、前記データ生成回路の出力信号をローパスフィルタリングした信号と閾値とを比較する比較回路を有する請求項１１〜１５のいずれか１項に記載の集積回路。
【請求項18】
前記デューティ比制御回路は、前記データ生成回路がハイレベルとローレベルを交互に繰り返す第１のデータと前記第１のデータに対して反転した第２のデータを出力するとき、前記第１のデータをローパスフィルタリングした信号と前記第２のデータをローパスフィルタリングした信号とを比較する比較回路を有する請求項１１又は１６に記載の集積回路。
【請求項19】
前記デューティ比制御回路は、前記送信回路の出力端子の出力データのデューティサイクル歪みを検出する請求項１１〜１８のいずれか１項に記載の集積回路。
【請求項20】
前記デューティ比制御回路は、前記送信回路の最終段のバッファの入力データのデューティサイクル歪みを検出する請求項１１〜１８のいずれか１項に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、送信回路及び集積回路に関する。
【背景技術】
【0002】
第１クロック信号が入力されるクロック用入力バッファと、第１データ信号が入力されるデータ用入力バッファとを有するデューティ比補正回路が知られている（特許文献１参照）。クロック用デューティ調整回路は、補正信号に基づいて、クロック用入力バッファから出力される第２クロック信号のデューティ比を調整して第３クロック信号を生成する。データ用デューティ調整回路は、補正信号に基づいて、データ用入力バッファから出力される第２データ信号のデューティ比を調整して第３データ信号を生成する。デューティ比較回路は、第３クロック信号に基づいて、補正信号を生成する。
【0003】
また、補正信号のレベルに応じて入力データのデューティを補正した補正データを出力するデータデューティ補正回路を有するクロック・データ再生回路が知られている（特許文献２参照）。クロック再生回路は、補正データのエッジタイミングに同期した再生クロックを生成する。データ識別回路は、再生クロックによって補正データのデータ識別を行う。データデューティ検出回路は、補正データのデューティを再生クロックにより検出して、デューティ補正量を示す補正信号をデータデューティ補正回路に出力する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１０−２０６３４８号公報
【特許文献2】国際公開第２００８／１１１２４１号
【発明の概要】
【発明が解決しようとする課題】
【0005】
デューティサイクル歪み（ＤＣＤ：Duty Cycle Distortion）は、１のデータのパルス幅と０のデータのパルス幅が異なる歪みである。クロック信号を基にデータを生成する場合、クロック信号のデューティ比を５０％に補正したとしても、データにおいてデューティサイクル歪みが発生する場合がある。
【0006】
１つの側面では、本発明の目的は、デューティサイクル歪みを低減することができる送信回路及び集積回路を提供することである。
【課題を解決するための手段】
【0007】
送信回路は、クロック信号に基づいてデータを生成するデータ生成回路と、前記データ生成回路に前記クロック信号を供給するクロック生成回路と、前記データ生成回路から出力される前記データのデューティサイクル歪みを検出し、前記検出の結果に基づいて、前記クロック信号のデューティ比を制御するデューティ比制御回路とを有する。
【発明の効果】
【0008】
１つの側面では、デューティサイクル歪みを低減することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
（第１の実施形態）図１は、第１の実施形態による集積回路１００の構成例を示す図である。集積回路１００は、送信回路１０１と、受信回路１０２と、処理回路１０３とを有する。処理回路１０３は、内部回路であり、内部データを生成し、パラレルの内部データＴＸＩＮを送信回路１０１に出力する。送信回路１０１は、パラレルの内部データＴＸＩＮを入力し、パラレルの内部データＴＸＩＮをシリアルのデータに変換し、シリアルのデータＴＸＯＵＴを送信する。
【0011】
受信回路１０２は、フロントエンド１１１と、ロジック部１１２と、クロック生成回路１１３とを有する。フロントエンド１１１は、連続時間リニア等化器（ＣＴＬＥ：Continuous Time Linear Equalizer）１３１と、判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）１３２と、デマルチプレクサ１３３とを有する。ロジック部１１２は、等化器ロジック部１４１と、クロックデータリカバリ（ＣＤＲ）ロジック部１４２とを有する。
【0012】
受信回路１０２は、シリアルのデータＲＸＩＮを受信する。ＣＴＬＥ１３１は、データＲＸＩＮに対して、伝送路の周波数特性を補償する。ＤＦＥ１３２は、クロック生成回路１１３が生成するクロック信号に同期して、等化器ロジック部１４１が出力する等化係数に基づき、ＣＴＬＥ１３１の出力データに対して、等化及び２値判定を行う。デマルチプレクサ１３３は、ＤＦＥ１３２が出力するデータをシリアルからパラレルに変換する。等化器ロジック部１４１は、デマルチプレクサ１３３が出力するパラレルデータを基に、等化係数をＤＦＥ１３２に出力する。ＣＤＲロジック部１４２は、デマルチプレクサ１３３が出力するパラレルデータを基に、クロック生成回路１１３が生成するクロック信号の位相を制御する。受信回路１０２は、デマルチプレクサ１３３が出力するパラレルデータを受信データＲＸＯＵＴとして処理回路１０３に出力する。処理回路１０３は、受信データＲＸＯＵＴの処理を行う。
【0013】
図２は、第１の実施形態の比較例となる送信回路２００の構成例を示す図である。送信回路２００は、図１の送信回路１０１に対応する。送信回路２００は、クロック生成回路２０１と、バッファ２０２，２０４，２０６，２０７と、デューティサイクル補正器（ＤＣＣ）２０３と、マルチプレクサ２０５とを有する。データＤ１及びＤ２は、図１のデータＴＸＩＮに対応するパラレルデータであるが、３ビット以上のデータでもよい。
【0014】
クロック生成回路２０１は、クロック信号を生成する。バッファ２０２は、クロック生成回路２０１が生成したクロック信号を増幅し、その増幅したクロック信号を出力する。デューティサイクル補正器２０３は、バッファ２０２が出力するクロック信号のデューティ比が５０％になるように、クロック生成回路２０１が生成するクロック信号の位相を制御する。バッファ２０４は、バッファ２０２が出力するクロック信号を増幅し、その増幅したクロック信号をマルチプレクサ２０５に出力する。マルチプレクサ２０５は、バッファ２０４が出力するクロック信号に同期して、パラレルデータＤ１及びＤ２をシリアルデータに変換する。バッファ２０６及び２０７は、シリアルデータを増幅し、その増幅したシリアルデータＴＸＯＵＴを送信する。
【0015】
デューティサイクル補正器２０３がクロック信号のデューティ比を補正しても、バッファ２０６を構成するトランジスタの閾値のミスマッチ又は帯域不足等が原因で、シリアルデータＴＸＯＵＴにデューティサイクル歪み（ＤＣＤ）が発生する場合がある。以下、図３を参照しながら、シリアルデータＴＸＯＵＴのデューティサイクル歪みを低減することができる送信回路を説明する。
【0016】
図３は、第１の実施形態による送信回路３００の構成例を示す図である。送信回路３００は、図１の送信回路１０１に対応し、シングルエンドのクロック信号及びデータを使用する。送信回路３００は、クロック生成回路３０１と、ＤＣＤ調整回路３０２と、ＤＣＤ検出回路３０３と、ＤＣＤ制御回路３０４と、バッファ３０５，３０７，３０８と、マルチプレクサ３０６とを有する。
【0017】
クロック生成回路３０１は、位相周波数比較器（ＰＦＣ）３１１と、チャージポンプ（ＣＰ）３１２と、ローパスフィルタ（ＬＰＦ）３１３と、電圧制御発振器（ＶＣＯ）３１４と、分周器３１５とを有し、クロック信号を供給する。電圧制御発振器３１４は、ローパスフィルタ３１３の出力電圧に応じた周波数のクロック信号を生成する。分周器３１５は、電圧制御発振器３１４が生成したクロック信号を分周し、その分周したクロック信号を位相周波数比較器３１１に出力する。位相周波数比較器３１１は、分周器３１５が出力するクロック信号とリファレンスクロック信号ＲＣＬＫとの位相周波数を比較し、その比較の結果に応じてアップ信号又はダウン信号をチャージポンプ３１２に出力する。チャージポンプ３１２は、アップ信号が入力されると出力電圧を高くし、ダウン信号が入力されると出力電圧を低くする。ローパスフィルタ３１３は、チャージポンプ３１２の出力電圧をローパスフィルタリングし、そのローパスフィルタリングした電圧を電圧制御発振器３１４に出力する。これにより、電圧制御発振器３１４は、リファレンスクロック信号ＲＣＬＫに同期したシングルエンドのクロック信号を生成することができる。
【0018】
ＤＣＤ調整回路３０２は、抵抗３２１〜３２８と、セレクタ３２９，３３０と、キャパシタ３３１，３３２と、ｐチャネル電界効果トランジスタ３３３と、ｎチャネル電界効果トランジスタ３３４とを有する。ノードＮ１は、電圧制御発振器３１４の出力ノードに接続される。キャパシタ３３１は、ｐチャネル電界効果トランジスタ３３３のゲートとノードＮ１との間に接続される。キャパシタ３３２は、ｎチャネル電界効果トランジスタ３３４のゲートとノードＮ１との間に接続される。ｐチャネル電界効果トランジスタ３３３は、ソースが電源電位ノードに接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ３３４は、ドレインがノードＮ２に接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。
【0019】
複数の抵抗３２１〜３２４は、電源電位ノードと基準電位ノードとの間に直列に接続され、相互接続点から複数の電圧を出力する。セレクタ３２９は、ＤＣＤ制御回路３０４の制御の下、抵抗３２１〜３２４が出力する複数の電圧のうちの１個の電圧をｐチャネル電界効果トランジスタ３３３のゲートに印加する。
【0020】
複数の抵抗３２５〜３２８は、電源電位ノードと基準電位ノードとの間に直列に接続され、相互接続点から複数の電圧を出力する。セレクタ３３０は、ＤＣＤ制御回路３０４の制御の下、抵抗３２５〜３２８が出力する複数の電圧のうちの１個の電圧をｎチャネル電界効果トランジスタ３３４のゲートに印加する。
【0021】
ｐチャネル電界効果トランジスタ３３３とｎチャネル電界効果トランジスタ３３４は、インバータを構成し、ノードＮ１のクロック信号を反転したクロック信号をノードＮ２から出力する。セレクタ３２９及び３３０は、そのインバータの入力コモン電圧を制御することにより、ノードＮ２のクロック信号のデューティ比を制御し、データＴＸＯＵＴのＤＣＤを調整する。ＤＣＤ調整回路３０２は、ノードＮ２のクロック信号のデューティ比を制御することができる。
【0022】
バッファ３０５は、ノードＮ２のクロック信号を増幅し、その増幅したクロック信号をマルチプレクサ３０６に出力する。マルチプレクサ３０６は、バッファ３０５が出力するクロック信号に同期して、パラレルデータＤ１及びＤ２をシリアルデータに変換し、そのシリアルデータを出力する。マルチプレクサ３０６は、シングルエンドのクロック信号に同期して、シングルエンドのパラレルデータＤ１及びＤ２をシングルエンドのシリアルデータに変換する。例えば、マルチプレクサ３０６は、クロック信号がハイレベルである期間ではデータＤ１を出力し、クロック信号がローレベルである期間ではデータＤ２を出力する。すなわち、マルチプレクサ３０６は、データＤ１とデータＤ２を交互に出力する。マルチプレクサ３０６は、データ生成回路であり、クロック信号に基づいてシリアルデータを生成する。
【0023】
バッファ３０７は、マルチプレクサ３０６が出力するデータを増幅し、その増幅したデータを出力する。バッファ３０８は、送信回路３００の最終段のバッファであり、バッファ３０７が出力するデータを増幅し、その増幅したデータＴＸＯＵＴを出力する。
【0024】
送信回路３００は、テストモードと通常モードを有する。テストモードは、データＴＸＯＵＴのＤＣＤを調整するためのモードである。通常モードは、所望のデータＴＸＯＵＴを送信するためのモードである。送信回路３００は、テストモードにおいて、データＴＸＯＵＴのＤＣＤを調整し、その後、通常モードにおいて、所望のデータＴＸＯＵＴを送信する。
【0025】
まず、送信回路３００は、例えば電源投入時に、テストモードになり、「０」固定のデータＤ１と、「１」固定のデータＤ２を処理回路１０３から入力する。例えば、「０」のデータはローレベルであり、「１」のデータはハイレベルである。マルチプレクサ３０６は、「０１０１０１０１・・・」のように、「０」のデータと「１」のデータを交互に出力する。
【0026】
ＤＣＤ検出回路３０３は、バッファ３０７の出力データと中間電位ｖｄｄ／２とを入力し、バッファ３０７の出力データのデューティサイクル歪み（ＤＣＤ）を検出する。バッファ３０７の出力データは、ハイレベルが電位ｖｄｄであり、ローレベルが０Ｖである。中間電位ｖｄｄ／２は、その出力データのハイレベル電位ｖｄｄと、その出力データのローレベル電位０Ｖとの間の真中の電位である。ここで、ｖｄｄは例えば、集積回路１００の動作電源電圧である。
【0027】
ＤＣＤは、「１」のデータのパルス幅と「０」のデータのパルス幅が異なる歪みである。例えば、図６（Ａ）は、ＤＣＤが存在するデータの波形を示し、「１」のデータのパルス幅と「０」のデータのパルス幅が異なる。図６（Ｂ）は、ＤＣＤが存在しないデータの波形を示し、「１」のデータのパルス幅と「０」のデータのパルス幅が同じである。
【0028】
図４は、ＤＣＤ検出回路３０３の構成例を示す回路図である。ＤＣＤ検出回路３０３は、抵抗４０１，４０２と、キャパシタ４０３，４０４と、比較回路４０５とを有する。抵抗４０１は、図３のバッファ３０７の出力ノードと、比較回路４０５の入力電位Ｖ１のノードとの間に接続される。キャパシタ４０３は、比較回路４０５の入力電位Ｖ１のノードと基準電位ノードとの間に接続される。抵抗４０１及びキャパシタ４０３は、ローパスフィルタを構成し、バッファ３０７の出力電位（出力信号）をローパスフィルタリングすることにより、バッファ３０７の出力電位の時間平均値を入力電位Ｖ１として出力する。テストモードでは、バッファ３０７は、ローレベルのデータとハイレベルのデータを交互に出力する。したがって、バッファ３０７の出力電位にＤＣＤが存在しない場合、入力電位Ｖ１は中間電位ｖｄｄ／２と同じ電位になる。また、バッファ３０７の出力電位にＤＣＤが存在する場合、入力電位Ｖ１は中間電位ｖｄｄ／２と異なる電位になる。
【0029】
抵抗４０２は、図３の中間電位ｖｄｄ／２のノードと、比較回路４０５の入力電位Ｖ２のノードとの間に接続される。キャパシタ４０４は、比較回路４０５の入力電位Ｖ２のノードと基準電位ノードとの間に接続される。抵抗４０２及びキャパシタ４０４は、ローパスフィルタを構成し、中間電位ｖｄｄ／２をローパスフィルタリングすることにより、中間電位ｖｄｄ／２の時間平均値を入力電位Ｖ２として出力する。入力電位Ｖ２は、中間電位ｖｄｄ／２と同じ電位になる。比較回路４０５は、入力電位Ｖ１と入力電位（閾値）Ｖ２とを比較し、その比較の結果を出力する。
【0030】
図３において、ＤＣＤ制御回路３０４は、入力電位Ｖ１と入力電位Ｖ２が同じ場合には、バッファ３０７の出力データにＤＣＤが存在しないと判定し、入力電位Ｖ１と入力電位Ｖ２が異なる場合には、バッファ３０７の出力データにＤＣＤが存在すると判定することができる。ＤＣＤ制御回路３０４は、入力電位Ｖ１と入力電位Ｖ２が同じになるように、セレクタ３２９及び３３０を制御する。これにより、バッファ３０７の出力データ及びデータＴＸＯＵＴに存在するＤＣＤを低減することができる。
【0031】
以上説明したように、ＤＣＤ調整回路３０２、ＤＣＤ検出回路３０３、及びＤＣＤ制御回路３０４は、データのＤＣＤを検出し、その検出結果に基づいてクロック信号のデューティ比を制御するデューティ比制御回路として機能する。
【0032】
なお、ＤＣＤ検出回路３０３は、最終段のバッファ３０８の出力データ（送信回路３００の出力端子の出力データ）ＴＸＯＵＴと中間電位を入力し、送信回路３００の出力端子の出力データＴＸＯＵＴのＤＣＤを検出してもよい。その中間電位は、バッファ３０８の出力データのハイレベルとローレベルとの間の真中の電位である。これにより、送信回路３００の出力端子の出力データＴＸＯＵＴのＤＣＤを低減することができる。ただし、送信回路３００の出力データの送信先となる回路（外部システム）の動作電源電圧に依存して、最終段のバッファ３０８の出力データの振幅がその一段前のバッファ２０７の出力データの振幅より小さい場合がある。この場合、バッファ３０８の出力データの振幅がバッファ３０７の出力データの振幅より小さいため、ＤＣＤの検出精度が低下するデメリットがある。また、送信回路３００の出力端子にＤＣＤ検出回路３０３が接続されるため、ＤＣＤ検出回路３０３が外部システムに対して、インピーダンスの整合を損なう等の悪影響を与えるデメリットがある。
【0033】
上記のデメリットを解消するためには、図３のように、ＤＣＤ検出回路３０３は、送信回路３００の最終段のバッファ３０８の入力データ（一段前のバッファ２０７の出力データ）と中間電位ｖｄｄ／２を入力し、送信回路３００の最終段のバッファ３０８の入力データのＤＣＤを検出することが好ましい。この場合、バッファ３０７の出力データの振幅がバッファ３０８の出力データの振幅より大きいため、ＤＣＤの検出精度を向上させることができる。また、送信回路３００の出力端子にＤＣＤ検出回路３０３が接続されないため、ＤＣＤ検出回路３０３が外部システムに対して与える悪影響を防止することができる。
【0034】
図５（Ａ）は、ＤＣＤ調整前のノードＮ２のクロック信号の波形例を示す図である。セレクタ３２９は、電源電位と基準電位との間の真中の電位をｐチャネル電界効果トランジスタ３３３のゲートに印加する。セレクタ３３０は、電源電位と基準電位との間の真中の電位をｎチャネル電界効果トランジスタ３３４のゲートに印加する。この場合、ノードＮ２は、図５（Ａ）に示すクロック信号を出力する。図５（Ａ）のクロック信号のデューティ比は、約５０％である。
【0035】
図６（Ａ）は、ＤＣＤ調整前のバッファ３０７の出力データの波形例を示す図である。ノードＮ２が図５（Ａ）に示すクロック信号を出力する場合、バッファ３０７は、図６（Ａ）に示すデータを出力する。このデータは、「０」のデータと「１」のデータを交互に繰り返すデータである。例えば、このデータは、ハイレベルが＋１Ｖであり、ローレベルが−１Ｖである。この場合、ＤＣＤ検出回路３０３は、バッファ３０７の出力電位と中間電位０Ｖを入力する。図６（Ａ）のデータは、「１」のデータを示すハイレベル期間が、「０」のデータを示すローレベル期間より短く、ＤＣＤが存在する。したがって、図４の入力電位Ｖ１は、負電位になる。入力電位Ｖ２は、０Ｖになる。比較回路４０５は、入力電位Ｖ１が入力電位Ｖ２より低いことを示す信号を出力する。ＤＣＤ制御回路３０４は、比較回路４０５の出力信号を基に、セレクタ３２９及び３３０を制御し、ＤＣＤの調整を行う。
【0036】
図５（Ｂ）は、ＤＣＤ調整後のノードＮ２のクロック信号の波形例を示す図である。セレクタ３２９は、電源電位と基準電位との間の真中の電位より低い電位をｐチャネル電界効果トランジスタ３３３のゲートに印加する。図５（Ｂ）の場合のセレクタ３２９の出力電位は、図５（Ａ）の場合のセレクタ３２９の出力電位より低い。また、セレクタ３３０は、電源電位と基準電位との間の真中の電位より高い電位をｎチャネル電界効果トランジスタ３３４のゲートに印加する。図５（Ｂ）の場合のセレクタ３３０の出力電位は、図５（Ａ）の場合のセレクタ３３０の出力電位より高い。この場合、ノードＮ２は、図５（Ｂ）に示すクロック信号を出力する。図５（Ｂ）のクロック信号のデューティ比は、約５４％である。
【0037】
図６（Ｂ）は、ＤＣＤ調整後のバッファ３０７の出力データの波形例を示す図である。ノードＮ２が図５（Ｂ）に示すクロック信号を出力する場合、バッファ３０７は、図６（Ｂ）に示すデータを出力する。図６（Ｂ）のデータは、「１」のデータを示すハイレベル期間が、「０」のデータを示すローレベル期間とほぼ同じであり、ＤＣＤが存在しない。図４の入力電位Ｖ１は、ほぼ０Ｖになる。入力電位Ｖ２は、０Ｖになる。入力電位Ｖ１は、入力電位Ｖ２とほぼ同じである。ＤＣＤ制御回路３０４は、比較回路４０５の出力信号を基に、セレクタ３２９及び３３０の出力電位を維持させる。これにより、バッファ３０７の出力データ及びデータＴＸＯＵＴのＤＣＤを低減することができる。
【0038】
図７は、集積回路１００のテストモードの制御方法を示すフローチャートである。ステップＳ７０１では、集積回路１００は、テストモードの準備処理を行う。処理回路１０３は、データＤ１を「０」に固定し、データＤ２を「１」に固定する。マルチプレクサ３０６は、「０１０１０１・・・」を出力する。ＤＣＤ制御回路３０４は、調整コードを初期値にリセットし、初期値の調整コードをセレクタ３２９及び３３０に出力する。例えば、調整コードの初期値は、最小値である。
【0039】
次に、ステップＳ７０２では、ＤＣＤ制御回路３０４は、調整コードに１を加算し、加算後の調整コードをセレクタ３２９及び３３０に出力する。セレクタ３２９は、調整コードに応じた電圧をｐチャネル電界効果トランジスタ３３３のゲートに印加する。セレクタ３３０は、調整コードに応じた電圧をｎチャネル電界効果トランジスタ３３４のゲートに印加する。
【0040】
次に、ステップＳ７０３では、ＤＣＤ制御回路３０４は、ＤＣＤ検出回路３０３の出力信号を基に、図４の入力電位Ｖ１が入力電位Ｖ２と同じであるか否かを判定する。ＤＣＤ制御回路３０４は、入力電位Ｖ１が入力電位Ｖ２と同じでない場合には、ステップＳ７０２に戻り、上記の処理を繰り返す。調整コードが増加するに従い、入力電位Ｖ１が入力電位Ｖ２に近づいていく。ＤＣＤ制御回路３０４は、入力電位Ｖ１が入力電位Ｖ２と同じであると判定した場合には、調整コードを維持し、テストモードの処理を終了する。これにより、データＴＸＯＵＴのＤＣＤを低減することができる。その後、集積回路１００は、通常モードの処理を行う。
【0041】
以上のように、ノードＮ２のクロック信号のデューティ比が５０％であっても、バッファ３０７を構成するトランジスタの閾値のミスマッチ等により、データＴＸＯＵＴにＤＣＤが存在する場合がある。本実施形態によれば、ＤＣＤ検出回路３０３は、バッファ３０７又は３０８の出力データのＤＣＤを検出する。ＤＣＤ調整回路３０２は、ＤＣＤ制御回路３０４の制御の下、その検出結果を基に、ノードＮ２のクロック信号のデューティ比を制御する。これにより、データＴＸＯＵＴのＤＣＤを低減することができる。データＴＸＯＵＴのＤＣＤを低減することにより、データＴＸＯＵＴの品質が向上し、受信回路は、受信したデータＴＸＯＵＴの再生エラーを低減することができる。
【0042】
（第２の実施形態）図８は、第２の実施形態によるＤＣＤ調整回路３０２の構成例を示す回路図である。第２の実施形態による集積回路１００は、第１の実施形態による集積回路１００に対して、ＤＣＤ調整回路３０２が異なる。以下、第２の実施形態が第１の実施形態と異なる点を説明する。
【0043】
ＤＣＤ調整回路３０２は、ｐチャネル電界効果トランジスタ３３３，８０１と、ｎチャネル電界効果トランジスタ３３４，８０２とを有する。ノードＮ１は、図３の電圧制御発振器３１４に接続される。ノードＮ２は、図３のバッファ３０５の入力ノードに接続される。
【0044】
ｐチャネル電界効果トランジスタ８０１は、ソースが電源電位ノードに接続され、ゲートが図３のＤＣＤ制御回路３０４に接続され、ドレインがｐチャネル電界効果トランジスタ３３３のソースに接続される。ｐチャネル電界効果トランジスタ３３３は、ゲートがノードＮ１に接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ３３４は、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続され、ソースがｎチャネル電界効果トランジスタ８０２のドレインに接続される。ｎチャネル電界効果トランジスタ８０２は、ゲートが図３のＤＣＤ制御回路３０４に接続され、ソースが基準電位ノードに接続される。
【0045】
ｐチャネル電界効果トランジスタ８０１は、抵抗として機能する。ＤＣＤ制御回路３０４は、ｐチャネル電界効果トランジスタ８０１のゲート電圧を制御することにより、ｐチャネル電界効果トランジスタ８０１の抵抗値を変えることができる。ｐチャネル電界効果トランジスタ８０１の抵抗値と、ノードＮ２に接続される寄生容量は、ＣＲ回路を構成し、ノードＮ２のクロック信号の立ち上がり速度（ＣＲ時定数）を決めることができる。ＤＣＤ制御回路３０４は、ｐチャネル電界効果トランジスタ８０１の抵抗値を制御することにより、ノードＮ２のクロック信号の立ち上がり速度を変えることができる。
【0046】
同様に、ｎチャネル電界効果トランジスタ８０２は、抵抗として機能する。ＤＣＤ制御回路３０４は、ｎチャネル電界効果トランジスタ８０２のゲート電圧を制御することにより、ｎチャネル電界効果トランジスタ８０２の抵抗値を変えることができる。ｎチャネル電界効果トランジスタ８０２の抵抗値と、ノードＮ２に接続される寄生容量は、ＣＲ回路を構成し、ノードＮ２のクロック信号の立ち下がり速度（ＣＲ時定数）を決めることができる。ＤＣＤ制御回路３０４は、ｎチャネル電界効果トランジスタ８０２の抵抗値を制御することにより、ノードＮ２のクロック信号の立ち下がり速度を変えることができる。
【0047】
ＤＣＤ制御回路３０４は、ノードＮ２のクロック信号の立ち上がり速度及び立ち下がり速度を制御することにより、ノードＮ２のクロック信号のデューティ比を変えることができる。
【0048】
例えば、ＤＣＤ制御回路３０４は、ｐチャネル電界効果トランジスタ８０１の抵抗値とｎチャネル電界効果トランジスタ８０２の抵抗値を標準値に制御する。これにより、ノードＮ２のクロック信号は、図５（Ａ）に示すように、デューティ比が約５０％になる。その場合、バッファ３０７は、図６（Ａ）に示すように、ＤＣＤが存在するデータを出力する。
【0049】
その後、ＤＣＤ制御回路３０４は、ｐチャネル電界効果トランジスタ８０１の抵抗値を標準値より小さくし、ｎチャネル電界効果トランジスタ８０２の抵抗値を標準値より大きくする。これにより、ノードＮ２のクロック信号は、立ち上がり速度が速くなり、立ち下がり速度が遅くなり、図５（Ｂ）に示すように、デューティ比が５０％より大きくなる。その場合、バッファ３０７は、図６（Ｂ）に示すように、ＤＣＤが存在しないデータを出力することができる。
【0050】
以上のように、ＤＣＤ制御回路３０４は、ＤＣＤ検出回路３０３の検出の結果に基づいて、ノードＮ２のクロック信号の立ち上がり速度と立ち下がり速度を制御する。これにより、データＴＸＯＵＴのＤＣＤを低減することができる。
【0051】
（第３の実施形態）図９は、第３の実施形態による送信回路９００の構成例を示す図である。送信回路９００は、図１の送信回路１０１に対応し、差動のクロック信号及びデータを使用する。第３の実施形態による集積回路１００は、第１の実施形態による集積回路１００に対して、送信回路９００が異なる。以下、第３の実施形態が第１の実施形態と異なる点を説明する。
【0052】
クロック生成回路３０１において、電圧制御発振器３１４は、相互に反転した第１のクロック信号と第２のクロック信号を出力する。第１のクロック信号及び第２のクロック信号は、差動信号である。ノードＮ１ａは、第１のクロック信号のノードである。ノードＮ１ｂは、第２のクロック信号のノードである。
【0053】
ＤＣＤ調整回路３０２は、抵抗３２１ａ〜３２８ａ，３２１ｂ〜３２８ｂと、セレクタ３２９ａ，３３０ａ，３２９ｂ，３３０ｂと、キャパシタ３３１ａ，３３２ａ，３３１ｂ，３３２ｂと、ｐチャネル電界効果トランジスタ３３３ａ，３３３ｂと、ｎチャネル電界効果トランジスタ３３４ａ，３３４ｂとを有する。
【0054】
キャパシタ３３１ａは、ｐチャネル電界効果トランジスタ３３３ａのゲートとノードＮ１ａとの間に接続される。キャパシタ３３２ａは、ｎチャネル電界効果トランジスタ３３４ａのゲートとノードＮ１ａとの間に接続される。ｐチャネル電界効果トランジスタ３３３ａは、ソースが電源電位ノードに接続され、ドレインがノードＮ２ａに接続される。ｎチャネル電界効果トランジスタ３３４ａは、ドレインがノードＮ２ａに接続され、ソースが基準電位ノードに接続される。
【0055】
キャパシタ３３１ｂは、ｐチャネル電界効果トランジスタ３３３ｂのゲートとノードＮ１ｂとの間に接続される。キャパシタ３３２ｂは、ｎチャネル電界効果トランジスタ３３４ｂのゲートとノードＮ１ｂとの間に接続される。ｐチャネル電界効果トランジスタ３３３ｂは、ソースが電源電位ノードに接続され、ドレインがノードＮ２ｂに接続される。ｎチャネル電界効果トランジスタ３３４ｂは、ドレインがノードＮ２ｂに接続され、ソースが基準電位ノードに接続される。
【0056】
複数の抵抗３２１ａ〜３２４ａは、電源電位ノードと基準電位ノードとの間に直列に接続され、相互接続点から複数の電圧を出力する。セレクタ３２９ａは、ＤＣＤ制御回路３０４の制御の下、抵抗３２１ａ〜３２４ａが出力する複数の電圧のうちの１個の電圧をｐチャネル電界効果トランジスタ３３３ａのゲートに印加する。
【0057】
複数の抵抗３２５ａ〜３２８ａは、電源電位ノードと基準電位ノードとの間に直列に接続され、相互接続点から複数の電圧を出力する。セレクタ３３０ａは、ＤＣＤ制御回路３０４の制御の下、抵抗３２５ａ〜３２８ａが出力する複数の電圧のうちの１個の電圧をｎチャネル電界効果トランジスタ３３４ａのゲートに印加する。
【0058】
複数の抵抗３２１ｂ〜３２４ｂは、電源電位ノードと基準電位ノードとの間に直列に接続され、相互接続点から複数の電圧を出力する。セレクタ３２９ｂは、ＤＣＤ制御回路３０４の制御の下、抵抗３２１ｂ〜３２４ｂが出力する複数の電圧のうちの１個の電圧をｐチャネル電界効果トランジスタ３３３ｂのゲートに印加する。
【0059】
複数の抵抗３２５ｂ〜３２８ｂは、電源電位ノードと基準電位ノードとの間に直列に接続され、相互接続点から複数の電圧を出力する。セレクタ３３０ｂは、ＤＣＤ制御回路３０４の制御の下、抵抗３２５ｂ〜３２８ｂが出力する複数の電圧のうちの１個の電圧をｎチャネル電界効果トランジスタ３３４ｂのゲートに印加する。
【0060】
ｐチャネル電界効果トランジスタ３３３ａとｎチャネル電界効果トランジスタ３３４ａは、インバータを構成し、ノードＮ１ａの第１のクロック信号を反転し、その反転したクロック信号をノードＮ２ａに出力する。ｐチャネル電界効果トランジスタ３３３ｂとｎチャネル電界効果トランジスタ３３４ｂは、インバータを構成し、ノードＮ１ｂの第２のクロック信号を反転し、その反転したクロック信号をノードＮ２ｂに出力する。ノードＮ２ａのクロック信号とノードＮ２ｂのクロック信号は、相互に反転した差動信号である。セレクタ３２９ａ、３３０ａ、３２９ｂ及び３３０ｂは、それらのインバータの入力コモン電圧を制御することにより、ノードＮ２ａ及びＮ２ｂのクロック信号のデューティ比を調整し、データＴＸＯＵＴのＤＣＤを調整する。
【0061】
バッファ３０５は、差動バッファであり、ノードＮ２ａ及びＮ２ｂの差動クロック信号を増幅し、その増幅した差動クロック信号をマルチプレクサ３０６ａ及び３０６ｂに出力する。マルチプレクサ３０６ａは、バッファ３０５が出力する差動クロック信号に同期して、パラレルデータＤ１及びＤ２をシリアルデータに変換し、そのシリアルデータを出力する。インバータ９０１ａは、データＤ１を反転したデータを出力する。インバータ９０１ｂは、データＤ２を反転したデータを出力する。マルチプレクサ３０６ｂは、バッファ３０５が出力する差動クロック信号に同期して、インバータ９０１ａ及び９０１ｂが出力するパラレルデータをシリアルデータに変換し、そのシリアルデータを出力する。マルチプレクサ３０６ａが出力するシリアルデータとマルチプレクサ３０６ｂが出力するシリアルデータは、相互に反転した差動データである。マルチプレクサ３０６ａ及び３０６ｂは、差動クロック信号に同期して、差動パラレルデータＤ１及びＤ２を差動シリアルデータに変換する。
【0062】
例えば、バッファ３０５は、第３のクロック信号と第４のクロック信号で構成される差動クロック信号を出力する。マルチプレクサ３０６ａは、第３のクロック信号がハイレベルである期間ではデータＤ１を出力し、第４のクロック信号がハイレベルである期間ではデータＤ２を出力する。すなわち、マルチプレクサ３０６ａは、データＤ１とデータＤ２を交互に出力する。
【0063】
マルチプレクサ３０６ｂは、第４のクロック信号がハイレベルである期間ではインバータ９０１ａの出力データを出力し、第３のクロック信号がハイレベルである期間ではインバータ９０１ｂの出力データを出力する。すなわち、マルチプレクサ３０６ｂは、インバータ９０１ａの出力データとインバータ９０１ｂの出力データを交互に出力する。
【0064】
バッファ３０７ａは、マルチプレクサ３０６ａが出力するデータを増幅し、その増幅したデータを出力する。バッファ３０８ａは、送信回路９００の最終段のバッファであり、バッファ３０７ａが出力するデータを増幅し、その増幅したデータＴＸＯＵＴａを出力する。
【0065】
バッファ３０７ｂは、マルチプレクサ３０６ｂが出力するデータを増幅し、その増幅したデータを出力する。バッファ３０８ｂは、送信回路９００の最終段のバッファであり、バッファ３０７ｂが出力するデータを増幅し、その増幅したデータＴＸＯＵＴｂを出力する。データＴＸＯＵＴａ及びＴＸＯＵＴｂは、相互に反転した差動データである。送信回路９００は、データＴＸＯＵＴａ及びＴＸＯＵＴｂを送信する。
【0066】
まず、送信回路９００は、テストモードでは、「０」固定のデータＤ１と、「１」固定のデータＤ２を処理回路１０３から入力する。マルチプレクサ３０６ａは、「０１０１０１０１・・・」のように、「０」のデータと「１」のデータを交互に繰り返すデータを出力する。マルチプレクサ３０６ｂは、「１０１０１０１０・・・」のように、「１」のデータと「０」のデータを交互に繰り返すデータを出力する。
【0067】
ＤＣＤ検出回路３０３は、バッファ３０７ａの出力データとバッファ３０７ｂの出力データとを入力し、バッファ３０７ａ及び３０７ｂの出力データのデューティサイクル歪み（ＤＣＤ）を検出する。ＤＣＤ検出回路３０３は、図４に示す構成を有する。
【0068】
抵抗４０１は、バッファ３０７ａの出力ノードに接続される。抵抗４０１及びキャパシタ４０３は、バッファ３０７ａの出力電位（出力信号）をローパスフィルタリングした入力電位Ｖ１を生成する。抵抗４０２は、バッファ３０７ｂの出力ノードに接続される。抵抗４０２及びキャパシタ４０４は、バッファ３０７ｂの出力電位（出力信号）をローパスフィルタリングした入力電位Ｖ２を生成する。
【0069】
テストモードでは、バッファ３０７ａは、ローレベルのデータとハイレベルのデータを交互に出力する。したがって、バッファ３０７ａの出力電位にＤＣＤが存在しない場合、入力電位Ｖ１は中間電位ｖｄｄ／２と同じ電位になる。また、バッファ３０７ａの出力電位にＤＣＤが存在する場合、入力電位Ｖ１は中間電位ｖｄｄ／２と異なる電位になる。
【0070】
また、テストモードでは、バッファ３０７ｂは、ハイレベルのデータとローレベルのデータを交互に出力する。したがって、バッファ３０７ｂの出力電位にＤＣＤが存在しない場合、入力電位Ｖ２は中間電位ｖｄｄ／２と同じ電位になる。また、バッファ３０７ｂの出力電位にＤＣＤが存在する場合、入力電位Ｖ２は中間電位ｖｄｄ／２と異なる電位になる。比較回路４０５は、入力電位Ｖ１と入力電位Ｖ２とを比較し、その比較の結果を出力する。
【0071】
図９において、ＤＣＤ制御回路３０４は、入力電位Ｖ１と入力電位Ｖ２が同じ場合には、バッファ３０７ａ及び３０７ｂの出力データにＤＣＤが存在しないと判定する。また、ＤＣＤ制御回路３０４は、入力電位Ｖ１と入力電位Ｖ２が異なる場合には、バッファ３０７ａ及び３０７ｂの出力データにＤＣＤが存在すると判定する。ＤＣＤ制御回路３０４は、入力電位Ｖ１と入力電位Ｖ２が同じになるように、セレクタ３２９ａ、３３０ａ、３２９ｂ及び３３０ｂを制御する。これにより、データＴＸＯＵＴａ及びＴＸＯＵＴｂに存在するＤＣＤを低減することができる。
【0072】
なお、第１の実施形態と同様に、ＤＣＤ検出回路３０３は、最終段のバッファ３０８ａ及び３０８ｂの出力データ（送信回路９００の出力端子の出力データ）ＴＸＯＵＴａ及びＴＸＯＵＴｂを入力し、送信回路９００の出力端子の出力データＴＸＯＵＴａ及びＴＸＯＵＴｂのＤＣＤを検出してもよい。
【0073】
また、第２の実施形態と同様に、ＤＣＤ調整回路３０２は、図８の構成と同様の構成を有し、ノードＮ２ａ及びＮ２ｂのクロック信号の立ち上がり速度と立ち下がり速度を制御してもよい。
【0074】
本実施形態によれば、ＤＣＤ検出回路３０３は、差動データのＤＣＤを検出する。ＤＣＤ調整回路３０２は、ＤＣＤ制御回路３０４の制御の下、その検出結果を基に、ノードＮ２ａ及びＮ２ｂの差動クロック信号のデューティ比を制御する。これにより、差動データＴＸＯＵＴａ及びＴＸＯＵＴｂのＤＣＤを低減することができる。データＴＸＯＵＴａ及びＴＸＯＵＴｂのＤＣＤを低減することにより、データＴＸＯＵＴａ及びＴＸＯＵＴｂの品質が向上し、受信回路は、受信したデータＴＸＯＵＴａ及びＴＸＯＵＴｂの再生エラーを低減することができる。
【0075】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【0076】
３００ 送信回路３０１ クロック生成回路
３０２ ＤＣＤ調整回路
３０３ ＤＣＤ検出回路
３０４ ＤＣＤ制御回路
３０５，３０７，３０８ バッファ
３０６ マルチプレクサ
３１１ 位相周波数比較器（ＰＦＣ）
３１２ チャージポンプ（ＣＰ）
３１３ ローパスフィルタ（ＬＰＦ）
３１４ 電圧制御発振器（ＶＣＯ）
３１５ 分周器
３２１〜３２８ 抵抗
３２９，３３０ セレクタ
３３１，３３２ キャパシタ
３３３ ｐチャネル電界効果トランジスタ
３３４ ｎチャネル電界効果トランジスタ