特開 2019-145616 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-145616(P2019-145616A)

(43)【公開日】2019年8月29日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/06 20060101AFI20190802BHJP

   H01L 29/78 20060101ALI20190802BHJP

   H01L 29/12 20060101ALI20190802BHJP

   H01L 21/336 20060101ALI20190802BHJP

   H01L 29/861 20060101ALI20190802BHJP

   H01L 29/868 20060101ALI20190802BHJP

   H01L 29/739 20060101ALI20190802BHJP

   H01L 21/283 20060101ALI20190802BHJP

【ＦＩ】

   H01L29/78 652P

   H01L29/78 653A

   H01L29/78 652S

   H01L29/78 652T

   H01L29/78 652L

   H01L29/78 658F

   H01L29/91 D

   H01L29/78 655F

   H01L21/283 B

   H01L21/283 C

   H01L29/78 652N

   H01L29/78 652Q

   H01L29/91 F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

【全頁数】14

(21)【出願番号】特願2018-27180(P2018-27180)

(22)【出願日】2018年2月19日

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100108062

【弁理士】

【氏名又は名称】日向寺 雅彦

(74)【代理人】

【識別番号】100168332

【弁理士】

【氏名又は名称】小崎 純一

(74)【代理人】

【識別番号】100146592

【弁理士】

【氏名又は名称】市川 浩

(74)【代理人】

【識別番号】100157901

【弁理士】

【氏名又は名称】白井 達哲

(74)【代理人】

【識別番号】100172188

【弁理士】

【氏名又は名称】内田 敬人

(72)【発明者】

【氏名】成田 知隆

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104AA03

4M104AA04

4M104AA05

4M104BB01

4M104BB02

4M104BB03

4M104BB40

4M104DD08

4M104DD15

4M104DD26

4M104DD37

4M104DD43

4M104DD63

4M104EE05

4M104EE09

4M104EE12

4M104EE14

4M104EE17

4M104FF02

4M104FF27

4M104FF31

4M104FF32

4M104GG02

4M104GG09

4M104GG18

4M104HH04

4M104HH20

(57)【要約】

【課題】信頼性を向上できる半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２電極と、第１層と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第１半導体領域は、第１領域と、前記第１領域の周りに設けられた第２領域と、を有する。前記第２半導体領域は、前記第１領域の上に設けられている。前記第２電極は、前記第２半導体領域の上に設けられ、金属を含む。前記第１層は、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。前記第１層は、第１部分と、第２部分と、第３部分と、を有する。前記第１部分は、前記第２領域の上に設けられている。前記第１部分の一部は、前記第２電極の上に位置する。前記第２部分は、前記第１部分の上に設けられ、前記第１部分よりもシリコンの含有量が多い。前記第３部分は、前記第２部分の上に設けられ、前記第２部分よりもシリコンの含有量が少ない。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極の上に設けられ、第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、金属を含む第２電極と、
窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む第１層であって、前記第１層は、
前記第２領域の上に設けられ、一部が前記第２電極の上に位置する第１部分と、
前記第１部分の上に設けられ、前記第１部分よりもシリコンの含有量が多い第２部分と、
前記第２部分の上に設けられ、前記第２部分よりもシリコンの含有量が少ない第３部分と、
を有する、前記第１層と、
を備えた半導体装置。

【請求項2】

前記第２領域の上に設けられた第１導電形の第４半導体領域と、
前記第４半導体領域の上に設けられた第３電極と、
をさらに備え、
前記第４半導体領域は、前記第２半導体領域の周りに設けられ、前記第２半導体領域と離間し、
前記第４半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における前記第１導電形の不純物濃度よりも高く、
前記第３電極は、前記第２電極と離間して設けられ、
前記第１部分の一部は、前記第３電極の上に設けられた請求項１記載の半導体装置。

【請求項3】

前記第１層は、窒化シリコンを含み、
前記第１部分における窒素の含有量に対するシリコンの含有量の割合と、０．７５と、の差の絶対値は、前記第２部分における窒素の含有量に対するシリコンの含有量の割合と、０．７５と、の差の絶対値よりも小さく、
前記第３部分における窒素の含有量に対するシリコンの含有量の割合と、０．７５と、の差の絶対値は、前記第２部分における窒素の含有量に対するシリコンの含有量の割合と、０．７５と、の差の絶対値よりも小さい請求項１または２に記載の半導体装置。

【請求項4】

前記第１層は、窒化シリコンを含み、
前記第２部分における窒素の含有量に対するシリコンの含有量の割合は、１．０以上１．５以下であり、
前記第３部分における窒素の含有量に対するシリコンの含有量の割合は、０．７以上０．９５以下である請求項１または２に記載の半導体装置。

【請求項5】

第１電極と、
前記第１電極の上に設けられ、第１領域と、前記第１領域の周りに設けられた第２領域と、を有する第１導電形の第１半導体領域と、
前記第１領域の上に設けられた第２導電形の第２半導体領域と、
前記第２半導体領域の上に設けられ、金属を含む第２電極と、
前記第２領域の上に設けられ、一部が前記第２電極の上に位置し、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む第１層と、
前記第１層の上に設けられ、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含み、前記第１層よりもシリコンの含有量が多い第２層と、
前記第２層の上に設けられ、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含み、前記第２層よりもシリコンの含有量が少ない第３層と、
を備えた半導体装置。

【請求項6】

前記第２領域の上に設けられた第１導電形の第４半導体領域と、
前記第４半導体領域の上に設けられた第３電極と、
をさらに備え、
前記第４半導体領域は、前記第２半導体領域の周りに設けられ、前記第２半導体領域と離間し、
前記第４半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における前記第１導電形の不純物濃度よりも高く、
前記第３電極は、前記第２電極と離間して設けられ、
前記第１層の一部は、前記第３電極の上に設けられた請求項５記載の半導体装置。

【請求項7】

前記第１層、前記第２層、及び前記第３層は、窒化シリコンを含み、
前記第１層における窒素の含有量に対するシリコンの含有量の割合と、０．７５と、の差の絶対値は、前記第２層における窒素の含有量に対するシリコンの含有量の割合と、０．７５と、の差の絶対値よりも小さく、
前記第３層における窒素の含有量に対するシリコンの含有量の割合と、０．７５と、の差の絶対値は、前記第２層における窒素の含有量に対するシリコンの含有量の割合と、０．７５と、の差の絶対値よりも小さい請求項５または６に記載の半導体装置。

【請求項8】

前記第１層、前記第２層、及び前記第３層は、窒化シリコンを含み、
前記第２層における窒素の含有量に対するシリコンの含有量の割合は、１．０以上１．５以下であり、
前記第３層における窒素の含有量に対するシリコンの含有量の割合は、０．７以上０．９５以下である請求項５または６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ダイオード、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＩＧＢＴ(Insulated Gate Bipolar Transistor)などの半導体装置は、例えば電力制御の用途に用いられる。半導体装置の信頼性は、高いことが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７−１７１４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、信頼性を向上できる半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２電極と、第１層と、を備える。前記第１半導体領域は、前記第１電極の上に設けられている。前記第１半導体領域は、第１領域と、前記第１領域の周りに設けられた第２領域と、を有する。前記第２半導体領域は、前記第１領域の上に設けられている。前記第２電極は、前記第２半導体領域の上に設けられ、金属を含む。前記第１層は、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。前記第１層は、第１部分と、第２部分と、第３部分と、を有する。前記第１部分は、前記第２領域の上に設けられている。前記第１部分の一部は、前記第２電極の上に位置する。前記第２部分は、前記第１部分の上に設けられ、前記第１部分よりもシリコンの含有量が多い。前記第３部分は、前記第２部分の上に設けられ、前記第２部分よりもシリコンの含有量が少ない。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置の平面図である。

【図2】図１のＡ−Ａ´断面図である。

【図3】図２の一部を拡大した断面図である。

【図4】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【図5】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【図6】第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【図7】第１実施形態の変形例に係る半導体装置の一部を表す断面図である。

【図8】第２実施形態に係る半導体装置の一部を表す断面図である。

【図9】第３実施形態に係る半導体装置の一部を表す断面図である。

【発明を実施するための形態】

【0007】

以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、ｎ^＋、ｎ、ｎ⁻及びｐ^＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。

【0008】

（第１実施形態）
図１及び図２を参照して、第１実施形態に係る半導体装置１００について説明する。
図１は、第１実施形態に係る半導体装置の平面図である。
図２は、図１のＡ−Ａ´断面図である。
図３は、図２の一部を拡大した断面図である。
なお、図１では、絶縁層３６が省略されている。また、図１では、ｎ⁻形半導体領域１が有する第１領域１ａ及び第２領域１ｂが破線で表されている。

【0009】

半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１及び図２に表すように、半導体装置１００は、ｎ⁻形（第１導電形）半導体領域１（第１半導体領域）、ｐ形（第２導電形）半導体領域２（第２半導体領域）、ｎ^＋形ソース領域３（第３半導体領域）、ｎ^＋形半導体領域４（第４半導体領域）、ｎ^＋形半導体領域５、ゲート電極２０、ゲート絶縁層２１、第１電極３１（ドレイン電極）、第２電極３２（ソース電極）、第３電極３３、ゲートパッド３４、絶縁層３５、絶縁層３６、及び第１層４０を有する。

【0010】

以下の実施形態の説明では、ＸＹＺ直交座標系を用いる。ｎ⁻形ドリフト領域１の第１領域１ａからｐ形半導体領域２に向かう方向をＺ方向とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向及びＹ方向とする。また、説明のために、第１領域１ａからｐ形半導体領域２に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第１領域１ａとｐ形半導体領域２との相対的な位置関係に基づき、重力の方向とは無関係である。

【0011】

図１に表したように、第２電極３２及びゲートパッド３４は、半導体装置１００の上面に設けられている。第２電極３２及びゲートパッド３４は互いに離間し、第１層４０に囲まれている。ｎ⁻形半導体領域１は、第１領域１ａと、第１領域１ａの周りに設けられた第２領域１ｂと、を有する。第２電極３２及びゲートパッド３４は、第１領域１ａの上に設けられている。第１層４０は、第２領域１ｂの上に設けられている。

【0012】

図２に表したように、第１電極３１は、半導体装置１００の下面に設けられている。ｎ^＋形半導体領域５は、第１電極３１の上に設けられ、第１電極３１と電気的に接続されている。ｎ⁻形ドリフト領域１の第１領域１ａ及び第２領域１ｂは、ｎ^＋形半導体領域５の上に設けられている。ｐ形半導体領域２は、第１領域１ａの上に設けられている。ｎ^＋形ソース領域３は、ｐ形半導体領域２の少なくとも一部の上に設けられている。

【0013】

ゲート電極２０は、Ｘ方向において、ｎ⁻形ドリフト領域１の一部、ｐ形半導体領域２、及びｎ^＋形ソース領域３の少なくとも一部と、ゲート絶縁層２１を介して対向している。第２電極３２は、ｐ形半導体領域２、ｎ^＋形ソース領域３、及びゲート電極２０の上に設けられ、ｐ形半導体領域２及びｎ^＋形ソース領域３と電気的に接続されている。ゲート電極２０と第２電極３２との間には絶縁層３５が設けられ、ゲート電極２０は、第２電極３２と電気的に分離されている。

【0014】

ｎ^＋形半導体領域４は、第２領域１ｂの上に位置し、ｐ形半導体領域２の周りに設けられている。ｎ^＋形半導体領域４は、Ｘ方向及びＹ方向において、ｐ形半導体領域２と離間している。第３電極３３は、ｎ^＋形半導体領域４の上に設けられ、ｎ^＋形半導体領域４と電気的に接続されている。第３電極３３は、Ｘ方向及びＹ方向において、第２電極３２と離間している。

【0015】

第１層４０は、第２領域１ｂの上に設けられている。第１層４０の一部は、第２電極３２の上に設けられている。第１層４０の別の一部は、第３電極３３の上に設けられている。第１層４０のさらに別の一部は、絶縁層３５の上に設けられ、Ｘ方向及びＹ方向において第２電極３２と第３電極３３との間に位置している。絶縁層３６は、第２電極３２の外周及び第１層４０の上に設けられている。

【0016】

半導体装置１００の各構成要素の材料の一例について説明する。
ｎ⁻形ドリフト領域１、ｐ形半導体領域２、ｎ^＋形ソース領域３、ｎ^＋形半導体領域４、及びｎ^＋形半導体領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極２０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層２１及び絶縁層３５は、酸化シリコンなどの絶縁材料を含む。
第１電極３１、第２電極３２、第３電極３３，及びゲートパッド３４は、アルミニウムなどの金属を含む。第２電極３２及び第１電極３１は、さらにシリコンを含有していてもよい。
絶縁層３６は、ポリイミドなどの絶縁性樹脂を含む。

【0017】

第１層４０は、シリコンを含む。例えば、第１層４０は、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。第１層４０の電気抵抗は、第２領域１ｂ、第２電極３２、第３電極３３のそれぞれの電気抵抗よりも高い。

【0018】

図３に表したように、第１層４０は、第１部分４０ａ、第２部分４０ｂ、及び第３部分４０ｃを有する。第１部分４０ａは、第２領域１ｂの上に設けられている。第１部分４０ａの一部は第２電極３２の上に設けられ、第１部分４０ａの別の一部は第３電極３３の上に設けられている。第２部分４０ｂは、第１部分４０ａの上に設けられている。第３部分４０ｃは、第２部分４０ｂの上に設けられている。

【0019】

第２部分４０ｂのシリコンの含有量は、第１部分４０ａのシリコンの含有量よりも多い。第３部分４０ｃのシリコンの含有量は、第２部分４０ｂのシリコンの含有量よりも少ない。このため、第２部分４０ｂの電気抵抗は、第１部分４０ａ及び第３部分４０ｃのそれぞれの電気抵抗よりも低い。第１層４０の電気抵抗は、全体として、例えば５．０×１０^８Ωｃｍ以上、１．０×１０^１３Ωｃｍ以下である。

【0020】

半導体装置１００の動作を説明する。
第２電極３２に対して第１電極３１に正の電圧が印加された状態で、ゲート電極２０に閾値以上の電圧が印加されると、ｐ形半導体領域２のゲート絶縁層２１近傍にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、このチャネルを通って第２電極３２から第１電極３１へ流れる。その後、ゲート電極２０に印加される電圧が閾値よりも低くなると、ｐ形半導体領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。

【0021】

半導体装置１００がオフ状態のとき、ｎ^＋形半導体領域４及び第３電極３３の電位は、例えば第１電極３１の電位と同じである。すなわち、第３電極３３の電位は、第２電極３２の電位よりも高い。このため、第３電極３３から第２電極３２へ、第１層４０を通して微小な電流が流れる。より具体的には、電流は、シリコンの含有量が相対的に多い第２部分４０ｂを主に流れる。第１層４０を微小な電流が流れることで、第１層４０の各点における電位が、第３電極３３から第２電極３２に向けて徐々に低下していく。また、半導体装置１００の外部や絶縁層３６からｎ⁻形ドリフト領域１に向かうイオンの移動が、第１層４０により遮られる。これらの効果により、ｎ⁻形ドリフト領域１の第２領域１ｂにおける電界分布の偏りが緩和され、耐圧を向上させることができる。

【0022】

半導体装置１００の製造方法の一例を、図４〜図６を参照して説明する。
図４〜図６は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。

【0023】

まず、ｎ^＋形半導体領域５ｍと、ｎ⁻形半導体領域１ｍと、を有する半導体基板Ｓを用意する。フォトリソグラフィ法及びＲＩＥ(Reactive Ion Etching)法を用いて、ｎ⁻形半導体領域１ｍに複数のトレンチＴを形成する。半導体基板Ｓを熱酸化し、ｎ⁻形半導体領域１の上面及びトレンチＴの内壁に沿って絶縁層２１ｍを形成する。図４（ａ）に表したように、ＣＶＤ(Chemical Vapor Deposition)法を用いて、絶縁層２１ｍの上に複数のトレンチＴを埋め込む導電層２０ｍ形成する。

【0024】

導電層２０ｍの一部を除去することで、導電層２０ｍが複数のゲート電極２０に分断される。複数のゲート電極２０は、それぞれ、複数のトレンチＴ内に設けられている。ｎ⁻形半導体領域１の上及びゲート電極２０の上に、ＣＶＤ法を用いて、図４（ｂ）に表したように、絶縁層３５ｍを形成する。

【0025】

次に、絶縁層２１ｍ及び絶縁層３５ｍをパターニングする。これにより、トレンチＴ同士の間のｎ⁻形半導体領域１ｍの上面と、ｎ⁻形半導体領域１ｍの外周の上面と、が露出する。トレンチＴ同士の間のｎ⁻形半導体領域１の上面にｐ形不純物をイオン注入し、ｐ形半導体領域２ｍを形成する。ｐ形半導体領域２ｍの上面及びｎ⁻形半導体領域１ｍの外周の上面にｎ形不純物をイオン注入し、図５（ａ）に表したように、それぞれ、ｎ^＋形ソース領域３及びｎ^＋形半導体領域４を形成する。

【0026】

ｐ形半導体領域２、ｎ^＋形ソース領域３、ｎ^＋形半導体領域４、及び絶縁層３５ｍの上に、スパッタリング法を用いて金属層を形成する。この金属層をパターニングすることで、図５（ｂ）に表したように、第２電極３２、第３電極３３、及び不図示のゲートパッド３４を形成する。

【0027】

シリコン含有ガス及び窒素含有ガスを用いたプラズマＣＶＤ法を用いて、第２電極３２及び第３電極３３を覆う窒化シリコン層を形成する。具体的には、まず、窒素の含有量に対するシリコンの含有量の割合を、第１割合に設定して成膜する。次に、窒素の含有量に対するシリコンの含有量の割合を、第２割合に設定して成膜する。第２割合は、第１割合よりも大きい。次に、窒素の含有量に対するシリコンの含有量の割合を、第３割合に設定して成膜する。第３割合は、第２割合よりも小さい。これにより、窒化シリコン層の厚さ方向において、窒素の含有量に対するシリコンの含有量の割合が変化し、第１部分４０ａ〜第３部分４０ｃに対応する領域が形成される。当該割合は、成膜中に連続的に変化させても良いし、ステップ状に変化させても良い。

【0028】

窒化シリコン層を形成した後、この窒化シリコン層を熱処理しても良い。これにより、窒化シリコン層に含まれるシリコンが厚さ方向に拡散する。熱処理では、プラズマＣＶＤ中の成膜温度（例えば、４００度）よりも高い温度（例えば、４５０度）が半導体基板Ｓに印加される。この窒化シリコン層をパターニングすることで、図６（ａ）に表したように、第２電極３２の外周及び第３電極３３を覆う第１層４０が形成される。

【0029】

ｎ^＋形半導体領域５ｍが所定の厚さになるまで、ｎ^＋形半導体領域５ｍの下面を研削する。図６（ｂ）に表したように、ｎ^＋形半導体領域５の下に、スパッタリング法を用いて第１電極３１を形成する。その後、第２電極３２の外周、ゲートパッド３４の外周、及び第１層４０を覆う絶縁層３６を形成することで、図１〜図３に表した半導体装置１００が製造される。

【0030】

第１実施形態の効果を説明する。
上述したように、半導体装置１００がオフ状態のときに、第１層４０の第２部分４０ｂに電流が流れることで、半導体装置１００の耐圧を向上できる。そして、第２電極３２と第２部分４０ｂとの間に、シリコンの含有量が相対的に少ない第１部分４０ａが設けられることで、第２電極３２に含まれる金属（例えば、アルミニウム）と、第２部分４０ｂに含まれるシリコンと、の反応を抑制できる。また、第２電極３２に含まれる金属が、第２部分４０ｂに拡散することを抑制できる。これにより、第２電極３２における断線の発生や、第２電極３２の電気的特性の変動などを抑制できる。

【0031】

一方で、第１部分４０ａの水分の透過性は、第２部分４０ｂの水分の透過性よりも低い。このため、第１部分４０ａが設けられていると、半導体装置１００の外部及び絶縁層３６から半導体領域に向かう水分の移動が、第１部分４０ａで遮られる。第１部分４０ａを透過しなかった水分は、第２部分４０ｂに留まる。さらに、シリコンを含む層においては、シリコンの含有量が多いほど、吸湿性が高くなる。このため、第２部分４０ｂの吸湿性は、第１部分４０ａの吸湿性よりも高い。
すなわち、第１部分４０ａが設けられていることで、第２部分４０ｂと水分との反応が促進され、第２部分４０ｂの特性（例えば電気抵抗）が変動し易くなる。第２部分４０ｂの電気抵抗が変化すると、第２領域１ｂにおける空乏層の広がり方が変化し、半導体装置の耐圧が低下する可能性がある。

【0032】

この課題に対して、本実施形態に係る半導体装置１００では、第１層４０が、さらに第３部分４０ｃを有する。第３部分４０ｃのシリコンの含有量は、第２部分４０ｂのシリコンの含有量よりも少ないため、第２部分４０ｂに向かう水分の移動を、第３部分４０ｃで遮ることができる。
すなわち、本実施形態によれば、第２電極３２と第１層４０との反応を抑制しつつ、第２部分４０ｂの特性の変動を抑制でき、半導体装置１００の信頼性を向上できる。

【0033】

窒化シリコンについては、窒素の含有量に対するシリコンの含有量の割合が、化学量論比である０．７５に近いほど、水分の透過性が低くなる。また、当該割合が０．７５に近いほど、シリコンと第２電極３２に含まれる金属との反応を抑制できる。そして、当該割合が大きいほど、窒化シリコン層の電気抵抗は低減する。
従って、第３部分４０ｃにおける、窒素の含有量Ｃ３_Ｎに対するシリコンの含有量Ｃ３_Ｓｉの割合Ｃ３_Ｓｉ／Ｃ３_Ｎは、第２部分４０ｂにおける、窒素の含有量Ｃ２_Ｎに対するシリコンの含有量Ｃ２_Ｓｉの割合Ｃ２_Ｓｉ／Ｃ２_Ｎよりも、窒化シリコンの化学量論比（０．７５）に近いことが望ましい。同様に、第１部分４０ａにおける、窒素の含有量Ｃ１_Ｎに対するシリコンの含有量Ｃ１_Ｓｉの割合Ｃ１_Ｓｉ／Ｃ１_Ｎは、割合Ｃ２_Ｓｉ／Ｃ２_Ｎよりも、０．７５に近いことが望ましい。
すなわち、割合Ｃ１_Ｓｉ／Ｃ１_Ｎと０．７５（化学量論比）との差の絶対値は、割合Ｃ２_Ｓｉ／Ｃ２_Ｎと０．７５との差の絶対値よりも小さいことが望ましい。割合Ｃ３_Ｓｉ／Ｃ３_Ｎと０．７５との差の絶対値は、割合Ｃ２_Ｓｉ／Ｃ２_Ｎと０．７５との差の絶対値よりも小さいことが望ましい。

【0034】

第１部分４０ａの厚さは、１０ｎｍ以上１００ｎｍ以下であることが望ましい。第２部分４０ｂの厚さは、１００ｎｍ以上６００ｎｍ以下であることが望ましい。第３部分４０ｃの厚さは、１０ｎｍ以上１００ｎｍ以下であることが望ましい。

【0035】

第１部分４０ａ〜第３部分４０ｃについては、例えば、第１層４０の組成を厚さ方向に分析した際に、窒素の含有量に対するシリコンの含有量の割合のピークが検出された部分近傍が、第２部分４０ｂに対応する。第１層４０において第２部分４０ｂよりも下部及び上部が、それぞれ、第１部分４０ａ及び第３部分４０ｃに対応する。

【0036】

例えば、割合Ｃ１_Ｓｉ／Ｃ１_Ｎ及び割合Ｃ３_Ｓｉ／Ｃ３_Ｎのそれぞれは、０．７以上０．９５以下である。割合Ｃ２_Ｓｉ／Ｃ２_Ｎは、１．０以上１．５以下である。
第１層４０が窒化シリコンを含み、上述した組成を有する場合、第１部分４０ａ及び第３部分４０ｃのそれぞれの屈折率は、第２部分４０ｂの屈折率よりも大きい。例えば、第１部分４０ａ及び第３部分４０ｃのそれぞれの屈折率は、１．９以上２．１以下である。第２部分４０ｂの屈折率は、２．３以上２．７以下である。

【0037】

上述した課題は、第３電極３３と第１層４０との間でも生じうる。従って、第１部分４０ａ〜第３部分４０ｃは、第２電極３２の上だけでなく、第３電極３３の上にも設けられていることが望ましい。

【0038】

（変形例）
図７は、第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
半導体装置１１０は、第１層４０に代えて、第１層４１、第２層４２、及び第３層４３を備える点で、半導体装置１００と異なる。

【0039】

図７に表したように、第１層４１は、第２領域１ｂの上に設けられている。第１層４１の一部は第２電極３２の上に設けられ、第１層４１の別の一部は第３電極３３の上に設けられている。第２層４２は、第１層４１の上に設けられている。第３層４３は、第２層４２の上に設けられている。

【0040】

第１層４１〜第３層４３は、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。第１層４１〜第３層４３の電気抵抗は、全体として、例えば５．０×１０^８Ωｃｍ以上、１．０×１０^１３Ωｃｍ以下である。

【0041】

第１層４１〜第３層４３が、窒化シリコンを含む場合、第１層４１〜第３層４３の組成は、例えば、第１部分４０ａ〜第３部分４０ｃの組成に対応する。
すなわち、第３層４３における窒素の含有量Ｃ３_Ｎに対するシリコンの含有量Ｃ３_Ｓｉの割合Ｃ３_Ｓｉ／Ｃ３_Ｎと、０．７５と、の差は、第２層４２における窒素の含有量Ｃ２_Ｎに対するシリコンの含有量Ｃ２_Ｓｉの割合Ｃ２_Ｓｉ／Ｃ２_Ｎと、０．７５と、の差よりも小さいことが望ましい。第１層４１における窒素の含有量Ｃ１_Ｎに対するシリコンの含有量Ｃ１_Ｓｉの割合Ｃ１_Ｓｉ／Ｃ１_Ｎと、０．７５と、の差は、第２層４２における窒素の含有量Ｃ２_Ｎに対するシリコンの含有量Ｃ２_Ｓｉの割合割合Ｃ２_Ｓｉ／Ｃ２_Ｎと、０．７５と、の差よりも小さいことが望ましい。
例えば、割合Ｃ１_Ｓｉ／Ｃ１_Ｎ及び割合Ｃ３_Ｓｉ／Ｃ３_Ｎのそれぞれは、０．７以上０．９５以下である。割合Ｃ２_Ｓｉ／Ｃ２_Ｎは、１．０以上１．５以下である。

【0042】

第１層４１の厚さは、１０ｎｍ以上１００ｎｍ以下であることが望ましい。第２層４２の厚さは、１００ｎｍ以上６００ｎｍ以下であることが望ましい。第３層４３の厚さは、１０ｎｍ以上１００ｎｍ以下であることが望ましい。

【0043】

本変形例に係る半導体装置１１０においても、半導体装置１００と同様に、水分による第２層４２の特性の変化を抑制し、信頼性を向上できる。

【0044】

（第２実施形態）
図８は、第２実施形態に係る半導体装置の一部を表す断面図である。
半導体装置２００は、例えば、ダイオードである。
図８に表したように、半導体装置２００は、半導体装置１００との比較において、ｎ^＋形ソース領域３、ゲート電極２０、及びゲート絶縁層２１を有していない。半導体装置２００は、例えば、ｐ^＋形アノード領域６をさらに有する。半導体装置２００において、第１電極３１は、カソード電極として用いられる。第２電極３２は、アノード電極として用いられる。

【0045】

ｐ^＋形アノード領域６は、ｐ形半導体領域２の上に選択的に設けられている。第２電極３２はｐ^＋形アノード領域６の上に設けられ、ｐ^＋形アノード領域６と電気的に接続されている。

【0046】

本実施形態においても、第１実施形態と同様に、第１層４０が設けられることで、半導体装置２００の信頼性を向上できる。また、半導体装置２００において、半導体装置１１０と同様に、第１層４０に代えて第１層４１〜第３層４３が設けられていても良い。

【0047】

（第３実施形態）
図９は、第３実施形態に係る半導体装置の一部を表す断面図である。
半導体装置３００は、例えば、ＩＧＢＴ(Insulated Gate Bipolar Transistor)である。
図９に表したように、半導体装置３００は、半導体装置１００との比較において、ｎ^＋形半導体領域５に代えてｐ^＋形コレクタ領域７及びｎ形バッファ領域８を有する。ｐ^＋形コレクタ領域７は、第１電極３１とｎ⁻形ドリフト領域１との間に設けられ、第１電極３１と電気的に接続されている。ｎ形バッファ領域８は、ｐ^＋形コレクタ領域７とｎ⁻形ドリフト領域１との間に設けられている。第１電極３１は、コレクタ電極として用いられ、第２電極３２は、エミッタ電極として用いられる。

【0048】

本実施形態においても、第１実施形態と同様に、第１層４０が設けられることで、半導体装置３００の信頼性を向上できる。また、半導体装置３００において、半導体装置１１０と同様に、第１層４０に代えて第１層４１〜第３層４３が設けられていても良い。

【0049】

以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。

【0050】

以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

【符号の説明】

【0051】

１ ｎ⁻形ドリフト領域、 １ａ 第１領域、 １ｂ 第２領域、 １ｍ ｎ⁻形半導体領域、 ２ ｐ形半導体領域、 ２ｍ 形半導体領域、 ３ ｎ^＋形ソース領域、 ４ ｎ^＋形半導体領域、 ５ ｎ^＋形半導体領域、 ５ｍ ｎ^＋形半導体領域、 ６ ｐ^＋形アノード領域、 ７ ｐ^＋形コレクタ領域、 ８ ｎ形バッファ領域、 ２０ ゲート電極、 ２０ｍ 導電層、 ２１ ゲート絶縁層、 ２１ｍ 絶縁層、 ３１ 第１電極、 ３２ 第２電極、 ３３ 第３電極、 ３４ ゲートパッド、 ３５ 絶縁層、 ３５ｍ 絶縁層、 ３６ 絶縁層、 ４０ 第１層、 ４０ａ 第１部分、 ４０ｂ 第２部分、 ４０ｃ 第３部分、 ４１ 第１層、 ４２ 第２層、 ４３ 第３層、 １００、１１０、２００、３００ 半導体装置、 Ｓ 半導体基板、 Ｔ トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】